JP2003100914A - 不揮発性半導体メモリ装置、その動作方法および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】不揮発性半導体記憶素子の専有面積が極めて小
さく、パンチスルー等による素子特性低下を防止しやす
く、ソースサイド注入動作を可能とする。 【解決手段】表面に段差を有する第１導電型半導体ＳＵ
Ｂと、段差の上部と底部に形成され、第１導電型半導体
の主面に垂直な方向で分離された２つの第２導電型半導
体領域Ｓ／Ｄと、空間的に離散化された電荷蓄積手段を
含む第１ゲート誘電体膜ＧＤ１を介在させて段差の側面
の一部に対峙したメモリゲート電極ＷＬ１と、電荷蓄積
能力を有しない第２ゲート誘電体膜ＧＤを介在させて段
差の側面の一部に対峙した制御ゲート電極ＣＬ１〜ＣＬ
４とを有している。図示のように制御ゲート電極を導電
性サイドウォールＳＷとするほか、メモリゲート電極を
導電性サイドウォールＳＷから構成してもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ＭＯＮＯ
Ｓ（Metal Oxide Nitride Oxide Semiconductor)型にお
ける窒化膜内の電荷トラップのような空間的に離散化さ
れた電荷蓄積手段を有し、当該電荷蓄積手段に対し電荷
を注入しまたは引き抜く動作によりデータを記憶または
消去する不揮発性半導体メモリ装置と、その動作方法と
に関する。

【０００２】

【従来の技術】不揮発性半導体記憶素子は、電荷を保持
する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦ
Ｇ（Floating Gate)型と、電荷蓄積手段（キャリアトラ
ップ等）が空間的に離散化されたＭＯＮＯＳ型、ＭＮＯ
Ｓ型等が知られている。

【０００３】ＭＯＮＯＳ型記憶素子では、チャネルを形
成する半導体基板上に、ＯＮＯ（Oxide Nitride Oxide)
膜とゲート電極とが積層されており、その積層パターン
の両側の基板表面領域に、チャネルと逆導電型のソース
・ドレイン領域が形成されている。そして、この電荷蓄
積能力を有するＯＮＯ膜に対し、基板側から電荷を注入
して書き込みを行う。また、消去では、蓄積電荷を基板
側に抜き取るか、蓄積電荷を打ち消す逆極性の電荷を上
記ＯＮＯ膜内に注入する。

【０００４】上記の従来のＭＯＮＯＳ型記憶素子におい
ては、チャネルを平坦な単結晶シリコン基板の表面に形
成している。

【０００５】

【発明が解決しようとする課題】しかしながら、チャネ
ルを平坦な単結晶シリコン基板の表面に形成している場
合、情報記録密度を上げるためには、その基板面内の単
位記憶素子あたりのサイズを小さくせざるを得ない。こ
のため、半導体記憶素子の微細化のためには、半導体記
憶素子のソース領域とドレイン領域との間のチャネルの
長さ（またはゲート長）を短くしなければならないが、
ゲート長の微細化は、いわゆる短チャネル効果を生じ、
典型的にはゲート長が０．１μｍ以下になると半導体記
憶素子のトランジスタ特性が劣化してしまう。とくに、
チャネルが平坦な基板表面に沿って形成される従来型の
素子では、ゲート長を短縮するとドレイン電圧によりパ
ンチスルーが起きて、そのサイズ縮小が限界に達してい
る。

【０００６】本発明の第１の目的は、半導体記憶素子の
専有面積が極めて小さく、しかもパンチスルー等による
素子特性低下を防止しやすい構造の不揮発性半導体メモ
リ装置と、その動作方法を提供することにある。本発明
の第２の目的は、上記不揮発性半導体メモリ装置および
その他の縦型チャネルを有したトランジスタの製造に好
適な半導体装置の製造方法を提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係る不揮発性半導体メモリ装
置は、表面に段差を有する第１導電型半導体と、段差の
上部と底部に形成され、第１導電型半導体の主面に垂直
な方向で分離された２つの第２導電型半導体領域と、空
間的に離散化された電荷蓄積手段を含む第１ゲート誘電
体膜を介在させて段差の側面の一部に対峙したメモリゲ
ート電極と、電荷蓄積能力を有しない第２ゲート誘電体
膜を介在させて段差の側面の一部に対峙した制御ゲート
電極とを有している。

【０００８】好適に、段差に対し形成された導電性サイ
ドウォールを有し、メモリゲート電極が導電性サイドウ
ォールからなる場合と、制御ゲートが導電性サイドウォ
ールからなる場合がある。前者の場合、メモリゲート電
極の一方端または両方の端部の第１ゲート誘電体膜内
に、１ビットまたは２ビットのデータ記憶が可能であ
る。また、後者の場合、制御ゲートの一方側または両方
の側で、メモリゲート電極が段差の側壁に対し第１ゲー
ト誘電体膜を介在させて対峙し、これにより１ビットま
たは２ビットのデータ記憶が可能である。

【０００９】好適に、導電性サイドウォールと第２導電
型半導体領域との間のチャネル形成領域の一部に、隣接
した第１導電型半導体のチャネル形成領域より濃度が高
い（または第２導電型半導体領域より濃度が低い）第１
導電型（または第２導電型）のチャネル端不純物領域を
さらに有している。

【００１０】前記した第１の目的を達成するため、本発
明の第２の観点に係る不揮発性半導体メモリ装置の動作
方法は、表面に段差を有する第１導電型半導体と、段差
の上部と底部に形成され、第１導電型半導体の主面に垂
直な方向で分離された２つの第２導電型半導体領域と、
空間的に離散化された電荷蓄積手段を含む第１ゲート誘
電体膜を介在させて段差の側面の一部に対峙したメモリ
ゲート電極と、電荷蓄積能力を有しない第２ゲート誘電
体膜を介在させて段差の側面の一部に対峙した制御ゲー
ト電極とを有した不揮発性半導体メモリ装置の動作方法
であって、書き込みまたは消去時に、一方の第２導電型
半導体領域から供給された電子が上記メモリゲート電極
のソース側端近傍でホットエレクトロンとなって、当該
ソース側端近傍の第１ゲート誘電体膜に注入されるよう
に、上記２つの第２導電型半導体領域間と、上記メモリ
ゲート電極と、上記制御ゲート電極とに対し、それぞれ
最適化された電圧を印加する工程を含む。また、書き込
みまたは消去時に、上記電子が注入された側の第２導電
型半導体領域からホットホールが注入されるように、当
該第２導電型半導体領域と上記ゲート電極との間に電圧
を印加する工程をさらに含む。

【００１１】読み出し動作では、上記２つの第２導電型
半導体領域に対する電圧の印加方向を書き込み時と同じ
とするフォアードリード、逆とするリバースリードの何
れも可能である。前者は、メモリゲート電極がチャネル
形成領域中央に位置する構成に適し、後者は、制御ゲー
ト電極がチャネル形成領域中央に位置する構成に適す
る。

【００１２】第１の観点に係る不揮発性半導体メモリ装
置、第２の観点に係る動作方法が適用される不揮発性半
導体メモリ装置では、チャネルが段差の側面に形成され
るため、平面パターンで見ると、段差に傾斜がある場合
はチャネル形成領域の面積が極めて小さく、段差が垂直
な場合はチャネル形成領域の面積は殆どないに等しい。
したがって、素子占有面積が小さくて済む。チャネル長
は段差の深さで決まるため、パンチスルーおよび短チャ
ネル効果を抑制するために十分なチャネル長としても素
子専有面積が増大しない。一般に、メモリトランジスタ
がチャネル形成領域の中央に形成されている場合に２ビ
ット記憶すると電荷注入領域が重なる懸念があるが、こ
の縦型チャネルのメモリトランジスタではゲート長を長
くしても素子専有面積が増大しないため、２ビット記憶
に適している。さらに、電荷蓄積手段が空間的に離散化
されているため、ゲート誘電体膜にリークパスがあって
も消失する蓄積電荷は、そのリークパス周囲の一部に過
ぎず、その結果、電荷保持特性が優れている。

【００１３】制御ゲート電極があるため、いわゆるソー
スサイド電荷注入が可能である。したがって、チャネル
ホット電荷の発生効率が高く、高速な書き込みまたは消
去が可能である。また、第２導電型不純物領域に隣接し
てチャネル端不純物領域が形成されている場合、この部
分又は近くのチャネル形成領域に電界が集中するため、
さらに書き込みまたは消去効率が高くなり、高速にデー
タの書き換えが可能である。さらに、読み出しではフォ
ワードリードが可能であり、書き込み後の検証読出し等
では第２導電型半導体領域の電位の変化に時間がかから
ないため、書き換え時間がさらに短くて済む。

【００１４】本発明の第３の観点に係る半導体装置の製
造方法は、第１導電型半導体の表面に段差を形成する工
程と、段差の側面部と当該側面部に接する段差の底部を
含む第１導電型半導体の領域に対し、誘電体膜を介在さ
せた状態で導電性サイドウォールからなるトランジスタ
のゲート電極を形成する工程と、上記ゲート電極で覆わ
れていない段差の上部と底部に２つの第２導電型半導体
領域を離間して形成する工程とを含む。好適に、上記第
２導電型半導体領域を形成後に、ゲート電極のエッジを
エッチングにより後退させる工程と、エッチングにより
出来た第２導電型半導体領域とゲート電極との離間スペ
ースから不純物を導入して、周囲の半導体領域より低い
濃度のチャネル端不純物領域を形成する工程とをさらに
含む。

【００１５】２ビット記憶の不揮発性半導体メモリを、
この製造方法により形成した場合、段差の側面部および
底部の双方に上記チャネル端不純物領域を形成するため
に、等方性ドーピング方法を用いるとよい。導電性サイ
ドウォールからなるトランジスタのゲート電極をメモリ
ゲート電極とした場合、好適に、そのチャネル方向両側
に上記チャネル端不純物領域が形成され、各チャネル端
不純物領域に対し、電荷蓄積能力を有しない第２ゲート
誘電体膜を介在させて制御ゲート電極が対峙する。逆
に、導電性サイドウォールからなるトランジスタのゲー
ト電極を制御ゲート電極とした場合、好適に、そのチャ
ネル方向両側に上記チャネル端不純物領域が形成され、
各チャネル端不純物領域に対し、電荷蓄積能力を有した
第１ゲート誘電体膜を介在させてメモリゲート電極が対
峙する。

【００１６】この製造方法では、導電性サイドウォール
をマスクに第２導電型不純物領域の形成ができ、さら
に、導電性サイドウォールのエッジをエッチングにより
後退させた状態でチャネル端不純物領域が自己整合的に
形成される。このため、素子の均一性が高く、また特別
にフォトマスクが不要であり、工程も簡素である。

【００１７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、ｎチャネルＭＯＮＯＳ型のメモリトランジスタを
有する不揮発性半導体メモリを例に、図面を参照して説
明する。なお、ｐチャネル型の場合は、メモリトランジ
スタ内の不純物の導電型、キャリアおよび電圧印加条件
の極性を適宜逆とすることで、以下の説明が同様に適用
できる。

【００１８】第１実施形態 図１は、本発明の実施形態に係るメモリセルアレイの平
面図である。また、図２（Ａ）は、図１のＡ−Ａ’線に
おける断面図、図２（Ｂ）は図２（Ａ）の破線で示す丸
の部分の拡大断面図である。図１に示すように、半導体
基板ＳＵＢ（ウエルまたはＳＯＩ層の意も含む）には段
差ＳＰが一定間隔おきにストライプ状に形成されてい
る。段差ＳＰは、半導体基板ＳＵＢの表面に、並行スト
ライプ状の溝を形成して、この内側面を利用してもよい
し、並行ストライプ状の突条を形成して、その外側面を
利用してもよい。段差の深さは任意であるが、後述する
微細形状効果がでにくいように、プロセスの最小寸法Ｆ
より大きくするのが望ましい。

【００１９】図２（Ａ）に示すように、段差ＳＰの上部
と底部中央に、基板と逆導電型のｎ不純物が添加された
ソース・ドレイン領域Ｓ／Ｄが形成されている。ソース
・ドレイン領域Ｓ／Ｄは、図１に示すように列方向に長
い並行ストライプ状の平面パターンを有し、ビット線Ｂ
Ｌ１，ＢＬ２，ＢＬ３，ＢＬ４，…を構成する。このス
トライプ幅は、プロセスの最小寸法Ｆで形成されること
が望ましい。なお、図示はしないが、ビット線ＢＬ１，
ＢＬ２，ＢＬ３，ＢＬ４，…は、コンタクトを介して、
メタル配線（主ビット線）に接続されている。また、図
中、ソース・ドレイン領域Ｓ／Ｄをビット線と名称を付
して役割を明示してあるが、ソース・ドレイン領域Ｓ／
Ｄの電圧印加方向により、ビット線はソース線の役割を
兼ねることとなる。

【００２０】段差ＳＰの側面と、当該段差の側面に沿っ
た底面の一部とに対して、電荷蓄積能力を有しない誘電
体膜からなる第２ゲート誘電体膜ＧＤ２を介在させて導
電性サイドウォールＳＷが形成されている。第２ゲート
誘電体膜ＧＤ２としては、二酸化珪素ＳｉＯ₂ の膜、ま
たは、電荷トラップ密度が十分に低く電荷蓄積能力を有
しないと見なすことができる窒化珪素ＳｉＮ_X （ｘ＞
０）あるいは酸化窒化珪素ＳｉＯ_X Ｎ_y （ｘ，ｙ＞０）
の膜を用い得る。第２ゲート誘電体膜ＧＤ２の膜厚は１
ｎｍ〜２０ｎｍ程度である。導電性サイドウォールＳＷ
は、例えば、不純物が添加されて導電化された、多結晶
珪素（ｐｏｌｙ−Ｓｉ）、非晶質珪素（ａ−Ｓｉ）、多
結晶シリコンゲルマニウム（ｐｏｌｙ−Ｓｉ_X Ｇｅ_1-X
（ｘ＞０））からなる。導電性サイドウォールＳＷを、
これらの導電材料に、より低抵抗な高融点金属を堆積し
てシリサイド化したものを用いてもよい。各段差に形成
された導電性サイドウォールＳＷは、図１の平面図では
列方向に長い並行ストライプ状となり、制御線ＣＬ１，
ＣＬ２，ＣＬ３，ＣＬ４，…を構成する。

【００２１】ソース・ドレイン領域Ｓ／Ｄ間の断面Ｌ字
状の領域はチャネル形成領域と称される。上記した第２
ゲート誘電体膜と導電性サイドウォールＳＷの積層体
は、チャネル形成領域のほぼ中央に位置する。すなわ
ち、当該積層体と一方のソース・ドレイン領域Ｓ／Ｄと
の間、当該積層体と他方のソース・ドレイン領域との間
には離れており、これらの離間領域にチャネル端不純物
領域ＩＲが形成されている。チャネル端不純物領域ＩＲ
は、図１の平面図において、制御線に沿って列方向に長
い並行ストライプ状のパターンを有する。

【００２２】チャネル端不純物領域ＩＲは、チャネル形
成領域より高濃度なｐ型の場合と、ソース・ドレイン領
域より低濃度なｎ型の場合がある。チャネル端不純物領
域ＩＲは、この部分またはその近傍でチャネル方向の電
界を集中させる役割がある。チャネル端不純物領域ＩＲ
がｐ型の場合、高抵抗チャネル形成領域と見なすことが
できる。この高抵抗領域の存在によって近傍のチャネル
形成領域の抵抗が高くなって、この部分に電界が集中し
やすくなる。一方、チャネル端不純物領域ＩＲがｎ型の
場合、その表面に多数キャリアが蓄積してｎ型のチャネ
ルが形成されるようになる。したがって、この部分を低
抵抗チャネル形成領域と見なすことができ、この存在に
よって近傍のチャネル形成領域の抵抗が相対的に高くな
り、その部分に電界が集中しやすくなる。

【００２３】チャネル端不純物領域ＩＲの表面、ソース
・ドレイン領域Ｓ／Ｄの表面および導電性サイドウォー
ルＳＷの表面に、電荷蓄積能力を有した第１ゲート誘電
体膜ＧＤ１が形成されている。第１ゲート誘電体膜ＧＤ
１は、図２（Ｂ）に示すように、下層から順に、ボトム
膜ＢＴＭ、主に電荷蓄積を担う電荷蓄積膜ＣＨＳ、トッ
プ膜ＴＯＰから構成されている。

【００２４】ボトム膜ＢＴＭは、半導体基板ＳＵＢより
も大きなバンドギャップを有する材料、例えば、二酸化
珪素ＳｉＯ₂ 、窒化珪素ＳｉＮ_x （ｘ＞０）、または酸
化窒化珪素ＳｉＯ_x Ｎ_y （ｘ，ｙ＞０）等からなるトラ
ップの無いあるいはトランジスタのしきい値電圧を変化
させるに足る量のトラップを有しない膜により構成さ
れ、その厚さは１ｎｍ〜２０ｎｍ程度である。

【００２５】電荷蓄積膜ＣＨＳは、ボトム膜ＢＴＭより
も小さいバンドギャップを有し、電荷蓄積手段としての
電荷トラップを含む材料、例えば、窒化珪素ＳｉＮ_x
（ｘ＞０）、または酸化窒化珪素ＳｉＯ_x Ｎ_y （ｘ，ｙ
＞０）等からなる膜により構成され、その厚さは１ｎｍ
〜２０ｎｍ程度である。

【００２６】トップ膜ＴＯＰは、例えば、二酸化珪素Ｓ
ｉＯ₂ 、窒化珪素ＳｉＮ_x （ｘ＞０）、または酸化窒化
珪素ＳｉＯ_x Ｎ_y （ｘ，ｙ＞０）等からなるトラップの
無いあるいはトランジスタのしきい値電圧を変化させる
に足る量のトラップを有しない膜により構成され、メモ
リゲート電極（ワード線）からのホールの注入を有効に
阻止してデータ書き換え可能な回数の低下防止を図るた
めに、その厚さは３〜２０ｎｍ程度である。

【００２７】第１ゲート誘電体膜ＧＤ１上に接し、段差
による基板凹部を埋め込むようにメモリゲート電極が形
成されている。このメモリゲート電極は、例えば、不純
物が添加された多結晶珪素または非晶質珪素からなり、
ワード線を構成している。ワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，ＷＬ４，…は、図１の平面図に示すように、行方
向に長い並行ストライプ状にパターンニングされてい
る。なお、ワード線間のスペースにおいては、第１ゲー
ト誘電体膜ＧＤ１を除去して、代わりに単層の誘電体膜
を形成すると、この部分がリークパスとなり難いので望
ましい。また、第１ゲート誘電体膜ＧＤ１がチャネル端
不純物領域ＩＲに接する部分でメモリトランジスタが形
成されているので、他の部分、すなわち導電性サイドウ
ォールやソース・ドレイン領域Ｓ／Ｄに接する第１ゲー
ト誘電体膜ＧＤ２の部分は、単に絶縁膜として機能す
る。

【００２８】図３は、このように構成されたメモリセル
アレイの等価回路図である。メモリセルは、隣接する２
本のビット線間に直列接続されたメモリトランジスタＭ
Ｔ、セレクトトランジスタＳＴ、メモリトランジスタＭ
Ｔからなる。このよなメモリセルが行方向および列方向
に繰り返し配置されている。同一行内のメモリセルにお
いて、メモリトランジスタＭＴのゲート（メモリゲート
電極）がワード線ＷＬ１，ＷＬ２，…の何れかにより共
通接続されている。また、同一列内のメモリセルにおい
て、セレクトトランジスタＳＴのゲート（制御ゲート電
極）が制御線ＣＬ１，ＣＬ２，…の何れかにより共通接
続されている。以上の構成のメモリセルアレイの接続形
式は、ビット線それぞれが行方向の隣接メモリセル間で
共有されたＶＧ(Virtual Ground)型となっている。

【００２９】この不揮発性メモリでは、半導体基板ＳＵ
Ｂ上に形成した段差の側面に沿ってチャネル形成領域Ｃ
Ｈを有する構造を採用することで、メモリトランジスタ
ＭＴあるいはセレクトトランジスタＳＴのゲート長を、
短チャネル効果あるいはパンチスルーが生じる領域まで
短くすることなしに、情報記録密度の集積度を向上させ
ることができた。

【００３０】次に、このメモリセルアレイの製造方法
を、図４（Ａ）〜図７を参照して説明する。なお、図４
（Ａ）〜図７は、図２（Ａ）の断面構造に対応してい
る。

【００３１】まず、用意したシリコンウェーハ等に、必
要に応じてＢ⁺ 、ＢＦ⁺ 等のイオン注入によりｐウェル
を形成する。このようにしてできたメモリトランジスタ
を形成すべき半導体基板ＳＵＢの表面に、フォトリソグ
ラフィー技術によりライン溝または突条を形成するため
のパターンを有する不図示のレジストを形成し、当該レ
ジストをマスクに、異方性のある反応性イオンエッチン
グ（ＲＩＥ：Reactive Ion Etching) を行い、ストライ
プ状にライン溝または突条を形成する。これにより、図
４（Ａ）に示すように、半導体基板ＳＵＢの表面に段差
ＳＰが繰り返し形成される。なお、半導体基板の段差Ｓ
Ｐの上部となる領域に誘電体膜を形成しておき、当該誘
電体膜をマスクとして、エッチングを行うことにより段
差ＳＰを形成してもよい。

【００３２】図４（Ｂ）に示すように、段差の側面，上
面および底面を含む半導体基板ＳＵＢの表面全域に、第
２ゲート誘電体膜ＧＤ２を形成する。第２ゲート誘電体
膜ＧＤ２を二酸化珪素ＳｉＯ₂ の膜とする場合、熱酸
化、プラズマ酸化等により形成することが可能である。
また、窒化珪素Ｓｉ₃ Ｎ₄ の膜の場合は、トリクロルシ
ランＳｉＨＣｌ₃ とアンモニアＮＨ₃ 、または四塩化珪
素ＳｉＣｌ₄ とアンモニアＮＨ₃ を原料とした化学的気
相堆積（ＣＶＤ）により、第２ゲート誘電体膜ＧＤ２を
成膜することができる。さらに、酸化窒化珪素ＳｉＯ_X
Ｎ_y の膜の場合は、熱酸化により形成した二酸化硅素膜
を窒素Ｎ₂ ，酸化二窒素Ｎ₂ Ｏ，アンモニアＮＨ₃ 等で
窒化するか、ＣＶＤにより形成する。このときのＣＶＤ
では、ＳｉＨ₂ Ｃｌ₂ とＮ₂ ＯとＮＨ₃ の混合ガス、Ｓ
ｉＨＣｌ₃ とＮ₂ ＯとＮＨ₃ の混合ガス、ＳｉＣｌ₄ と
Ｎ₂ ＯとＮＨ₃ の混合ガスの何れかを用い得る。

【００３３】例えば多結晶硅素（ｐｏｌｙ−Ｓｉ）また
は多結晶シリコンゲルマニウム（ｐｏｌｙ−Ｓｉ_X Ｇｅ
_1-X ）を堆積し、必要に応じて高融点金属を形成してシ
リサイド化し、異方性の強いエッチングを行う。これに
より、図５（Ａ）に示すように、導電性サイドウォール
ＳＷが段差の側面に形成される。

【００３４】この状態で、Ａｓ⁺ またはＰ⁺ をイオン注
入する。このとき、導電性サイドウォールＳＷを自己整
合マスクとしてｎ型不純物が段差の上面と底面の中央部
に導入され、図５（Ｂ）に示すように、ソース・ドレイ
ン領域Ｓ／Ｄが形成される。

【００３５】図６（Ａ）では、チャネル端不純物領域を
形成するスペースを確保するために、導電性サイドウォ
ールＳＷをエッチングする。具体的には、望ましくは第
２ゲート誘電体膜ＧＤ２との選択比が高く第２ゲート誘
電体膜ＧＤ２が殆どエッチングされない条件で、導電性
サイドウォールＳＷを等方的にエッチングする。等方的
にエッチングするのは、段差の側面における上側のソー
ス・ドレイン領域Ｓ／Ｄとの離間スペースと、段差の低
面における下側のソース・ドレイン領域Ｓ／Ｄとの離間
スペースをほぼ等しくするためである。この等方性エッ
チング量は、メモリトランジスタの実効ゲートを決定す
るので重要である。このエッチング後の導電性サイドウ
ォールＳＷが、制御線ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ
４，…となる。

【００３６】図６（Ｂ）では、まず、制御線を自己整合
マスクとしたエッチングにより、周囲の第２ゲート誘電
体膜ＧＤ２を除去する。第２ゲート誘電体膜ＧＤ２がＳ
ｉＯ ₂ の場合はフッ酸により、Ｓｉ₃ Ｎ₄ の場合は熱リ
ン酸により除去可能である。つぎに、等方性ドーピング
法により、チャネル端不純物領域ＩＲを形成する。ここ
で、等方性ドーピング法としては、ＰＨ₃ あるいはＡＨ
₃ のプラズマに基板を曝す方法が望ましい。また、通常
のイオン注入と斜めイオン注入とを組み合わせると、段
差の側面と底面にほぼ同じ濃度プロファイルの不純物領
域が形成できる場合は、このイオン注入の組合せは等方
性ドーピング法の一種と見なされる。イオン注入の場合
は、第２ゲート誘電体膜ＧＤ２の除去前に行ってもよ
い。

【００３７】その後、図７に示すように、全面に第１ゲ
ート誘電体膜ＧＤ１を形成する。第１ゲート誘電体膜の
形成では、まず、図２（Ｂ）に示すボトム膜ＢＴＭとし
て、例えば、二酸化珪素（ＳｉＯ₂ ）、窒化珪素ＳｉＮ
_x （ｘ＞０）、または酸化窒化珪素ＳｉＯ_x Ｎ_y （ｘ，
ｙ＞０）からなる膜を１ｎｍ〜２０ｎｍ程度堆積させ
る。上記のうち、ＳｉＯ₂ は、熱酸化法またはプラズマ
酸化法により形成する。ＳｉＮ_x は、ＳｉＨＣｌ₃ とＮ
Ｈ₃ 、あるいはＳｉＣｌ₄ とＮＨ₃ を原料としたＣＶＤ
により形成する。ＳｉＯ_x Ｎ_y は、熱酸化法により形成
した二酸化硅素をＮ ₂ 、Ｎ₂ Ｏ、ＮＨ₃ のいずれかの雰
囲気中で窒化するか、あるいは、ジクロルシランＳｉＨ
₂ Ｃｌ₂ とＮ₂ ＯとＮＨ₃ の混合ガス、ＳｉＨＣｌ₃ と
Ｎ₂ ＯとＮＨの混合ガス、ＳｉＣｌ₄ とＮ₂ ＯとＮＨ₃
の混合ガスのいずれかを原料としたＣＶＤにより形成す
る。

【００３８】ボトム膜ＢＴＭ上に、図２（Ｂ）に示す電
荷蓄積膜ＣＨＳとして、ＳｉＮ_x 、ＳｉＯ_x Ｎ_y からな
る膜を１ｎｍ〜２０ｎｍ程度堆積させる。上記のうちＳ
ｉＮ_x は、ＳｉＨＣｌ₃ とＮＨ₃ 、あるいはＳｉＣｌ₄
とＮＨ₃を原料としたＣＶＤにより形成する。また、Ｓ
ｉＯ_x Ｎ_y は、ＳｉＨ₂ Ｃｌ₂ とＮ₂ ＯとＮＨ₃ の混合
ガス、ＳｉＨＣｌ₃ とＮ₂ ＯとＮＨ₃ の混合ガス、Ｓｉ
Ｃｌ₄ とＮ₂ ＯとＮＨ₃ の混合ガスのいずれかを原料と
したＣＶＤにより形成する。これらのガスの選択に際し
てはボトム膜ＢＴＭより十分な電荷トラップが形成でき
るガスが選択され、また十分な電荷トラップ密度となる
ＣＶＤ条件が用いられる。

【００３９】電荷蓄積膜ＣＨＳ上に、図２（Ｂ）に示す
トップ膜ＴＯＰとして、ＳｉＯ₂ 、ＳｉＮ_x 、またはＳ
ｉＯ_x Ｎ_y からなる膜を１ｎｍ〜２０ｎｍ程度堆積させ
る。上記のうち、ＳｉＯ₂ は、ＳｉＨ₂ Ｃｌ₂ とＮ₂ Ｏ
の混合ガス、ＳｉＨＣｌ₃とＮ₂ Ｏの混合ガス、ＳｉＣ
ｌ₄ とＮ₂ Ｏの混合ガスを原料としたＣＶＤにより形成
する。また、ＳｉＮ_x は、ＳｉＨＣｌ₃ とＮＨ₃ 、ある
いはＳｉＣｌ₄ とＮＨ₃ を原料としたＣＶＤにより形成
する。また、ＳｉＯ_x Ｎ_y は、ＳｉＨ₂ Ｃｌ₂ とＮ₂ Ｏ
とＮＨ₃ の混合ガス、ＳｉＨＣｌ₃ とＮ₂ ＯとＮＨ₃ の
混合ガス、ＳｉＣｌ₄ とＮ₂ ＯとＮＨ₃ の混合ガスのい
ずれかを原料としたＣＶＤにより形成する。これらのガ
スの選択に際しては電荷蓄積膜ＣＨＳより十分な低い電
荷トラップ密度となるガスが選択され、また十分に低い
電荷トラップ密度となるＣＶＤ条件が用いられる。

【００４０】以上のようにして、図７に示す第１ゲート
誘電体膜ＧＤ１が形成される。

【００４１】不純物を添加した多結晶硅素，非晶質硅素
または金属材料を、段差間の凹部を埋め込むように厚く
堆積して、その後、これを図１に示すストライプ状にパ
ターニングし、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４，…を形成する。

【００４２】以降の工程としては、必要に応じて層間絶
縁膜の形成、コンタクトの形成、上層配線層の形成など
を経て、当該不揮発性メモリを完成させる。

【００４３】この不揮発性メモリの製造方法では、半導
体基板ＳＵＢに段差がない従来型の構造に比して、半導
体基板ＳＵＢのパターニングの工程が追加される。この
工程は、不揮発性メモリの全製造工程に比べて僅かであ
り、大幅なコスト増の要因とならない。しかも、構造が
極めて簡単であり、作りやすいという利点がある。

【００４４】次に、上記した１つのメモリトランジスタ
に対し２ビットの情報を記憶させる際の書き込み、消
去、読み出しの方法を説明する。なお、以下の説明にお
いて、基板ＳＵＢは接地されているものとし、その電位
は０Ｖとする。

【００４５】第１のデータを書き込む時に、基板電位を
基準として、２つのソース・ドレイン領域Ｓ／Ｄの一方
（ソース）に０Ｖ、他方（ドレイン）にソース電位より
高い電圧、例えば５Ｖを印加する。また、制御ゲート
（制御線）に、チャネルを形成するためにゲート閾値電
圧より高い電圧、例えば２Ｖを印加し、メモリゲート
（ワード線）に、制御ゲートより高い電圧、例えば８Ｖ
を印加する。このとき、チャネル形成領域に形成された
チャネル内にソースから供給された電子がソースとドレ
イン間の電界により加速されてドレイン端部で高い運動
エネルギーを得て、ボトム誘電体膜ＢＴＭのエネルギー
障壁を越えるエネルギーをもつホットエレクトロンとな
る。ホットエレクトロンの一部は、ある確率で電荷蓄積
膜ＣＨＳのドレイン側部分に形成されたトラップに捕獲
される。

【００４６】第２のデータを書き込む時には、ソースと
なるソース・ドレイン領域Ｓ／Ｄとドレインとなるソー
ス・ドレイン領域Ｓ／Ｄを上記した第１のデータの書き
込み時と逆にして、ソース電圧０Ｖとドレイン電圧５Ｖ
を印加する。また、上記と同様に制御ゲート電圧２Ｖと
メモリゲート電圧８Ｖを印加する。このとき、上記した
同じ原理により電子が注入される。ただし、第２のデー
タ書き込みでは、第１のデータ書き込み時にソースとし
て機能した側に、ホットエレクトロンが注入される。す
なわち、第１のデータ書き込みが段差の側面側で起こる
とすると、第２のデータ書き込みは段差の底面側で起こ
る。逆に、第１のデータ書き込みが段差の底面側で起こ
るとすると、第２のデータ書き込みは段差の側面側で起
こる。

【００４７】第１のデータを消去する時に、基板電位を
基準として、第１のデータの記憶領域に近い側のソース
・ドレイン領域Ｓ／Ｄに正電圧、例えば５Ｖを印加す
る。また、他のソース・ドレイン領域Ｓ／Ｄをオープン
として、メモリゲート（ワード線）に負電圧、例えば−
１０Ｖを印加する。このとき、５Ｖを印加したソース・
ドレイン領域Ｓ／Ｄの表面が空乏化し、その空乏層内が
高電界となるためにバンド−バンド間トンネル電流が発
生する。バンド−バンド間トンネル電流に起因した正孔
は電界で加速されて高エネルギーを得る。この高いエネ
ルギーの正孔は、ゲート電圧に引きつけられて電荷蓄積
膜ＣＨＳ内の電荷トラップに注入される。その結果、電
荷蓄積膜ＣＨＳ内の蓄積電子は注入された正孔により電
荷が打ち消され、当該メモリトランジスタが消去状態、
すなわち、閾値電圧が低い状態に戻される。

【００４８】第２のデータを消去する時には、５Ｖを印
加するソース・ドレイン領域Ｓ／Ｄとオープンとするソ
ース・ドレイン領域Ｓ／Ｄを上記した第１のデータ消去
時と逆にする。また、上記と同様にメモリゲートに−１
０Ｖを印加する。このとき、上記した同じ原理により正
孔が注入される。ただし、第２のデータ消去では、第１
のデータ消去時にオープンとした側から正孔が注入され
る。このため、第２のデータが消去される。

【００４９】データの保持時には、全ての電極を電気的
に浮遊状態にするか、電極間の電位差を第１または第２
のデータの書き込み時および消去時の値より小さくする
か、この電極間の電位差を小さくすることと電気的浮遊
状態にすることとを組み合わせることにより、電荷蓄積
膜ＣＨＳと、基板ＳＵＢまたはメモリゲート電極（ワー
ド線）との間で電荷のやり取りが出来ないバイアス状態
とする。

【００５０】読み出しは、ドレイン・アバランシェ・ホ
ット電荷（ＤＡＨＣ）あるいはホットエレクトロン注入
（ＣＨＥ）が発生しない条件で行う。なお、ソースとド
レイン間の電圧印加方法を書き込み時と同じとする読み
出し方法（フォワードリード）も可能であるが、本実施
形態では、ソースとドレイン間の電圧印加方法を書き込
み時と逆とする読み出し方法（リバースリード）が望ま
しく、以下、リバースリードを説明する。

【００５１】具体的に、第１のデータを読み出す時は、
基板電位を基準として第１のデータの記憶領域に近い側
のソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、他のソ
ース・ドレイン領域Ｓ／Ｄに、例えば２Ｖを印加する。
また、制御ゲート（制御線）に、チャネルを形成するた
めに十分でゲート閾値電圧より高い電圧、例えば２Ｖを
印加する。この状態で、メモリゲート（ワード線）に、
第１のデータの記憶領域の捕獲電子の有無または捕獲電
子量に応じてチャネルがオンまたはオフする電圧を印加
する。このバイアス条件下、電荷蓄積膜ＣＨＳ内の捕獲
電子数は変化することなく、その捕獲電子の有無または
捕獲電子量に応じてメモリトランジスタがオンまたはオ
フする。すなわち、電荷蓄積膜ＣＨＳに電子が十分注入
されている場合はメモリトランジスタがオフ状態を維持
し、電荷蓄積膜ＣＨＳに電子が十分注入されていない場
合はメモリトランジスタがオンする。このメモリトラン
ジスタがオンした場合のみ、ソース・ドレイン領域Ｓ／
Ｄ間の電位差が変化し、この変化の有無を、例えばセン
スアンプなどの検出回路で増幅し、第１の記憶データと
して外部に読み出す。

【００５２】第２のデータを読み出す時は、ソースとな
るソース・ドレイン領域Ｓ／Ｄとドレインとなるソース
・ドレイン領域Ｓ／Ｄを上記した第１のデータの読み出
し時と逆にして、ソース電圧０Ｖとドレイン電圧２Ｖを
印加する。また、上記と同様に制御ゲート電圧とメモリ
ゲート電圧を印加する。このバイアス条件下、第１のデ
ータの読み出しと同様な原理で、第２のデータの記憶領
域に電子が十分注入されている場合はメモリトランジス
タがオフ状態を維持し、電子が十分注入されていない場
合はメモリトランジスタがオンする。このメモリトラン
ジスタがオンした場合のみ、ソース・ドレイン領域Ｓ／
Ｄ間の電位差が変化し、この変化の有無を、例えばえセ
ンスアンプなどの検出回路で増幅し、第２の記憶データ
として外部に読み出す。

【００５３】本実施形態に係る不揮発性メモリの動作方
法では、チャネル端不純物領域ＩＲを有することから、
書き込み時に電子の注入効率が高い。したがって、その
分、書き込みゲート電圧が従来の１０Ｖに近い電圧（上
記例では、８Ｖ）から、さらに５〜６Ｖ程度に低減する
ことができる。また、書き込み速度も１０μｓ以下と高
速化が達成できる。

【００５４】以上のメモリセルの電気的信頼性について
は、特にデータ書き換え特性、データ保持特性およびリ
ードディスターブ特性に関し、高い信頼性が得られる。

【００５５】このデータ保持特性に関し、本実施形態の
ＭＯＮＯＳ型メモリトランジスタは、フローティングゲ
ート型に比して、以下の点でメリットがある。まず、半
導体基板ＳＵＢに段差ＳＰを形成する工程において、段
差の側面の垂直性を上げるため、例えば異方性の強いエ
ッチングを採用した場合、段差Ｒの側面には多少なりと
もエッチングダメージを受けることがある。その場合、
当該エッチングダメージを受けた側面に形成するボトム
誘電体膜ＢＴＭも質の良くない膜、すなわち、欠陥の多
いボトム誘電体膜ＢＴＭが形成され得るが、当該縦型構
造をフロティングゲート型に適用した場合には、フロー
ティングゲートはその層内において電荷の移動が自由で
あるため、ボトム誘電体膜ＢＴＭに局所的に欠陥が形成
されている場合には、フローティングゲート内に保持さ
れた電荷の全てが当該欠陥を介して基板にリークしてし
まう恐れがある。これに対し、当該ボトム誘電体膜ＢＴ
Ｍ上に形成する電荷トラップは空間的に離散化されてい
ることから、当該欠陥近傍の電荷トラップに蓄積された
電荷がリークするにすぎず、当該欠陥を介して半導体基
板へ電荷がリークするのを低減でき、データ保持特性、
信頼性の面でフローティングゲート型に比して特性が良
くなる。

【００５６】第２実施形態 図８（Ａ）は、本実施形態においても適用される図１の
Ａ−Ａ’線に沿った断面図、図８（Ｂ）は図８（Ａ）の
破線で示す丸の部分の拡大断面図である。また、図９
は、本実施形態に係るメモリセルアレイの等価回路図で
ある。

【００５７】本実施形態では、各メモリセル内のメモリ
トランジスタのゲート電極（メモリゲート）を導電性サ
イドウォールＳＷで形成し、これを制御線ＣＬ１，ＣＬ
２，ＣＬ３，ＣＬ４，…として配置している。すなわ
ち、導電性サイドウォールＳＷと基板ＳＵＢとの間に、
電荷蓄積能力がある第１ゲート誘電体膜ＧＤ１を介在さ
せている。また、導電性サイドウォールＳＷの表面およ
び他の基板表面領域に、電荷蓄積能力がない第２ゲート
誘電体膜ＧＤ２を形成している。したがって、メモリゲ
ートのチャネル方向両側のチャネル端不純物領域ＩＲに
対して、第２ゲート誘電体膜ＧＤ２を介在させてワード
線が対峙し、当該ワード線が制御ゲートとなる。他の構
成、すなわち段差ＳＰの形態、ゲート電極の材料、ソー
ス・ドレイン領域Ｓ／Ｄ、チャネル端不純物領域ＩＲ
は、第１実施形態と同じである。

【００５８】このような構造のメモリセルアレイでは、
各メモリセルが、図９に示すようにビット線間にセレク
トトランジスタＳＴ、メモリトランジスタＭＴ、セレク
トトランジスタＳＴが直列接続された構成となる。２つ
のセレクトトランジスタＳＴのゲートが、各行のセル間
で共有されたワード線ＷＬ１，ＷＬ２，…の何れかに接
続されている。また、メモリトランジスタＭＴのゲート
が、各列のセル間で共有された制御線ＣＬ１，ＣＬ２．
ＣＬ３，ＣＬ４，…の何れかに接続されている。

【００５９】次に、このメモリセルアレイの製造方法
を、図１０（Ａ）〜図１２を参照して説明する。なお、
図１０（Ａ）〜図１２は、図８（Ａ）の断面構造に対応
している。

【００６０】第１実施形態と同様な方法により、ｐウエ
ルを形成した半導体基板ＳＵＢの表面に段差ＳＰを形成
する。この段差ＳＰの表面を含む基板表面に、第１実施
形態の図７の工程で説明した方法により、図１０（Ａ）
に示すように、ボトム誘電体膜ＢＴＭ、電荷蓄積膜ＣＨ
Ｓ、トップ誘電体膜ＴＯＰからなる第１ゲート誘電体膜
ＧＤ１を形成する。

【００６１】図１０（Ｂ）の工程では、まず、第１実施
形態の図５（Ａ）の工程で説明した方法により、導電性
サイドウォールＳＷを段差の側面それぞれに対し形成す
る。つぎに、第１実施形態の図５（Ｂ）の工程で説明し
た方法により、段差の上部と低部にソース・ドレイン領
域Ｓ／Ｄを形成する。

【００６２】図１１（Ａ）に示す工程では、第１実施形
態の図６（Ａ）と同様に、等方性エッチングにより導電
性サイドウォールＳＷをエッチングして、そのエッジを
所定量後退させる。これにより、セレクトトランジスタ
のゲートが形成される、ソース・ドレイン領域Ｓ／Ｄと
導電性サイドウォールＳＷとの離間スペースが形成され
る。

【００６３】図１１（Ｂ）に示す工程では、導電性サイ
ドウォールＳＷ（制御線ＣＬ１〜ＣＬ４）の周囲の第１
ゲート誘電体膜ＧＤ１を除去する。例えば、ＳｉＯ₂ は
フッ酸により、Ｓｉ₃ Ｎ₄ は熱リン酸により除去する。
続いて、第１実施形態の図６（Ｂ）と同様な方法、すな
わちＰＨ₃ あるいはＡＨ₃ のプラズマに基板を曝すなど
の等方性ドーピング方法により、ソース・ドレイン領域
Ｓ／Ｄと制御線との間の離間スペースの基板表面に、チ
ャネル端不純物領域ＩＲを形成する。

【００６４】図１２に示す工程では、制御線の表面、お
よび、その周囲の基板表面を含む全面に、第２ゲート誘
電体膜ＧＤ２を形成する。第２ゲート誘電体膜ＧＤ２を
二酸化珪素ＳｉＯ₂ の膜とする場合、熱酸化、プラズマ
酸化等により形成することが可能である。また、窒化珪
素Ｓｉ₃ Ｎ₄ の膜の場合は、トリクロルシランＳｉＨＣ
ｌ₃ とアンモニアＮＨ₃ 、または四塩化珪素ＳｉＣｌ₄
とアンモニアＮＨ₃ を原料とした化学的気相堆積（ＣＶ
Ｄ）により、第２ゲート誘電体膜ＧＤ２を成膜すること
ができる。さらに、酸化窒化珪素ＳｉＯ_X Ｎ_y の膜の場
合は、熱酸化により形成した二酸化硅素膜を窒素Ｎ₂ ，
酸化二窒素Ｎ₂ Ｏ，アンモニアＮＨ₃ 等で窒化するか、
ＣＶＤにより形成する。このときのＣＶＤでは、ＳｉＨ
₂ Ｃｌ₂とＮ₂ ＯとＮＨ₃ の混合ガス、ＳｉＨＣｌ₃ と
Ｎ₂ ＯとＮＨ₃ の混合ガス、ＳｉＣｌ₄ とＮ₂ ＯとＮＨ
₃ の混合ガスの何れかを用い得る。

【００６５】その後は、第１実施形態と同様な方法によ
り、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…を形
成し、さらに、必要に応じて層間絶縁膜の形成、コンタ
クトの形成、上層配線層の形成などを経て、当該不揮発
性メモリを完成させる。

【００６６】このメモリセルアレイの書き込み条件は、
第１実施形態と基本的に同じである。但し、制御線とワ
ード線の役割が第１実施形態と逆になることを注意する
必要がある。

【００６７】図１３（Ａ）と図１３（Ｂ）に、第１のデ
ータの記憶領域Ｒ１と、第２のデータの記憶領域Ｒ２と
を、第１および第２実施形態で対比して示す。上側のソ
ース・ドレイン領域Ｓ／Ｄをドレインとし、下側のソー
ス・ドレイン領域Ｓ／Ｄをソースとして第１のデータを
書き込むとする。この場合、その記憶領域Ｒ１は、第１
実施形態では、ドレインとした上側のソース・ドレイン
領域Ｓ／Ｄに近くなるのに対し、第２実施形態では、下
側のソース・ドレイン領域Ｓ／Ｄに近い領域となる。こ
れは、図１３（Ｂ）の場合、下側のチャネル端不純物領
域ＩＲにセレクトトランジスタのゲート（ワード線）の
電界が作用して、この下側のチャネル端不純物領域ＩＲ
の近傍で、いわゆるソースサイド注入のための高電界が
発生するからである。これに対し、図１３（Ａ）の場合
は、セレクトトランジスタのゲートが導電性サイドウォ
ール（制御線）であることから、ソースサイド注入のた
めの高電界は上側のチャネル端不純物領域ＩＲの近傍で
しか発生しない。逆に、上側のソース・ドレイン領域Ｓ
／Ｄをソースとし、下側のソース・ドレイン領域Ｓ／Ｄ
をドレインとして第２のデータを書き込む場合、その記
憶領域Ｒ２も、同様な理由により、第１実施形態と第２
実施形態で逆となる。

【００６８】このような第２実施形態の書き込み時の注
入電荷を打ち消すための消去では、正孔を注入する側
も、第１実施形態と反対とする必要がある。すなわち、
第１のデータの記憶領域Ｒ１に正孔を注入するために、
下側のソース・ドレイン領域Ｓ／Ｄに正の電圧（例えば
５Ｖ）を印加し、上側のソース・ドレイン領域Ｓ／Ｄを
オープンとして、メモリゲートとなる制御線ＣＬに負の
電圧（例えば−１０Ｖ）を印加する。また、第２のデー
タの記憶領域Ｒ２に正孔を注入するために、上側のソー
ス・ドレイン領域Ｓ／Ｄに正の電圧（例えば５Ｖ）を印
加し、下側のソース・ドレイン領域Ｓ／Ｄをオープンと
して、メモリゲートとなる制御線ＣＬに負の電圧（例え
ば−１０Ｖ）を印加する。このようなバイアス設定によ
り、５Ｖを印加したソース・ドレイン領域側でバンド−
バンド間トンネリングに起因して発生した正孔が、第１
ゲート誘電体膜ＧＤ１の領域Ｒ１またはＲ２に注入さ
れ、メモリトランジスタの閾値電圧が消去状態になる。

【００６９】読み出しでは、書き込み時にソースとした
側に記憶領域が存在するので、フォワードリードが望ま
しい。フォワードリードでは、ソース・ドレイン電圧の
印加方向を書き込み時と同じとできるので、例えば書き
込み時の検証読み出し動作では、ソース・ドレイン領域
Ｓ／Ｄ（ビット線）の電位を大きく変化させる必要がな
い。したがって、大きなビット線容量を充放電する時間
がリバースリードに比べて節約でき、書き換え時間を短
縮できるという利点がある。なお、電荷保持は、第１実
施形態と同じである。

【００７０】変形例１ この変形例１は、電荷蓄積手段としてゲート誘電体膜中
に埋め込まれ例えば１０ナノメータ以下の粒径を有する
多数の互いに絶縁された導電体（以下、小粒径導電体と
称する）を用いた不揮発性メモリトランジスタに関す
る。

【００７１】このメモリトランジスタでは、その第１ゲ
ート誘電体膜ＧＤ１が、ボトム誘電体膜、その上の電荷
蓄積手段としての離散的な小粒径導電体、および小粒径
導電体を覆う誘電体膜とからなる。その他の構成、即ち
半導体基板ＳＵＢ、段差ＳＰ、ソース・ドレイン領域Ｓ
／Ｄ、第２ゲート誘電体膜ＧＤ２、メモリゲート電極お
よびセレクトゲート電極（制御線およびワード線）は、
図２（Ａ），（Ｂ）または図８（Ａ），（Ｂ）と同様で
ある。

【００７２】各小粒径導電体は、例えば、微細な非晶質
Ｓｉ_x Ｇｅ_1-x （０≦ｘ≦１）または多結晶Ｓｉ_x Ｇｅ
_1-x （０≦ｘ≦１）等の導電体により構成されている。
また、小粒径導電体は、そのサイズ（直径）が、好まし
くは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々
の小粒径導電体同士が誘電体膜で空間的に、例えば４ｎ
ｍ程度の間隔で分離されている。なお、本例におけるボ
トム誘電体膜は、使用用途に応じて２．６ｎｍから５．
０ｎｍまでの範囲内で適宜選択できる。ここでは、４．
０ｎｍ程度の膜厚とした。

【００７３】上記構成のメモリトランジスタの製造方法
を、第２実施形態の変形とした場合を例に述べる。ま
ず、図１０（Ａ）において、段差ＳＰを形成後、ボトム
誘電体膜を形成する。ボトム誘電体膜の形成では、例え
ば、二酸化珪素（ＳｉＯ₂ ）、窒化珪素ＳｉＮ_x （ｘ＞
０）、または酸化窒化珪素ＳｉＯ_x Ｎ_y （ｘ，ｙ＞０）
からなる膜を１ｎｍ〜２０ｎｍ程度堆積させる。上記の
うち、ＳｉＯ₂ は、熱酸化法またはプラズマ酸化法によ
り形成する。ＳｉＮ_x は、ＳｉＨＣｌ₃ とＮＨ₃ 、ある
いはＳｉＣｌ₄ とＮＨ₃ を原料としたＣＶＤにより形成
する。ＳｉＯ_x Ｎ_y は、熱酸化法により形成した二酸化
硅素をＮ ₂ 、Ｎ₂ Ｏ、ＮＨ₃ のいずれかの雰囲気中で窒
化するか、あるいは、ジクロルシランＳｉＨ₂ Ｃｌ₂ と
Ｎ₂ ＯとＮＨ₃ の混合ガス、ＳｉＨＣｌ₃ とＮ₂ ＯとＮ
Ｈの混合ガス、ＳｉＣｌ₄ とＮ₂ ＯとＮＨ₃ の混合ガス
のいずれかを原料としたＣＶＤにより形成する。

【００７４】その後、例えばＬＰ−ＣＶＤ法を用いたＳ
ｉ_x Ｇｅ_1-x 成膜の初期過程に生じるＳｉ_x Ｇｅ_1-x の
小粒径導電体の集合体をボトム誘電体膜上に形成する。
Ｓｉ _x Ｇｅ_1-x の小粒径導電体は、シラン（ＳｉＨ₄ ）
あるいはジクロルシラン（ＤＣＳ）とゲルマン（ＧｅＨ
₄ ）と水素を原料ガスとして用い、５００℃〜９００℃
程度の成膜温度で形成される。小粒径導電体の密度、大
きさは、シランあるいはジクロルシランと水素の分圧あ
るいは流量比を調整することによって制御できる。水素
分圧が大きい方が小粒径導電体のもととなる核の密度を
高くできる。あるいは、非化学量論的組成のＳｉＯ_x を
シランあるいはジクロルシランと酸化二窒素（Ｎ₂ Ｏ）
を原料ガスとして５００℃〜８００℃程度の成膜温度で
形成し、その後９００℃〜１１００℃の高温でアニール
することで、ＳｉＯ₂ とＳｉ小粒径導電体相が分離し、
ＳｉＯ₂に埋め込まれたＳｉ小粒径導電体の集合体が形
成される。

【００７５】次に、小粒径導電体を埋め込むように、誘
電体膜を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜す
る。このＬＰ−ＣＶＤでは、原料ガスがジクロルシラン
（ＤＣＳ）と酸化二窒素（Ｎ₂ Ｏ）の混合ガス、基板温
度が例えば７００℃とする。このとき小粒径導電体２３
ｂは誘電体膜に埋め込まれる。

【００７６】その後は、第２実施形態と同様に図１０
（Ｂ）〜図１２の諸工程を経て、当該不揮発性メモリト
ランジスタを完成させる。このように形成された小粒径
導電体は、平面方向に離散化されたキャリアトラップと
して機能する。個々の小粒径導電体は、数個の注入電子
を保持できる。なお、小粒径導電体を更に小さくして、
これに単一電子を保持させてもよい。なお、小粒径導電
体の他の材料として、多結晶硅素やＡｕ等の金属も選択
できる。

【００７７】本発明の不揮発性メモリは、上記した変形
例１以外のメモリトランジスタ構造、ＶＧ型以外のメモ
リセルアレイ構造においても適用可能である。

【００７８】メモリトランジスタの第１ゲート誘電体膜
ＧＤ１の構成は、上記実施形態で例示したいわゆるＭＯ
ＮＯＳ型に用いられる３層の誘電体膜に限定されない。
第１ゲート誘電体膜ＧＤ１の要件は、積層された複数の
誘電体膜を含むことと、電荷トラップ等の電荷蓄積手段
が離散化されていることの２点であり、これらの要件を
満たす種々の他の構成を採用可能である。たとえば、い
わゆるＭＮＯＳ型等のように、二酸化珪素等からなるボ
トム誘電体膜と、その上に形成された窒化珪素等からな
る電荷保持能力を有した膜との２層構成であってもよ
い。

【００７９】また、酸化アルミニウムＡｌ₂ Ｏ₃ 、酸化
タンタルＴａ₂ Ｏ₅ 、酸化ジルコニウムＺｒＯ₂ 等の金
属酸化物等からなる誘電体膜も多くのトラップを含むこ
とが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型にお
いて、電荷保持能力を有した膜として採用可能である。
さらに、電荷蓄積膜ＣＨＳの材料として、その他の金属
酸化物を挙げると、例えば、チタン、ハフニウム、ラン
タンの酸化物よりなる膜があり、あるいはタンタル、チ
タン、ジルコニウム、ハフニウム、ランタンのシリケイ
トよりなる膜を採用することもできる。

【００８０】電荷蓄積膜ＣＨＳの材料として、酸化アル
ミニウム（Ａｌ₂ Ｏ₃ ）が選択された場合には、例え
ば、塩化アルミニウム（ＡｌＣｌ₃ ）と二酸化炭素（Ｃ
Ｏ₂ ）と水素（Ｈ₂ ）をガスの原料としたＣＶＤ法、ま
たはアルミニウムアルコキシド（Ａｌ（Ｃ₂ Ｈ₅ Ｏ）
₃ ，Ａｌ（Ｃ₃ Ｈ₇ Ｏ）₃ ，Ａｌ（Ｃ₄ Ｈ₉ Ｏ）₃ 等）
の熱分解を用いる。電荷蓄積膜ＣＨＳの材料として、酸
化タンタル（Ｔａ₂ Ｏ₅ ）が選択された場合には、例え
ば、塩化タンタル（ＴａＣｌ₅ ）と二酸化炭素（ＣＯ
₂ ）と水素（Ｈ₂ ）をガスの原料としたＣＶＤ法、また
はＴａＣｌ₂ （ＯＣ₂ Ｈ₅ ）₂ Ｃ₅ Ｈ ₇ Ｏ₂ 、あるいは
Ｔａ（ＯＣ₂ Ｈ₅ ）₅ の熱分解を用いる。電荷蓄積膜Ｃ
ＨＳの材料として、酸化ジルコニウム（ＺｒＯ_x ）が選
択された場合には、例えば、Ｚｒを酸素雰囲気中でスパ
ッタリングする方法を用いる。

【００８１】同様に、ボトム誘電体膜ＢＴＭおよびトッ
プ誘電体膜ＴＯＰは、上述した二酸化珪素、窒化珪素、
酸化窒化珪素に限られず、例えば、酸化アルミニウムＡ
ｌ₂Ｏ₃ 、酸化タンタルＴａ₂ Ｏ₅ 、酸化ジルコニウム
ＺｒＯ₂ のいずれの材料から選択してもよい。なお、こ
れらの金属酸化物の形成方法については、上述した通り
である。さらに、ボトム誘電体膜ＢＴＭおよびトップ誘
電体膜ＴＯＰは、その他の金属酸化膜として、チタン、
ハフニウム、ランタンの酸化物よりなる膜でもよいし、
あるいはタンタル、チタン、ジルコニウム、ハフニウ
ム、ランタンのシリケイトよりなる膜を採用することも
できる。

【００８２】その他、本発明の要旨を逸脱しない範囲
で、種々の変更が可能である。例えば、図６（Ａ）や図
１１（Ｂ）のエッチングを異方性が強いエッチングとす
ると、制御線となる導電性サイドウォ−ルとソ−ス・ド
レイン領域Ｓ／Ｄとのすき間が段差の底部側にのみ形成
されるため、１ビット記憶形の素子が形成される。

【００８３】

【発明の効果】本発明の不揮発性半導体メモリ装置およ
びその動作方法によれば、平坦な表面を有する第１導電
型半導体面内にチャネルを有する半導体記憶素子と比較
してサイズ（専有面積）が極めて小さく、また、素子の
微細化を進めても微細形状効果による電気特性低下が防
止でき、データ保持特性等の低下もない。書き込みまた
は消去では、いわゆるソースサイド注入により電荷の注
入効率が良く、注入領域が局所的であるため注入時間が
極めて短い。また、チャネル端不純物領域を有している
場合、さらに電荷の注入効率が高く、高速動作が可能で
ある。また、蓄積電荷を打ち消すための電荷注入では、
いわゆるバンド−バンド間トンネル電流を利用している
ため、消費電力が低く、高速動作が可能である。読み出
しは、素子構造に適した方法で行える。とくに、フォワ
ードリードでは、ソースとドレイン間の電圧の印加方向
を書き込み時と同じとでき、書き込み後の読み出しで
は、ソース・ドレイン領域の充放電の時間を短縮でき
る。

【００８４】本発明の半導体装置の製造方法では、第１
導電型半導体の段差に対しトランジスタのゲート電極と
ソース・ドレイン領域を自己整合的に形成でき、フォト
マスクが不要である。そのため、素子寸法のバラツキが
小さいトランジスタを、低いコストで製造できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るメモリセルアレイの平
面図である。

【図２】本発明の第１実施形態に係り、（Ａ）は図１の
Ａ−Ａ’線における断面図、（Ｂ）は（Ａ）の一部を拡
大した断面図である。

【図３】本発明の第１実施形態に係るメモリセルアレイ
において、図１の平面図に対応した等価回路図である。

【図４】本発明の第１実施形態に係るメモリセルアレイ
の製造において、（Ａ）は段差形成後の断面図、（Ｂ）
は第２ゲート誘電体膜の形成後の断面図である。

【図５】本発明の第１実施形態に係るメモリセルアレイ
の製造において、（Ａ）は導電性サイドウォールの形成
後の断面図、（Ｂ）はソース・ドレイン領域の形成後の
断面図である。

【図６】本発明の第１実施形態に係るメモリセルアレイ
の製造において、（Ａ）は導電性サイドウォールの表面
部をエッチング後の断面図、（Ｂ）はチャネル端不純物
領域の形成後の断面図である。

【図７】本発明の第１実施形態に係るメモリセルアレイ
の製造において、第１ゲート誘電体膜の形成後の断面図
である。

【図８】本発明の第２実施形態に係り、（Ａ）は図１の
Ａ−Ａ’線における断面図、（Ｂ）は（Ａ）の一部を拡
大した断面図である。

【図９】本発明の第２実施形態に係るメモリセルアレイ
において、図１の平面図に対応した等価回路図である。

【図１０】本発明の第１実施形態に係るメモリセルアレ
イの製造において、（Ａ）は第１ゲート誘電体膜の形成
後の断面図、（Ｂ）はソース・ドレイン領域の形成後の
断面図である。

【図１１】本発明の第２実施形態に係るメモリセルアレ
イの製造において、（Ａ）は導電性サイドウォールの表
面部をエッチング後の断面図、（Ｂ）はチャネル端不純
物領域の形成後の断面図である。

【図１２】本発明の第２実施形態に係るメモリセルアレ
イの製造において、第２ゲート誘電体膜の形成後の断面
図である。

【図１３】本発明の実施形態に係るメモリトランジスタ
において２ビットデータを書き込む時の電荷注入領域を
示す図であり、（Ａ）は第１実施形態の場合、（Ｂ）は
第２実施形態の場合である。

【符号の説明】

ＳＵＢ…半導体基板（第１導電型半導体）、ＳＰ…段
差、Ｓ／Ｄ…ソース・ドレイン領域（第２導電型半導体
領域）、ＩＲ…チャネル端不純物領域、ＧＤ１…第１ゲ
ート誘電体膜、ＧＤ２…第２ゲート誘電体膜、ＢＴＭ…
ボトム誘電体膜、ＣＨＳ…電荷蓄積膜、ＴＯＰ…トップ
誘電体膜、ＢＬ１等…ビット線、ＣＬ１等…制御線、Ｗ
Ｌ１等…ワード線、ＳＷ…導電性サイドウォール、ＭＴ
…メモリトランジスタ、ＳＴ…セレクトトランジスタ、
Ｒ１，Ｒ２…データ記憶時の電荷注入領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 敏夫 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F083 EP18 EP22 EP62 EP63 EP64 EP67 EP68 EP69 ER06 ER29 GA01 GA09 GA30 HA02 JA02 JA05 JA06 JA19 JA35 JA53 KA07 KA08 PR03 PR05 PR09 PR12 PR21 PR29 PR36 ZA21 5F101 BA46 BB02 BC02 BD07 BD16 BD30 BF05 BH03 BH05 BH09 BH14 BH15 BH19

Claims (17)

【特許請求の範囲】
1. 【請求項１】表面に段差を有する第１導電型半導体と、 段差の上部と底部に形成され、第１導電型半導体の主面
   に垂直な方向で分離された２つの第２導電型半導体領域
   と、 空間的に離散化された電荷蓄積手段を含む第１ゲート誘
   電体膜を介在させて段差の側面の一部に対峙したメモリ
   ゲート電極と、 電荷蓄積能力を有しない第２ゲート誘電体膜を介在させ
   て段差の側面の一部に対峙した制御ゲート電極とを有し
   た不揮発性半導体メモリ装置。
2. 【請求項２】上記２つの第２導電型半導体領域の間に、
   上記段差の側面部と当該側面部に接した段差の底部とを
   含む第１導電型半導体のチャネル形成領域を有し、 ２つの第２導電型半導体領域の少なくとも一方と離れた
   導電性サイドウォールからなるメモリゲート電極が、チ
   ャネル形成領域に対し上記第１ゲート誘電体膜を介在さ
   せて対峙し、 上記制御ゲート電極が、２つの第２導電型半導体領域の
   少なくとも一方の側で、上記メモリゲート電極と第２導
   電型半導体領域との間のチャネル形成領域の一部に対
   し、上記第２ゲート誘電体膜を介在させて対峙した請求
   項１記載の不揮発性半導体メモリ装置。
3. 【請求項３】上記導電性サイドウォールからなるメモリ
   ゲート電極が、上記段差に沿って配置され、 上記制御ゲート電極が、メモリゲート電極に対し絶縁膜
   を介在させた状態で交差した請求項２記載の不揮発性半
   導体メモリ装置。
4. 【請求項４】上記メモリゲート電極と第２導電型半導体
   領域との間のチャネル形成領域の一部に、隣接した第１
   導電型半導体のチャネル形成領域より濃度が高い第１導
   電型のチャネル端不純物領域をさらに有した請求項２記
   載の不揮発性半導体メモリ装置。
5. 【請求項５】上記メモリゲート電極と第２導電型半導体
   領域との間のチャネル形成領域の一部に、隣接した第２
   導電型半導体領域より濃度が低い第２導電型のチャネル
   端不純物領域をさらに有した請求項２記載の不揮発性半
   導体メモリ装置。
6. 【請求項６】上記２つの第２導電型半導体領域の間に、
   上記段差の側面部と当該側面部に接した段差の底部とを
   含む第１導電型半導体のチャネル形成領域を有し、 ２つの第２導電型半導体領域の少なくとも一方と離れた
   導電性サイドウォールからなる制御ゲート電極が、チャ
   ネル形成領域に対し上記第２ゲート誘電体膜を介在させ
   て対峙し、 上記メモリゲート電極が、２つの第２導電型半導体領域
   の少なくとも一方の側で、上記制御ゲート電極と第２導
   電型半導体領域との間のチャネル形成領域の一部に対
   し、上記第１ゲート誘電体膜を介在させて対峙した請求
   項１記載の不揮発性半導体メモリ装置。
7. 【請求項７】上記導電性サイドウォールからなる制御ゲ
   ート電極が、上記段差に沿って配置され、 上記メモリゲート電極が、制御ゲート電極に対し絶縁膜
   を介在させた状態で交差した請求項６記載の不揮発性半
   導体メモリ装置。
8. 【請求項８】上記制御ゲート電極と第２導電型半導体領
   域との間のチャネル形成領域の一部に、隣接した第１導
   電型半導体のチャネル形成領域より濃度が高い第１導電
   型のチャネル端不純物領域をさらに有した請求項６記載
   の不揮発性半導体メモリ装置。
9. 【請求項９】上記制御ゲート電極と第２導電型半導体領
   域との間のチャネル形成領域の一部に、隣接した第２導
   電型半導体領域より濃度が低い第２導電型のチャネル端
   不純物領域をさらに有した請求項６記載の不揮発性半導
   体メモリ装置。
10. 【請求項１０】表面に段差を有する第１導電型半導体
    と、 段差の上部と底部に形成され、第１導電型半導体の主面
    に垂直な方向で分離された２つの第２導電型半導体領域
    と、 空間的に離散化された電荷蓄積手段を含む第１ゲート誘
    電体膜を介在させて段差の側面の一部に対峙したメモリ
    ゲート電極と、 電荷蓄積能力を有しない第２ゲート誘電体膜を介在させ
    て段差の側面の一部に対峙した制御ゲート電極とを有し
    た不揮発性半導体メモリ装置の動作方法であって、 書き込みまたは消去時に、一方の第２導電型半導体領域
    から供給された電子が上記メモリゲート電極のソース側
    端近傍でホットエレクトロンとなって、当該ソース側端
    近傍の第１ゲート誘電体膜に注入されるように、上記２
    つの第２導電型半導体領域間と、上記メモリゲート電極
    と、上記制御ゲート電極とに対し、それぞれ最適化され
    た電圧を印加する工程を含む不揮発性半導体メモリ装置
    の動作方法。
11. 【請求項１１】書き込みまたは消去時に、上記電子が注
    入された側の第２導電型半導体領域からホットホールが
    注入されるように、当該第２導電型半導体領域と上記ゲ
    ート電極との間に電圧を印加する工程をさらに含む請求
    項１０記載の不揮発性半導体メモリ装置の動作方法。
12. 【請求項１２】上記不揮発性半導体メモリ装置内で、２
    つの第２導電型半導体領域の間に、制御ゲート電極、メ
    モリゲート電極、制御ゲート電極がこの順で、第１また
    は第２誘電体膜を介在させて上記第１導電型半導体と対
    峙しており、 上記動作方法が、上記電子注入時と同じ方向の電圧を上
    記２つの第２導電型半導体領域に印加し、注入された電
    子の有無または電荷量に応じてチャネルがオンまたはオ
    フする電圧を上記メモリゲート電極に印加する読み出し
    工程をさらに含む請求項１０記載の不揮発性半導体メモ
    リ装置の動作方法。
13. 【請求項１３】上記不揮発性半導体メモリ装置内で、２
    つの第２導電型半導体領域の間に、メモリゲート電極、
    制御ゲート電極、メモリゲート電極がこの順で、第１ま
    たは第２誘電体膜を介在させて上記第１導電型半導体と
    対峙しており、 上記動作方法が、上記電子注入時と逆の方向の電圧を上
    記２つの第２導電型半導体領域に印加し、注入された電
    子の有無または電荷量に応じてチャネルがオンまたはオ
    フする電圧を上記メモリゲート電極に印加する読み出し
    工程をさらに含む請求項１０記載の不揮発性半導体メモ
    リ装置の動作方法。
14. 【請求項１４】第１導電型半導体の表面に段差を形成す
    る工程と、 段差の側面部と当該側面部に接する段差の底部を含む第
    １導電型半導体の領域に対し、誘電体膜を介在させた状
    態で導電性サイドウォールからなるトランジスタのゲー
    ト電極を形成する工程と、 上記ゲート電極で覆われていない段差の上部と底部に２
    つの第２導電型半導体領域を離間して形成する工程とを
    含む半導体装置の製造方法。
15. 【請求項１５】上記第２導電型半導体領域を形成後に、
    ゲート電極のエッジをエッチングにより後退させる工程
    と、 エッチングにより出来た第２導電型半導体領域とゲート
    電極との離間スペースから不純物を導入して、チャネル
    端不純物領域を形成する工程とをさらに含む請求項１４
    記載の半導体装置の製造方法。
16. 【請求項１６】上記ゲート電極は、空間的に離散化され
    た電荷蓄積手段を含む第１ゲート誘電体膜を介在させて
    上記第１導電型半導体と対峙するメモリゲート電極であ
    り、 上記チャネル端不純物領域の形成工程では、メモリゲー
    ト電極のチャネル方向両側に、等方性の不純物ドーピン
    グにより上記チャネル端不純物領域を形成し、 上記製造方法が、電荷蓄積能力を有しない第２ゲート誘
    電体膜を介在させてチャネル端不純物領域と対峙する制
    御ゲート電極を形成する工程をさらに含む請求項１５記
    載の半導体装置の製造方法。
17. 【請求項１７】上記ゲート電極は、電荷蓄積能力を有し
    ない第２ゲート誘電体膜を介在させて上記第１導電型半
    導体と対峙する制御ゲート電極であり、 上記チャネル端不純物領域の形成工程では、制御ゲート
    電極のチャネル方向両側に、等方性の不純物ドーピング
    により上記チャネル端不純物領域を形成し、 上記製造方法が、空間的に離散化された電荷蓄積手段を
    含む第１ゲート誘電体膜を介在させてチャネル端不純物
    領域と対峙するメモリゲート電極を形成する工程をさら
    に含む請求項１５記載の半導体装置の製造方法。