JP2010021465A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】面積の増大を抑制しつつ、高速な動作が可能な不揮発性半導体記憶装置を提供する。
【解決手段】トレンチを有する半導体基板（２）と、トレンチ内に形成された電荷蓄積層（７）と、トレンチの一側面及び底面の一部に、第１絶縁層（８）を介して形成された第１ゲート（５）と、電荷蓄積層（７）上に形成され、第１ゲート（５）の側方に第２絶縁層（７）を介して形成された第２ゲート（６）とを備えている不揮発性半導体記憶装置を攻勢する。ここにおいて、その不揮発性半導体記憶装置は、トレンチ内の半導体基板（２）中に形成された第１拡散層（３）と、トレンチ外の半導体基板中に形成された第２拡散層（４）とを備えることが好ましい。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関する。
情報処理装置の高機能化・高性能化に対応して、集積度の高い不揮発性半導体記憶装置が求められてきている。不揮発性半導体記憶装置の集積度を上げる技術の一例として、不揮発性半導体記憶装置を構成する記憶素子を微細化する技術が知られている（例えば、特許文献１参照）。
特許文献１（特開２００３−２３４４２２号公報）には、自己位置合わせ法で不揮発性メモリデバイスを形成する技術が記載されている。特許文献１には、メモリセルの消去結合比を不利に妥協せず、セルサイズが著しく減少された不揮発性のフローティングゲート型メモリセルアレーに関する技術が記載されている。その特許文献１には、半導体装置に備えられた各メモリセルは、半導体基板の表面へと形成されたトレンチと、離間されたソース及びドレイン領域とを備えている。これら領域間にはチャンネル領域が形成される。ドレイン領域は、トレンチの下に形成される。導電性のフローティングゲートがチャンネル領域の一部分の上に形成されてそこから絶縁され、水平に向けられたエッジがそこから延びている。導電性の制御ゲートが形成され、これは、トレンチに配置された第１部分と、フローティングゲートのエッジに隣接して配置されてそこから絶縁された第２部分とを有している。
特開２００３−２３４４２２号公報
情報処理技術の進歩に対応して、不揮発性半導体記憶装置に対する高速化の要求が高まってきている。特許文献１に記載の半導体装置を高速に動作させるためには、読み出し時にコントロールゲートのチャネルに対応する領域を十分反転する必要がある。このとき、コントロールゲートの側面のチャネルに対応する領域を十分反転させると、ソースの底部との距離が近くなる。そのため、電荷蓄積層の下の深いところを介してパンチスルーが発生しやすくなる。
上述のように、より集積度の高い不揮発性半導体記憶装置が求められている。そのため、記憶素子に対する更なる微細化が求められてきている。しかしながら、パンチスルーの発生を抑制するための領域を確保しようとすると、電荷蓄積層の下のチャネルに対応する領域を長くする必要が生じ、微細化の妨げになる場合がある。
本発明が解決しようとする課題は、面積の増大を抑制しつつ高速な動作が可能な不揮発性半導体記憶装置を提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
上記の課題を解決するために、以下のような不揮発性半導体記憶装置を構成する。その不揮発性半導体記憶装置は、トレンチを有する半導体基板（２）と、前記トレンチ内に形成された電荷蓄積層（７）と、前記トレンチの一側面及び底面の一部に、第１絶縁層（８）を介して形成された第１ゲート（５）と、前記電荷蓄積層（７）上に形成され、前記第１ゲート（５）の側方に第２絶縁層（７）を介して形成された第２ゲート（６）とを備えていることが好ましい。ここにおいて、その不揮発性半導体記憶装置は、前記トレンチ内の前記半導体基板（２）中に形成された第１拡散層（３）と、前記トレンチ外の前記半導体基板中に形成された第２拡散層（４）とを備えることが好ましい。
本発明によると、面積の増大を抑制しつつ高速な動作が可能な不揮発性半導体記憶装置を提供することが可能となる。
［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。図１は、本実施形態の半導体装置１０に備えられた記憶素子１の立体的な構成を例示する斜視図である。半導体装置１０は、複数の記憶素子１を含んでいる。記憶素子１は、第１ソース／ドレイン拡散層３と、第２ソース／ドレイン拡散層４とを含んでいる。第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４とは、半導体基板２に形成される。また、記憶素子１は、電荷蓄積層（ＯＮＯ膜）７を挟んで隣り合うコントロールゲート５とメモリゲート６とを含んでいる。第１ソース／ドレイン拡散層３とメモリゲート６との間の半導体基板２には、ＬＤＤ領域９が構成されている。
コントロールゲート５と半導体基板２との間には、ゲート絶縁膜８が構成されている。メモリゲート６と半導体基板２との間には、電荷蓄積層（ＯＮＯ膜）７が構成されている。その電荷蓄積層（ＯＮＯ膜）７は、メモリゲート６とコントロールゲート５との間にも構成されている。コントロールゲート５の第２ソース／ドレイン拡散層４側の側面には、サイドウォール１５が構成されている。また、コントロールゲート５の上には、コントロールゲートシリサイド１３が構成されている。第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が構成されている。メモリゲート６の第１ソース／ドレイン拡散層３側の側面から上面にかけてセルサイドウォール１４が構成されている。
図１に示されているように、コントロールゲート５とメモリゲート６とは半導体基板２に形成されたトレンチの内部に構成されている。また、第１ソース／ドレイン拡散層３は、そのトレンチ内部に構成され、第２ソース／ドレイン拡散層４は、そのトレンチの外に構成されている。
図２は、本実施形態の半導体装置１０を上面から見たときの構成を例示する平面図である。半導体装置１０に備えられた複数の記憶素子１の各々は、二つのメモリセル（第１メモリセル１ａ、第２メモリセル１ｂ）を含んでいる。本実施形態において、第１メモリセル１ａと第２メモリセル１ｂとは、同様な構造で対称的に構成されている。したがって、以下では、第１メモリセル１ａと第２メモリセル１ｂとで重複する部分についての説明は省略する。以下の実施形態においては、第１メモリセル１ａに対応して、その構成・動作について記載する。
図２を参照すると、半導体装置１０は、上述の記憶素子１がアレイ状に構成される記憶素子領域と、メモリゲート６に接続するコンタクト（メモリゲートコンタクト２３：図示されず）が形成されるコンタクト領域２１とを含んでいる。図２に示されているように、半導体装置１０に配置される複数の記憶素子１は、第１方向に延伸する素子分離領域１９で分離されている。複数の記憶素子１のゲート（コントロールゲート５、メモリゲート６）は、その第１方向に直角な第２方向に沿って構成されている。また、コンタクト領域２１は、素子分離領域１９を含んで構成されている。図２に示されているように、コンタクト領域２１は、メモリゲートシリサイド２２を含んでいる。メモリゲートシリサイド２２は、その素子分離領域１９の上に構成される。メモリゲートシリサイド２２には、後述するメモリゲートコンタクト２３（図示されず）が接続される。
図３は、本実施形態の記憶素子１の断面の構成を例示する断面図である。図３は、上述の図２に示される半導体装置１０を、Ａ１−Ａ１’で示される位置で切ったときの断面の構成を例示している。図３に示されているように、本実施形態の記憶素子１は、トレンチ内部に構成された第１ソース／ドレイン拡散層３と、トレンチの外部に構成された第２ソース／ドレイン拡散層４とを含んでいる。トレンチ内部には、コントロールゲート５とメモリゲート６とが構成されている。第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４との間には、メモリゲート６の下の第１チャネル領域４１と、コントロールゲート５の下の第２チャネル領域４２と、コントロールゲート５の側面の第３チャネル領域４３とが構成されている。
第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が構成されている。第２ソース／ドレイン拡散層４は、その第２拡散層側シリサイド１２を介して第２ソース／ドレインコンタクト１７に接続されている。第１メモリセル１ａ（または第２メモリセル１ｂ）の第１ソース／ドレイン拡散層３は、第１拡散層側シリサイド１１を介して第１ソース／ドレインコンタクト１６に接続されている。図３に示されているように、本実施形態において、第１ソース／ドレインコンタクト１６は、第１拡散層側シリサイド１１に接続され、その第１拡散層側シリサイド１１はポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。
図４は、本実施形態の半導体装置１０を、上述の図２のＡ２−Ａ２’で示される位置で切ったときの断面の構成を例示する断面図である。図４に示されているように、第１ソース／ドレイン拡散層３は、素子分離領域１９の間の半導体基板２に構成されている。第１拡散層側シリサイド１１も第１ソース／ドレイン拡散層３と同様に、素子分離領域１９の間に構成されている。第１ソース／ドレインコンタクト１６は、層間絶縁膜１８を貫通したコンタクトホールに構成されている。
図５は、コンタクト領域２１の断面の構成を例示する断面図である。図５は、本実施形態のコンタクト領域２１を、上述の図２のＡ３−Ａ３’で示される位置で切ったときの構成を例示している。コンタクト領域２１は、上述の記憶素子と同様に、対称的な構造を有している。コンタクト領域２１は、半導体基板２に形成された素子分離領域１９の上に構成されている。コンタクト領域２１のメモリゲートシリサイド２２は、対向する二つのメモリゲート６に接続されている。一方のメモリゲート６は、上述の第１メモリセル１ａのメモリゲート６に接続されている。他方のメモリゲート６は、第２メモリセル１ｂのメモリゲート６に接続されている。
コンタクト領域２１に含まれるメモリゲート６の上面は、セルサイドウォール１４に覆われている。またメモリゲート６と素子分離領域１９との間には、電荷蓄積層（ＯＮＯ膜）７が構成され、その電荷蓄積層（ＯＮＯ膜）７は、メモリゲートシリサイド２２と素子分離領域１９との間にも構成されている。メモリゲートシリサイド２２に接続するメモリゲートコンタクト２３は、層間絶縁膜１８を貫通するコンタクトホールに構成されている。図５に示されているように、本実施形態のコンタクト領域２１において、メモリゲートシリサイド２２は、トレンチの内部に構成されている。
図６は、コンタクト領域２１の断面の構成を例示する断面図である。図６は、本実施形態のコンタクト領域２１を、上述の図２のＡ４−Ａ４’で示される位置で切ったときの構成を例示している。図６に示されているように、コンタクト領域２１におけるメモリゲートシリサイド２２の側面には、セルサイドウォール１４が構成されている。
本実施形態の記憶素子１において、書込み時には、第１ソース／ドレイン拡散層３に正電圧（例えば、４．５Ｖ）を印加する。また、メモリゲート６に、正電圧（例えば、５．５Ｖ）を印加する。また、コントロールゲート５には、メモリゲート６よりも低い正電圧を印加する。そして、第２ソース／ドレイン拡散層４に接地電圧を印加する。このとき、第２ソース／ドレイン拡散層４から第１ソース／ドレイン拡散層３に流れる電子の一部が、メモリゲート６の下部のチャネルで加速される。加速された電子が、メモリゲート６の下の電荷蓄積層（ＯＮＯ膜）７に注入されることで、情報の書込みが行われる。
消去時には、第１ソース／ドレイン拡散層３に正電圧（例えば、４．５Ｖ）を印加する。また、メモリゲート６に負電圧（例えば、−３．０Ｖ）を印加する。このとき、メモリゲート６の下部の第１ソース／ドレイン拡散層３近傍で、バンド間トンネルによる電子正孔対を発生する。その正孔の一部が第１ソース／ドレイン拡散層３の電界で加速して電荷蓄積層（ＯＮＯ膜）７に注入されることによって消去が実行される。消去時にコントロールゲート５に印加する電圧は、０Ｖ〜−３Ｖ程度の電圧であることが好ましい。
読み出し時には、第１ソース／ドレイン拡散層３に接地電圧を印加する。また、メモリゲート６に正電圧（例えば、２．０Ｖ）を印加する。また、コントロールゲート５に、正電圧（例えば、２．０Ｖ）を印加する。そして、第２ソース／ドレイン拡散層４に正電圧（例えば、１．０Ｖ）を印加して、第２ソース／ドレイン拡散層４と第１ソース／ドレイン拡散層３との間に流れる電流を検出する。このとき、電荷蓄積層（ＯＮＯ膜）７に電子がトラップされている状態（書込み状態）のときは、流れる電流が小さい。また、電荷蓄積層（ＯＮＯ膜）７に正孔がトラップされている状態のとき、または、ほとんど電荷がトラップされていない状態（消去状態）のときは、流れる電流が大きい。
上述のように、本実施形態の記憶素子１は、半導体基板２に構成されたトレンチ内部のコントロールゲート５と、そのトレンチの外部に構成された第２ソース／ドレイン拡散層４とを備えている。コントロールゲート５と第２ソース／ドレイン拡散層４との間に段差を形成し、そのトレンチの側面をチャネル領域として作用させている。これによってコントロールゲート５の実質的な幅を細くした場合であっても、誤動作を抑制するのに十分なゲート長を構成している。
また、本実施形態の記憶素子１において、トレンチの側面は、コントロールゲート５に対応したチャネル領域として構成されている。換言すると、そのトレンチの側面は、メモリゲート６の影響を受けないように構成されている。これによって、本実施形態の記憶素子１は、メモリゲート６の下のチャネル領域の長さを短くし、高いＯＮ電流を確保することが可能である。
また、本実施形態の記憶素子１は、メモリゲート６と電荷蓄積層（ＯＮＯ膜）７とを、トレンチの内部に備えている。これによって、コントロールゲート５の下のチャネル領域を十分に反転させても、メモリゲート６のチャネルの深いところを介して第１ソース／ドレイン拡散層３とパンチスルーしないようにすることができる。そのため、本実施形態の記憶素子１は、メモリゲート６の実質的な幅を細くし、メモリセルに使用される面積を縮小することができる。
以下に、本実施形態の半導体装置１０を製造するための製造工程について説明を行う。本実施形態の半導体装置１０は、複数の記憶素子１とコンタクト領域２１とを含んでいる。その複数の記憶素子１とコンタクト領域２１とは、同時的に形成される。また、その記憶素子１とそのコンタクト領域２１とは、離れた場所に構成される。以下では、記憶素子１が構成される場所（以下、記憶素子領域と記載する。）とコンタクト領域２１が構成される場所（以下、コンタクト領域と記載する。）との間を省略して、半導体装置１０の製造工程に関する説明を行っていく。
図７は、本実施形態の記憶素子１を製造するための第１工程の状態を例示する図である。図７の（ａ）は、その第１工程の半導体材料を上から見た平面図である。図７の（ｂ）は、その半導体材料を、図７の（ａ）に示される位置Ｂ−Ｂ’で切ったときの断面（以下、Ｂ−Ｂ’断面と記載する）を例示する断面図である。図７の（ｃ）は、その半導体材料を、図７の（ａ）に示される位置Ｃ−Ｃ’で切ったときの断面（以下、Ｃ−Ｃ’断面と記載する）を例示する断面図である。図７の（ｄ）は、その半導体材料を、図７の（ａ）に示される位置Ｄ−Ｄ’で切ったときの断面（以下、Ｄ−Ｄ’断面と記載する）を例示する断面図である。図７の（ｅ）は、その半導体材料を、図７の（ａ）に示される位置Ｅ−Ｅ’で切ったときの断面（以下、Ｅ−Ｅ’断面と記載する）を例示する断面図である。
図７（ａ）〜（ｅ）に示されているように、第１工程において、半導体基板２に素子分離領域１９を形成する。
図８は、本実施形態の記憶素子１を製造するための第２工程の状態を例示する図である。図８の（ａ）は、その第２工程の半導体材料を上から見た平面図である。図８の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図８の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図８の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図８の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図８に示されているように、素子分離領域１９と半導体基板２とを覆うように酸化膜３１と窒化膜３２とを順に形成する。その窒化膜３２の上に所定のパターンのレジストを形成した後、そのレジストをマスクにして、窒化膜３２と酸化膜３１とを除去する。
図８の（ｂ）に示されているように、第２工程では、記憶素子領域において、窒化膜３２の間に開口部が形成され、その開口部に対応する位置の半導体基板２に、トレンチを形成する。また、図８の（ｃ）に示されているように、第２工程では、記憶素子領域において、露出している半導体基板２と同じ高さになるように、素子分離領域１９が削られる。このとき、コンタクト領域において、素子分離領域１９には、半導体基板２と同じようにトレンチが形成される。したがって、図８の（ｄ）、（ｅ）に示されているように、コンタクト領域では、窒化膜３２の間の開口部において、トレンチを有する素子分離領域１９が構成される。
図９は、本実施形態の記憶素子１を製造するための第３工程の状態を例示する図である。図９の（ａ）は、その第３工程の半導体材料を上から見た平面図である。図９の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図９の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図９の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図９の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第３工程において、トレンチ内部の半導体基板２の表面と、窒化膜３２の表面に、ゲート絶縁膜８となる酸化膜を形成し、その上に、コントロールゲート５となるポリシリコン膜を形成する。その後、そのポリシリコンをエッチバックしてサイドウォール状のコントロールゲート５を形成した後、余分な酸化膜を除去してゲート絶縁膜８を形成する。
図９の（ｂ）、（ｃ）に示されているように、記憶素子領域では、第３工程において、トレンチ内部に、コントロールゲート５とゲート絶縁膜８とが形成される。また、対向するコントロールゲート５の間の半導体基板２が露出している。また、図９の（ｄ）、（ｅ）に示されているように、コンタクト領域では、第３工程において、トレンチ内部にコントロールゲート５とゲート絶縁膜８とが形成され、対向するコントロールゲート５の間の素子分離領域１９が露出している。
図１０は、本実施形態の記憶素子１を製造するための第４工程の状態を例示する図である。図１０の（ａ）は、その第４工程の半導体材料を上から見た平面図である。図１０の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１０の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１０の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１０の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図１０に示されているように、第４工程において、電荷蓄積層（ＯＮＯ膜）７となる電荷蓄積膜（ＯＮＯ膜）３３を形成した後、その上に、メモリゲート６となるメモリゲートポリシリコン膜３４を形成する。図１０（ａ）に示されているように、コンタクト領域では、第４工程において、メモリゲートポリシリコン膜３４の上に、さらに、第１保護酸化膜３５を形成する。
図１０の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、トレンチ内部で露出していた半導体基板２の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。そのメモリゲートポリシリコン膜３４は、開口部を有するように形成される。図１０の（ｃ）に示されているように、Ｃ−Ｃ’断面において、電荷蓄積膜（ＯＮＯ膜）３３とメモリゲートポリシリコン膜３４とは、素子分離領域１９の上にも形成される。
図１０の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、トレンチ内部に露出していた素子分離領域１９の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。メモリゲートポリシリコン膜３４は、開口部を有するように形成される。第１保護酸化膜３５は、その開口部の底面を覆うように形成される。図１０の（ｅ）に示されているように、第１保護酸化膜３５は、後の工程でメモリゲートシリサイド２２が構成される部分に対応して形成される。
図１１は、本実施形態の記憶素子１を製造するための第５工程の状態を例示する図である。図１１の（ａ）は、その第５工程の半導体材料を上から見た平面図である。図１１の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１１の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１１の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１１の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図１１に示されているように、第５工程において、メモリゲートポリシリコン膜３４をエッチバックしてメモリゲート６を形成する。図１１の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、トレンチの内部に、対向するようにメモリゲート６が形成される。その対向するメモリゲート６の間において、電荷蓄積膜（ＯＮＯ膜）３３が露出する。図１１の（ｃ）に示されているように、Ｃ−Ｃ’断面においては、素子分離領域１９と半導体基板２の表面を覆う電荷蓄積膜（ＯＮＯ膜）３３が残留している。
図１１の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、トレンチ内部のコントロールゲート５の側方および第１保護酸化膜３５の下に、メモリゲートコンタクト領域６ａとなるメモリゲートポリシリコン膜３４が残留する。また、そのメモリゲートポリシリコン膜３４は、コントロールゲート５の側方にも残留する。図１１の（ｅ）に示されているように、Ｅ−Ｅ’断面において、第１保護酸化膜３５の下にメモリゲートコンタクト領域６ａが構成される。
図１２は、本実施形態の記憶素子１を製造するための第６工程の状態を例示する図である。図１２の（ａ）は、その第６工程の半導体材料を上から見た平面図である。図１２の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１２の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１２の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１２の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図１２に示されているように、第６工程において、トレンチ内部の対向するメモリゲート６の間に構成されている電荷蓄積膜（ＯＮＯ膜）３３を除去して、メモリゲート６の下に電荷蓄積層（ＯＮＯ膜）７を形成する。その後、露出した半導体基板２に不純物（例えば、１４／ｃｍ２程度のＡｓ）を注入してＬＤＤ領域９となる拡散層を、そのトレンチ底面に形成する。このとき、コンタクト領域において、メモリゲートコンタクト領域６ａの上に構成されていた第１保護酸化膜３５を除去する。
図１２の（ｂ）に示されているように、第６工程において、Ｂ−Ｂ’断面において、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去する。またこのとき、コントロールゲート５とメモリゲート６の間に構成されている電荷蓄積膜（ＯＮＯ膜）３３は、残留してコントロールゲート５とメモリゲート６とを電気的に絶縁する。図１２の（ｃ）に示されているように、Ｃ−Ｃ’断面において、ＬＤＤ領域９は、素子分離領域１９の間に一様に形成される。図１２の（ｄ）に示されているように、Ｄ−Ｄ’断面では、第１保護酸化膜３５を除去してメモリゲートコンタクト領域６ａの表面を露出する。また、メモリゲートコンタクト領域６ａの下の電荷蓄積膜（ＯＮＯ膜）３３を残したまま、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去することで、電荷蓄積層（ＯＮＯ膜）７を形成する。図１２の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第１保護酸化膜３５と電荷蓄積膜（ＯＮＯ膜）３３とが除去され、素子分離領域１９の表面が露出する。
図１３は、本実施形態の記憶素子１を製造するための第７工程の状態を例示する図である。図１３の（ａ）は、その第７工程の半導体材料を上から見た平面図である。図１３の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１３の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１３の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１３の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図１３に示されているように、第７工程において、半導体材料を全体的に覆う酸化膜（図示されず）を成膜した後、その酸化膜をエッチバックしてセルサイドウォール１４を形成する。図１３の（ｂ）に示されているように、Ｂ−Ｂ’断面では、第７工程において、メモリゲート６の側面と上面、およびコントロールゲート５の上面をセルサイドウォール１４で覆う。そのセルサイドウォール１４は、Ｂ−Ｂ’断面において、対向するように構成される。図１３の（ｃ）に示されているように、Ｃ−Ｃ’断面は、対向するセルサイドウォール１４の間の開口部分に対応し、素子分離領域１９の間のＬＤＤ領域９が露出している。
図１３の（ｄ）に示されているように、第７工程では、Ｄ−Ｄ’断面において、メモリゲートコンタクト領域６ａの一部とコントロールゲート５の上面とをセルサイドウォール１４で覆う。そのセルサイドウォール１４は、開口部を有し、対向するように構成される。図１３の（ｅ）に示されているように、第７工程において、メモリゲートコンタクト領域６ａの上面が露出する。
図１４は、本実施形態の記憶素子１を製造するための第８工程の状態を例示する図である。図１４の（ａ）は、その第８工程の半導体材料を上から見た平面図である。図１４の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１４の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１４の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１４の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第８工程において、ＬＤＤ領域９の表面を酸化膜（図示されず）で保護し、窒化膜３２を除去する。このとき、コンタクト領域では、メモリゲートコンタクト領域６ａを覆う酸化膜（図示されず）を形成する。その後、その酸化膜とコントロールゲート５の上のセルサイドウォール１４とを除去する。図１４の（ｂ）に示されているように、第８工程において、Ｂ−Ｂ’断面では、コントロールゲート５の上面と、コントロールゲート５の外側のトレンチ外部の半導体基板２の表面とが露出する。図１４の（ｃ）に示されているように、Ｃ−Ｃ’断面では、一時的に酸化膜（図示されず）で覆われていたＬＤＤ領域９の表面が露出する。図１４の（ｄ）に示されているように、Ｄ−Ｄ’断面では、トレンチ内部のコントロールゲート５の上面と、メモリゲートコンタクト領域６ａの表面の一部が露出する。このとき、コントロールゲート５の外側（トレンチ外部）の素子分離領域１９の表面とが露出する。図１４の（ｅ）に示されているように、第８工程において、Ｅ−Ｅ’断面では、窒化膜３２を除去するときにはメモリゲートコンタクト領域６ａを酸化膜（図示されず）で覆い、その後、その酸化膜が除去され、メモリゲートコンタクト領域６ａの表面が露出する。
図１５は、本実施形態の記憶素子１を製造するための第９工程の状態を例示する図である。図１５の（ａ）は、その第９工程の半導体材料を上から見た平面図である。図１５の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図１５の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図１５の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図１５の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図１５の（ｂ）、（ｃ）に示されているように、第９工程において、セルサイドウォール１４とコントロールゲート５をマスクとして作用させ、第１ソース／ドレイン拡散層３および第２ソース／ドレイン拡散層４を形成するための不純物（例えば、Ａｓを２Ｅ１５／ｃｍ２）を注入する。その後、セルサイドウォール１４の間の第１ソース／ドレイン拡散層３とをシリサイド化して第１拡散層側シリサイド１１を形成する。このとき、同時に、第２拡散層側シリサイド１２と、コントロールゲートシリサイド１３とを形成する。図１５の（ｄ）、（ｅ）に示されているように、第９工程では、コンタクト領域において、メモリゲートシリサイド２２が形成される。
その後、サイドウォール１５を形成した後、層間絶縁膜１８（図示されず）を構成し、第１ソース／ドレインコンタクト１６、第２ソース／ドレインコンタクト１７を形成するためのコンタクトホール（図示されず）を構成する。
［第２実施形態］
以下に、図面を参照して本発明を実施するための第２の形態について説明を行う。図１６は、第２実施形態の半導体装置１０に備えられた記憶素子１の立体的な構成を例示する斜視図である。半導体装置１０は、複数の記憶素子１を含んでいる。複数の記憶素子１の各々は、第１ソース／ドレイン拡散層３と、第２ソース／ドレイン拡散層４とを含んでいる。第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４とは、半導体基板２に形成される。また、記憶素子１は、電荷蓄積層（ＯＮＯ膜）７を挟んで隣り合うコントロールゲート５とメモリゲート６とを含んでいる。第１ソース／ドレイン拡散層３とメモリゲート６との間の半導体基板２には、ＬＤＤ領域９が構成されている。
図１６に示されているように、コントロールゲート５とメモリゲート６とは半導体基板２に形成されたトレンチの内部に構成されている。また、第１ソース／ドレイン拡散層３は、そのトレンチ内部に構成され、第２ソース／ドレイン拡散層４は、そのトレンチの外に構成されている。
コントロールゲート５と半導体基板２との間には、ゲート絶縁膜８が構成されている。メモリゲート６と半導体基板２との間には、電荷蓄積層（ＯＮＯ膜）７が構成されている。その電荷蓄積層（ＯＮＯ膜）７は、メモリゲート６とコントロールゲート５との間にも構成されている。コントロールゲート５の第２ソース／ドレイン拡散層４側の側面には、サイドウォール１５が構成されている。また、コントロールゲート５の上には、コントロールゲートシリサイド１３が構成されている。第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が構成されている。メモリゲート６の第１ソース／ドレイン拡散層３側の側面から上面にかけてセルサイドウォール１４が構成されている。そして、そのセルサイドウォール１４に沿ってメモリゲート６の上面と側面とを覆うように第１拡散層側シリサイド１１が構成されている。
図１７は、第２実施形態の半導体装置１０を上面から見たときの構成を例示する平面図である。半導体装置１０に備えられた複数の記憶素子１の各々は、二つのメモリセル（第１メモリセル１ａ、第２メモリセル１ｂ）を含んでいる。本実施形態において、第１メモリセル１ａと第２メモリセル１ｂとは、同様な構造で対称的に構成されている。したがって、以下では、第１メモリセル１ａと第２メモリセル１ｂとで重複する部分についての説明は省略する。以下の実施形態においては、第１メモリセル１ａに対応して、その構成・動作について記載する。
図１７を参照すると、半導体装置１０は、上述の記憶素子１がアレイ状に構成される記憶素子領域と、メモリゲート６に接続するコンタクト（メモリゲートコンタクト２３：図示されず）が形成されるコンタクト領域２１とを含んでいる。図１７に示されているように、半導体装置１０に配置される複数の記憶素子１は、第１方向に延伸する素子分離領域１９で分離されている。複数の記憶素子１のゲート（コントロールゲート５、メモリゲート６）は、その第１方向に直角な第２方向に沿って構成されている。また、コンタクト領域２１は、素子分離領域１９を含んで構成されている。図１７に示されているように、コンタクト領域２１は、メモリゲートシリサイド２２を含んでいる。メモリゲートシリサイド２２は、その素子分離領域１９の上に構成される。メモリゲートシリサイド２２には、後述するメモリゲートコンタクト２３（図示されず）が接続される。
図１８は、第２実施形態の記憶素子１の断面の構成を例示する断面図である。図１８は、上述の図１７に示される半導体装置１０を、Ａ１−Ａ１’で示される位置で切ったときの断面の構成を例示している。図１８に示されているように、本実施形態の記憶素子１は、トレンチ内部に構成された第１ソース／ドレイン拡散層３と、トレンチの外部に構成された第２ソース／ドレイン拡散層４とを含んでいる。トレンチ内部には、コントロールゲート５とメモリゲート６とが構成されている。
第１ソース／ドレイン拡散層３と第２ソース／ドレイン拡散層４との間には、メモリゲート６の下の第１チャネル領域４１と、コントロールゲート５の下の第２チャネル領域４２と、コントロールゲート５の側面の第３チャネル領域４３とが構成されている。コントロールゲート５の側面は、鉛直方向に沿って構成されたゲート絶縁膜８を介して、トレンチの側面と向かい合っている。第１ソース／ドレイン拡散層３は、第１拡散層側シリサイド１１を介して第１ソース／ドレインコンタクト１６に接続されている。その第１拡散層側シリサイド１１は、セルサイドウォール１４を介してメモリゲート６を側面と上面とを覆うように構成され、ポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。
また、コントロールゲートシリサイド１３の第２ソース／ドレイン拡散層４側の側面には、サイドウォールが構成されている。そのサイドウォールの外側の第２ソース／ドレイン拡散層４には、第２拡散層側シリサイド１２が構成されている。第２ソース／ドレイン拡散層４は、その第２拡散層側シリサイド１２を介して第２ソース／ドレインコンタクト１７に接続されている。
図１９は、第２実施形態の記憶素子１の断面の構成を例示する断面図である。図１９は、第２実施形態の半導体装置１０を、上述の図１７のＡ２−Ａ２’で示される位置で切ったときの断面の構成を例示している。図１９に示されているように、第１ソース／ドレイン拡散層３は、素子分離領域１９の間の半導体基板２に構成されている。第１拡散層側シリサイド１１も第１ソース／ドレイン拡散層３と同様に、素子分離領域１９の間に構成されている。第１ソース／ドレインコンタクト１６は、層間絶縁膜１８を貫通したコンタクトホールに構成されている。
図２０は、コンタクト領域２１の断面の構成を例示する断面図である。図２０は、第２実施形態のコンタクト領域２１を、上述の図１７のＡ３−Ａ３’で示される位置で切ったときの構成を例示している。図２０に示されているように、第２実施形態のコンタクト領域２１において、メモリゲートシリサイド２２は、トレンチの内部に構成されている。また、そのコンタクト領域２１は、第１実施形態と同様に、対称的な構造を有している。
コンタクト領域２１は、半導体基板２に形成された素子分離領域１９の上に構成されている。コンタクト領域２１のメモリゲートシリサイド２２は、対向する二つのメモリゲート６に接続されている。一方のメモリゲート６は、上述の第１メモリセル１ａのメモリゲート６に接続されている。他方のメモリゲート６は、第２メモリセル１ｂのメモリゲート６に接続されている。コンタクト領域２１に含まれるメモリゲート６の上面は、セルサイドウォール１４に覆われている。またメモリゲート６と素子分離領域１９との間には、電荷蓄積層（ＯＮＯ膜）７が構成され、その電荷蓄積層（ＯＮＯ膜）７は、メモリゲートシリサイド２２と素子分離領域１９との間にも構成されている。メモリゲートシリサイド２２に接続するメモリゲートコンタクト２３は、層間絶縁膜１８を貫通するコンタクトホールに構成されている。
図２１は、コンタクト領域２１の断面の構成を例示する断面図である。図２１は、第２実施形態のコンタクト領域２１を、上述の図１７のＡ４−Ａ４’で示される位置で切ったときの構成を例示している。図２１に示されているように、コンタクト領域２１におけるメモリゲートシリサイド２２の側面には、セルサイドウォール１４が構成されている。
記憶素子１に書き込まれた情報に対して、高速で読み出しを行うためには、書き込み状態で流れる電流と、消去状態で流れる電流との差（または比率）が大きいことが好ましい。上述のように、第２実施形態において、第１ソース／ドレインコンタクト１６は、第１拡散層側シリサイド１１に接続され、その第１拡散層側シリサイド１１はポリシリコンを介することなく第１ソース／ドレイン拡散層３に接続されている。そのため、微細化に対応する第１ソース／ドレインコンタクト１６と第１ソース／ドレイン拡散層３との抵抗の増加を抑制することが可能である。第２実施形態の記憶素子１は、消去状態の電流（ＯＮ電流）を大きくすることで、面積を縮小しつつ、高速に動作するメモリセルを構成することができる。
また、上述のように、第２実施形態の記憶素子１は、半導体基板２に構成されたトレンチ内部のコントロールゲート５と、そのトレンチの外部に構成された第２ソース／ドレイン拡散層４とを備えている。コントロールゲート５と第２ソース／ドレイン拡散層４との間に段差を形成し、そのトレンチの側面をチャネル領域として作用させている。これによってコントロールゲート５の実質的な幅を細くした場合であっても、誤動作を抑制するのに十分なゲート長を構成している。第２実施形態の記憶素子１において、トレンチの側面は、コントロールゲート５に対応したチャネル領域として構成されている。換言すると、そのトレンチの側面は、メモリゲート６の影響を受けないように構成されている。これによって、本実施形態の記憶素子１は、メモリゲート６の下のチャネル領域の長さを短くし、高いＯＮ電流を確保することが可能である。
また、第２実施形態の記憶素子１は、メモリゲート６と電荷蓄積層（ＯＮＯ膜）７とを、トレンチの内部に備えている。これによって、コントロールゲート５の下のチャネル領域を十分に反転させても、メモリゲート６のチャネルの深いところを介して第１ソース／ドレイン拡散層３とパンチスルーしないようにすることができる。そのため、本実施形態の記憶素子１は、メモリゲート６の実質的な幅を細くし、メモリセルに使用される面積を縮小することができる。
さらに、第１拡散層側シリサイド１１は、セルサイドウォール１４に沿ってメモリゲート６の上面と側面とを覆っている。これによって、第１実施形態の記憶素子１と同様に、第１ソース／ドレインコンタクト１６を形成するためのコンタクトホールの製造段階で、そのコンタクトホールの位置が設計段階の位置とずれた場合であっても、メモリゲート６と第１ソース／ドレイン拡散層３とが短絡してしまうような不具合の発生を抑制することができる。
以下に、第２実施形態の半導体装置１０を製造するための製造工程について説明を行う。第２実施形態の半導体装置１０は、複数の記憶素子１とコンタクト領域２１とを含んでいる。その複数の記憶素子１とコンタクト領域２１とは、同時的に形成される。また、その記憶素子１とそのコンタクト領域２１とは、離れた場所に構成される。以下では、記憶素子１が構成される場所（以下、記憶素子領域と記載する。）とコンタクト領域２１が構成される場所（以下、コンタクト領域と記載する。）との間を省略して、半導体装置１０の製造工程に関する説明を行っていく。
図２２は、第２実施形態の記憶素子１を製造するための第１工程の状態を例示する図である。図２２の（ａ）は、その第１工程の半導体材料を上から見た平面図である。図２２の（ｂ）は、その半導体材料を、図２２の（ａ）に示される位置Ｂ−Ｂ’で切ったときの断面（以下、Ｂ−Ｂ’断面と記載する）を例示する断面図である。図２２の（ｃ）は、その半導体材料を、図２２の（ａ）に示される位置Ｃ−Ｃ’で切ったときの断面（以下、Ｃ−Ｃ’断面と記載する）を例示する断面図である。図２２の（ｄ）は、その半導体材料を、図２２の（ａ）に示される位置Ｄ−Ｄ’で切ったときの断面（以下、Ｄ−Ｄ’断面と記載する）を例示する断面図である。図２２の（ｅ）は、その半導体材料を、図２２の（ａ）に示される位置Ｅ−Ｅ’で切ったときの断面（以下、Ｅ−Ｅ’断面と記載する）を例示する断面図である。図２２（ａ）〜（ｅ）に示されているように、第１工程において、半導体基板２に素子分離領域１９を形成する。
図２３は、第２実施形態の記憶素子１を製造するための第２工程の状態を例示する図である。図２３の（ａ）は、その第２工程の半導体材料を上から見た平面図である。図２３の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２３の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２３の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２３の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図２３に示されているように、その第２工程において、素子分離領域１９と半導体基板２とを覆うように酸化膜３１と窒化膜３２とを順に形成する。その窒化膜３２の上に所定のパターンのレジスト（図示されず）を形成した後、そのレジストをマスクにして、窒化膜３２と酸化膜３１とを選択的に除去する。
図２３の（ｂ）に示されているように、第２工程では、記憶素子領域において、窒化膜３２と酸化膜３１との間に開口部が形成され、その開口部に対応する位置の半導体基板２に、トレンチを形成する。また、図２２の（ｃ）に示されているように、第２工程では、記憶素子領域において、トレンチ底部の半導体基板２の表面と同じ高さになるように、素子分離領域１９が削られる。このとき、コンタクト領域において、素子分離領域１９に、半導体基板２と同じようにトレンチが形成される。したがって、図２３の（ｄ）、（ｅ）に示されているように、コンタクト領域では、窒化膜３２と酸化膜３１との間の開口部において、トレンチを有する素子分離領域１９が構成される。
図２４は、第２実施形態の記憶素子１を製造するための第３工程の状態を例示する図である。図２４の（ａ）は、その第３工程の半導体材料を上から見た平面図である。図２４の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２４の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２４の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２４の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第３工程において、トレンチ内部の半導体基板２の表面と、窒化膜３２の表面に、ゲート絶縁膜８となる酸化膜を形成し、その上に、コントロールゲート５となるポリシリコン膜を形成する。その後、そのポリシリコンをエッチバックしてサイドウォール状のコントロールゲート５を形成した後、余分な酸化膜を除去してゲート絶縁膜８を形成する。
図２４の（ｂ）、（ｃ）に示されているように、記憶素子領域では、第３工程において、トレンチ内部に、コントロールゲート５とゲート絶縁膜８とが対称的に形成される。このとき、対向するコントロールゲート５の間の半導体基板２が露出している。また、図２４の（ｄ）、（ｅ）に示されているように、コンタクト領域では、第３工程において、トレンチ内部にコントロールゲート５とゲート絶縁膜８とが対称的に形成され、対向するコントロールゲート５の間の素子分離領域１９が露出している。
図２５は、第２実施形態の記憶素子１を製造するための第４工程の状態を例示する図である。図２５の（ａ）は、その第４工程の半導体材料を上から見た平面図である。図２５の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２５の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２５の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２５の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図２５に示されているように、第４工程において、電荷蓄積層（ＯＮＯ膜）７となる電荷蓄積膜（ＯＮＯ膜）３３を形成した後、その上に、メモリゲート６となるメモリゲートポリシリコン膜３４を形成する。図２５（ａ）に示されているように、コンタクト領域では、第４工程において、メモリゲートポリシリコン膜３４の上に、さらに、第１保護酸化膜３５を形成する。
図２５の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、トレンチ内部で露出していた半導体基板２の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。そのメモリゲートポリシリコン膜３４は、開口部を有するように形成される。図２５の（ｃ）に示されているように、Ｃ−Ｃ’断面において、電荷蓄積膜（ＯＮＯ膜）３３とメモリゲートポリシリコン膜３４とは、素子分離領域１９の上にも形成される。
図２５の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、トレンチ内部に露出していた素子分離領域１９の表面と、コントロールゲート５の側面と上面と、窒化膜３２の側面と上面とを覆う電荷蓄積膜（ＯＮＯ膜）３３を形成する。そして、電荷蓄積膜（ＯＮＯ膜）３３の上にメモリゲートポリシリコン膜３４を形成する。メモリゲートポリシリコン膜３４は、開口部を有するように形成される。第１保護酸化膜３５は、その開口部の底面を覆うように形成される。図２５の（ｅ）に示されているように、第１保護酸化膜３５は、後の工程でメモリゲートシリサイド２２が構成される部分に対応して形成される。
図２６は、第２実施形態の記憶素子１を製造するための第５工程の状態を例示する図である。図２６の（ａ）は、その第５工程の半導体材料を上から見た平面図である。図２６の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２６の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２６の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２６の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図２６に示されているように、第５工程において、メモリゲートポリシリコン膜３４をエッチバックしてメモリゲート６を形成する。図２６の（ｂ）に示されているように、記憶素子領域のＢ−Ｂ’断面において、トレンチの内部で対向するように２つのメモリゲート６が形成される。Ｂ−Ｂ’断面では、その対向するメモリゲート６の間において、電荷蓄積膜（ＯＮＯ膜）３３が露出する。図２６の（ｃ）に示されているように、Ｃ−Ｃ’断面においては、素子分離領域１９と半導体基板２の表面を覆う電荷蓄積膜（ＯＮＯ膜）３３が残留している。
図２６の（ｄ）に示されているように、コンタクト領域のＤ−Ｄ’断面において、トレンチ内部の第１保護酸化膜３５の下に、メモリゲートコンタクト領域６ａとなるメモリゲートポリシリコン膜３４が残留する。また、そのメモリゲートポリシリコン膜３４は、コントロールゲート５の側方にも残留する。図２６の（ｅ）に示されているように、Ｅ−Ｅ’断面において、第１保護酸化膜３５の下にメモリゲートコンタクト領域６ａが構成され、それ以外の部分のメモリゲートポリシリコン膜３４が除去される。
図２７は、第２実施形態の記憶素子１を製造するための第６工程の状態を例示する図である。図２７の（ａ）は、その第６工程の半導体材料を上から見た平面図である。図２７の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２７の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２７の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２７の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図２７に示されているように、第６工程において、トレンチ内部で露出している電荷蓄積膜（ＯＮＯ膜）３３、メモリゲート６をマスクとして選択的に除去する。これにより、メモリゲート６の下に電荷蓄積層（ＯＮＯ膜）７を形成する。その後、露出した半導体基板２に不純物（例えば、１４／ｃｍ２程度のＡｓ）を注入してＬＤＤ領域９となる拡散層を、そのトレンチ底面に形成する。このとき、コンタクト領域において、メモリゲートコンタクト領域６ａの上に構成されていた第１保護酸化膜３５を除去する。
図２７の（ｂ）に示されているように、第６工程において、Ｂ−Ｂ’断面において、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去する。このとき、コントロールゲート５とメモリゲート６の間に構成されている電荷蓄積膜（ＯＮＯ膜）３３は、残留してコントロールゲート５とメモリゲート６とを電気的に絶縁する。図２７の（ｃ）に示されているように、Ｃ−Ｃ’断面において、ＬＤＤ領域９は、素子分離領域１９の間に形成される。図２７の（ｄ）に示されているように、Ｄ−Ｄ’断面では、第１保護酸化膜３５を除去してメモリゲートコンタクト領域６ａの表面を露出する。また、メモリゲートコンタクト領域６ａの下の電荷蓄積膜（ＯＮＯ膜）３３を残したまま、コントロールゲート５と窒化膜３２とを覆っていた電荷蓄積膜（ＯＮＯ膜）３３を除去する。これによって、電荷蓄積層（ＯＮＯ膜）７と同様の形状の膜を形成する。図２７の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第１保護酸化膜３５と電荷蓄積膜（ＯＮＯ膜）３３とが除去され、メモリゲートコンタクト領域６ａの表面と素子分離領域１９の表面が露出する。
図２８は、第２実施形態の記憶素子１を製造するための第７工程の状態を例示する図である。図２８の（ａ）は、その第７工程の半導体材料を上から見た平面図である。図２８の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２８の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２８の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２８の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第７工程において、半導体材料を全体的に覆う酸化膜（図示されず）を成膜した後、図２８に示されているように、その酸化膜をエッチバックしてセルサイドウォール１４を対照的に形成する。図２８の（ｂ）に示されているように、Ｂ−Ｂ’断面では、第７工程において、メモリゲート６の側面と上面、およびコントロールゲート５の上面をセルサイドウォール１４で覆う。そのセルサイドウォール１４は、Ｂ−Ｂ’断面において、対向するように構成される。図２８の（ｃ）に示されているように、Ｃ−Ｃ’断面は、対向するセルサイドウォール１４の間の開口部分に対応して、素子分離領域１９と、その間のＬＤＤ領域９とが露出している。
図２８の（ｄ）に示されているように、第７工程では、Ｄ−Ｄ’断面において、メモリゲートコンタクト領域６ａの一部とコントロールゲート５の上面とをセルサイドウォール１４で覆う。そのセルサイドウォール１４は、対向するように構成される。図２８の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第７工程において、一時的に図示されない酸化膜で覆われた後、メモリゲートコンタクト領域６ａの上面が露出する。
図２９は、第２実施形態の記憶素子１を製造するための第８工程の状態を例示する図である。図２９の（ａ）は、その第８工程の半導体材料を上から見た平面図である。図２９の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図２９の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図２９の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図２９の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第８工程において、コンタクト領域に、その対向するセルサイドウォール１４の間のメモリゲートコンタクト領域６ａを覆う第２保護酸化膜３６を形成する。図２９の（ｂ）に示されているように、第８工程において、Ｂ−Ｂ’断面では、コントロールゲート５の上面と、コントロールゲート５の外側のトレンチ外部の半導体基板２の表面とが露出する。図２９の（ｃ）に示されているように、Ｃ−Ｃ’断面では、ＬＤＤ領域９の表面が露出する。図２９の（ｄ）に示されているように、Ｄ−Ｄ’断面では、トレンチ内部のコントロールゲート５の上面と、メモリゲートコンタクト領域６ａの表面を覆う第２保護酸化膜３６を形成する。図２９の（ｅ）に示されているように、第８工程において、Ｅ−Ｅ’断面では、メモリゲートコンタクト領域６ａの表面と側面とを覆う第２保護酸化膜３６を形成する。また、第２保護酸化膜３６は、メモリゲートコンタクト領域６ａの下に構成されている電荷蓄積層７の側面を覆う。
図３０は第２実施形態の記憶素子１を製造するための第９工程の状態を例示する図である。図３０の（ａ）は、その第９工程の半導体材料を上から見た平面図である。図３０の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３０の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３０の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３０の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図３０（ａ）〜（ｅ）に示されているように、第９工程において、半導体材料を全面的に覆うポリシリコン膜３７を形成する。そのポリシリコン膜３７は、露出しているＬＤＤ領域９を覆う。半導体装置１０がロジック部を備えている場合、記憶素子領域を保護しつつ、そのロジック部が構成される領域（図示されず）における、回路素子の製造工程（例えば、ウェル形成〜ゲート形成〜エクステンション形成）を行う。その後、ロジック部の形成時に記憶素子領域にも形成された酸化膜やポリシリコン膜を除去する。
図３１は、第２実施形態の記憶素子１を製造するための第１０工程の状態を例示する図である。図３１の（ａ）は、その第１０工程の半導体材料を上から見た平面図である。図３１の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３１の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３１の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３１の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第１０工程において、全面に構成されていたポリシリコン膜３７をエッチバックして、ポリシリコンサイドウォール３７ａを形成する。図３１の（ｂ）に示されているように、Ｂ−Ｂ’断面において、ポリシリコンサイドウォール３７ａは、メモリゲート６の側面と上面とを覆うように構成される。また、ポリシリコンサイドウォール３７ａの間は、ＬＤＤ領域９の表面が露出している。図３１の（ｃ）に示されているように、Ｃ−Ｃ’断面において、素子分離領域１９の間のＬＤＤ領域９を露出する。図３１の（ｄ）に示されているように、全面に構成されていたポリシリコン膜３７をエッチバックして、ポリシリコンサイドウォール３７ａを形成する。Ｄ−Ｄ’断面において、ポリシリコンサイドウォール３７ａは、対向するように構成され、その二つのポリシリコンサイドウォール３７ａの間の第２保護酸化膜３６の表面が露出する。図３１の（ｅ）に示されているように、Ｅ−Ｅ’断面では、ポリシリコンサイドウォール３７ａが、メモリゲートコンタクト領域６ａの上の第２保護酸化膜３６を覆っている。
図３２は、第２実施形態の記憶素子１を製造するための第１１工程の状態を例示する図である。図３２の（ａ）は、その第１１工程の半導体材料を上から見た平面図である。図３２の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３２の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３２の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３２の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第１１工程において、レジストマスク（図示されず）を用いてコンタクト領域のポリシリコンサイドウォール３７ａを除去する。図３２の（ｂ）、（ｃ）に示されているように、記憶素子領域のポリシリコンサイドウォール３７ａは、第８工程と同じ状態を維持する。図３２の（ｄ）に示されているように、コンタクト領域において、Ｄ−Ｄ’断面では、ポリシリコンサイドウォール３７ａが除去される。図３２の（ｅ）に示されているように、Ｅ−Ｅ’断面では、第２保護酸化膜３６を覆っていたポリシリコンサイドウォール３７ａが除去される。このとき、メモリゲートコンタクト領域６ａの側方に構成されていたポリシリコンサイドウォール３７ａは、レジストマスクによって保護される。コンタクト領域のポリシリコンサイドウォール３７ａを除去した後、そのレジストマスクを取り除く。
図３３は、第２実施形態の記憶素子１を製造するための第１２工程の状態を例示する図である。図３３の（ａ）は、その第１２工程の半導体材料を上から見た平面図である。図３３の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３３の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３３の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３３の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
第１２工程において、ＬＤＤ領域９の表面と、ポリシリコンサイドウォール３７ａの表面とを酸化膜（図示されず）で保護し、窒化膜３２を除去する。その後、その酸化膜とコントロールゲート５の上のセルサイドウォール１４を除去する。このとき、隣接するＬＤＤ領域９の間の素子分離領域１９が低くなることがある。図３３の（ａ）を参照すると、第２実施形態において、隣接する記憶素子１のＬＤＤ領域９は、ポリシリコンサイドウォール３７ａで接続されている。このポリシリコンサイドウォール３７ａは、後の工程において、第１拡散層側シリサイド１１となり、隣り合う記憶素子１の第１ソース／ドレイン拡散層３を電気的に接続する。そのため、素子分離領域１９の高さに影響されること無く記憶素子１を構成することができる。
図３３の（ｂ）に示されているように、第１２工程において、Ｂ−Ｂ’断面では、コントロールゲート５の上面と、コントロールゲート５の外側の半導体基板２の表面とが露出する。図３３の（ｃ）に示されているように、Ｃ−Ｃ’断面では、一時的に酸化膜（図示されず）で覆われていたＬＤＤ領域９の表面が露出する。図３３の（ｄ）に示されているように、Ｄ−Ｄ’断面では、コントロールゲート５の上面と、メモリゲートコンタクト領域６ａの表面の一部と、コントロールゲート５の外側の素子分離領域１９の表面とが露出する。図３３の（ｅ）に示されているように、第１２工程において、Ｅ−Ｅ’断面では、メモリゲートコンタクト領域６ａの側面に、サイドウォール状にセルサイドウォール１４が形成される。
図３４は、第２実施形態の記憶素子１を製造するための第１３工程の状態を例示する図である。図３４の（ａ）は、その第１３工程の半導体材料を上から見た平面図である。図３４の（ｂ）は、Ｂ−Ｂ’断面の構成を例示する断面図である。図３４の（ｃ）は、Ｃ−Ｃ’断面の構成を例示する断面図である。図３４の（ｄ）は、Ｄ−Ｄ’断面の構成を例示する断面図である。図３４の（ｅ）は、Ｅ−Ｅ’断面の構成を例示する断面図である。
図３４の（ｂ）、（ｃ）に示されているように、第１３工程において、メモリゲート６またはコントロールゲート５をマスクとして作用させ、第１ソース／ドレイン拡散層３および第２ソース／ドレイン拡散層４を形成するための不純物（例えば、Ａｓを２Ｅ１５／ｃｍ２）を注入する。その後、ポリシリコンサイドウォール３７ａとその間の第１ソース／ドレイン拡散層３とをシリサイド化して第１拡散層側シリサイド１１を形成する。このとき、同時に、第２拡散層側シリサイド１２と、コントロールゲートシリサイド１３とを形成する。図３４の（ｄ）、（ｅ）に示されているように、第１３工程では、コンタクト領域において、メモリゲートシリサイド２２が形成される。
その後、サイドウォール１５を形成した後、層間絶縁膜１８（図示されず）を構成し、第１ソース／ドレインコンタクト１６、第２ソース／ドレインコンタクト１７を形成するためのコンタクトホール（図示されず）を構成する。
図１は、本実施形態の記憶素子１の立体的な構成を例示する斜視図である。 図２は、本実施形態の半導体装置１０を上面から見たときの構成を例示する平面図である。 図３は、本実施形態の半導体装置１０の断面の構成を例示する断面図である。 図４は、本実施形態の半導体装置１０の断面の構成を例示する断面図である。 図５は、コンタクト領域２１の断面の構成を例示する断面図である。 図６は、コンタクト領域２１の断面の構成を例示する断面図である。 図７は、本実施形態の記憶素子１を製造するための第１工程の状態を例示する図である。 図８は、本実施形態の半導体装置１０を製造するための第２工程の状態を例示する図である。 図９は、本実施形態の半導体装置１０を製造するための第３工程の状態を例示する図である。 図１０は、本実施形態の半導体装置１０を製造するための第４工程の状態を例示する図である。 図１１は、本実施形態の半導体装置１０を製造するための第５工程の状態を例示する図である。 図１２は、本実施形態の半導体装置１０を製造するための第６工程の状態を例示する図である。 図１３は、本実施形態の半導体装置１０を製造するための第７工程の状態を例示する図である。 図１４は、本実施形態の半導体装置１０を製造するための第８工程の状態を例示する図である。 図１５は、本実施形態の半導体装置１０を製造するための第９工程の状態を例示する図である。 図１６は、第２実施形態の記憶素子１の立体的な構成を例示する斜視図である。 図１７は、第２実施形態の半導体装置１０の構成を例示する平面図である。 図１８は、第２実施形態の半導体装置１０の断面の構成を例示する断面図である。 図１９は、第２実施形態の半導体装置１０の断面の構成を例示する断面図である。 図２０は、コンタクト領域２１の断面の構成を例示する断面図である。 図２１は、コンタクト領域２１の断面の構成を例示する断面図である。 図２２は、第２実施形態の半導体装置１０を製造するための第１工程の状態を例示する図である。 図２３は、第２実施形態の半導体装置１０を製造するための第２工程の状態を例示する図である。 図２４は、第２実施形態の半導体装置１０を製造するための第３工程の状態を例示する図である。 図２５は、第２実施形態の半導体装置１０を製造するための第４工程の状態を例示する図である。 図２６は、第２実施形態の半導体装置１０を製造するための第５工程の状態を例示する図である。 図２７は、第２実施形態の半導体装置１０を製造するための第６工程の状態を例示する図である。 図２８は、第２実施形態の半導体装置１０を製造するための第７工程の状態を例示する図である。 図２９は、第２実施形態の半導体装置１０を製造するための第８工程の状態を例示する図である。 図３０は、第２実施形態の半導体装置１０を製造するための第９工程の状態を例示する図である。 図３１は、第２実施形態の半導体装置１０を製造するための第１０工程の状態を例示する図である。 図３２は、第２実施形態の半導体装置１０を製造するための第１１工程の状態を例示する図である。 図３３は、第２実施形態の半導体装置１０を製造するための第１２工程の状態を例示する図である。 図３４は、第２実施形態の半導体装置１０を製造するための第１３工程の状態を例示する図である。
符号の説明
１…記憶素子
１ａ…第１メモリセル
１ｂ…第２メモリセル
２…半導体基板
３…第１ソース／ドレイン拡散層
４…第２ソース／ドレイン拡散層
５…コントロールゲート
６…メモリゲート
６ａ…メモリゲートコンタクト領域
７…電荷蓄積層（ＯＮＯ膜）
８…ゲート絶縁膜
９…ＬＤＤ領域
１０…半導体装置
１１…第１拡散層側シリサイド
１２…第２拡散層側シリサイド
１３…コントロールゲートシリサイド
１４…セルサイドウォール
１５…サイドウォール
１６…第１ソース／ドレインコンタクト
１７…第２ソース／ドレインコンタクト
１８…層間絶縁膜
１９…素子分離領域
２１…コンタクト領域
２２…メモリゲートシリサイド
２３…メモリゲートコンタクト
３１…酸化膜
３２…窒化膜
３３…電荷蓄積膜（ＯＮＯ膜）
３４…メモリゲートポリシリコン膜
３５…第１保護酸化膜
３６…第２保護酸化膜
３７…ポリシリコン膜
３７ａ…ポリシリコンサイドウォール
４１…第１チャネル領域
４２…第２チャネル領域
４３…第３チャネル領域

Claims (8)

  1. トレンチを有する半導体基板と、
    前記トレンチ内に形成された電荷蓄積層と、
    前記トレンチの一側面及び底面の一部に、第１絶縁層を介して形成された第１ゲートと、
    前記電荷蓄積層上に形成され、前記第１ゲートの側方に第２絶縁層を介して形成された第２ゲートと、
    前記トレンチ内の前記半導体基板中に形成された第１拡散層と、
    前記トレンチ外の前記半導体基板中に形成された第２拡散層と
    を備える
    不揮発性半導体記憶装置。
  2. 請求項１に記載の不揮発性半導体記憶装置において、
    前記第１ゲートは、
    前記第２ゲートに隣り合って構成される
    不揮発性半導体記憶装置。
  3. 請求項２に記載の不揮発性半導体記憶装置において、
    前記半導体基板は、
    前記トレンチの底面の前記第２ゲートの下部に対応する第１チャネル領域と、
    前記トレンチの底面の前記第１ゲートの下部に対応する第２チャネル領域と、
    前記トレンチの側面の前記第１ゲートの側方に対応する第３チャネル領域と
    を備える
    不揮発性半導体記憶装置。
  4. 請求項３に記載の不揮発性半導体記憶装置において、
    前記第１拡散層は、
    前記第２拡散層よりも深い位置に構成される
    不揮発性半導体記憶装置。
  5. （ａ）半導体基板にトレンチを形成する工程と、
    （ｂ）前記トレンチの内部に構成されたゲート絶縁膜の上に、開口部を有する第１導電体膜を形成し、前記第１導電体膜と前記トレンチ内部の前記半導体基板の表面とを覆う電荷蓄積膜を形成し、前記電荷蓄積膜の上に第２導電体膜を形成する工程と、
    （ｃ）前記第２導電体膜をサイドウォール形状にエッチバックして、前記トレンチ内部にメモリゲートを形成し、前記メモリゲートの側方に第１拡散層を形成する工程と、
    （ｄ）前記トレンチ外部の前記半導体基板の表面に第２拡散層を形成する工程と
    を具備する
    不揮発性半導体記憶装置の製造方法。
  6. 請求項５に記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｂ）の工程は、
    前記ゲート絶縁層を介して、前記トレンチの側面及び底面の一部を接続するように前記第１導電体膜を形成する工程を含む
    不揮発性半導体記憶装置の製造方法。
  7. 請求項６に記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｃ）の工程は、
    前記トレンチ内部に、対向する二つのメモリゲートを形成する工程と、
    前記対向する二つのメモリゲートの間に前記第１拡散層を形成する工程と
    を含む
    不揮発性半導体記憶装置の製造方法。
  8. 請求項７に記載の不揮発性半導体記憶装置の製造方法において、
    前記（ｄ）の工程は、
    前記トレンチ外部の前記第１拡散層よりも浅い位置に前記第２拡散層を形成する工程を含む
    不揮発性半導体記憶装置の製造方法。
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