JP2003324163A - 垂直型分離ゲートフラッシュメモリセル及びその製造方法 - Google Patents
垂直型分離ゲートフラッシュメモリセル及びその製造方法Info
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Abstract
する。 【解決手段】メモリセルは、基板、浮遊ゲート、制御ゲ
ート、トンネル層、第一ドープ領域、第二ドープ領域か
らなる。浮遊ゲートはトレンチの下部に形成され、浮遊
ゲート酸化層により、隣接する基板と絶縁される。制御
ゲートは浮遊ゲート上方に形成され、制御ゲート酸化層
により、隣接する基板と絶縁される。トンネル酸化層
は、浮遊ゲートと制御酸化層とを絶縁するために、これ
らの間に形成される。第一ドープ領域は制御ゲートに隣
接する基板に形成され、第二ドープ領域は第一ドープ領
域の下で、浮遊ゲートに隣接するところに形成され、第
一ドープ領域と共に、ソース領域とドレイン領域とな
る。
Description
の製造方法に関するもので、特に、集積回路の集積度を
増加させる垂直型分離ゲートフラッシュメモリセル及び
その製造方法に関するものである。
は、電源供給のいかんにかかわらずデータを保存し、制
御ゲートのスレショルド電圧を制御することにより、デ
ータを読み書きする。一般的に、フラッシュメモリは浮
遊ゲートと制御ゲートを含む。浮遊ゲートは電荷を保存
し、制御ゲートはデータを読み書きするのに用いられ
る。更に、浮遊ゲートは制御ゲートの下に位置し、外部
回路と接続されず、制御ゲートはワードラインと接続さ
れている。
毎にメモリの消去が出来ることが挙げられる。更に、メ
モリ消去が速く、メモリの全ブロックの消去は通常、1
〜2秒で完成する。よって、最近では、デジタルカメラ
や携帯電話や携帯オーディオ、ラップトップ型パソコン
などの電子製品に幅広く使用されている。
回路チップ上の半導体装置の高密度化を図ることは重要
であり、これにより、チップの微細化と電力消費を減少
させ、動作速度の高速化が可能となる。メモリセルの縮
小化を達成するため、公知のトランジスタにおいてはゲ
ート長を短くしてメモリセルの面方向の面積を縮小しな
ければならない。
は、一般にフォトマスクを用いて装置を画定する。フォ
トマスクの精度に限りがあるため、ライン幅の小さい装
置においてはミスアライメントになり、オープン回路或
いはショート回路を生じ、フラッシュメモリの電気的特
性が損なわれる。よって、公知のフラッシュメモリの装
置サイズはデザインルールにより制限され、装置の縮小
化が困難である。更に、ライン幅を縮小するとき、ショ
ートチャネル効果とホットキャリア効果が生じ、装置の
信頼性が低下する。
ゲートフラッシュメモリセルを提供し、メモリセルの面
方向の面積を減少させることにより、集積回路の集積度
を増加することを目的とする。
モリセルの製造方法を提供し、ショートチャネル効果を
防いで装置の信頼性を向上することをもう一つの目的と
する。
ートフラッシュメモリセルを提供する。メモリセルは、
基板、浮遊ゲート、制御ゲート、トンネル層、第一ドー
プ領域、第二ドープ領域とを有する。浮遊ゲートはトレ
ンチの下部に形成され、浮遊ゲート酸化層により、隣接
する基板と絶縁される。制御ゲートは浮遊ゲート上方に
形成され、制御ゲート酸化層により、隣接する基板と絶
縁される。トンネル酸化層は、浮遊ゲートと制御酸化層
とを絶縁するために、これらの間に形成される。第一ド
ープ領域は制御ゲートに隣接する基板に形成され、第二
ドープ領域は第一ドープ領域の下で、浮遊ゲートに隣接
するところに形成され、第一ドープ領域と共に、ソース
領域とドレイン領域となる。メモリセルは、絶縁層、導
電スタッド、ゲート構造を更に含む。絶縁層は第一ドー
プ領域上に形成される。導電スタッドは制御ゲート上に
形成され、絶縁スペーサにより、第一ドープ領域と絶縁
される。ゲート構造は導電スタッド上に形成され、ワー
ドラインとなる。
モリセルの製造方法を提供する。第一及び第二トレンチ
を備える基板を提供する工程と、浮遊ゲート酸化層を各
トレンチの側壁と底部に形成する工程と、浮遊ゲートを
トレンチ下部内の浮遊ゲート酸化層上に形成する工程
と、トンネル酸化層を浮遊ゲート上に形成する工程と、
制御ゲート酸化層をトレンチ上部の側壁に形成する工程
と、制御ゲートトンネル酸化層上に形成する工程と、浮
遊ゲートに隣接する基板で、イオン注入を実施して、第
ニドープ領域を形成する工程と、制御ゲートに隣接する
基板で、イオン注入を実施して、第一ドープ領域を形成
する工程と、を有する。
タッドと絶縁スペーサを制御ゲート上に形成し、導電ス
タッドを絶縁スペーサにより、第一ドープ領域と絶縁す
る工程と、絶縁層を第一ドープ領域上に形成する工程
と、第一トレンチ内の導電スタッド、絶縁スペーサ、制
御ゲート、制御ゲート酸化層、トンネル酸化層、浮遊ゲ
ート、浮遊ゲート酸化層の各一部を除去し、第三トレン
チを形成する工程と、からなる。その後、アイソレーシ
ョン構造を第三トレンチ内に形成する工程と、複数のゲ
ート構造を絶縁層とトレンチ上に形成する工程と、を有
する。
び長所をいっそう明瞭にするため、以下に本発明の好ま
しい実施の形態を挙げ、図を参照にしながらさらに詳し
く説明する。
層230とを備える垂直型分割ゲートフラッシュメモリ
セルの平面図である。図2は図1のA−Aに沿った断面図
である。メモリセルは、P型シリコン基板などの基板2
00からなり、ディ−プトレンチ207を備える。浮遊
ゲート204はディ−プトレンチ207下部に形成され
る。浮遊ゲート204はポリシリコンで、浮遊ゲート酸
化層202により、隣接する基板200と絶縁されてい
る。制御ゲート210はディ−プトレンチ207上部の
浮遊ゲート204上に形成される。制御ゲート210も
また、ポリシリコンで、制御ゲート酸化層208によ
り、隣接する基板200と絶縁される。トンネル酸化層
206は、浮遊ゲート204と制御ゲート210を絶縁
するために、それらの間に形成される。
厚さが約100〜500Åである。好ましくは、300
Åである。N型ドープ領域等のドープ領域212が制御
ゲート210に隣接する基板200に形成され、N型ド
ープ領域等のもう一つのドープ領域214が浮遊ゲート
204に隣接する基板200に形成される。ドープ領域
212ともう一つのドープ領域214は、フラッシュメ
モリセルのドレイン領域とソース領域となり、トレンチ
207の両側の基板200に2つの垂直チャネルを形成
する。酸化ケイ素層などの絶縁層216がドープ領域2
12上に形成され、ドープ領域212を露出する開口を
備える。導電スタッド220は制御ゲート210上に形
成され、絶縁スペーサ218により、ドープ領域212
と絶縁される。
リシリコンで、絶縁スペーサは窒化ケイ素である。複数
のゲート構造227が絶縁層216と導電スタッド22
0との上に形成され、導電スタッド220上に形成され
たゲート構造227はフラッシュメモリセルのワードラ
インとなる。ゲート構造227はゲート222、ゲート
スペーサ226、キャップ層224を備える。ゲートス
ペーサ226、キャップ層224は窒化ケイ素である。
BPSG等の絶縁層228は、絶縁層216とゲート構
造227上に形成される。インターコネクト層230が
絶縁層228上に形成され、絶縁層216の開口を充填
し、ドープ領域212と接続する。本発明において、イ
ンターコネクト層230はタングステン或いはポリシリ
コンである。
ートフラッシュメモリセルの製造方法を示す図である。
まず、図3で示されるように、P型シリコン基板などの
基板200が提供される。パッド酸化層201と窒化ケ
イ素層203は基板200上に形成される。続いて、窒
化ケイ素層203とパッド酸化層201上で、リソグラ
フィとエッチングが実施され、開口を形成し、基板20
0を露出させる。次に、開口下の露出した基板200
が、窒化ケイ素層203をマスクとして、ドライエッチ
ングなどの異方性エッチングによりエッチングされて、
複数のトレンチを形成する。図は簡略化してトレンチ2
05と207だけが記されている。
が、熱酸化或いは他の公知の形成方法により、トレンチ
205、207下部の側壁と底部に形成される。その
後、浮遊ゲート204がトレンチ205、207の浮遊
ゲート酸化層202の上に形成される。本発明におい
て、ポリシリコン層が窒化ケイ素層203上に形成され
て、トレンチ205、207を充填する。次に、ポリシ
リコン層がエッチバックされてトレンチ205、207
のポリシリコン層の一部分が残留し、浮遊ゲートとな
る。浮遊ゲート酸化層の高さは残留したポリシリコン層
204と実質的に等しい。
の方法により形成され、窒化ケイ素層203とトレンチ
205、207の表面に形成される。続いて、窒化ケイ
素層203とトレンチ205、207の側壁の酸化ケイ
素層が除去されて、浮遊ゲート204上の酸化ケイ素層
206が残留する。厚さが約100〜500Åである残
留した酸化ケイ素層206はトンネル酸化層となる。
或いは他の公知の形成方法により、トレンチ205、2
07上部の側壁に形成される。その後、ポリシリコンな
どの制御ゲート210がトンネル酸化層206上に形成
される。図4で示されるように、制御ゲート210の高
さは、制御ゲート酸化層208に実質的に等しく、両方
とも基板200の上表面より低い。
形成された後、導電スタッド220と絶縁スペーサ21
8は、コントロールゲート210上に形成される。本発
明において、導電スタッド220はポリシリコンで、絶
縁スペーサ218は窒化ケイ素である。
成するために、トレンチ205の導電スタッド220、
絶縁スペーサ218、制御ゲート210、制御ゲート酸
化層208及びトンネル酸化層206、浮遊ゲート20
4、浮遊ゲート酸化層202の各一部はリソグラフィと
エッチングにより除去する。その後、酸化ケイ素層が高
密度プラズマCVD(HDPCVD)などのCVDにより、トレンチ2
11に充填されて、アイソレーション構造213を形成
する。
が除去された後、浮遊ゲート204に隣接する基板20
0でイオン注入が実施されて、N型ドープ領域等のドー
プ領域214を形成する。続いて、制御ゲート210に
隣接する基板200で、イオン注入が実施されて、N型
ドープ領域等のドープ領域212を形成する。N型ドー
プ領域212、214は、本発明の垂直型分割ゲートフ
ラッシュメモリセルのドレイン領域、ソース領域とな
る。更に、導電スタッド220は、絶縁スペーサ218
により、N型ドープ領域212と絶縁される。
が、CVDなどの公知の形成方法により、N型ドープ領
域212上に形成されて、高さが導電スタッド220と
絶縁スペーサ218と実質上等しくなる。
27が、絶縁層216とトレンチ205、207上に形
成される。各ゲート構造227は、ゲート222、ゲー
トスペーサ226及びキャップ層224、からなり、ゲ
ートスペーサ226とキャップ層224は窒化ケイ素で
ある。
228が絶縁層216とゲート構造227上に形成され
る。最後に、図10は図1のB−Bに沿った断面図で、
絶縁層228は、リソグラフィとエッチングによりパタ
ーン化されて、基板200中のドープ領域212の一部
分を露出させる。次に、インターコネクト層230がゲ
ート構造227上に形成され、露出したドープ領域21
2と電気的に接続する。本発明において、インターコネ
クト層230は、タングステン或いはポリシリコンであ
る。
メモリセルのチャネルが垂直型であるため、公知技術と
比較すると、横方向の面積が減少し、集積回路の集積度
を効果的に増加させることが出来る。更に、本発明にお
いて、チャネル長さはライン幅に依存しないで、トレン
チの深さに依存する。つまり、ライン幅が縮小されて
も、公知技術で生じるようなショートチャネル効果或い
はホットキャリア効果は、生じない。よって、装置の信
頼度が向上する。
示したが、これらは決して実施例に限定するものではな
く、当業者であれば、本発明の範囲及びその要旨から逸
脱することなく種種の変形例および修正を加えることが
できるであろう。すなわち本発明の保護範囲は、特許請
求の範囲に記載した事項に基づいて定められる。
面積を減少させることにより、集積回路の集積度を増加
させることが可能となる。
効果を防いで装置の信頼性を向上させることが可能とな
る。
リセルを示す上面図である。
リセルの製造方法を示す断面図である(その1)。
リセルの製造方法を示す断面図である(その2)。
リセルの製造方法を示す断面図である(その3)。
リセルの製造方法を示す断面図である(その4)。
リセルの製造方法を示す断面図である(その5)。
リセルの製造方法を示す断面図である(その6)。
リセルの製造方法を示す断面図である(その7)。
モリセルの製造方法を示す断面図である(その8)。
Claims (27)
- 【請求項1】垂直型分離ゲートフラッシュメモリセルで
あって、 トレンチを備える基板と、 前記トレンチの下部に形成され、浮遊ゲート酸化層によ
り、隣接した前記基板と絶縁される浮遊ゲートと、 前記浮遊ゲート上に形成され、制御ゲート酸化層によ
り、隣接した前記基板と絶縁される制御ゲートと、 前記浮遊ゲートと前記制御ゲートとを絶縁するために、
それらの間に形成されたトンネル酸化層と、 前記制御ゲートに隣接する前記基板に形成された第一ド
ープ領域と、 前記第一ドープ領域の下方で、前記浮遊ゲートに隣接し
て形成され、前記第一ドープ領域と共にソース及びドレ
イン領域となる第二ドープ領域と、を有することを特徴
とするメモリセル。 - 【請求項2】更に、 前記第一ドープ領域上に形成された絶縁層と、 前記制御ゲート上に形成され、絶縁スペーサにより、前
記第一ドープ領域と絶縁される導電スタッドと、 前記導電スタッド上に形成され、ワードラインとなるゲ
ート構造と、を備えることを特徴とする請求項1に記載
のメモリセル。 - 【請求項3】前記絶縁層は酸化ケイ素であることを特徴
とする請求項2に記載のメモリセル。 - 【請求項4】前記導電スタッドはポリシリコンであるこ
とを特徴とする請求項2に記載のメモリセル。 - 【請求項5】前記絶縁スペーサは窒化ケイ素であること
を特徴とする請求項2に記載のメモリセル。 - 【請求項6】前記ゲート構造はゲート、ゲートスペー
サ、キャップ層からなることを特徴とする請求項2に記
載のメモリセル。 - 【請求項7】前記ゲートスペーサと前記キャップ層は窒
化ケイ素であることを特徴とする請求項6に記載のメモ
リセル。 - 【請求項8】前記基板はP型シリコン基板であることを
特徴とする請求項1に記載のメモリセル。 - 【請求項9】前記第一及び第二ドープ領域はN型ドープ
領域であることを特徴とする請求項1に記載のメモリセ
ル。 - 【請求項10】前記浮遊ゲートはポリシリコンであるこ
とを特徴とする請求項1に記載のメモリセル。 - 【請求項11】前記制御ゲートはポリシリコンであるこ
とを特徴とする請求項1に記載のメモリセル。 - 【請求項12】前記トンネル酸化層は厚さ約100〜5
00Åであることを特徴とする請求項1に記載のメモリ
セル。 - 【請求項13】垂直型分離ゲートフラッシュメモリセル
の製造方法であって、 第一及び第二トレンチを備える基板を提供する工程と、 浮遊ゲート酸化層を、前記の各トレンチ下部の側壁と底
部に形成する工程と、 浮遊ゲートを、前記トレンチ下部内の前記浮遊ゲート酸
化層上に形成する工程と、 トンネル酸化層を前記浮遊ゲート上に形成する工程と、 制御ゲート酸化層を、前記トレンチ上部の側壁に形成す
る工程と、 制御ゲートを前記トンネル酸化層上に形成する工程と、 前記浮遊ゲートに隣接する基板で、イオン注入を実施
し、第二ドープ領域を形成する工程と、 前記制御ゲートに隣接する基板で、イオン注入を実施
し、第一ドープ領域を形成する工程と、を有すること特
徴とする垂直型分離ゲートフラッシュメモリセルの製造
方法。 - 【請求項14】前記制御ゲートが形成された後、導電ス
タッドと絶縁スペーサとを、前記制御ゲート上に形成
し、前記導電スタッドは前記絶縁スペーサにより、前記
第一ドープ領域と絶縁する工程と、 前記第一ドープ領域上に絶縁層を形成する工程と、 前記導電スタッド、前記絶縁スペーサ、前記制御ゲー
ト、前記制御ゲート酸化層、前記トンネル酸化層、前記
浮遊ゲート、前記第一トレンチ内の前記浮遊ゲート酸化
層の各一部を除去し、第三トレンチを形成する工程と、 アイソレーション構造を前記第三トレンチ内に形成する
工程と、 複数のゲート構造を前記絶縁層と前記各トレンチ上に形
成する工程と、を更に含むことを特徴とする請求項13
に記載の方法。 - 【請求項15】前記導電スタッドはポリシリコンである
ことを特徴とする請求項14に記載の方法。 - 【請求項16】前記絶縁スペーサは窒化ケイ素であるこ
とを特徴とする請求項14に記載の方法。 - 【請求項17】前記絶縁層は酸化ケイ素であることを特
徴とする請求項14に記載の方法。 - 【請求項18】前記アイソレーション構造は高密度プラ
ズマ酸化物であることを特徴とする請求項14に記載の
方法。 - 【請求項19】前記ゲート構造はゲート、ゲートスペー
サ、キャップ層からなることを特徴とする請求項14に
記載の方法。 - 【請求項20】前記ゲートスペーサと前記キャップ層は
窒化ケイ素であることを特徴とする請求項19に記載の
方法。 - 【請求項21】前記基板はP型シリコン基板であること
を特徴とする請求項13に記載の方法。 - 【請求項22】前記第一及び第二ドープ領域はN型ドー
プ領域であることを特徴とする請求項21に記載の方
法。 - 【請求項23】前記浮遊ゲートはポリシリコンであるこ
とを特徴とする請求項13に記載の方法。 - 【請求項24】前記制御ゲートはポリシリコンであるこ
とを特徴とする請求項13に記載の方法。 - 【請求項25】前記トンネル酸化層は厚さ約100〜5
00Åであることを特徴とする請求項13に記載の方
法。 - 【請求項26】前記浮遊ゲート酸化層の高さは前記浮遊
ゲートと実質的に等しいことを特徴とする請求項13に
記載の方法。 - 【請求項27】前記制御ゲート酸化層の高さは前記制御
ゲートと実質的に等しいことを特徴とする請求項13に
記載の方法。
Applications Claiming Priority (2)
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