JP2007534160A - 縦型スプリットゲートｎｒｏｍメモリ装置及びその形成方法 - Google Patents

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Abstract

【課題】ＮＲＯＭセルの利点と縦型メモリセルの利点とを備えるメモリデバイスを提供する。
【解決手段】スプリットゲート縦型ＮＲＯＭメモリセル（１８９０）は、複数の酸化物柱状体（１８３０、１８３１）から構成される。複数の酸化物柱状体の各々の上部にはソース／ドレイン領域（１８４０、１８４１）が形成される。溝部が、酸化物柱状体の各対の間に形成される。ポリシリコン制御ゲート（１８００）が、酸化物柱状体の対の間の溝部に形成される。ポリシリコンプログラムゲート（１８０５、１８０６）が、制御ゲートと各酸化物柱状体との間に形成される。プログラムゲートは、各酸化物柱状体の側壁に沿って延在する。ゲート絶縁層（１８０２、１８０３）が、各プログラムゲートとその近傍の酸化物柱状体との間に形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有する。一実施形態において、ゲート絶縁構造は、酸化物−窒化物−酸化物の層である。中間絶縁層（１８２２、１８２４）が、プログラムゲートと制御ゲートとの間に形成される。
【選択図】図１８

Description

本発明は、半導体メモリデバイスに関し、特に、窒化物読み出し専用メモリトランジスタ構造体に関する。
フラッシュメモリデバイスは、低消費電力、高速アクセス時間、低コストの高密度不揮発性メモリデバイスである。このため、フラッシュメモリデバイスは、高い消費電力やデバイス重量の増加の理由によりディスクドライブやその他の大容量ストレージデバイスを搭載できないが、高密度記憶が必要とされる種々のポータブル電子デバイス用途に適している。フラッシュメモリの他の利点としては、回路内書き込みが可能（ｉｎ−ｃｉｒｃｕｉｔ ｐｒｏｇｒａｍｍａｂｉｌｉｔｙ）なことが挙げられる。このため、フラッシュメモリデバイスを電子デバイスの回路基板上に配置した状態で、ソフトウェア制御によって書き直すことができる。
図１は、先行技術に係るフラッシュメモリセル１０を示す。このフラッシュメモリセル１０は、金属酸化物半導体（ＭＯＳ）構造を有する。このＭＯＳ構造は、基板１２、一対のソース／ドレイン領域１４、ＭＯＳチャネル領域１６上にある浮遊ゲート１８、浮遊ゲート１８上にある制御ゲート２０を備える。酸化物構造体２２は、チャネル領域１６と浮遊ゲート１８を分離し、また、制御ゲート２０と浮遊ゲート１８を分離する。ここで示されるデバイスにおいて、基板１２は、Ｐ型不純物がドーピングされ、ソース／ドレイン領域１４はＮ型不純物がドーピングされる。
メモリセル１０は、ソース電圧ＶSを０、又は、接地電位に維持した状態で、十分な大きさの正のゲート電圧ＶCG及び正のドレイン電圧ＶDをデバイス１０に印加することによって書き込みが行われる。電荷が、ソース／ドレイン領域１４から浮遊ゲート１８に移動すると、デバイス１０は、論理状態「０」となる。また、浮遊ゲート１８に電荷がほとんど若しくは全く存在しない場合は、「１」に対応する論理状態が、デバイス１０に記憶されていることになる。
デバイス１０の論理状態を読み出すためには、ＶDを正に維持した状態で、所定の大きさの正の電圧ＶCGを制御ゲート１８に印加する。制御ゲート１８に印加される電圧がデバイス１０をＯＮにするのに十分であれば、一つのソース／ドレイン領域１４から他のソース／ドレイン領域１４に電流が流れ、この電流を外部回路で検出することによって論理状態「１」が示される。これに対して、デバイス１０がＯＮになるのを阻止する程度に十分な電荷が、浮遊ゲート１８に存在する場合は、論理状態「０」が読み出される。また、ＶCGを負の電位に維持した状態で正のソース電圧ＶSをソース／ドレイン領域１４に印加することによって、デバイス１０から論理状態を変えることができる。デバイス１０は、消去サイクルの結果、論理状態「１」となる。
上述したフラッシュメモリセル１０は、メモリデバイスに論理状態を記憶するには高い効果があるが、書き込み／消去サイクルを繰り返し行っていくとメモリセル１０の書き込み効率が低下することがわかっている。この結果、書き込み／消去サイクルの回数が、ある限界値、いわゆるセル１０の耐久限度を超えると、セル１０に不良が発生することがある。セル１０に一回だけ書き込む場合は、耐久限度はそれほど重要ではないが、デバイス１０に繰り返し書き込み／消去を行う場合は、重要な問題となってくる。この書き込み効率の低下は、書き込みサイクル時に浮遊ゲート１８と基板１２を分離する相対的に薄い酸化物層に捕獲されるホットエレクトロンに起因するものと考えられる。つまり、このホットエレクトロンが上述の酸化物層に恒常的にダメージを与えていると考えられている。さらに、消去サイクル時に非常に強い電場が発生し、相対的に運動量が低いホールが、浮遊ゲート１８と基板１２を分離している酸化物層に捕獲される。このため、セル１０に、書き込み／消去サイクルが繰り返し行われると、捕獲されたホールが酸化物層に蓄積されていき、読み出しサイクル時に印加される電場が弱められてしまう。
フラッシュメモリセル１０の劣化による質的影響が図２〜図４に示される。図２は、書き込み／消去サイクルを行っていないフラッシュメモリセル１０と書き込み／消去サイクルを相当回数行ったフラッシュメモリセル１０との性能の比較を示す。図２が示すように、比較するためにある一定の制御ゲート電圧ＶCGに対して、書き込み／消去サイクルを行ったセル１０のソース／ドレイン電流ＩDSは、書き込み／消去サイクルを行っていないセル１０のソース／ドレイン電流ＩDSよりも非常に低い。この結果、書き込み／消去サイクルを行ったセル１０では、読み出しサイクル時に論理状態を判断する際、ソース／ドレイン電流ＩDSの低下により望ましくない影響を与える。この影響は、さらに図３でも示される。図３において、セル１０のソース／ドレイン電流ＩDSは、セル１０に対する書き込み／消去サイクル数が増えるにつれて、確実に低下していくことが観察される。また、図３は、セル１０の耐久限度が１０5サイクルと１０6サイクルの間に生じる可能性のあることを示している。
図４は、書き込み／消去サイクル回数の増加に伴うセル１０の閾値電圧ＶTの変化を示す。閾値電圧ＶTは、読み出しサイクル時にセル１０をＯＮにするための必要最小電圧として定義される。図４において、ＶT,1は、セル１０の浮遊ゲートが電荷蓄積されている場合（論理状態「０」）に、セル１０をＯＮにするために必要な閾値に対応する。ＶT,2は、浮遊ゲート１８が電荷蓄積されていない場合に、セル１０をＯＮにするために必要な閾値に対応する。図４に示すように、ＶT,1とＶT,2の差によって、閾値電圧の「窓（ｗｉｎｄｏｗ）」が定義される。セル１０に書き込み／消去サイクルを行うと、この「窓」が、徐々に小さくなり、その結果、セル１０に記憶される２つの論理状態を区別することが困難になっていく。
上述の耐久限度の問題に対する先行技術によるひとつの解決方法として、ソースに対して非対称に位置決めされた浮遊ゲートを有するフラッシュメモリセルがある。ＩＥＥＥ会報 「フラッシュメモリ−概観」 第８５巻 第８号 第１２４８頁〜第１２７１頁 １９９７年 のＰ．ペイバン他の論文（ａｒｔｉｃｌｅ ｂｙ Ｐ．Ｐａｖａｎ， ｅｔ ａｌ．， ｅｎｔｉｔｌｅｄ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ−Ａｎ Ｏｖｅｒｖｉｅｗ， ＩＥＥＥ Ｐｒｏｃｅｅｄｉｎｇｓ， ｖｏｌ．８５， Ｎｏ．８， ｐｐ．１２４８−１２７１， １９９７）で詳細に開示しているように、このセルにおいては、制御ゲートが浮遊ゲート上に位置し、また、この制御ゲートは、セルのチャネル領域の上に配置される。書き込み及び消去動作は、ソース近傍のチャネル領域の部分で行われるため、ゲート酸化物に対するダメージは、チャネル領域の一部分のみに限定される。このフラッシュメモリセル構造においては、耐久限度にある程度の改善が達成できるが、浮遊ゲートの下にある酸化物層に対するダメージは、結局、過大なものとなり、この結果、セルに記憶されている論理状態を読み出せなくなる。
別の先行技術に係るフラッシュメモリセルは、Ｎ−領域に囲まれたソース領域を備える。これによって、セル消去時に発生する強い電場強度からセルのソース接合部を保護する。この構成におけるひとつの重大な難点は、セルの耐久性を向上させるために行うソース領域とドレイン領域の交替ができないことである。さらに、非対称構成では、フラッシュメモリデバイスの全体の製造コストが上がる。
近時開発された窒化物読み出し専用メモリ（ＮＲＯＭ）デバイスでは、従来のフラッシュメモリデバイス構造とは異なる、シリコンナイトライド層での電荷捕獲が用いられるが、酸化物−窒化物−酸化物（ＯＮＯ）層に蓄積される電荷の横方向の広がりは、デバイス寸法を小さくする場合、障害となりうる。また、プレーナ型（ｐｌａｎａｒ）メモリセルは、縦型（ｖｅｒｔｉｃａｌ）デバイスよりも各セルの面積が相対的に大きくなる。このように、本技術分野において、ＮＲＯＭセルの利点と縦型メモリセルの利点を組み合わせたフラッシュメモリデバイスが求められている。
本発明は、縦型ＮＲＯＭメモリセルに関する。このセルは、複数の酸化物柱状体を備える。各酸化物柱状体の上部には、ソース／ドレイン領域が形成される。酸化物柱状体の各対の間には、溝部（ｔｒｅｎｃｈ）が形成される。
酸化物柱状体の対の間の溝部には、制御ゲートが形成される。制御ゲートと各酸化物柱状体との間には、プログラムゲートが形成される。このプログラムゲートは、各酸化物柱状体の側壁に沿って延在する。
各プログラムゲートとその近傍の酸化物柱状体との間には、ゲート絶縁層が形成される。各ゲート絶縁層は、少なくともひとつの電荷を捕獲するための電荷捕獲構造を有する。一実施形態においては、ゲート絶縁構造体は、酸化物−窒化物−酸化物層であり、電荷は、窒化物層の溝部の底の端部に蓄積される。
本発明は、一般には半導体メモリデバイスに関し、特に、フラッシュメモリデバイスのような不揮発性半導体メモリデバイスに用いられる浮遊ゲートトランジスタ構造体に関する。以下の記載及び図５〜図１７を参照して具体的かつ詳細に説明することによって、本発明の実施形態が理解できるであろう。しかしながら、当業者にとっては、以下の記載におけるいくつかの項目がなくても、本発明が実施できることは理解できるであろう。また、以下の記載において、種々の実施形態に関連する図は、特定の寸法や相対寸法を示していると解釈すべきではない。特許請求の範囲が明示している場合を除き、実施形態に関連する具体的な寸法、若しくは、相対寸法が限定的であると考えるべきではない。
図５は、本発明に係る図６〜図１７のメモリデバイス、又は、メモリデバイスの他の実施形態を用いることが可能なコンピュータシステム１００の一実施形態を示す。コンピュータシステム１００は、種々の演算機能を実行する（例えば特定の計算やタスクを実施するための特定のソフトウェアを実行する等）プロセッサ１０２を有する。プロセッサ１０２は、アドレスバス、制御バス、データバスを一般に含むプロセッサバス１０４を有する。プロセッサバス１０４は、メモリコントローラ１０６に接続され、メモリコントローラ１０６は、他のいくつかの部品に接続される。また、プロセッサ１０２は、通常、プロセッサバス１０４を介してキャッシュメモリ１０７に接続される。キャッシュメモリ１０７は、通常、スタティックランダムアクセスメモリ（「ＳＲＡＭ」）デバイスである。
メモリコントローラ１０６は、シンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）デバイス１０８としてのシステムメモリに、アドレスバス１１０及び制御バス１１２を介して接続される。ＳＤＲＡＭデバイス１０８の外部データバス１１３は、直接、又は、メモリコントローラ１０６を介して、プロセッサ１０２のデータバスに接続される。
メモリコントローラ１０６は、また、１つ以上の入力デバイス１１４、例えばキーボードやマウス、に接続され、これにより、作業者がコンピュータシステム１００を操作することが可能となる。また、コンピュータシステム１００は、通常、メモリコントローラ１０６を介してプロセッサ１０２に接続された１つ以上の出力デバイス１１６を有する。出力デバイス１１６としては、一般には、プリンタやビデオ端末などが挙げられる。さらに、１つ以上のデータ記憶デバイス１１８が、メモリコントローラ１０６を介してプロセッサ１０２に接続され、データを記憶したり、外部記録媒体（図示せず）からデータを取り出したりする。データ記憶デバイス１１８の典型例としては、ハードディスク、フロッピディスク（登録商標）、カセットテープ、ＣＤ−ＲＯＭ等が挙げられる。
最後に、メモリコントローラ１０６は、起動時にプロセッサ１０２によって実行されるＢＩＯＳ（ｂａｓｉｃ ｉｎｐｕｔ−ｏｕｔｐｕｔ ｓｙｓｔｅｍ）プログラムを記憶するＢＩＯＳ読み出し専用メモリ（「ＲＯＭ」）デバイス１２０に接続される。プロセッサ１０２は、ＢＩＯＳ ＲＯＭデバイス１２０から直接、プロセッサ１０２を実行することができる。また、ＢＩＯＳプログラムをＢＩＯＳ ＲＯＭデバイス１２０からＳＤＲＡＭデバイス１０８に転送することによってＢＩＯＳプログラムをコピーさせることで、ＳＤＲＡＭデバイス１０８から実行することもできる。ＢＩＯＳ ＲＯＭデバイス１２０は、本発明に係る不揮発性メモリデバイス、例えば図６〜図１７のメモリデバイスに示される本発明の実施形態であることが好ましい。これらの実施形態は、窒化物読み出し専用メモリ（ＮＲＯＭ）デバイスを備える。
ＮＲＯＭは、フラッシュメモリの特性をいくつか備えているが、フラッシュメモリに必要な特殊な作製プロセスを要さない。ＮＲＯＭは、標準的なＣＭＯＳプロセスを用いて実現可能である。ＮＲＯＭはＣＭＯＳプロセスを流用できるため、ＮＲＯＭメモリデバイスを、ＣＭＯＳプロセスを用いるマイクロコントローラのような他の構造体に組み込むことが可能である。
ＮＲＯＭ技術では、１ビット／セル及び２ビット／セルを用いることができる。一又は複数の電荷がシリコンナイトライドの層に蓄積される。窒化物層は、各ＮＲＯＭセルのサイズに合わせて、小区画にパターニングされる。一実施形態では、本発明のスプリットトランジスタメモリ（ｓｐｌｉｔ ｔｒａｎｓｉｓｔｏｒ ｍｅｍｏｒｙ）が、以下で説明されるＮＲＯＭ技術を用いて実現される。
図６は、本発明の一実施形態に係るメモリデバイス２００のブロック図である。メモリデバイス２００は、図５に示されるメモリ１０８の少なくとも一部分を含んでもよい。メモリデバイス２００は、メモリセルアレイ２１０を有する。メモリセルアレイ２１０は、以下で詳述する浮遊ゲートＦＥＴトランジスタデバイスから構成される複数のメモリセルを有する。また、メモリデバイス２００は、ｘゲートデコーダ２３０を有し、このｘゲートデコーダ２３０は、メモリセルアレイ２１０のセルをアドレス指定する（ａｄｄｒｅｓｓｉｎｇ）ための複数のゲート線ＸＧ１、ＸＧ２…ＸＧＮを有する。ｙソース／ドレインデコーダ２４０は、アレイ２１０の浮遊ゲートＦＥＴトランジスタセルの第１ソース／ドレイン領域にアクセスするための複数のソース／ドレイン線ＹＤ１、ＹＤ２…ＹＤＮを有する。同様に、ｘソース／ドレインデコーダ２５０は、メモリアレイ２１０におけるセルの第２ソース／ドレイン領域にアクセスするための複数のデータ線ＸＳ１、ＸＳ２…ＸＳＮを有する。また、ｘソース／ドレインデコーダ２５０は、センスアンプと、メモリセルアレイ２１０との間でデータ読み出し、書き込み、消去を行うための入出力（Ｉ／Ｏ）デバイスとを有してもよい。さらに、メモリデバイス２００は、（図５に示す）アドレスバス１４０からアドレス信号Ａ０…ＡＮを受信するアドレスバッファ２２０を有する。アドレスバッファ２２０は、ｘゲートデコーダ２３０、ｙソース／ドレインデコーダ２４０、ｘソース／ドレインデコーダ２５０に接続され、メモリセルアレイ２１０のメモリセルに対する読み出し、書き込み、消去処理を制御する。
図７は、図６に示すメモリセルアレイ２１０の一実施形態を示す部分概略図である。メモリセルアレイ２１０は、略同様の構成を有する複数のメモリセル３００を有し、複数のメモリセル３００は、隣り合い、相互接続されている。複数のメモリセル３００は、セル３００ＡＡからセル３００ＡＮまでアレイ２１０の行に沿った第１方向に延在する。さらに、アレイ２１０では、行３００ＮＡに向かう第２方向に延在し、この行３００ＮＡは、さらに、セル３００ＮＮまで第１方向に延在する。各メモリセル３００ＡＡ〜３００ＮＮは、電気的に絶縁された浮遊ゲートを有する一対の電界効果トランジスタ（ＦＥＴ）３１０を有する。電気的に絶縁された浮遊ゲートは、ＦＥＴ３１０におけるソース領域及びドレイン領域間の伝導制御を行う。各セル３００ＡＡ〜３００ＮＮにおけるＦＥＴ３１０は、共通ゲート（ＸＧ１、ＸＧ２…ＸＧＮ）を共有し、以下で詳述するように、柱状構造として形成される。
図８は、図７のメモリセルアレイ２１０の一部分を示す部分等角図である。明確に図示するため、アレイ２１０のメモリセル３００ＡＡ及び３００ＡＢのみを示す。以下の記述では、メモリセル３００ＡＡのみについて説明する。しかしながら、アレイ２１０は、略同様の構造のセルを相当数有しており、アレイ２１０は、第１方向（図８で示す「ｘ」方向）に延在し、また、第１方向に略垂直な第２方向（図８で示す「ｙ」方向）にも延在していることが理解されよう。セル３００ＡＡは、ｐ型基板３２０に形成された一対の柱状構造体３２８Ａ及び３２８Ｂを有する。各柱状構造体３２８は、Ｎ＋導電性を有する材料から構成され、基板３２０に沿ってｘ方向に延在する第１ソース／ドレイン領域３２２を有する。さらに、柱状構造体３２８Ａ及び３２８Ｂは、Ｎ＋導電性を有し、第１ソース／ドレイン領域３２２の近傍に配置された第２ソース／ドレイン領域３２６を有する。Ｐ−の導電性を有するようにドーピングされた材料で構成される分離層３２４は、第１ソース／ドレイン領域３２２と第２ソース／ドレイン領域３２８との間に配置される。
さらに、図８において、柱状構造体３２８Ａ及び３２８Ｂは、ゲート線ＸＧ１を柱状構造体３２８Ａと３２８Ｂとの間に配置できるように、離間している。柱状構造体３２８Ａとゲート線ＸＧ１との間、及び、柱状構造体３２８Ｂとゲート線ＸＧ１との間には、浮遊ゲート３３０が配置されている。浮遊ゲート３３０は、さらに、ゲート線ＸＧ１と下方の基板３２０との間に配置されるようにゲート線ＸＧ１の下方に延在し、柱状構造体３２８Ａと３２８Ｂとの間に単一の制御ゲート３３０を形成する。浮遊ゲート３３０は、ゲート線ＸＧ１と浮遊ゲート３３０との間に配置された第１誘電層３４０によってゲート線ＸＧ１から電気的に絶縁される。さらに、浮遊ゲート３３０は、浮遊ゲート３３０と柱状構造体３２８Ａ、３２８Ｂとの間に配置された第２誘電層３５０によって、第１構造体３２８Ａ及び第２構造体３２８Ｂから電気的に絶縁される。さらに、浮遊ゲート３３０は、以下で詳細に示すように、第２構造体３２８Ｂより第１構造体３２８Ａの近くに配置されるように第１構造体３２８Ａと第２構造体３２８Ｂとの間に配置される。第１構造体３２８Ａの略近傍にある第２誘電層３５０の部分は、第２構造体３２８Ｂの近傍にある第２誘電層３５０の対応する部分よりも薄い。しかしながら、第２誘電層３５０の薄い部分が、第２構造体３２８Ｂの近傍に配置され、第２誘電層３５０の厚い部分が、第１構造体３２８Ａの近傍に配置されてもよいことは、当業者であれば理解できるであろう。浮遊ゲート３３０は、以下で詳述されるように、作製プロセス中にアレイ２１０上に積層されるポリシリコン材料から構成されてもよい。第１誘電層３４０及び第２誘電層３５０は、アレイ２１０の作製中に成長、又は、積層される二酸化ケイ素から構成されてもよい。また、他の同様な誘電体材料を用いてもよい。
第１構造体３２８Ａの第２ソース／ドレイン領域３２６Ａ及び第２構造体３２８Ｂの第２ソース／ドレイン領域３２６Ｂは、データ線ＹＤ１によって、相互接続される。データ線ＹＤ１は、アレイ２１０の下方にある構成から電気的に絶縁された金属製、若しくは、その他の相互接続部から構成される。従って、図８に示すアレイ２１０は、接続のための貫通部分を有する誘電材料の層（図示せず）によって覆われていることが理解されよう。貫通部分は、誘電材料をエッチングすることで形成され、これによって、データ線ＹＤ１が第１構造体３２８Ａ及び第２構造体３２８Ｂと接続できるようになっている。
図９は、図８の切断線９−９から見たメモリアレイ２１０、すなわち図８で示されるｘ方向と平行に見たメモリアレイ２１０の部分断面図である。上述したように、浮遊ゲート３３０は、異なる厚みの第２誘電層３５０によって、第１構造体３２８Ａ及び第２構造体３２８Ｂから分離されている。従って、第１構造体３２８Ａは、浮遊ゲート３３０から第１距離ｄ１だけ離間しており、第２構造体３２８Ｂは、浮遊ゲート３３０から第２距離ｄ２だけ離間している。ここで、第１距離ｄ１は、第２距離ｄ２よりも小さい。一実施形態では、第２距離ｄ２は、第１距離ｄ１の略２倍である。他の実施形態では、浮遊ゲート３３０は、略０．１μｍの高さｄ３を有し、第１構造体３２８Ａから略３３Åの第１距離ｄ１だけ、第２構造体３２８Ｂから略６６Åの第２距離ｄ２だけ、それぞれ離間している。本発明は、ｄ１及びｄ２についていかなる特定の距離にも制限されない。
図１０は、図９に示されるメモリアレイ２１０の部分平面図である。詳細には、セル３００ＡＡは、ｙ方向に略２Ｆ分延在するピッチを有し、ｘ方向に略２Ｆ分延在するピッチを有している。ここで、Ｆは、最小リソグラフィ加工寸法（ｆｅａｔｕｒｅ ｓｉｚｅ）と関連付けられる固有の寸法である。従って、ひとつのデータビットに対応する論理状態を、略４Ｆ2の領域内に記憶することができる。これは、ＤＲＡＭメモリアレイで一般的に見受けられる周知の折り返しアレイ構造の加工寸法８Ｆ2と比較すると有利である。
上述した実施形態は、先行技術に対してさらに別の効果をもつ。例えば、図９を再び参照すると、誘電層３５０の薄い部分によって浮遊ゲート３３０から分離された第１構造体３２８Ａに対して書き込み及び消去機能を実行するので、薄い酸化物層における電荷捕獲は、誘電層３５０の厚い部分の近傍に配置されている反対側の第２構造体３２８Ｂに対して、読み出し動作中は軽微な影響しか及ぼさない。
図１１〜図１６は、本発明の他の実施形態に係るメモリアレイの形成方法における工程を示した部分断面図である。まず、図１１において、シリコンから形成され、Ｐ−導電性にドーピングされた基板３２０が、出発材料として用いられる。第１ソース／ドレイン領域３２２が、基板３２０に形成される。領域３２２は、所望のＮ＋導電性を得るために、イオン注入、又は、他の同様のプロセスによって基板３２０上に形成することができる。または、Ｎ＋シリコンのエピタキシャル層を、基板３２０の表面に成長させることでもできる。分離層３２４は、Ｐ−シリコンのエピタキシャル成長によって第１ソース／ドレイン領域３２２上に所望の厚みで形成することができる。第２ソース／ドレイン層３２６は、Ｎ＋シリコンの別のエピタキシャル成長によって分離層３２４上に形成することができる。第２ソース／ドレイン層３２６の露出表面上には、酸化ケイ素からなるパッド層４００を形成し、パッド層４００には、窒化ケイ素からなるパッド層４２０が重ねられる。
次に図１２を参照すると、複数の第１溝部（ｔｒｅｎｃｈ）４４０及び複数の第２溝部４６０が、図１１に示される構造体に形成される。第１溝部４４０及び第２溝部４６０は、ｙ方向に略垂直な方向で、図１１に示される構造体に形成される。溝部４４０及び４６０は、互いに略平行である。第１溝部４４０及び第２溝部４６０は、構造体の中を下方に向かってｐ−基板層３２０まで達する。第１溝部４４０及び第２溝部４６０は、図１１に示す構造体の露出表面をフォトレジスト層（図１２では図示せず）でパターニングすることによって形成することができる。このフォトレジスト層によって、第１溝部４４０及び第２溝部４６０を形成しようとする場所に合わせて露出表面部分を有するようなエッチングバリアが形成される。露出表面部分の下にある基板材料は、周知のプラズマエッチングやウェットエッチングによって取り除くことができる。
さらに、図１２において、第１溝部４４０及び第２溝部４６０は、酸化プロセスを介して第１溝部４４０及び第２溝部４６０内で成長する二酸化ケイ素４８０、若しくは、他の周知の方法によって第１溝部４４０及び第２溝部４６０に積層される二酸化ケイ素４８０によって略充填される。図１２に示されるように、第１溝部４４０と第２溝部４６０との間に配置されている材料は、フォトレジスト（図示せず）からなる別のエッチングストップ層を形成し、ウェットエッチング又はプラズマエッチングによって取り除かれ、図１３に示すように、空隙５００が形成される。二酸化ケイ素からなる底部５１０は、酸化、又は、他の周知の積層プロセスによって形成され、これにより第２誘電層３５０が形成される。
次に図１４において、ポリシリコン層５２０が、図１３の構造体上に形成される。このポリシリコン層５２０は、図１３の各空隙５００の中に向かって下方に延在する。ポリシリコン層５２０は、種々の周知の方法によって構造体上に堆積することができる。さらに、酸化物層５３０が、ポリシリコン層５２０を酸化プロセスにさらすことによって、ポリシリコン層５２０上に形成される。そして、種々の周知のポリシリコン又は金属堆積方法によって、ポリシリコン層又は金属層５４０を酸化物層５３０上に形成することができる。
図１５は、ｙ方向に延在する複数の略平行な溝５２０の配列を示す部分平面図である。溝５２０は、図１４に示す構造体を選択的にエッチングすることによって形成され、ポリシリコン層又は金属製相互接続部（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）５３０は、溝５２０にわたって延在する。相互接続部５３０は、図８〜図１０に関連して詳細に説明されたようにゲート線ＸＧ１、ＸＧ２…ＸＧＮを形成する。そして、ポリシリコン層５２０、酸化物層５３０及び、ポリシリコン層又は金属層５４０が、図１６に詳細に示されるように、上面５４０から取り除かれる。層５２０、５３０、５４０は、化学機械平坦化によって取り除くことができる。
次に図１７において、表面酸化物層５５０が、表面５５０上に堆積され、エッチングストップ層を形成するためのフォトレジスト（図示せず）を用いてパターニングされる。これによって、表面酸化物層５５０を介して第２ソース／ドレイン領域３２６まで延在する複数の突出部（ｐｒｏｔｒｕｓｉｏｎｓ）５９０が形成される。そして、金属層５７０が、表面酸化物層５５０に堆積される。この金属層５７０は、各突出部５９０の中に向かって下方に延在し、第２ソース／ドレイン領域３２６と電気的に接続し、図８〜図１０と関連して詳細に説明されたデータ線ＹＤ１、ＹＤ２…ＹＤＮを形成する。
本発明のスプリットゲートＮＲＯＭセルの実施形態は、縦型メモリセルのもつ場所をとらないという利点と共にフラッシュメモリセルのもつ不揮発性記憶という利点も提供する。加えて、電荷蓄積位置を複数設けることができるという利点も挙げられる。
図１８は、本発明に係るスプリットゲートの実施形態を含む縦型ＮＲＯＭセルの実施形態の断面図を示す。１つのセルは、１つのポリシリコン制御ゲート１８００と、２つの酸化物柱状体１８３０、１８３１の側面に沿った２つのポリシリコンスプリットプログラムゲート１８０５、１８０６とから構成される。図１８は、１つのメモリセル１８９０を示すと共に、メモリアレイの他のセルの一部も示している。
縦型スプリットゲートＮＲＯＭセルは、さらに、プログラムゲート１８０５〜１８０８と酸化物柱状体１８３０、１８３１との間に形成されるゲート絶縁層１８０１〜１８０４から構成される。一実施形態においては、ゲート絶縁層１８０１〜１８０４は、酸化物−窒化物−酸化物（ＯＮＯ）からなる複合構造体である。
別の実施形態では、ＯＮＯ構造体以外に他のゲート絶縁体も用いられる。これらの構造としては、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層やその他の複合層が挙げられる。
さらに別の実施形態では、ゲート絶縁層は、アニール処理なしに湿式酸化によって形成される、通常よりも厚いシリコン酸化物、シリコンのナノ粒子を含むシリコンリッチ酸化物、複合層でないシリコンオキシナイトライド層、複合層でないシリコンリッチ酸化アルミニウム絶縁材、複合層でないシリコンオキシカーバイド絶縁材、シリコンカーバイドのナノ粒子を含むシリコン酸化物絶縁材が挙げられる。さらに、一般に絶縁層材料として使用されるＳｉ、Ｎ、Ａｌ、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、Ｌａのうちの２つ以上から構成されるゲート絶縁材の非化学量論的な単一層であってもよい。
図１８のセルは、さらに、プログラムゲート１８０５〜１８０８とそれらに対応する制御ゲートとの間のポリシリコン間の中間（ｉｎｔｅｒｐｏｌｙ）絶縁層１８２１、１８２２、１８２４、１８２５のように従来の酸化ケイ素絶縁体を有する。一実施形態においては、また、従来の酸化物絶縁材料が、溝部１８６０〜１８６２の底部１８２０、１８２３、１８２６でも用いられる。ゲート絶縁層の電荷蓄積位置１８１０〜１８１３は、プログラムゲート１８０５、１８０６の端部のうち、トランジスタのソース／ドレイン領域１８４０、１８４１とは反対側の端部に示されている。
図１８に示される縦型デバイス構造体を用いると、セル面積が最小化されて、各セルは、２加工寸法（２Ｆ）だけの長さとなる。スプリットゲート構造を有する先行技術の典型的なＮＲＯＭフラッシュメモリセルでは、４加工寸法（４Ｆ）の長さが必要である。
図１９は、本発明に係るスプリットゲートが組み込まれた別の縦型ＮＲＯＭメモリセルの実施形態の断面図を示す。図１８の実施形態と同様に、制御ゲート１９００は、２つのスプリットプログラムゲート１９４０と１９４１との間に配置される。ゲート絶縁層１９２１、１９２２によってプログラムゲート１９４０及び１９４１が柱状体１９５０及び１９５１から分離される。一実施形態においては、ゲート絶縁層１９２１、１９２２は、ＯＮＯ複合層である。他の実施形態では、図１８の説明にて記載した構造体を用いることもできる。
図１９の実施形態では、図１８の実施形態で開示されたように、電荷蓄積領域１９０２、１９０３、１９０６、１９０７を有する。しかしながら、図１９の実施形態では、溝部の底部にさらに、電荷蓄積領域１９０１、１９０４、１９０５、１９０８を有する。これは、溝部の底部に、ＯＮＯ中間絶縁層１９３０、１９３２、１９３３を形成することで実現される。別の実施形態では、ＯＮＯ層に代えて、上述した構造体が用いられる。一実施形態では、従来の酸化物絶縁層１９６０、１９６２が、制御ゲート１９００とプログラムゲート１９４０及び１９４１との間に用いられる。
図２０は、図１８及び図１９の実施形態に係る縦型スプリットゲートＮＲＯＭデバイスの等価回路を示す。該回路は、２本の仮想接地データ線２００１、２００２と、２つのプログラムゲート２００３、２００５と、制御ゲート２００７とを示す。ワード線２００９により、メモリセルアレイのメモリセルの行における各メモリセルの制御ゲート２００７が接続される。
ＮＲＯＭデバイスでは、従来のチャネルホットエレクトロン注入、若しくは、ソースサイド（ｓｏｕｒｃｅ ｓｉｄｅ）注入を用いて、書き込みを行うことができる。ＮＲＯＭデバイスは、また、負ゲートＦＮトンネリング及びバンド間トンネリングで誘起されるホットホール注入によって、消去される。これらの技術は、周知であり、詳細な説明は行わない。
スプリットゲートの特徴を組み込んだ縦型ＮＲＯＭデバイスは、上述した縦型トランジスタの製造方法に軽微な変更を加えた方法で製造することができる。ＮＲＯＭデバイスでは、酸化物柱状体の側壁に沿ってプログラムゲートが形成され、単一の制御ゲートでは、溝部の底部に沿って、トランジスタチャネルが形成される。制御ゲートは、プログラムゲート間の溝部に形成される。Ｎ＋領域は、柱状体の上部のみに形成されて、本発明のデータ線、又は、ビット線を形成する。
ここまで、例示の目的で本発明のいくつかの特定の実施形態を説明してきたが、本発明の精神及び範囲から逸脱することなく、種々の変更形態を実施してもよいことは理解されよう。例えば、本発明の一実施形態の内容物に示されたある特徴を、他の実施形態に同様に組み入れてもよい。したがって、本発明は、以下の特許請求の範囲を除いて、上述の記載によって制限されない。
本出願は、２００３年７月１日に出願された米国特許出願１０／６１２，７２５号の一部継続出願である。
図１は、先行技術に係るフラッシュメモリセルの断面図である。 図２は、消去／書き込みサイクルを行った場合と行わない場合とのフラッシュメモリセルのドレイン／ソース電流特性の比較を示すグラフである。 図３は、フラッシュメモリセルに対して消去／書き込みサイクル回数の増加に伴うドレイン／ソース電流特性の劣化を示すグラフである。 図４は、消去／書き込み回数の増加に伴ってフラッシュメモリセルの閾値電圧の窓が狭まっていく様子を示すグラフである。 図５は、本発明の一実施形態に係るコンピュータシステム１００のブロック図である。 図６は、本発明の他の実施形態に係るメモリデバイスのブロック図である。 図７は、本発明の一実施形態に係るメモリセルアレイの概略図である。 図８は、本発明の一実施形態に係るメモリセルアレイの部分等角図である。 図９は、本発明の一実施形態に係るメモリアレイの断面図である。 図１０は、本発明の一実施形態に係るメモリアレイの平面図である。 図１１は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す断面図である。 図１２は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す断面図である。 図１３は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す断面図である。 図１４は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す断面図である。 図１５は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す平面図である。 図１６は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す断面図である。 図１７は、本発明の他の実施形態に係るメモリアレイの形成方法における一工程を示す断面図である。 図１８は、本発明に係るスプリットゲートを組み込んだ縦型ＮＲＯＭメモリセルの実施形態の断面図である。 図１９は、本発明に係るスプリットゲートを組み込んだ縦型ＮＲＯＭメモリセルの他の実施形態の断面図である。 図２０は、本発明に係る縦型スプリットゲートＮＲＯＭデバイスの等価回路図である。
符号の説明
１０…フラッシュメモリデバイス １２…基板
１４、１８４０、１８４１…ソース／ドレイン領域
１６…ＭＯＳチャネル領域 １８、３３０…浮遊ゲート
２０、１８００、１９００、２００７…制御ゲート
２２…酸化物構造体 １００…コンピュータシステム
１０２…プロセッサ １０４…プロセッサバス
１０６…メモリコントローラ １０７…キャッシュメモリ
１０８…ＳＤＲＡＭ １１０、１４０…アドレスバス
１１２…制御バス １１３…外部データバス
１１４…入力デバイス １１６…出力デバイス
１１８…データ蓄積デバイス １２０…ＢＩＯＳ ＲＯＭ
２００…メモリデバイス ２１０…メモリセルアレイ
２２０…アドレスバッファ ２３０…ｘゲートデコーダ
２４０…ｙソース／ドレインデコーダ ２５０…ｘソース／ドレインデコーダ
３００…セル ３１０…ＦＥＴ
３２０…Ｐ型基板 ３２２…第１ソース／ドレイン領域
３２４…分離層
３２６、３２６Ａ、３２６Ｂ…第２ソース／ドレイン領域
３２８Ａ、３２８Ｂ…柱状構造体 ３４０…第１誘電層
３５０…第２誘電層 ４００、４２０…パッド層
４４０…第１溝部 ４６０…第２溝部
４８０…二酸化ケイ素 ５００…空隙
５１０…底部 ５２０…ポリシリコン層
５３０…酸化物層 ５４０…ポリシリコン層又は金属層
５５０…表面 ５６０…表面酸化物層
５７０…金属層 ５９０… 突出部
１８０１〜１８０４、１９２１、１９２２…ゲート絶縁層
１８０５〜１８０８、２００３、２００５…プログラムゲート
１８１０〜１８１３…電荷蓄積位置
１８２０、１８２３、１８２６…溝部底部
１８２１、１８２２、１８２４、１８２５…中間絶縁層
１８３０，１８３１…酸化物柱状体 １８６０〜１８６２…溝部
１８９０…メモリセル １９０１〜１９０８…電荷蓄積領域
１９３０、１９３２、１９３３…ＯＮＯ中間絶縁層
１９４０、１９４１…スプリットプログラムゲート
１９５０、１９５１…柱状体 １９６０、１９６２…酸化物絶縁層
２００１、２００２…仮想接地データ線 ２００９…ワード線
ＸＧ１〜ＸＧＮ…ゲート線 ＸＳ１〜ＸＳＮ…データ線
ＹＤ１〜ＹＤＮ…ソース／ドレイン線

Claims (25)

  1. 複数の酸化物柱状体と、
    前記酸化物柱状体の各対の間に形成された制御ゲートと、
    複数のプログラムゲートと、
    複数のゲート絶縁層とを備え、
    前記複数の酸化物柱状体の各々は、ソース／ドレイン領域を有し、溝部が前記各酸化物柱状体の間に形成され、
    前記複数のプログラムゲートの各々は、前記制御ゲートと前記各酸化物柱状体との間に形成され、前記各プログラムゲートは、前記酸化物柱状体の側壁に沿って延在し、
    前記複数のゲート絶縁層の各々は、前記各プログラムゲートとその近傍にある前記酸化物柱状体との間に形成され、前記各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有することを特徴とする縦型ＮＲＯＭメモリセル。
  2. 請求項１記載の縦型ＮＲＯＭメモリセルにおいて、前記ソース／ドレイン領域は、前記各酸化物柱状体の上部に形成されることを特徴とする縦型ＮＲＯＭメモリセル。
  3. 請求項１記載の縦型ＮＲＯＭメモリセルにおいて、前記複数のゲート絶縁層は、酸化物−窒化物−酸化物複合構造体で構成されており、前記窒化物層が、前記電荷捕獲構造であることを特徴とする縦型ＮＲＯＭメモリセル。
  4. 請求項１記載の縦型ＮＲＯＭメモリセルにおいて、さらに、前記制御ゲートとその近傍にある前記プログラムゲートとの間に、前記溝部の底部に沿って形成された酸化ケイ素ゲート絶縁層を備えることを特徴とする縦型ＮＲＯＭメモリセル。
  5. 請求項１記載の縦型ＮＲＯＭメモリセルにおいて、前記各ゲート絶縁層は、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層のいずれかひとつから構成される複合層であることを特徴とする縦型ＮＲＯＭメモリセル。
  6. 請求項１記載の縦型ＮＲＯＭメモリセルにおいて、前記各ゲート絶縁層は、アニール処理なしに湿式酸化によって形成される酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁材、シリコンオキシカーバイド絶縁材、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁材のいずれかひとつから構成される非複合層であることを特徴とする縦型ＮＲＯＭメモリセル。
  7. 請求項１記載の縦型ＮＲＯＭメモリセルにおいて、前記各ゲート絶縁層は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン、ジルコニウムのうちの２つ以上の非化学量論的単一層からなることを特徴とする縦型ＮＲＯＭメモリセル。
  8. 複数の酸化物柱状体と、
    前記酸化物柱状体の各対の間に形成された制御ゲートと、
    複数のプログラムゲートと、
    複数のゲート絶縁層と、
    前記制御ゲートと各近傍の前記プログラムゲートとの間に形成された中間酸化物層とを備え、
    前記複数の酸化物柱状体の各々は、前記酸化物柱状体の上部にソース／ドレイン領域を有し、溝部が前記酸化物柱状体の各対の間に形成され、
    前記複数のプログラムゲートの各々は、前記制御ゲートと前記各酸化物柱状体との間に形成され、前記各プログラムゲートは、前記酸化物柱状体の側壁に沿って延在し、
    前記複数のゲート絶縁層の各々は、前記各プログラムゲートとその近傍にある前記酸化物柱状体の側壁との間に形成され、前記各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有することを特徴とする縦型ＮＲＯＭメモリセル。
  9. 請求項８記載の縦型ＮＲＯＭメモリセルにおいて、さらに、前記溝部の底部に形成された底部ゲート絶縁層を備え、前記底部ゲート絶縁層において前記制御ゲートの下で複数の電荷が捕獲されることを特徴とする縦型ＮＲＯＭメモリセル。
  10. 請求項９記載の縦型ＮＲＯＭメモリセルにおいて、前記複数の電荷は、前記制御ゲートの下において前記底部ゲート絶縁層の窒化物層にて捕獲されることを特徴とする縦型ＮＲＯＭメモリセル。
  11. 複数の酸化物柱状体と、
    複数の制御ゲートと、
    複数のプログラムゲートと、
    複数のゲート絶縁層と、
    前記複数の制御ゲートを接続するワード線とを備え、
    前記複数の酸化物柱状体の各々は、前記酸化物柱状体の上部にソース／ドレイン領域を有し、溝部が前記酸化物柱状体の各対の間に形成され、
    前記複数の制御ゲートの各々は、前記酸化物柱状体の各対の間の前記溝部内に形成され、
    前記複数のプログラムゲートの各々は、前記溝部内において第１制御ゲートと前記各酸化物柱状体との間に形成され、前記各プログラムゲートは、前記酸化物柱状体の側壁に沿って延在し、
    前記複数のゲート絶縁層の各々は、前記各プログラムゲートとその近傍の前記酸化物柱状体との間に形成され、前記各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有することを特徴とする縦型ＮＲＯＭメモリセルアレイ。
  12. 請求項１１記載の縦型ＮＲＯＭメモリセルアレイにおいて、さらに、前記各制御ゲートと前記各プログラムゲートとの間に形成された中間酸化物層と、
    前記各溝部の底部に形成され、前記各制御ゲートの下に複数の電荷を蓄積する構造を有する底部ゲート絶縁層とを備えることを特徴とする縦型ＮＲＯＭメモリセルアレイ。
  13. 請求項１１記載の縦型ＮＲＯＭメモリセルアレイにおいて、前記各ソース／ドレイン領域は、ｎ型導電性の半導体材料で構成されることを特徴とする縦型ＮＲＯＭメモリセルアレイ。
  14. 中央演算処理装置（ＣＰＵ）と、
    前記ＣＰＵに接続された縦型ＮＲＯＭメモリセルのアレイを備えるコンピュータシステムであって、
    前記アレイは、
    複数の酸化物柱状体と、
    複数の制御ゲートと、
    複数のプログラムゲートと、
    複数のゲート絶縁層と、
    前記複数の制御ゲートを接続するワード線とを備え、
    前記複数の酸化物柱状体の各々は、前記酸化物柱状体の上部にソース／ドレイン領域を有し、溝部が前記酸化物柱状体の各対の間に形成され、
    前記複数の制御ゲートの各々は、前記酸化物柱状体の各対の間の前記溝部内に形成され、
    前記複数のプログラムゲートの各々は、前記溝部内において第１制御ゲートと前記各酸化物柱状体との間に形成され、前記各プログラムゲートは、前記酸化物柱状体の側壁に沿って延在し、
    前記複数のゲート絶縁層の各々は、前記各プログラムゲートとその近傍の前記酸化物柱状体との間に形成され、前記各ゲート絶縁層は、少なくともひとつの電荷を捕獲する電荷捕獲構造を有することを特徴とするコンピュータシステム。
  15. 請求項１４記載のコンピュータシステムにおいて、前記各酸化物柱状体の前記ソース／ドレイン領域は、前記縦型ＮＲＯＭメモリセルの動作方向に応じて、ソース接続、又は、ドレイン接続として機能することを特徴とするコンピュータシステム。
  16. 請求項１４記載のコンピュータシステムにおいて、各第２ソース／ドレイン領域は、Ｎ＋導電型シリコン材料で構成されることを特徴とするコンピュータシステム。
  17. 基板の導電型と異なる第１導電型のドーピング領域を有する第１柱状構造体を前記基板上に形成するステップと、
    前記第１柱状構造体から分離され、前記第１導電型のドーピング領域を有する第２柱状構造体を前記基板上に形成し、２つの前記柱状構造体の間に溝部を形成するステップと、
    前記溝部の底部に酸化物層を形成するステップと、
    前記第１柱状構造体と前記第２柱状構造体との間にポリシリコン制御ゲート構造体を形成するステップと、
    前記第１柱状構造体の側壁に沿って前記溝部内に第１ゲート絶縁層を形成し、前記第２柱状構造体の側壁に沿って前記溝部内に第２ゲート絶縁層を形成するステップと、
    前記第１ゲート絶縁層と前記制御ゲート構造体との間、及び、前記第２ゲート絶縁層と前記制御ゲート構造体との間にポリシリコンプログラムゲート構造体を配置するステップと、を備える縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  18. 請求項１７記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、さらに、前記制御ゲート構造体と前記プログラムゲート構造体との間に中間酸化物領域を形成するステップを備えることを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  19. 請求項１７記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、前記第１導電型は、Ｎ＋であり、前記基板は、Ｐ＋導電型を有することを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  20. 請求項１７記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、前記第１ゲート絶縁層と前記第２ゲート絶縁層とを形成する前記ステップは、酸化物−窒化物−酸化物複合層を形成するステップを備えることを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  21. 基板の導電型と異なる第１導電型のドーピング領域を有する第１柱状構造体を前記基板上に、形成するステップと、
    前記第１柱状構造体から分離され、前記第１導電型のドーピング領域を有する第２柱状構造体を前記基板上に形成し、２つの前記柱状構造体の間に溝部を形成するステップと、
    前記溝部の底部に底部ゲート絶縁層を形成するステップと、
    前記第１柱状構造体と前記第２柱状構造体との間にポリシリコン制御ゲート構造体を形成するステップと、
    前記第１柱状構造体の側壁に沿って前記溝部内に第１ゲート絶縁層を形成し、前記第２柱状構造体の側壁に沿って前記溝部内に第２ゲート絶縁層を形成するステップと、
    前記第１ゲート絶縁層と前記制御ゲート構造体との間、及び、前記第２ゲート絶縁層と前記制御ゲート構造体との間にポリシリコンプログラムゲート構造体を配置するステップと、を備える縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  22. 請求項２１記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、前記底部ゲート絶縁層、前記第１ゲート絶縁層、及び前記第２ゲート絶縁層は、複合構造体であることを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  23. 請求項２２記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、前記複合構造体は、酸化物−窒化物−酸化アルミニウム複合層、酸化物−酸化アルミニウム−酸化物複合層、酸化物−シリコンオキシカーバイド−酸化物複合層のいずれかひとつから構成されることを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  24. 請求項２１記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、前記底部ゲート絶縁層、前記第１ゲート絶縁層、及び前記第２ゲート絶縁層は、シリコン、窒素、アルミニウム、チタン、タンタル、ハフニウム、ランタン、ジルコニウムのうちの２つ以上の非化学量論的単一層からなることを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
  25. 請求項２１記載の縦型ＮＲＯＭスプリットゲートトランジスタの形成方法において、前記底部ゲート絶縁層、前記第１ゲート絶縁層、及び前記第２ゲート絶縁層は、アニール処理なしに湿式酸化によって形成される酸化ケイ素、シリコンのナノ粒子を含むシリコンリッチ酸化物、シリコンオキシナイトライド層、シリコンリッチ酸化アルミニウム絶縁材、シリコンオキシカーバイド絶縁材、シリコンカーバイドのナノ粒子を含む酸化ケイ素絶縁材のうちのひとつから構成される非複合層であることを特徴とする縦型ＮＲＯＭスプリットゲートトランジスタの形成方法。
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