TWI245369B - Apparatus and method for split gate NROM memory - Google Patents

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TWI245369B
TWI245369B TW093135196A TW93135196A TWI245369B TW I245369 B TWI245369 B TW I245369B TW 093135196 A TW093135196 A TW 093135196A TW 93135196 A TW93135196 A TW 93135196A TW I245369 B TWI245369 B TW I245369B
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Description

1245369 九、發明說明： 相關申請案 本申明案疋杲國專利申請案編號第1 0/61 2, 725號的部 刀接 木’ 4美國專利中請案中請日期是2003年7月1日。 【發明所屬之技術領域】 尸本毛明大體而言是有關於半導體記憶元件，特別是關 於氮化物唯讀記憶體的電晶體結構。 【先前技術】 快閃'己憶體是高密度、非揮發性的記憶元件，這種記 憶兀件具有功率損耗低、讀取時間快速、以及成本低廉的 寺丨因此决閃兄憶體非常適合用在需要高密度儲存、 但部沒辦法採用磁碟機的各種可攜式電子裝置上，或者用 在不能容許高的功率損耗或額外重量的其他記憶裝置。此 外，快閃記憶體還有一個優點，那就是它還提供可在線編 程（in-Circuit programmability)的能力。因此，快閃 記憶元件可以在安裝於電子裝置的電路板上時，透過軟體 的控制直接重新編程。 第1圖是根據習知技術的快閃記憶元（flash memory cell) 1〇。該快閃記憶元1〇有一個金氧半〇xide sennconductor，MOS)結構，包括一個基板12、一對源極 /汲極區域1 4、一個覆蓋在M0S通道區域1 6的上方之浮置 間極（floating gate) 18、以及一個覆蓋在浮置閘極18 的上方之控制閘極20。一種氧化物結構22係隔離浮置閘極 1 8和通道區域1 6，同時也用來隔離浮置閘極} 8與控制閘 1245369 極20。對於圖示的元件而言，基板12被摻雜p型的雜質， 而源極/汲極區域1 4則是摻雜N型的雜質。 、 舌己憶元1 〇可以藉由施加一個足夠正的閘極電壓να以 及一個正的汲極電壓^到該元件1〇上，同時還必須將源極 電壓VS保持在零電位，或稱接地電位而被編程。當電荷從 源極/汲極區域14被移到浮置閘極18時，該元件1〇係^ 得邏輯狀態“0”。相對地，如果浮置閘極18裡只有少數電^ 甚或完全沒有電荷存在時，該元件1G所儲存的就相當於= 的邏輯狀態。 -禾要項取該元件10的狀態，就要施加一個事先夫― 好大小的正電壓V“到控制間極2〇上，同日夺Vd必須維持： 如果施加到控制閑極20上的電壓足夠將該元件 導通的話’從源極/汲極區域14其中之 域的電流就可以被其他外部的電路债測到，藉 裡面的是邏輯狀態“丨”。同樣地，如果有夠多==在 置間極18裡，而使得該元件10 : =w，，。該…邏輯狀態可以藉由：;: 極4 14施加正的源極電塵Vs，同時^ 壓下，而加以抹除。該元件1〇在經渦一、 、電 (eye 1 e )之後，俨 、工匕固抹除的循環 曼侍到的邏輯狀態是‘‘ 1，，。 狀悲有报高的效率，但是人們也觀& 裡=料 入效率會隨著累積寫入數:广1。的寫 壯果，4 e斗 旬衣•人數增加而變差。苴 沈疋该記憶元10可能會在寫入/抹除的循環次數超 1245369 過某個極限值之後失效，這個極限值被稱做該記憶元丨〇的 耐久極限（endurance】丨m丨t )。雖然耐久極限對於只需編 程一次的記憶元丨〇的應用而言，相對地比較不重要，但是 匕對需要抹除和再編程（repr〇gram)該元件1〇报多次的 h A來及，則會疋一項關鍵性的考量。編程效率的惡化， 一般相信是源自熱電子（h〇t electr〇n)在編程過程中被 捕獲（trap)在用來隔離浮置間極18以及基板12之相對 溽的氧化層裡’因而永久性地損害了該氧化層。此外，在 抹除過程巾，會產生極高的電場強度，造成具有相對較低 動量的電洞也被捕獲在隔離浮置閘極18以及基板Μ的氧 化層裡。當該記憶元10遭受重複的編程/抹除循環時，被 捕獲的電洞累積在職化㈣，因㈣致在讀取„時: 知加的電場不足。 、-忑思兀1 〇的惡化之定性上的效應表示在第 4圖中。第2圖比較未經編程/抹除循環 和經過多次循環的快閃乍，卜_ ln & 土 己隐兀10、 陕閃以思兀10兩者的特性。如第2圖所 不’在可比較之固定控制閉極電壓ν“ 記憶元10上的源極/汲炻承τ 、夕-人循％之 1 〇上的電流Ids來得小彳Ρ夕 衣之圮隐兀 時，由於經過多次猶環夕☆也— 风在咳取循％ 义°己憶元1 〇的源極/汲極雷、、六p备你 的緣故，邏輯狀態的判 電Μ降低 、# ^ φ ON疋因此受到不利的影響。此影塑更 進一步表示在第3圖，圖中 ’、θ更 電流IDS會隨著該mn °的源極/汲極 第3心# - τ丄 循環次數的累積而持續下降。 弟3圖也表不了這個却於- 德己憶〜〇的耐久極限會發生在大約介 1245369 於1 Ο5次到1 Ο6次循環之間。 第4圖表示記憶元10在編程/抹除循環次數增加的過 程中’臨界電壓（thresholdvoltage)VT隨之變化的情形。 臨界電壓Vt的定義就是在讀取循環時， 聲將一個記憶元1 〇 導通所需要的最低電壓。在第4圖中，v ^ ^ τ’1相當於在記憶元 10的浮置閘極裡存有電荷時（表示邏輯狀態“〇”，要將記 憶元1 0導通所需的臨界值；而Vt，2則是 ° % ’予置閘極1 8裡沒
有電荷日夺，要將記憶元1〇導通所需的臨界值。I和I 兩者之間的差值就定義出如第4圖所示臨界電壓之「區:、2 "，㈤⑽）」。當該記憶元10被進行編程/抹除二 / J ^h M小’因此要區分存在這個 s己fe元1 0裡的邏輯狀態也變得更困難。 β有-種習知技術對於上述耐久極限問題的解決方法就 疋用一種快閃記憶元，該記憶元的浮置閉極是非對稱式地 偏向源極一端設置，π 上i /、狂制閘極冋時跨在該浮置閘極以及 该記憶元的通道區域正上方，詳見p. p_等人所著的文 章：“〜％力如卯 Wa- h IEEE Pr0ceedings v〇】· 85, No. 8, pp. 1 248_1271，1 997。由於編程和抹除 的功能發生在源極旁邊的通道區_，因此對於間極氧化層 的傷害只會侷限在通道的一部分而已。雖然此快閃記憶二 的配置方式達到增加一些耐久極限之目的’然而它對浮置 1枉下方氣化層的傷害最終也會因為累積得太多，而導致 …去再項取存在該記憶元内之邏輯狀態。 另-種習知技術的快閃記憶元係：括一個# N〜區域環 1245369 =之源極區域，藉此結構可以進—步保護該m的源極 (junctlon)，避免遇到記憶元被抹除時所產生的大 電場強度。這種配置的一個主要缺點就是源極和汲極區域 不能交換使用來增加該記憶元之耐久。再者，這種非對稱 的配置也會增加該快閃記憶元件整體的製造成本。
近期發展出來的氮化物唯讀記憶體（NR〇M )係採用非 ，統快閃記憶體之元件結構，利用在其中氮化♦層捕獲電 ^勺原理達成目的。在其氧化物一氮化物一氧化物（ONo )的 堆豐層裡儲存的電荷之橫向的分佈係減少了元件尺寸微縮 化的可能性。此外，平坦化（planar)的記憶元比垂直化 凡件需要更多的面#。因此，人們需要—種快閃記憶元件 的技術’其同時結合Ν_記憶元以及垂直化記憶元兩者的 優點。 【發明内容】
、个毛明包含一種垂直化之NR0M記憶元。該記憶元包括 複數個氧化物柱狀物（〇xide pillar)，每個柱狀物頂端 都有形成一個源極/汲極區域。在每對柱狀物之間還形成 有一個溝槽（trench)。 在該對氧化物柱狀物之間的溝槽裡係形成有一個控制 開極。一個編程閘極（Program gate )則形成在該控制閘 極和每個氧化物柱狀物之間。該編程閘極並沿著每個氧化 物柱狀物的侧壁延伸。 在每個編程閘極和緊鄰的氧化物柱狀物之間係形成一 問極、纟巴緣層。每個閘極絕緣層都具有用來捕獲至少一個電 10 1245369 打的、、°構。在-個實施例中，閘極絕緣址構β種斤 氮化物-氧化物的疊層，構疋一種氣化物― 近溝槽底部的一端。中電何就被儲存在該氮化物層靠 【實施方式】 本發明大體而言是針對 哞詈n托aa ^牛導體屺十思凡件，特別是針對 子置閘極的電晶體結構， 士 種、、、口構疋應用在例如快閃記憶 且。類的非揮發性半導體 m石” 隐件上。在下面的說明以 17圖中，本發明的一些實施
將會被提出來，以提供此#體的細即 ，專貝她例之完全的瞭解。然而， ^此項技術者將會理解，即使缺少後述的—些細節，本 t明仍然可以施行。此外也瞭解到，在接下來的說明裡， 2不同貫施例相關的一些圖式並非被解釋作為表達任何特 疋或相對的尺寸。相反地，除非在申請專利範圍有明確表 月否貝J關於该貫施例之特定或相對的尺寸不能被 制性的。
/第5圖表示一個電腦系統1〇〇的實施例，該實施例可 採用第6圖到第1 7 ffil β _ ° y、之§己憶元件，或者採用根據本發 月所‘展出之其他吕己憶兀件的實施例。該電腦系統1⑽包 括-個處理$ 102 ’用來執行各種不同的運算功能，例如執 打某特定的軟體以完成特定的計算或工作。該處理器12 包括-個處理器匯流排i 〇4，此匯流排通常包括—個位址匯 流排、一個控制匯流排、以及一個資料匯流排。該處理器 匯流排1 04耦接到一個記憶體控制器丨〇6，此控制器再耦接 到一些其他的零件。該處理器1〇2典型地還會藉由處理器 11 1245369 匯流排Hu 到—個快取記憶體1G7，此記憶體通常是 一個靜態隨機讀取記憶體（SRAM )的元件。 記憶體控制器1〇6透過一個位址匯流排n〇和一個控 制匯流排11 2，耦接到系統的記憶體，此記憶體則是以同： 動態隨機讀取記憶體（SDRAM)元件⑽的形式存在。該s咖 凡件108的-個外部資料匯流排113係以直接的方式或者 透過記憶體控制器106’耦接到處理器1〇2的資料匯流排。 該記憶體控制器1〇6還輕接到—個或數個輸入裝置 114,例如鍵盤或滑鼠，如此讓操作者得以和該電腦系統_ ^呆：介面。典型地，該電腦系統1〇〇也包括一個或數個 刖出裝置116，這些裝置透過記憶體控制器106耦接到處理 器1〇2’像印表機或視訊終端機都是典型的這種裝置。一個 :戈數個資料儲存裝置118 -般也會透過記憶體控制器⑽ 麵接到處理器i 02，作為儲在咨^L + 卩㈣存貝714、或者從外部的儲存媒介 (圖中未示）讀取資料之用。典型的資料儲存裝置118的 例子係包括硬碟和軟碟、卡式磁帶（tapecassette)、以 及光碟片（CD-ROM)。 :後，該記憶體控制器⑽也㈣到一個基本輸入輪 用來儲户刪）之唯讀記憶體（RGM)元件12G，這個元件 =存處理器102開機時會執行的一個職程式。處理 二口⑽可以直接從職_元件12〇執行該程式，也可以 tr式從刪咖元件120複製一份到咖元件m 發:月所Γ後者執行。該BI0S_元件120最好是採用本 之非揮發性記憶體’例如第6到17圖所示之本發 12 1245369 明記憶7L件的實施例。此等實施例包括氮化物唯讀記憶體 (NROM)元件。 NROM有一些快閃記憶體的特性，但是又不需要快閃記 憶體的特殊製程·，它可以用標準CMOS的製程就達成。正由 於NROM和CMOS製程的相容性，NROM記憶元件可以内鼓在 其他架構裡，例如也是採用CMOS製程的微控制器。 NROM技術可以實現每個記憶元記憶一個位元，也可以 每個記憶元記憶兩個位元。電荷就被儲存在一層氮化矽層 裡。該氮化物層可被形成圖案為符合每個個別NR〇M記憶元 大小的小單元。在一個實施例中，本發明提出的分閘電晶 體d憶體就是採用NROM技術，接下來將會討論。 第6圖係根據本發明之一實施例的記憶元件2⑽之方 塊圖，其至少構成第5圖中記憶體元件} 〇8的一部份。該 記憶元件200包括一個記憶元陣列21〇，該陣列包括由浮置 間極FET電晶體元件所組成的記憶元，接下來會詳細描述。 該記憶元件200還包括一個χ軸閘極解碼器23〇，提供多條 閘極線XG1、XG2...XGN，作為記憶元陣列21〇中的記憶元定 址。-個γ軸源極/汲極解碼器24G則提供多條源極/汲 極線YD1、YD2...YDN ’用來存取記憶元陣列21〇中的浮置閘 極FET電晶體記憶兀之第_源極/汲極區域。類似地… 個X軸源極/沒極解碼器、250提供多條資料線脱、 XS2·.鳥用來存取記憶元陣列⑽中的記憶元之第二源極 /汲極區域。言亥X軸源極/沒極解碼器25〇也可以包括感 測放大器以及輸入輸出（1/〇)裝置，來對記憶元陣列21〇 13 1245369 貝取寫入、或抹除資料。該記憶元件200還包括位址緩 '7 m 接文彳丈位址匯流排14 0 (如第5圖所示）傳來的 ^址信號L。該位址缓衝n 22G叙接到χ軸閘極解碼 =23:、Υ軸源極/汲極解碼器24〇、以及X軸源極/汲極 ^ 用來控制記憶元陣列21 0中，對於記憶元讀取、 寫入、或抹除等之操作。 第7圖係第6圖所示的記憶元陣列21〇的一個實施例
::分電路圖。該記憶元陣歹"10包括數個鄰接在一起之 貫質上結構類似的記憶A 300，這些記憶元300沿著陣列 之記憶元3〇〇AA到記憶元3麵的—個列之第—方向延 ^申。該陣列也往記憶元3麵在第—方向延伸到記憶元 _的那-個列的第二方向延伸。從魏㈣3咖的每 個§己憶兀都包含-對場效電晶體（FET) 310，其具有電氣 、絕緣的浮置閘極， ++、 了以控制邊對FET 310的源極和汲極區 間的導通與否。從魏到30_裡的每對m 31〇 都連到-個共用㈣極，例如Km·
狀的結構形成，以下會詳細說明。 疋柱 部立^圖8圖Γ表不帛7圖的記^陣列Μ0之—部份的局 旦回為了圖不清楚，只晝出記憶元陣列21 〇的&徊 記憶元300AA和3〇〇AB;而且接下來的說 述庀 元瞻。然而，吾人都瞭解該陣列川包括㈣ 圖裡的X軸Λ 陣歹1J 210向第—方向（第8 咏 延伸，也向基本上和第一方向呈垂直的 乐-向（第8圖裡的γ軸方向）延伸，兩個方向同時延 14 1245369 展開來。記憶元3 Ο 0 A A包括一對柱狀結構體3 2 8 A和3 2 8 B， 形成在P型基板320上。每個柱狀結構體328又包括一個 第一源極/汲極區域322，由N+導電性的材料組成，在基 板320上沿X軸的方向延伸。結構328A和328B還包括一 個弟一源極/沒極區域3 2 6，該區域也具有N +導電性，其 係設置在第一源極/汲極區域322鄰近的位置。一個摻雜 成P-導電性之分隔層324係被安插在第一源極/汲極區域 3 2 2和第二源極/汲極區域3 2 6兩區域中間。
同樣在第8圖中，柱狀結構體328A和328B被分開擺 置，以容許在兩者之間插置閘極線XG1。一個浮置閘極33〇 被放置在結構體328A和該閘極線xG1之間，以及在結構體 328B和該閘極線XG1之間。該浮置閘極33〇還進一步延伸 到閘極線XG1下方，使得此浮置閘極33Q也夾在該閑極線 XG1和底下的基板320之間，藉此形成結構體32^和328b 之間單一控制閘極330。該浮置閘極33〇藉由插置於閘極線 XG1和該浮置閘極33〇之間的第—介電層34Q，而和閘極線 ⑹絕緣隔離；此浮置龍咖也藉由插置於該浮置閘極 330和結構體328A和328B夕.^ a 0 1 之間的弟二介電層35〇，而和 、口構體328Α以及第二結構體3挪絕緣隔離。浮置閑極 330進一步被設置在第—結構體讓和第二結構體⑽β之 間的位置是在比較靠进笛 ,, 、， #近弟一結構體328Α的地方，後面合右 更詳細的說明。因此，笫- 曰 弟一；I電層350明顯比較靠近第一 结構體328Α的那一部於， 弟 。卩知，比同樣第二介電層35〇比較靠 第二結構體328Β之相去的抑、 近 田的口Μ刀來得薄。然而，熟習此項 15 1245369 術者將會理解，第二介電層350比較薄 > 73也可以讓它 罕乂罪近弟二結構體328B，而讓比較厚的部份較靠近第一結 構體328A。浮置閘極33〇可以由複晶秒材料所構成弟藉: 在製程期間沈積到記憶元陣列210上來達成，後面也^有 更詳細的說明。第一介電層340和第二介電層35〇可二由 二氧化矽所組成，它可以在製造記憶元陣列21〇的過程中， 利用熱生成或者沈積來達成；當然其他類似的介電材 可以使用。 / 第一結構體328A的第二源極/汲極區域 結構體—二源峨極區域326Β，^ 枓線YDi 1相連結，該連結線是由金屬或其他連結導線所 構成，其基本上是和底下的記憶元陣列21〇結構相絕緣隔 離的。因此，吾人可以瞭解，第8圖中所示的記憶元陣列 210可以在上面覆蓋一層介電材料（圖中未示），該介電層 包含接觸點的開洞，其係㈣在介電材料中，而讓資料線 YD1可以連接到第一結構體3m和第二結構體 第9圖是記憶元㈣21G的局部剖面圖，橫切線是第8 圖的9-9這條線，因此大體而言是和f 8圖的^方向平 :的視角。前面提過’藉由不同厚度的第二介電層35〇，將 洋置閘極330和第一結構體328A以及第二結構體纖隔 離開來。因此，第一結構體328A和浮置閘極的間隔距 離是第-距離dl，而第二結構體328b和浮置閘極33〇的間 隔距離則是第二距離d2 ’其中第—距離以比第二距離Μ 小。在一個特定的青施你丨φ， _ 、 弟_距離d 2約略是第一距離 16 1245369 dl的兩倍厚。在另一個特定的實 ^ Π T，汙置閘極^ n 高度d3大約是〇· ιμίη，並且和第—# 示 Μ及弟二結構體3 2 S Α盥 謂間㈣第-距_約是3U，第二距離Μ則約為^ 。本發明並不限定dl和d2為任何特定的距離。〜 第1 0圖是第9圖中所示的々小立一 所不的仏辑列21G之局部平面 圖。特別的是，記憶元300AA在γ 1釉方向的間距（pitch) 大約是2F，在χ軸方向的間距也 t A、、勺疋2F，其中F是 影技術（1 i thography )所能達到畀丨仏〜
所此運到最小線寬（feature size) 相關的特性尺寸。因此，相當於 貝枓位凡的一個邏輯 狀態可以有利地儲存在約略是4F2 ^ 疋W的面積裡面。這個面積， 和大家熟知、一般用在dram却柃β* η M D己憶陣列之折疊式陣列架構 (folded array architecture)的 8p2 〜or面積比起來，有面 積上的好處。 前述的實施例還提供JL #羽A 〜 扠仏其他白知技術達不到的優點。例 如，同樣參考第9圖，由於绝名口 4 #人 由於編权和抹除的功能是在第一結 構體328A進行，而該第一妹槿舻
币、、口構體328A —般而言和浮置閘 極3 3 0間隔較薄的介電層]·斜 电層《350,對於對面的第二結構體328β 而言，它緊鄰介電| 35G大致較厚的這—部分，所以當它 進行讀取操作的時候’先前的操作造成電荷捕獲 忖apping)在較薄的氧化層裡，僅造成报小的影響。 第11圖到第16圖是顯示根據本發明的另—個實施例 ,用於形成記憶元陣列的方法之步驟的局部剖面圖。首先 參考弟11圖’起始材料是以石々换她a、d、苦 十疋以矽摻雜成p—導電性而形成的基 板320。一個第一源極/汲炻卩A Q9〇 / /及極區域322形成於該基板320 17 1245369 上。該區i或322形成在基板320上的方式，可以是藉由離 子植入的方法或者其他類似的製程，目的都是要達^所要 的N+導電性。也可以在基板32〇的表面長N +矽晶的磊晶 層。接著，-分隔層324可以藉由在第一源極/汲極區域 322之上，長P-矽晶的磊晶層到所要的厚度而形成。一個 第二源極/汲極區域326可以藉另—次的N +矽晶的磊晶成 長到該分隔層324之上。在第二源極/汲極區* 32=露
在外面的表面上可以形成由氧化矽所組成的墊層（ρΜ layer) 400;此墊層之上可以五萝山友" 僧愁上Τ以再覆上由虱化矽所組成的另 一墊層420。
現在請參考到第12圖，數個第—溝槽44g以及數個第 二溝槽460接著形成到第u圖所示的結構裡。第—溝槽“〇 以及第二溝槽460在第11圖的結構裡之形成方向，大曰約是 垂直=Υ軸的方向；兩溝槽44G#偏基本上是互相平行 :。第-溝槽440以及第二溝槽46〇向該結構體下方突出 到Ρ型基板層320。第-溝槽44G以及第二溝槽彻的形 可以藉由—層光阻12圖中未展示）作為㈣阻障 ★ 疋使侍暴露出的表面部分對齊第一溝槽44〇以 :溝槽460的預定位置。在此暴露出來之表面部分下 予=材料可以用機刻法，或者習知的娜刻法 上埴、^樣I ^ 12圖’第—溝槽44G和第二溝槽460基本 "卜了 一乳化矽480 ’它是透過一種氧化過程而長到第一 18 1245369 溝槽440和第二溝槽4β〇相而· 裡面，或者藉由其他孰4 而沈積到第一溝槽440和第二 …々方法 440和第二溝槽46〇 θ 460中。"於第一溝槽 由形成另勒M it ° 12 ®巾所示）的材料係藉 田办成另一蝕刻阻止的光阻層 以渔式或電漿#刻法而被除去 ：’％這些材料 *隙，.… 仙、*以蝕刻出如第13圖所示的 工陳（VO 1 d ) 5 00。空隙底邻R ( n A八 包含二氧化石夕材料，其係 、或者其他熟知的沈積製程所形成。
現在蒼考第14圖，一層複晶石夕層520形成到第13圖 9構上其係向下延伸到第i 3圖的每一空隙5⑽裡。該 複晶石夕層520可以用各種不同熟知的方法，沈積到該結構 上。接著將此複晶矽層520暴露在一個氧化的製程中，以 在複晶石夕I 520之上形成一個氧化層53〇。接下來，再藉由 各種不同熟知的複晶矽或金屬之沈積方法，在氧化層53〇 之上再形成一複晶石夕或是金屬層540。 第15圖是顯示數個基本上平行向γ軸延伸的凹槽
(groove) 520結構之局部平面圖。這些凹槽520是藉選擇 性蝕刻第14圖的結構，使得複晶矽或金屬連線 (interconnect ion ) 530得以延伸跨越該凹槽520。該連 線530形成閘極線XG1、XG2...XGN，如同詳細描述在第8到 1 0圖之相關的說明。前述複晶矽層5 2 〇、氧化層5 3 0、以及 複晶矽或金屬層540接著可以從上表面540移除，更詳細 見第16圖。前述520、530、和540三層，可以用化學機械 平坦化（chemical mechanical planarization)的技術移 除0 19 1245369 翻到请芬考第1 7 pit α 圖’日日片表面550可以沈積一芦夺而 氧化層560,並且以光阳 九阻（圖中未示）當蝕刻阻止層，在复 上定義圖案，藉此形成數個突出結構59。，穿過前述表面氧 化層56G，延伸到第二源極/汲極區域似。接著表面氧化 _ 、曰孟屬層570，該金屬層570向下延伸到 雨述突出結構59G裡面，電氣上和第二源極/汲極區域326 ㈣，此係形成在第8到10圖相關的說明中所描述的資料 線 YD1、YD2...YDN。 '
本發明之分閘N _記憶元的實施例，提供快閃記憶元 在原有非揮發性儲存的好處之外，同時又得到垂直化記憶 元節省空間的優點。額外的好處還包括多重的電荷儲存位 置。
第18圖是顯示併入本發明所提的分閘結構的—種垂直 化NROM記憶元之實施例的剖面圖。—種記憶元是由一個複 晶矽控制閘極1 800以及沿著兩氧化物柱狀物183〇和Μ” 的側邊形成之兩個複晶矽分閘編程閘極丨8〇5和〗8〇6所組 成。第18圖顯示一個記憶元189〇,同時也顯示在一記憶元 陣列中之其他記憶元的部份。 一個垂直化分閘NROM記憶元還包括閘極絕緣層 1 801 -1 804，形成於編程問極1 805-1 808和氧化物柱狀物 1 830及1831之間。在一個實施例中，閘極絕緣層18〇卜18〇4 是一種由氧化物-氮化物-氧化物（0N0)所構成的複合結構。 有一些替代的實施例採用前示〇N〇結構之外其他的閘 極絕緣體。這些結構包括氧化物—氮化物-氧化鋁之複合 20 1245369 層、氧化物-氧化銘-氧化物之複合層、氧化物-石夕氧碳化物 (silicon oxycarbide)-氧化物之複合層、以及其他種複 合層。 遂有一些其他替代的實施例，閘極絕緣體除了其他各 種由兩種或兩種以上常採用的絕緣體材料，如矽、氮、鋁、 鈦、鈕、铪、錯、以及鑭等，按非化學計量比 (non-stoichiometric )所化合形成單一閘極絕緣層之 外，也可以包括：由溼式氧化但不退火（anneal)所形成 之比正常厚度還厚的氧化秒、切奈米顆粒（⑷丨⑽ _ nanoparticles)之富矽氧化物（slHc〇nrich〇xides)、 非複合層之矽氧氮化物層（silic〇n 〇xynitride)、非複 合層之富矽氧化鋁絕緣體、非複合層之矽氧碳化物絕緣 體、含碳化矽奈米顆粒之氧化矽絕緣體等等。 第1 8圖的記憶元還包括以一般的氧化矽絕緣體當作複 晶矽間（interpoly)之絕緣層 1821、1 822、1 824 和 1 825， 位置介於編程閘極18〇5-18〇8和其各自所對應的控制閘極 之間。.在-個實施例中，該一般的氧化物絕緣體材料也肖 φ 在冓七1 8 6 0 1 8 6 2的底部1 8 2 0、1 8 2 3和1 8 2 6。閘極絕緣層 之内儲存电荷的位置181 〇 —181 3被標明在編程閘極MM和 1 806遂離電晶體的源極/汲極區域“Μ和1以1的一端。 才木用如第18圖所示的垂直化元件結構可以縮小記憶元 面積’使得每個記憶元長度只有兩個線寬（2F )。典型習 、技術裡，具有分閘結構之NR0M快閃記憶元，其長度則需 要四個線寬（4F)。 ’、 、 21 1245369 第19圖是顯示併入本發明的分閘結構之另—種垂直化 NROM記憶元的實施例剖面圖。如同第18圖所示之實施例， 控制閘極1 900介於雨個編程分閘1 940和1 941之間；閉極 絕緣層1 921和1 922分隔该編程閘極！ 94〇和】94 i以及柱 狀物1 950和1951。在一個實施例中，該閘極絕緣層1921 和1 922是一種ΟΝΟ之複合層。替代的實施例包括前面在討 論第1 8圖時談到的結構。 第19圖的實施例包括第18圖實施例所揭示之電荷儲 存的區域1 902、1 903、1 906以及19〇7;然而，第19圖的 貫施例還包括位在溝槽底部額外的電荷儲存區域丨9〇 j、 1 904、1 905和1 908。這是藉由在該溝槽底部處採用〇Ν〇複 晶矽間絕緣材料所達成的。替代的實施例則不用〇Ν〇層， 改採用以上列出的結構。在一個實施例中，一般的氧化物 絕緣體1 960和1 962被用來隔在控制閘極丨9〇〇和編程閘極 1 9 4 0和1 9 41之間。 第20圖顯不第18、19圖之垂直化分閘NR〇M元件實施 例的等效電路。此電路顯示兩條虛擬接地（virtual gr〇und) 之貢料線200 1和2002、兩個編程閘極2〇〇3和2〇〇5、以及 I制閘極2007。條字元線（w〇rd line) 2_係將記憶 元陣列裡’同-列3己憶元上的每個記憶元的控制問極2 〇 〇 7 輛接在一起。 該NR0M元件可以用m通道熱t + μ (injection)，或者源極端注入的方法來編程。該帅⑽ 元件可以利用負問”穿隨（t_eling)效應，或是能 22 1245369 帶對能帶（band-to-band )穿隧效應引發之熱電洞注入來 予以抹除。這些技術是已被熟知的技術，因而不再進一步 討論。 具有分閘特性之垂直化N R 〇 M元件可以用前面描述的製 造垂直=電晶體的方法，加上少許修改而加以製造。該腿⑽ 疋件沿著氧化物柱狀物的側壁形成編程閘極，而其唯一的 控制閘極則沿著溝槽底部形成電晶體的通道。該控制間極 形成在溝槽裡面，位於兩個編程閘極之間；而Ν+區域只形 成在柱狀物的頂端，以構成本發明的資料線或者位元線。 根據前面所述，可以了解，雖然本發明特定的實施例 已在本文中被描述出來用作說明’仍然可以對其進行各種 不同的修改’而不捧離本發明的精神和範嘴。例如，在 發明之-實施例的内容中所展示之某些特徵也可以庫 其他的實施例中。因此’除了接下來申請專利 的範圍之外，本發明並不偈限在前述實施例的描述疋 【圖式簡單說明】 第1圖係根據習知技術之—種㈣記憶㈣ 第2圖係定性比較經過多次和未經過編程/抹二 的快閃記憶元，其源極/沒極電流之特性。 盾％ 第3圖係定性顯示快閃記憶元隨著編程/ 數的增加，其源極/沒極電流特性跟著惡化的情形展次 第4圖係定性顯示快閃記憶元隨著 數的增加，其臨界電魔之區分空間隨之變窄的情开；長:欠 第5圖係根據本發明之一實施例的電腦系統^ U之方 23 1245369 塊圓 圖 圖 立體圖
第6圖係根據本發明之另一實施例的記憶元件之方塊 第7圖係根據本發明之一實施例的記憶元陣列之示意 第8圖係根據本發明之一實施例的記憶元陣列之局 m r, 口 I 弟9圖係根據本發明之一實施例的記憶元陣列之剖面 第1 0圖係根據本發明之一實施例的記憶元陣列之平面 第11圖係顯示根據本發明之另/實施例的用於形 憶元陣列的方法中之一彻丰 & 々 T之一個步驟的剖面圖。 々 ®係·、、、員示根據本發明之另〆實施例的用於形成々 憶元陣列的方法中之你此 ^ 甲之一個步驟的剖面圖。 弟13圖係顯示根據本發明之另〆實施例的用於形 憶元陣列的方法中夕加止 乂 6己 ^ 肀之一個步驟的剖面圖。 … 圖係頒示根據本發明之一施例的用於 憶元陣列的方法中之成圯 ^ ^宁之一個步驟的剖面圖。 … 圖係”、員不根據本發明之另一實施例的用於形成士 憶元陣列的方法中之如止 战5己 — 甲之一個步驟的平面圖。 第1 6圖係顯示根據本發明之例的用於 憶元陣列的方法中之一加止 、 成舌己 ^ 個步驟的剖面圖。 弟17圖係_ + 4曰& ”、“根據本發明之另〆實施例的用於形成紀 圖 圖 24 1245369 憶元陣列的方法之一個步驟的剖面圖。 第1 8圖係加入本發明之分閘後的一個垂直化NROM記 憶元實施例之剖面圖。 第1 9圖係加入本發明之分閘後的另一個垂直化NROM 記憶元實施例之剖面圖。 第20圖係本發明垂直化分閘NROM元件之等效電路圖。 【主要元件符號說明】 1 0快閃記憶元 12基板 1 4源極/汲極區域 1 6通道區域 1 8浮置閘極 2 0控制閘極 22氧化物結構 1 0 0電腦系統 1 0 2處理器 104處理器匯流排 1 0 6記憶體控制器 107快取記憶體 I 08同步動態隨機讀取記憶體元件 II 0位址匯流排 11 2控制匯流排 11 3資料匯流排 11 4輸入裝置 25 1245369 11 6輸出裝置 11 8資料儲存裝置 1 2 0基本輸入輸出糸統之唯f買記憶體元件 140資料匯流排 2 0 0記憶元件 2 1 0記憶元陣列 220位址緩衝器 2 3 0 X軸閘極解碼器 240 Y軸源極/汲極解碼器 2 5 0 X軸源極/汲極解碼器 300 、 300AA 、 300AB 、 300AN 、 300NN I己 It 元 310場效電晶體（FET) 320 P型基板 322、322A、322B第一源極/汲極區域 3 24、3 24A、3 24B P-導電性之分隔層 326、32 6A、3 26B第二源極/汲極區域 328、328A、328B柱狀結構體 3 3 0浮置閘極 340第一介電層 350第二介電層 4 0 0氧化石夕墊層 4 2 0氮化矽墊層 440第一溝槽 460第二溝槽 26 1245369 480二氧化矽 5 0 0空隙 5 1 0空隙底部 520複晶矽層 530氧化層 5 4 0複晶^夕或金屬層 5 4 2凹槽 544元件上表面 5 50晶片表面 560表面氧化層 570金屬層 5 8 0絕緣層 590突出結構 1 800複晶矽控制閘極 1 8 0 1 -1 8 0 4閘極絕緣層 1 8 0 5 -1 8 0 8編程閘極 1810-1813儲存電荷的位置 1 820、1 823、1 826 溝槽底部 1821、1 822、1824、1 825複晶矽間之絕緣層 1 830、1831氧化物柱狀物 1 840、1841源極/汲極區域 1 860-1 862 溝槽 1 890記憶元 1 900控制閘極 27 1245369 1901、1 904、1 905、1 9 08額外的電荷儲存區域 1 9 0 2、1 9 0 3、1 9 0 6、1 9 0 7電荷儲存的區域 1 9 2 1、1 9 2 2閘極絕緣層 1 940、1941編程分閘 1 950、1951柱狀物 1 960、1 962氧化物絕緣體 2001、20 02虛擬接地之資料線 2003、2005編程閘極 2007控制閘極 2009字元線
28

Claims (1)

  1. I245369 十、申請專利範圍： 1 ‘一種垂直化NROM記憶元，其係包括： ^複數個氧化物柱狀物，其分別具有一個源極/汲極區 域，在氧化物柱狀物之間形成有一個溝槽； 一個控制閘極，其係形成在每對氧化物柱狀物之間； 複數個編程閘極，其分別形成在該控制閘極和每個氧 化物柱狀物之間，每個編程閘極係沿著該氧化物柱狀物的 側壁延伸；以及 。複數個閘極絕緣層，每個閘極絕緣層係形成在每個編 _ 私閘極和緊鄰的氧化物柱狀物之間，每個閘極絕緣層係具 有用來捕獲至少一個電荷的結構。 。2:如中請專利範圍帛}項之記憶元，其中該源極& 和區或係形成於母個氧化物柱狀物之頂端。 3·如申請專利範圍第i項之記憶元，其中該複數個間 極絕緣層是由氧化物-氮化物—氧化物之結構所構成，使得 其鼠化物層成為該捕獲電荷的結構。 4·如申請專利範圍帛丨項之記憶元，其更包括一個^ φ 化^的閘極絕緣層，其係形成在介於該控制問極和緊鄰的 編耘閘極之間，並且沿著該溝槽的底部形成。 I.如申請專利範圍帛丨項之記憶元，其中每個閘極絕 、彖曰二種複合層，其係由氧化物—氮化物—氧化紹之複合 層^化物-氧化紹—氧化物之複合層、或氧化物—石夕氧碳化 物氧化物之複合層的其中之一種所構成。 士申明專利|巳圍帛丨工員之記憶元’其中每個閑極絕 29 1245369 、彖層疋一種非複合芦，並彳么& 渔式氧化作… 以下其中一種材料所構成·· 氧化：不退火所形成之氧切、含石夕奈米顆粒之富梦 乳化物、矽氧氮化物層、 絕緣f4 \ 虱化鋁絕緣層、矽氧碳化物 肢4含碳化石夕奈米顆粒之氧化石夕絕緣體。 7·如申請專利範圍第1 緣層# 卜 負之，其中母個閘極絕 心夕U、鈦、钮、給、綱、或者錯之中兩種 所構成。 干“比所化合形成之單一層 6.
    垂直化NROM記憶元，其係包括： 域二數個氧化物柱狀物，其分別具有-個源極/汲極 s y 、在其頂鳊，在氧化物柱狀物之間形成有一個溝槽 :個控制閘才亟，其係形成在每對氧化物柱狀物之間 複數個編程閘極，其分別形成在該控制閘極和每個. 化物柱狀物之間’每個編程閘極係沿著該氧化物柱狀物I 側壁延伸；
    d複數個閉極絕緣層，每個間極絕緣層係形成在每個編 ]極#緊##的氧化物柱狀物之間，每個閘極絕緣層係具 有用來捕獲至少—個電荷的結構；以及 一個複晶石夕間之氧化|，纟係形成在該控制閘極和每 個鄰的編程閘極之間。 、9·如申請專利範圍第8項之記憶元，其更包括一個形 成在該溝槽底部的間極絕緣層，使得複 獲在該控制_下方之閘極絕緣層裡。 1 0 ·如申明專利範圍第9項之記憶元，其中複數個電荷 30 1245369 被捕獲在該控制閘極下方、閉極絕緣層中之一氮化物層裡 面0 11·種垂直化NROM記憶元陣列，苴係包括. 域升/成在其頂$ ’在氧化物柱狀物之間形成有一個溝槽； 複數個控制閘極，每個控制問極係形成在該溝槽裡， 介於母對氧化物柱狀物之間； 複數個編程㈣’其分別形成在該溝槽裡，介於該第 」工制閘極和每個氧化物柱狀物之間，每個編程閘極係沿 著該氧化物柱狀物的側壁延伸； 複數個閘極絕緣層，每個問極絕緣層都形成在每個編 程問極和緊鄰的氧化物柱狀物之間，每個閘極料層係具 有用來捕獲至少一個電荷的結構；以及 條子元線’其係輕接複數個控制閘極。 12.如申請專利範圍第丨丨項之陣列，其更包括： 種複B曰石夕間氧化物之材肖，其係介於每個控制間極 和每個編程閘極之間；以及 個間極絕緣層，其係位於每個溝槽底部，並且包括 -個位在每個控制閉極之下、用來儲存複數個電荷的結構。 13·如申請專利範圍第U項之陣列，其中每個源極/ 汲極區域是由一個N型導電性的半導體材料所構成。 14· 一種電腦系統，其係包括·· 一個中央處理單元（cpu);以及 一個耗接到該CPU之垂直化麵記憶元陣列，該陣列 31 1245369 係包括： 複數個氧化物柱狀物，其分別具有一個源極/汲 極區域形成在其頂端’在氧化物柱狀物之間形成有一個溝 槽； 、 複數個控制閘極，每個控制閘極係形成在該溝槽 裡’介於每對氧化物柱狀物之間； 卜 複數個編程閘極，其分別形成在該溝槽裡，介於 :亥第-控制閘極和每個氧化物柱狀物之間，每個編程閘極 係沿著該氧化物柱狀物的側壁延伸； #數個閘極絕緣層，每㈣極絕緣層係形成在每 個編私閘極和緊鄰的 物柱狀物之間，母個閘極絕緣層 ，、，、 來捕獲至少一個電荷的結構；以及 '、元線其係叙接該複數個控制閘極。 1 5 ·如申請專利範圍楚 化物柱狀物的源極/、及/之H统，其中每個氧 元操作的方向，而決定二係響應於該垂直化_記憶 作為汲極的連接。 牧 4有疋 1 6 ·如申請專利蘇圍 靶圍弟U項之電腦系統，豆中每 二源極/汲極區域是由 -1母個弟 17 、 ， N+導电性的矽材料所構成。 • 用於形成一垂直化NROM分閘電晶體之方# 該方法係包括·· 刀甲」电日日骽之方法， 在一個基板上形成一 壯槿辦你1古, 個弟一柱狀結構體，該第一柱狀 、、、口構體係具有一個摻 型的導電性，該第的£域，该雜質種類是第-類 a 3L的導電性和基板的導電性不同； 32 1245369 在::基板上形成一個第二柱狀結構 構體和第一柱狀結構體間隔開，以 a —杈狀結 間形成-個溝槽1第二柱狀結構柱狀結構體之 的區域：該雜質種類是該第-類型的導電：「個掺雜雜質 在該溝槽底部形成-個氧化物材料’’ 在第一柱狀結構體和第二， 複晶矽的控制閘極； -構體之間，形成—個 在該溝槽内沿著第一柱狀
    間極絕緣層，i且在構體的側壁形成-個第-形成-個第二問極絕緣層；以：柱狀結構體的側壁 今第在H閑極絕緣層和該控制間極結構之間，以及在 層和該控制閘極結構之間，安插-個複晶 矽的編耘閘極結構在中間。 级 制閘範圍第17項之方法，其更包括在該控 氧化物[:域。閘極結構之間’形成-個複晶秒間之
    的導^如曰申請專利範圍第17項之方法，其中該第一類型 也*·生疋N+，而且該基板的導電性是P+。 20·如巾請專利範圍第1?項之方法，其中形成該第— 極圪緣層係包括形成—個氧化物一氮化物—氧化物 〈復合層。 总^ Μ ·種形成垂直化NR0M分閘電晶體的方法，該方法 1糸包括： 在個基板上形成一個第一柱狀結構體，該第一桎狀 33 1245369 結構體係具有一個摻雜所 ^ ”雜貝的區域，該雜質種 型的導電性，該第—類心、“…種類疋弟-類 J- ^ A ^ 、、蜍电性和基板的導電性不同； 在该基板上形成— 卜U 固弟一柱狀結構體，該第— 構體和第一柱狀結構髀門卩-。网 /弟一柱狀結 豆遢I1网開’以便在兩個柱狀社 間形成一個溝槽，誃楚—』， 7似社狀、、、口構體之 、 ^ 一柱狀結構體係具有一個摻雜雜所 的區域，該雜質種類B兮 > "雜貝 貝喱頰疋该第一類型的導電性； 在該溝槽底部形# ^ ^ ^ ^成一個底部閘極絕緣層； 在該第一柱狀結槿驊 ― 、卜 體#弟一柱狀結構體之間，形成〜 個複晶石夕的控制閘極結構； 〜 在該溝槽内沿著兮笙_ ^ 柱狀〜構體的側壁形成一個箓 一閘極絕緣層，並且力兮|摄〜 Μ ^ 立且在邊溝槽内沿著第二柱狀結構體的 壁形成一個第二閘極絕緣層；以及 在该弟-閘極絕緣層和該控制閘極結構之間，以及 該第二閘極絕緣層和該控制閘極結構之間，安插 曰 矽的編程閘極結構。 9曰 、和第二閘極、絕緣層個複合結構 22.如申請專利範圍第21項 .,^ ^ ^ 貝及万法，其中該底部、塗 、 Μ 、，WJ v /23.如申請專利範圍第22項之方法，其中該複合結構 係由乳：物-氮化物-氧化鋁之複合層、氧化物-氧化鋁〜氣 化物之複合層、或氧化物_矽氧碳化物—氧化物之複合 其中之一種所構成。 24:如申請專利_ 21項之方法，其中該底部、第 一、和第二閘極絕緣層係由矽、氮、鋁、鈦、钽、铪、鑭、 或者錯之中兩種或兩種以±的材料，㈣化學計量比所化 34 1245369 合形成之單—層所構成。 25·—如申請專利範圍第21項之方法，其中該底部、第 、、和第一閘極絕緣層是非複合層，其係由以下其中一種 材料所構成··渥式氧化但不退火所形成之氧化秒、含石夕太 3 =砂氧化物、幾化物層、讀化叙絕緣層: -鄉絕緣體、含碳切奈米顆粒之氧化石夕絕緣體。 十一、圖式：
    如次頁
    35
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