JPH04295698A - メモリセルの駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリ用トランジスタと
選択用トランジスタとからなるメモリセルがマトリクス
状に配列されたメモリセルの駆動方法に関する。

【０００２】

【従来の技術】図１０は従来のＥＥＰ　　ＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ　　Ｅｒａｓａｂｌｅ　　ａｎｄ
　　Ｐｒｏｇｒａｍｍａｂｌｅ　　ＲＯＭ）に用いられ
るメモリ素子を示す。この素子は通常、ｎチャネル形Ｍ
ＮＯＳ素子とされている。すなわち、半導体基板１には
Ｐウェル２が形成され、このＰウェル２にはｎ＋　高濃
度領域のソース拡散層４およびｎ＋　高濃度領域のドレ
イン拡散層５が形成される。ソース拡散層４にはソース
電極６が接続して形成され、ドレイン拡散層５にはドレ
イン電極７が接続して形成される。前記ソース拡散層４
とドレイン拡散層５との間にはＳｉＯ２　層８およびＳ
ｉ３　Ｎ４　層９を介してゲート電極１０が形成される
。

【０００３】図１１は従来のＥＥＰＲＯＭの駆動方法を
説明するための状態回路図であり、（ａ）はデータロー
ド状態、（ｂ）は消去状態、（ｃ）は書込み状態を示す
。このＥＥＰＲＯＭはメモリアレイ部１１、データロー
ドスイッチ部１２及びセンスアンプ入出力部（Ｓ．Ａ．
Ｉ／Ｏ）１３等より構成され、メモリアレイ部１１のメ
モリ用トランジスタＭＴｒは図１０に示すようなｎチャ
ネル形ＭＮＯＳ素子より構成され、選択用トランジスタ
ＳＴｒはＭＯＳ素子より構成される。

【０００４】即ち、メモリ書き換えの初期に行われるデ
ータロードは図１１（ａ）に示すように、書き換え番地
のメモリ用トランジスタＭＴｒ及び選択用トランジスタ
ＳＴｒのゲートを０電位にすると共に、メモリアレイ部
１１のＰウェル２を０電位にし、センスアンプ入出力部
１３よりの新データ「０」，「１」をデータロードスイ
ッチ部１２を介して図示しないデータロードラッチ部に
取り込む。この場合、図１１（ａ）のデータロード状態
では書き換え番地のメモリ用トランジスタＭＴｒには旧
データ「１」，「０」が書き込まれている。

【０００５】次に、図１１（ｂ）に示すように、消去状
態では、書き換え番地のメモリ用トランジスタＭＴｒの
ゲートに負電圧−Ｖｐ　、選択用トランジスタＳＴｒの
ゲートに正電圧５Ｖをかけ、メモリアレイ部１１のＰウ
ェル２に正電圧５Ｖをかける。この図１１（ｂ）に示す
消去状態の場合には、書き換え番地のメモリ用トランジ
スタＭＴｒのゲートに負電圧−Ｖｐ　が印加されている
為、Ｐウェル２内の正孔がＳｉＯ２　層８（図１０）中
を直接トンネル効果で注入され、Ｓｉ３　Ｎ４　層９中
の正孔捕獲準位にトラップされる。このとき、しきい値
電圧は、マイナス側にシフトし「１」，「１」状態とな
る。なお、この際、データロードスイッチ部１２に配置
されたスイッチングトランジスタのゲートに−Ｖｐ　を
かけ、いずれもオフ状態としておく。

【０００６】次に、図１１（ｃ）に示すように、書込み
状態では、書き換え番地のメモリ用トランジスタＭＴｒ
のゲートに正電圧５Ｖ、選択用トランジスタＳＴｒのゲ
ートに正電圧５Ｖをかけ、メモリアレイ部１１のＰウェ
ル２に負電圧−Ｖｐ　をかける。また、データロードス
イッチ部１２のスイッチングトランジスタのゲートには
、それぞれ−Ｖｐ　または正電位５Ｖをかけ、書込み情
報である「０」に接続されている側のスイッチングトラ
ンジスタのみをオンにする。これによりオンされたスイ
ッチングトランジスタに接続された選択用トランジスタ
ＳＴｒを介して対応するメモリ用トランジスタＭＴｒの
ドレインに−Ｖｐ　が供給され、このメモリ用トランジ
スタＭＴｒのＳｉ３　Ｎ４　層９中の電子捕獲準位には
電子がトラップされ、このとき、しきい値電圧は、プラ
ス側にシフトし書込み状態「０」となる。この場合、消
去情報「１」に接続されたスイッチングトランジスタは
オフなので、このトランジスタに接続された選択用トラ
ンジスタＳＴｒもオフであり、これに対応するメモリ用
トランジスタＭＴｒは消去状態「１」を保持する。

【０００７】以上のように従来のＥＥＰＲＯＭは、メモ
リ用トランジスタＭＴｒへのデータの書き込みおよび消
去の選択／非選択を選択用トランジスタＳＴｒのゲート
バイアスと共通電極であるＰウェル２の電位との両方を
工夫することで達成していた。

【０００８】

【発明が解決しようとする課題】しかしながら、ＴＦＴ
では各トランジスタをアイソレーションすることにより
、素子分離構造を形成するに必要な工程を省略してコス
ト上のメリットをもたせているものであるから、共通電
極であるＰウェルを形成して素子分離を行なうようにし
たのでは何のメリットもなくなる。したがって、Ｐウェ
ル電位を使うというメモリセルの駆動方法は採用できな
い。又、Ｐウェルのような基板電位をもたないＴＦＴで
は、書込み又は消去モードでの信号はソース／ドレイン
とメモリゲートと選択ゲートの３種類で済むが、メモリ
ゲート下がフローティングになるため、非選択時にメモ
リゲート−ソース／ドレイン間に電圧がかかり、非選択
が多数回繰返されると、メモリゲート−ソース／ドレイ
ン間に電荷が蓄積されて誤動作を生じる虞があった。

【０００９】本発明は上記の実情に鑑みてなされたもの
で、Ｐウェル等の共通電位を用いることなく、選択用ト
ランジスタのバイアス条件で、メモリ用トランジスタへ
のデータの書込みまたは消去の選択／非選択ができると
共に、非選択時にメモリゲートとソースまたはドレイン
間に電荷が蓄積されるのを防止し得るメモリセルの駆動
方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は上記課題を解決
するために、メモリ用トランジスタと選択用トランジス
タとからなるメモリセルがマトリクス状に配列されたメ
モリセルの駆動方法において、メモリ用トランジスタの
メモリゲートとソースまたはドレイン間電圧として書込
み電圧もしくは消去電圧を印加した後、当該メモリ用ト
ランジスタのメモリセルと同一データラインで接続され
たメモリセルに対して、メモリゲート−データライン間
を逆相電位にして非選択時のメモリゲートとソースまた
はドレイン間に蓄積された電荷を放電することを特徴と
するものである。

【００１１】

【作用】上記手段により、選択されたメモリセルへの書
込みもしくは消去電圧印加時に非選択メモリセルのメモ
リゲートとソースまたはドレイン間に蓄積された電荷は
、メモリゲート−データライン間を逆相電位にすること
により、放電される。

【００１２】

【実施例】以下図面を参照して本発明の実施例を詳細に
説明する。

【００１３】図１は本発明に係るメモリセルの断面図を
示す。例えばガラス等の絶縁基板２１上にはポリシリコ
ン等半導体層２２が形成され、この半導体層２２にはｎ
＋　高濃度領域２３１，２３２，２３３，２３４及びｎ
−　低濃度領域２４１，２４２，２４３，２４４が形成
される。前記ｎ＋　高濃度領域２３２と２３３間の上に
は例えば窒化硅素等の第２の絶縁層２５を介して例えば
Ａｌ等のメモリ用トランジスタＭＴＲのゲート電極２６
が形成される。絶縁層２５は例えばＳｉ／Ｎ比が化学量
論比０．７５よりも大きい窒化硅素ＳｉＮよりなるもの
で、ホットエレクトロンやファウラーノルドハイム効果
によって電子や正孔を捕獲し、かつ、放出することがで
きるものである。この絶縁層２５はＳｉＯ２　薄膜およ
びＳｉ３　Ｎ４　の２層構造としてもよい。この場合、
メモリ用トランジスタＭＴＲはゲート電極２６とｎ＋　
高濃度領域２３２，２３３の重なりを大きくとって容量
をもたせるように形成される。前記ｎ−　低濃度領域２
４１と２４２間の上には例えばＳｉＯ２　等の第１の絶
縁層２７を介して選択用トランジスタＳＴＲ１の例えば
ポリシリコン等よりなるゲート電極２８１が形成され、
前記ｎ−　低濃度領域２４３と２４４間の上には例えば
ＳｉＯ２　等の第１の絶縁層２７を介して選択用トラン
ジスタＳＴＲの例えばポリシリコン等よりなるゲート電
極２８２が形成される。この場合、選択用トランジスタ
ＳＴＲ１のゲート電極２８１はｎ−　低濃度領域２４１
，２４２とセルフアラインで形成され、かつ容量を十分
小さくして無視できるように形成される。また、選択用
トランジスタＳＴＲ２のゲート電極２８２もｎ−　低濃
度領域２４３，２４４とセルフアラインで形成され、容
量を十分小さくして無視できるように形成される。前記
第１の絶縁層２７は全体を覆うように形成される。前記
ｎ＋　高濃度領域２３１には例えばＡｌ等よりなるソー
ス電極３０が接続して形成され、前記ｎ＋　高濃度領域
２３４には例えばＡｌ等よりなるドレイン電極３１が接
続して形成される。

【００１４】図２は図１のメモリセルの回路図である。 ソース電極３０は選択用トランジスタＳＴＲ１のソース
（ｎ＋　高濃度領域２３１）に接続され、この選択用ト
ランジスタＳＴＲ１のドレイン（ｎ＋　高濃度領域２３
２）はメモリ用トランジスタＭＴＲのソース（ｎ＋　高
濃度領域２３２）に接続される。このメモリ用トランジ
スタＭＴＲのドレイン（ｎ＋　高濃度領域２３３）は選
択用トランジスタＳＴＲ２のソース（ｎ＋　高濃度領域
２３３）に接続され、この選択用トランジスタＳＴＲ２
のドレイン（ｎ＋　高濃度領域２３４）はドレイン電極
３１に接続される。前記メモリ用トランジスタＭＴＲに
はゲート電極２６が設けられ、前記選択用トランジスタ
ＳＴＲ１のゲート電極２８１と前記選択用トランジスタ
ＳＴＲ２のゲート電極２８２はゲート端子２８に接続さ
れる。前記メモリ用トランジスタＭＴＲのドレイン（ｎ
＋　高濃度領域２３３）と選択用トランジスタＳＴＲ２
のソース（ｎ＋　高濃度領域２３３）との接続点をノー
ド２９とする。

【００１５】図４は図２のメモリ用トランジスタＭＴＲ
のゲート電極２６からドレイン電極３１までの等価回路
図である。Ｃｍｇはメモリ用トランジスタＭＴＲのゲー
ト容量、Ｖｍｇはメモリ用トランジスタＭＴＲのゲート
電極２６とソース／ドレイン間の電圧、Ｒｏｎ／Ｒｏｆ
ｆ　は選択用トランジスタＳＴＲ２のチャネル抵抗で、
Ｒｏｎは選択時のチャネル抵抗、Ｒｏｆｆ　は非選択時
のチャネル抵抗である。Ｃｓｇは選択用トランジスタＳ
ＴＲ２のゲート容量であるが、選択用トランジスタＳＴ
Ｒ２のゲート電極２８２はｎ−　低濃度領域２４３，２
４４とセルフアラインで形成されるため、選択用トラン
ジスタＳＴＲ２のゲート容量Ｃｓｇは十分小さくし無視
することができる。したがって、ゲート電極２６とドレ
イン電極３１間にゲート容量Ｃｍｇとチャネル抵抗Ｒｏ
ｎ／Ｒｏｆｆ　が直列に接続された回路となる。前記ゲ
ート電極２６とドレイン電極３１間に電圧Ｖｐを印加し
た場合、メモリ用トランジスタＭＴＲのゲート電極とソ
ース／ドレイン間の電圧Ｖｍｇはゲート容量Ｃｍｇとチ
ャネル抵抗Ｒｏｎ／Ｒｏｆｆ　の時定数で決まる。すな
わち、非選択時のメモリセルの時定数ｔｏｆｆ　はｔｏ
ｆｆ　＝Ｒｏｆｆ　×Ｃｍｇとなり、選択時の書込み／
消去メモリセルの時定数ｔｏｎはｔｏｎ＝Ｒｏｎ×Ｃｍ
ｇとなる。Ｒｏｎは例えば５×１０５　Ωであり、Ｒｏ
ｆｆ　は例えば５×１０１０Ωである。Ｒｏｆｆ　／Ｒ
ｏｎ＝１０３　以上あれば効果がある。

【００１６】図３はメモリ用トランジスタＭＴＲのメモ
リ特性を示す。すなわち、電圧Ｖｐがメモリ用トランジ
スタＭＴＲのゲート電極とソース／ドレイン間（ゲート
電極２６とノード２９間）に電圧Ｖｍｇとして印加され
れば、１００μｓでもしきい値電圧Ｖｔｈは書込み側の
プラス側にも、消去側のマイナス側にもシフトする。一
方、電圧ＶＩＮＨ　以下がメモリ用トランジスタＭＴＲ
のゲート電極とソース／ドレイン間（ゲート電極２６と
ノード２９間）に電圧Ｖｍｇとして印加される場合には
、１ｓｅｃ（１００μｓを１００００回に等しい）以上
でもしきい値電圧Ｖｔｈは書込み側のプラス側にも、消
去側のマイナス側にもシフトしない。この関係は、メモ
リ用トランジスタＭＴＲのゲート絶縁膜の膜質あるいは
膜厚によって制御できる。

【００１７】以上のように、メモリ用トランジスタＭＴ
Ｒのしきい値電圧Ｖｔｈは電圧Ｖｍｇと印加時間の両方
によって影響を受ける。そして、上記のように電圧Ｖｍ
ｇはゲート容量Ｃｍｇとチャネル抵抗Ｒｏｎ／Ｒｏｆｆ
　の時定数で決まるから、図４において、ゲート電極２
６とドレイン電極３１間に電圧Ｖｐを１００μｓ印加し
たとき、選択時のメモリセルの選択用トランジスタＳＴ
Ｒのチャネル抵抗Ｒｏｎは小さいため、メモリ用トラン
ジスタＭＴＲのゲート電極とソース／ドレイン間の電圧
Ｖｍｇとして、略Ｖｐがおよそ１００μｓ印加され、し
きい値電圧Ｖｔｈは書込み側のプラス側にも、消去側の
マイナス側にもシフトする。一方、図４において、ゲー
ト電極２６とドレイン電極３１間に電圧Ｖｐを１００μ
ｓ印加したとき、非選択時のメモリセルの選択用トラン
ジスタＳＴＲのチャネル抵抗Ｒｏｆｆ　は大きいため、
メモリ用トランジスタＭＴＲのゲート電極とソース／ド
レイン間の電圧Ｖｍｇとして、Ｖｍｇ≦ＶＩＮＨ　であ
るようにすれば、しきい値電圧Ｖｔｈは書込み側のプラ
ス側にも、消去側のマイナス側にもシフトしない。

【００１８】図５は本発明メモリセルをアレイにしたと
きの消去時の回路図を示し、図６は同じく逆相信号印加
時の回路図を示す。両図において電圧Ｖｐに印加時間を
１００μｓ程度とし、Ｒｏｎ／Ｒｏｆｆ　を１０４　程
度とする。図５において、メモリ用トランジスタＭＴＲ
１はゲート電極が０Ｖ、ソース／ドレインラインが電圧
Ｖｐ（＝５Ｖ）であり、選択用トランジスタＳＴＲ１１
，ＳＴＲ１２はゲート電極ＶＯＮが印加されて選択され
ているから、メモリ用トランジスタＭＴＲ１のソース／
ドレインに電圧Ｖｐが印加されるため、メモリ用トラン
ジスタＭＴＲ１のゲート絶縁膜に正孔がトラップされ、
しきい値電圧Ｖｔｈはマイナス側にシフトし消去状態と
なる。 メモリ用トランジスタＭＴＲ２は選択用トランジスタＳ
ＴＲ２１，ＳＴＲ２２が選択状態であるが、メモリ用ト
ランジスタＭＴＲ２のゲート電極とソース／ドレインが
同電圧０Ｖになるため、メモリ用トランジスタＭＴＲ２
の内容は変わらない。メモリ用トランジスタＭＴＲ３，
ＭＴＲ４は選択用トランジスタＳＴＲ３１，ＳＴＲ３２
、ＳＴＲ４１，ＳＴＲ４２が非選択となるためメモリ内
容は変わらない。この場合、書込みパルス幅ＰＶＰの期
間、選択用トランジスタＳＴＲ３１，ＳＴＲ３２のそれ
ぞれのチャネル抵抗Ｒｏｆｆ　を介してメモリ用トラン
ジスタＭＴＲ３のメモリゲート−ソース／ドレイン間に
電荷が蓄積される。

【００１９】そこで、図６に示すように、選択用トラン
ジスタＳＴＲ１１，ＳＴＲ１２のゲート電極にＶＯＦＦ
　が印加されて非選択状態になったとき、ソースライン
，ドレインラインに逆相電圧−Ｖｐを印加して選択用ト
ランジスタＳＴＲ３１，ＳＴＲ３２のそれぞれのチャネ
ル抵抗Ｒｏｆｆ　を介してメモリ用トランジスタＭＴＲ
３のメモリゲート−ソース／ドレイン間に蓄積された電
荷を放電する。この場合、メモリ用トランジスタＭＴＲ
１〜ＭＴＲ４は選択用トランジスタＳＴＲ１１〜ＳＴＲ
４２が非選択状態となるためメモリ内容は変わらない。 以下、このことについて詳述する。

【００２０】図７は上述した図５および図６に示された
メモリセルの動作波形を示す。すなわち、メモリ用トラ
ンジスタのメモリゲートＭＧに０Ｖ、ソースラインＳＬ
，ドレインラインＤＬに電圧Ｖｐが印加されてメモリゲ
ート−データライン間電圧ＶＭＧ−ＤＬ　として電圧−
Ｖｐが印加され、選択用トランジスタＳＴＲのゲートＣ
Ｇに電圧Ｖｏｎが印加されることにより、即座（ｔｏｎ
＝Ｒｏｎ×Ｃｍｇ）にメモリ用トランジスタＭＴＲのゲ
ート電極とソース／ドレイン間の電圧Ｖｍｇは電圧−Ｖ
ｐとなる。 これにより、メモリ用トランジスタＭＴＲのゲート絶縁
膜に正孔が注入され消去状態になる。その後、メモリ用
トランジスタのメモリゲートＭＧに０Ｖが印加され、ソ
ースラインＳＬ，ドレインラインＤＬが−Ｖｐにされて
メモリゲート−データライン間電圧ＶＭＧ−ＤＬ　とし
て電圧Ｖｐが印加され書込み可能状態になるが、当該メ
モリセルの選択用トランジスタＳＴＲのゲートＣＧはＶ
ｏｆｆ　であるため、当該メモリセルは非選択状態とな
り、メモリ用トランジスタＭＴＲには書き込まれない。 しかし、この場合、書込みパルス幅ＰＶＰの期間、選択
用トランジスタＳＴＲのチャネル抵抗Ｒｏｆｆ　を介し
てメモリ用トランジスタのメモリゲート−ソース／ドレ
イン間に電荷が蓄積される。この場合、Ｒｏｆｆ　はＲ
ｏｎに対して極めて大きいので、このメモリゲート−ソ
ース／ドレイン間に蓄積される電荷は極少であるが、こ
の電荷の蓄積により−ＶｐであったＶｍｇは電荷が蓄積
された分だけプラス側に移行する。書込み非選択が数百
回、数千回と繰返されると、Ｖｍｇはプラス側に移行し
てしまい消去状態が失われる。すなわち、共通電極を用
いず、選択用トランジスタの選択時と非選択時のチャネ
ル抵抗比Ｒｏｎ／Ｒｏｆｆ　を利用する駆動方法では、
選択用トランジスタのゲート成膜等に制約がある。又、
この条件を満たさない場合は勿論、満たした場合でさえ
も、メモリ用トランジスタには非選択時に僅かながら電
荷の蓄積が生じ、非選択の繰り返しによってメモリ内容
の消失という問題が生じる。そこで、メモリ用トランジ
スタＭＴＲのメモリゲート−ソース／ドレイン間に蓄積
された電荷を放電する必要がある。

【００２１】図８は本発明に係るメモリセルのデータラ
インに逆相信号が印加される動作波形を示す。すなわち
、メモリ用トランジスタＭＴＲのメモリゲートＭＧに０
Ｖ、ソースラインＳＬ，ドレインラインＤＬに電圧Ｖｐ
が印加されてメモリゲート−データライン間電圧ＶＭＧ
−ＤＬ　として−Ｖｐが印加され消去可能状態になるが
、選択用トランジスタＳＴＲのゲートＣＧに電圧Ｖｏｆ
ｆ　が印加され非選択状態であることにより、メモリ用
トランジスタＭＴＲは消去されない。この場合、消去パ
ルス幅ＰＶＰの期間、選択用トランジスタＳＴＲのチャ
ネル抵抗Ｒｏｆｆ　を介してメモリ用トランジスタのメ
モリゲート−ソース／ドレイン間に電荷が蓄積されメモ
リゲート−ソース／ドレイン間電圧Ｖｍｇが０Ｖより上
昇する。その後、ソースラインＳＬ，ドレインラインＤ
Ｌに逆相電圧−Ｖｐを印加することにより、選択用トラ
ンジスタＳＴＲのチャネル抵抗Ｒｏｆｆ　を介してメモ
リ用トランジスタのメモリゲート−ソース／ドレイン間
に蓄積された電荷を放電しメモリゲート−ソース／ドレ
イン間電圧Ｖｍｇを０Ｖに下降する。その後、ソースラ
インＳＬ，ドレインラインＤＬに電圧Ｖｐが印加される
都度、ソースラインＳＬ，ドレインラインＤＬに逆相電
圧−Ｖｐを印加して同様な動作を繰返す。而して、逆相
電圧−Ｖｐを印加した後、ソースラインＳＬ，ドレイン
ラインＤＬに電圧−Ｖｐが印加されてメモリゲート−デ
ータライン間電圧ＶＭＧ−ＤＬ　としてＶｐが印加され
、かつ、選択用トランジスタＳＴＲのゲートＣＧに電圧
Ｖｏｎが印加されることにより、即座（ｔｏｎ＝Ｒｏｎ
×Ｃｍｇ）にメモリ用トランジスタＭＴＲのゲート電極
とソース／ドレイン間の電圧Ｖｍｇは電圧Ｖｐとなる。 これにより、メモリ用トランジスタＭＴＲのゲート絶縁
膜に電子が注入され書込み状態になる。その後、ソース
ラインＳＬ，ドレインラインＤＬに逆相電圧Ｖｐを印加
することにより、選択用トランジスタＳＴＲのチャネル
抵抗Ｒｏｆｆ　を介してメモリ用トランジスタのメモリ
ゲート−ソース／ドレイン間に蓄積された電荷を放電す
る。その後、ソースラインＳＬ，ドレインラインＤＬに
電圧Ｖｐが印加される都度、ソースラインＳＬ，ドレイ
ンラインＤＬに逆相電圧−Ｖｐを印加して同様な動作を
繰返す。

【００２２】図９は本発明に係る正電源のみを用いたメ
モリセルの逆相信号が印加される動作波形を示す。すな
わち、メモリ用トランジスタＭＴＲのメモリゲートＭＧ
に電圧Ｖｐ、ソースラインＳＬ，ドレインラインＤＬに
電圧２Ｖｐが印加されてメモリゲート−データライン間
電圧ＶＭＧ−ＤＬ　として−Ｖｐが印加され消去可能状
態になるが、、選択用トランジスタＳＴＲのゲートＣＧ
に電圧Ｖｐ（Ｖｏｆｆ　）が印加され非選択状態である
ことにより、メモリ用トランジスタＭＴＲは消去されな
い。この場合、消去パルス幅ＰＶＰの期間、選択用トラ
ンジスタＳＴＲのチャネル抵抗Ｒｏｆｆ　を介してメモ
リ用トランジスタのメモリゲート−ソース／ドレイン間
に電荷が蓄積されメモリゲート−ソース／ドレイン間電
圧Ｖｍｇが０Ｖより上昇する。その後、ソースラインＳ
Ｌ，ドレインラインＤＬに逆相電圧０Ｖを印加すること
により、選択用トランジスタＳＴＲのチャネル抵抗Ｒｏ
ｆｆ　を介してメモリ用トランジスタのメモリゲート−
ソース／ドレイン間に蓄積された電荷を放電しメモリゲ
ート−ソース／ドレイン間電圧Ｖｍｇを０Ｖに下降する
。その後、ソースラインＳＬ，ドレインラインＤＬに電
圧２Ｖｐが印加される都度、ソースラインＳＬ，ドレイ
ンラインＤＬに逆相電圧０Ｖを印加して同様な動作を繰
返す。而して、逆相電圧０Ｖを印加した後、ソースライ
ンＳＬ，ドレインラインＤＬに０Ｖが印加されてメモリ
ゲート−データライン間電圧ＶＭＧ−ＤＬ　としてＶｐ
が印加され、かつ、選択用トランジスタＳＴＲのゲート
ＣＧに電圧Ｖｏｎ＋Ｖｐが印加されることにより、即座
（ｔｏｎ＝Ｒｏｎ×Ｃｍｇ）にメモリ用トランジスタＭ
ＴＲのゲート電極とソース／ドレイン間の電圧Ｖｍｇは
電圧Ｖｐとなる。これにより、メモリ用トランジスタＭ
ＴＲのゲート絶縁膜に電子が注入され書込み状態になる
。その後、ソースラインＳＬ，ドレインラインＤＬに逆
相電圧２Ｖｐを印加することにより、選択用トランジス
タＳＴＲのチャネル抵抗Ｒｏｆｆ　を介してメモリ用ト
ランジスタのメモリゲート−ソース／ドレイン間に蓄積
された電荷を放電する。その後、ソースラインＳＬ，ド
レインラインＤＬに電圧２Ｖｐが印加される都度、ソー
スラインＳＬ，ドレインラインＤＬに逆相電圧０Ｖを印
加して同様な動作を繰返す。

【００２３】尚、図８の実施例では、接地信号に対して
データラインを正負にふったため、正電源及び負電源が
必要であったが、図９の実施例では、制御信号やメモリ
ゲートの接地レベルを電圧Ｖｐに上げて、データライン
を０Ｖと２Ｖｐでふってやれば、正電源だけでメモリセ
ルの駆動方法が達成されるので、電源系の構成が簡単に
なるという利点がある。特に、Ｐウェル等の基板電位が
なく、電位関係が相対的に決まるＴＦＴに用いて有効で
ある。又、逆相信号の印加は書込みあるいは消去の都度
行う必要はなく、所要の書込みあるいは消去回数毎に行
うようにしてもよい。

【００２４】以上のように、データラインに逆相信号を
印加してメモリゲート−ソース／ドレイン間に蓄積され
た電荷を放電することにより、メモリゲート−ソース／
ドレイン間の電位が非選択の繰返しにより上がっていく
のを防いで安定化できる。したがって、高集積化により
アドレスラインを増やしたり、またアドレスライン方向
のデータが書込み側もしくは消去側に片寄っていたり、
短いサイクル（デューティー比）で、書込み／消去を行
なってもデータの中身が書き換わらないという利点があ
り、ＴＦＴ大容量メモリに利用できる。

【００２５】又、メモリセルは選択して入力した書込み
／消去信号を、選択用トランジスタのチャネル抵抗及び
メモリ用トランジスタのゲート容量により決定される時
定数に見合っただけ、メモリゲート−ソース／ドレイン
間に保持するため、選択パルス信号をメモリセル自身と
して最低必要なパルス幅より短くできるので、外部から
見ての書込み／消去時間を短縮できる。

【００２６】

【発明の効果】以上述べたように本発明によれば、選択
されたラインに接続されたメモリ用トランジスタのメモ
リゲートとソースまたはドレイン間電圧として書込み電
圧もしくは消去電圧を印加した後、当該メモリ用トラン
ジスタのメモリセルと同一データラインで接続されたメ
モリセルに対して、メモリゲート−データライン間を逆
相電位にして非選択時のメモリゲートとソースまたはド
レイン間に蓄積された電荷を放電することにより、非選
択時にメモリゲートとソースまたはドレイン間に電荷が
チャージアップするのを防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す断面図である。

【図２】図１の結線状態を示す回路図である。

【図３】本発明に係るメモリ用トランジスタのメモリ特
性を示す特性図である。

【図４】図２の等価回路を示す回路図である。

【図５】本発明メモリセルをアレイにしたときの消去時
の回路を示す回路図である。

【図６】本発明メモリセルをアレイにしたときの書込み
時の回路を示す回路図である。

【図７】従来のメモリセルの動作波形を示す波形図であ
る。

【図８】本発明に係るメモリセルのデータラインに逆相
信号の印加が行われる動作波形を示す波形図である。

【図９】本発明に係る正電圧のみを用いたメモリセルの
データラインに逆相信号の印加が行われる動作波形を示
す波形図である。

【図１０】従来のメモリセルを示す断面図である。

【図１１】従来のＥＥＰＲＯＭの動作状態を示す回路図
である。

【符号の説明】

２１…絶縁基板、２２…半導体層、２３１〜２３４…ｎ
＋　高濃度領域、２４１〜２４４…ｎ−　低濃度領域、
２５…第２の絶縁層、２６…メモリ用トランジスタＭＴ
Ｒのゲート電極、２７…第１の絶縁層、２８１，２８２
…選択用トランジスタＳＴＲのゲート電極、３０…ソー
ス電極、３１…ドレイン電極。

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　メモリ用トランジスタと選択用トラン
   ジスタとからなるメモリセルがマトリクス状に配列され
   たメモリセルの駆動方法において、メモリ用トランジス
   タのメモリゲートとソースまたはドレイン間電圧として
   書込み電圧もしくは消去電圧を印加した後、当該メモリ
   用トランジスタのメモリセルと同一データラインで接続
   されたメモリセルに対して、メモリゲート−データライ
   ン間を逆相電位にして非選択時のメモリゲートとソース
   またはドレイン間に蓄積された電荷を放電することを特
   徴とするメモリセルの駆動方法。
2. 【請求項２】　　請求項１記載のメモリセルにおいて、
   ソース電極及びドレイン電極にそれぞれ選択用トランジ
   スタが直列に接続されていることを特徴とするメモリセ
   ルの駆動方法。
3. 【請求項３】　　メモリ用トランジスタと選択用トラン
   ジスタとからなるメモリセルがマトリクス状に配列され
   たメモリセルの駆動方法において、選択されたラインに
   接続されたメモリ用トランジスタのメモリゲートとソー
   スまたはドレイン間電圧として書込み電圧もしくは消去
   電圧を複数回印加した後、１回当該メモリ用トランジス
   タのメモリセルと同一データラインで接続されたメモリ
   セルに対して、メモリゲート−データライン間を逆相電
   位にして非選択時のメモリゲートとソースまたはドレイ
   ン間に蓄積された電荷を放電することを特徴とする請求
   項１記載のメモリセルの駆動方法。