TWI387058B - 非揮發性半導體記憶體元件以及製造非揮發性半導體記憶體元件之方法 - Google Patents
非揮發性半導體記憶體元件以及製造非揮發性半導體記憶體元件之方法 Download PDFInfo
- Publication number
- TWI387058B TWI387058B TW097100331A TW97100331A TWI387058B TW I387058 B TWI387058 B TW I387058B TW 097100331 A TW097100331 A TW 097100331A TW 97100331 A TW97100331 A TW 97100331A TW I387058 B TWI387058 B TW I387058B
- Authority
- TW
- Taiwan
- Prior art keywords
- stack structure
- layer
- charge storage
- memory device
- memory
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000004065 semiconductor Substances 0.000 title description 4
- 239000010410 layer Substances 0.000 claims description 62
- 238000003860 storage Methods 0.000 claims description 58
- 230000015654 memory Effects 0.000 claims description 57
- 150000004767 nitrides Chemical class 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 15
- 229910052732 germanium Inorganic materials 0.000 claims description 14
- 239000011232 storage material Substances 0.000 claims description 14
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 13
- 230000005641 tunneling Effects 0.000 claims description 11
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 239000011229 interlayer Substances 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- 238000001459 lithography Methods 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 3
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 3
- 229910000420 cerium oxide Inorganic materials 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 2
- SCCCLDWUZODEKG-UHFFFAOYSA-N germanide Chemical compound [GeH3-] SCCCLDWUZODEKG-UHFFFAOYSA-N 0.000 claims 2
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims 2
- 239000002904 solvent Substances 0.000 claims 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
本發明大體是關於一種半導體元件，且更特定言之，是關於一種非揮發性半導體記憶體元件以及其製造方法。
快閃記憶體為一種類型之非揮發性記憶體，其可保持其內容而不消耗功率且可被寫入以及抹除多次。一種類型之快閃記憶體在浮置閘極電晶體(floating gate transistor)之陣列中儲存資訊，所述陣列中之每一者(稱為“單元”(cell))通常儲存資訊之一個位元。有時被稱為多級單元(multi－level－cell)元件的較新元件可藉由使用置放於單元之浮置閘極上之兩級以上的電荷來在每單元儲存一個以上的位元。多級單元元件可使記憶體容量加倍，但其可能經受較緩慢讀取以及寫入操作。
一種類型之快閃記憶體被稱為氮化物唯讀記憶體(nitride read only memory)。氮化物唯讀記憶體可包括用於資料儲存之氮化物唯讀記憶體單元之陣列。每一氮化物唯讀記憶體單元可包括形成於p型基板上之源極、汲極以及閘極結構。閘極結構可包括覆蓋氧化物/氮化物/氧化物(ONO)堆疊層之多晶矽層，其中氮化物層充當電荷捕獲層(charge trapping layer)。每一氮化物唯讀記憶體單元可儲存資料之一或多個位元。舉例而言，雙位元記憶體元件允許在單一單元中儲存資料之兩個位元，一個位元被儲存於緊接源極區之捕獲層中且另一位元被儲存於緊接汲極區之捕獲層中。
在利用ONO堆疊層來儲存電荷之多位元記憶體元件中，應將在程式化(亦即，寫入)以及抹除操作期間添加或移除之電荷限制於單元之各別源極區以及汲極區。然而，實際上，由於閘極長度按比例縮減為65 nm以下，故在源極區以及汲極區中之一者中的電荷可與另一區中之電荷重疊，從而隨時間改變單元之讀取、程式化以及抹除特徵。最終，兩組電荷之重疊改變了用於確定單元中之各別位元的狀態之臨限電壓且從而使位元感測不可靠。
此外，具有浮置閘極結構之記憶體可遭遇應力誘發漏電流的問題，尤其在記憶體元件尺寸微縮(亦即，記憶體具有較薄穿隧氧化物膜(tunnel oxide film))時以及當電壓被施加於記憶體單元的汲極端子時。換言之，記憶體元件可具有在穿隧氧化物膜上之弱點處的漏電流路徑，且從而經由漏電流路徑遺失資料。
與本發明一致之一個實例提供一種用以將記憶體儲存資料分成許多分離的儲存塊以在電荷限制的情況下達成多位元操作的方法。儲存資料可為導體或具有電荷捕獲能力之絕緣體。
與本發明一致的另一實例提供一種記憶體元件的製造方法，其包含：提供基板；在基板上提供穿隧介電膜(tunnel dielectric film)；在穿隧介電膜之上提供具有儲存資料層以及薄矽層之電荷儲存堆疊結構；在電荷儲存堆疊結構上提供第二介電層；在穿隧介電膜之下形成源極區以及汲極區；以及藉由使用無光阻劑蝕刻製程(photoresistless etching process)分離電荷儲存堆疊結構，以在每一對源極區與汲極區之間形成許多儲存塊。
在另一實例中，一種記憶體元件的製造方法，其包含：提供基板；在基板上提供穿隧氧化物膜；在穿隧氧化物膜上提供具有儲存資料層以及薄矽層之電荷儲存堆疊結構；在電荷儲存堆疊結構上提供氮化物層；在穿隧氧化物膜之下形成源極區以及汲極區；藉由使用無光阻劑蝕刻製程分離電荷儲存堆疊結構來形成許多分離的儲存塊；在分離之儲存塊以及穿隧氧化物膜上提供阻擋氧化物膜(blocking oxide film)以及多晶矽層間介電層(interpoly dielectric layer)中之一者；提供閘極材料；以及藉由微影以及反應式離子蝕刻(reactive ion etching，RIE)來形成閘極結構。
與本發明一致之一個實例提供一種記憶體中之記憶體單元，記憶體單元具有許多分離的儲存塊以用於在電荷限制的情況下的多位元操作。
與本發明一致之另一實例提供一種記憶體單元，記憶體單元包含：基板、基板上之穿隧介電膜、形成於基板中之源極區以及汲極區，以及在每一對源極區與汲極區之間的許多分離的儲存塊。每一儲存塊包括儲存資料以及二氧化矽層。兩個儲存塊被分離至少100埃之間距。
應理解，前述一般描述以及以下實施方式僅為例示性的且不限制所主張的本發明。
圖1是說明本發明之實例中的非揮發性記憶體單元10的示意結構。非揮發性記憶體單元10包括基板100、源極/汲極(S/D)區102、在S/D區102上方的穿隧氧化物膜104、在S/D區102之間的穿隧氧化物膜104上的四個分離的儲存塊106、在穿隧氧化物膜104以及儲存塊106之上的阻擋氧化物膜或多晶矽層間介電層108，以及在阻擋氧化物膜或多晶矽層間介電層108上的閘極材料層110。每一個儲存塊106包括儲存資料層202b以及二氧化矽層202a。用於儲存電荷的儲存資料層202b可由包括矽、多晶矽、矽鍺、金屬的導電材料所製成，或者是例如氮化矽、氧化鋁以及氮氧化矽的電荷捕獲材料所製成。在本發明的一個實例中，儲存資料層202b，在浮置閘極電晶體中時可為矽，或者是在氮化物唯讀記憶體或SONOS元件中時為氮化物。
圖2至圖5為繪示一種非揮發性記憶體單元的剖面示意圖，以說明圖1之記憶體單元的製造方法。如圖2所示，利用熱氧化，在矽基板100上，形成具有2 nm至10 nm厚度的穿隧氧化物膜104。矽基板100可為用於製造n通道電晶體的p型矽基板，或替代為用於p通道電晶體的n型矽基板。矽基板100的厚度為10 nm至3000 μm。電荷儲存堆疊結構202形成於穿隧氧化物膜104上。電荷儲存堆疊結構202包括儲存資料層以及薄矽層。具體而言，在使用矽作為儲存資料的情況下，是利用化學氣相沈積(CVD)在穿隧氧化物膜104上形成5 nm至200 nm的厚度的矽。其中，可將矽的具有3 nm至198 nm厚度的底部部分界定為用於儲存電荷之儲存資料層，且可將具有2 nm厚度的頂部部分界定為薄矽層。另外，在氮化物用作儲存資料的情況下，可利用CVD在穿隧氧化物膜104形成氮化矽膜。接著，將具有2 nm厚度的薄矽層沈積於氮化物膜上，以形成氮化物－矽電荷儲存堆疊結構202。接下來，藉由CVD在電荷儲存堆疊結構202上方形成具有160 nm厚度的氮化物膜206。
參看圖3，將光阻劑(未繪示)首先塗覆於氮化物膜206的表面上，且接著使用習知微影以及反應式離子蝕刻(RIE)對其進行圖案化，以暴露部分的穿隧氧化物膜104。此外，進行離子植入，以在經暴露之穿隧氧化物膜104下方形成源極區以及汲極區102，其以用於位元線連接。圖4所示為形成於穿隧氧化物膜104上之若干分離的儲存塊。形成儲存塊的製程是藉由等向性蝕刻而非微影製程來進行形成儲存塊的製程。上述之製程包括，首先藉由例如是使用熱磷酸(HPA)的濕式蝕刻來移除部分的氮化物膜206，以藉此暴露出電荷儲存堆疊結構202之第一部分。接著，進行氧化，將暴露出的電荷儲存堆疊結構202之第一部分的薄矽層的矽轉化成二氧化矽，且以形成二氧化矽膜202a作為絕緣體。上述之氧化可藉由爐氧化或快速熱氧化來進行。接著，再次移除部分的氮化物膜206，以暴露電荷儲存堆疊結構202之第二部分。其後，進行移除製程，以移除暴露出的電荷儲存堆疊結構202之第二部分，而使在下方的穿隧氧化物膜104之一部分暴露出來。承上述，可重複形成儲存塊之製程，以在穿隧氧化物膜104上形成所要的數目之儲存塊，如圖4所示的結構則是重複兩次製程而形成。使用由HPA之等向性蝕刻以形成上文所描述之儲存塊，其可使兩個儲存塊之間的間距達到至少100埃。此外，在以氮化矽當作儲存資料的情況下，可藉由使用HPA而歸因於其高選擇性以及低蝕刻速率，而使氮化矽儲存層之蝕刻速率得以良好控制。
如圖5所展示，可藉由濕式蝕刻例如是使用HPA的濕式蝕刻，以完全移除剩餘的氮化物膜206。在儲存塊之所要的數目為偶數的情況下，在移除氮化物膜206之後，可移除在氮化物膜206下方之經暴露之的電荷儲存堆疊結構202，以形成如圖5所展示的結構。另一方面，在以矽用作儲存資料的情況下，可藉由乾式蝕刻例如是RIE的乾式蝕刻，來移除整個經暴露之電荷儲存堆疊結構202。在以氮化物用作儲存資料的情況下，藉由乾式蝕刻移除電荷儲存堆疊結構202之薄矽層，且隨後藉由例如是使用HPA的濕式蝕刻移除下方的氮化物。因此，參看圖5，在一對源極/汲極區之間，可形成四個分離的儲存結構。隨後，在圖5之結構之上沈積阻擋氧化物膜108或多晶矽層間介電層。在形成阻擋氧化物膜或多晶矽層間介電層108之後，將用於字元線結構之閘極材料的頂部膜110沈積於阻擋氧化物膜108上以形成圖1之結構，其中閘極材料例如多晶矽、金屬或多晶矽化物(silicide poly)。利用若干分離的儲存塊來儲存資料的情況下，可減小具有應力誘發之漏電流之問題的概率。
熟習此項技術者應瞭解，可對上文所描述之實施例進行改變而不脫離其廣泛發明性概念。因此，應理解，本發明不限於所揭露之特定實施例，而意欲涵蓋在由所附申請專利範圍所界定之本發明之精神以及範疇內的修改。
10．．．非揮發性記憶體單元
100．．．基板
102．．．源極/汲極區
104．．．穿隧氧化物膜
106．．．儲存塊
108．．．阻擋氧化物膜(多晶矽層間介電層)
110．．．閘極材料
202．．．電荷儲存堆疊結構
202a．．．二氧化矽層
206．．．氮化物膜
圖1展示根據本發明之記憶體單元之例示性實施例的橫截面結構。
圖2為圖1中的記憶體單元之剖視圖，其展示根據本發明之例示性製造方法。
圖3為圖1中的記憶體單元之剖視圖，其展示根據本發明之例示性製造方法。
圖4為圖1中的記憶體單元之剖視圖，其展示根據本發明之例示性製造方法。
圖5為圖1中的記憶體單元之剖視圖，其展示根據本發明之例示性製造方法。
10．．．非揮發性記憶體單元
100．．．基板
102．．．源極/汲極區
104．．．穿隧氧化物膜
106．．．儲存塊
108．．．阻擋氧化物膜(多晶矽層間介電層)
110．．．閘極材料
202．．．電荷儲存堆疊結構
202a．．．二氧化矽層
Claims (21)
- 一種記憶體元件的製造方法，包括：提供一基板；在該基板上提供一穿隧介電膜；在該穿隧介電膜上方提供一電荷儲存堆疊結構，其中該電荷儲存堆疊結構包括一儲存資料層以及覆蓋該儲存資料層的一薄矽層；在該電荷儲存堆疊結構上提供一第二介電層；在該穿隧介電膜下方形成源極區以及汲極區；以及利用蝕刻製程分離該電荷儲存堆疊結構，以在每一對源極區與汲極區之間形成多數個儲存塊。
- 如申請專利範圍第1項所述之記憶體元件的製造方法，其中該儲存資料層由導電材料製成。
- 如申請專利範圍第1項所述之記憶體元件的製造方法，其中該儲存資料層由具有電荷捕獲能力的介電材料製成。
- 如申請專利範圍第1項所述之記憶體元件的製造方法，更包括：在該些儲存塊以及該穿隧介電膜上，提供阻擋氧化物膜與多晶矽層間介電層的其中之一；提供一間極材料；以及形成一閘極結構。
- 如申請專利範圍第4項所述之記憶體元件的製造方法，其更包括：完全移除所剩餘的該第二介電層，以暴露剩餘的該電荷儲存堆疊結構。
- 如申請專利範圍第1項所述之記憶體元件的製造方法，其中形成該些儲存塊的方法包括：利用濕式蝕刻，移除部分的該第二介電層，以暴露該電荷儲存堆疊結構的第一部分；利用氧化，將暴露出的該電荷儲存堆疊結構的該第一部分的薄矽層轉化成二氧化矽；移除部分的該第二介電層，以暴露該電荷儲存堆疊結構的第二部分；移除暴露出的該電荷儲存堆疊結構的該第二部分，以暴露該穿隧介電膜；以及重複所述以上步驟，以形成多個分離的儲存塊。
- 如申請專利範圍第6項所述之記憶體元件的製造方法，其中所述濕式蝕刻是使用熱磷酸作為蝕刻溶劑。
- 如申請專利範圍第6項所述之記憶體元件的製造方法，其中暴露出的該電荷儲存堆疊結構的該第二部分是利用反應式離子蝕刻而移除。
- 如申請專利範圍第6項所述之記憶體元件的製造方法，其中暴露出的該電荷儲存堆疊結構的該第一部分的薄矽層是利用爐氧化以及快速熱氧化中的其中之一而轉化為二氧化矽。
- 如申請專利範圍第4項所述之記憶體元件的製造方法，其中該閘極材料為多晶矽、金屬以及多晶矽化物中的其中之一。
- 如申請專利範圍第4項所述之記憶體元件的製造方法，其中該閘極結構是利用微影以及反應式離子蝕刻而形成。
- 如申請專利範圍第1項所述之記憶體元件的製造方法，其中兩個儲存塊分離至少100埃的間距。
- 一種記憶體元件的製造方法，包括：提供一基板；在該基板上提供一穿隧介電膜；在該穿隧介電膜上方提供一電荷儲存堆疊結構，其中該電荷儲存堆疊結構包括一儲存資料層以及一薄矽層；在該電荷儲存堆疊結構上提供一氮化物層；在該穿隧介電膜下方形成源極區以及汲極區；利用蝕刻製程分離該電荷儲存堆疊結構，以形成多數個儲存塊；在該些分離的儲存塊以及該穿隧介電膜上，提供阻擋氧化物膜以及多晶矽層間介電層的其中之一；覆蓋一閘極材料；以及利用微影以及反應式離子蝕刻形成一閘極結構。
- 如申請專利範圍第13項所述之記憶體元件的製造方法，其中形成該些分離的儲存塊的方法包括：利用濕式蝕刻，移除部分的該氮化物層，以暴露該電荷儲存堆疊結構的第一部分；利用氧化，將暴露出的該電荷儲存堆疊結構的該第一部分的薄矽層轉化成二氧化矽；移除部分的該氮化物層，以暴露該電荷儲存堆疊結構的該第二部分；移除暴露出的該電荷儲存堆疊結構的該第二部分，以暴露該穿隧介電膜；以及重複所述以上步驟，以形成多個分離的儲存塊。
- 如申請專利範圍第13項所述之記憶體元件的製造方法，其更包括：完全移除所剩餘的該氮化物層，以暴露剩餘的該電荷儲存堆疊結構。
- 如申請專利範圍第13項所述之記憶體元件的製造方法，其中兩個儲存塊分離至少100埃的間距。
- 如申請專利範圍第14項所述之記憶體元件的製造方法，其中該濕式蝕刻是使用熱磷酸作為蝕刻溶劑。
- 一種記憶體單元，包括：一基板；一穿隧介電膜，配置在該基板上；源極區以及汲極區，形成於該基板中；以及多數個分離的儲存塊，在靠近源極側以及靠近汲極側分別至少有一對所述儲存塊，而每一個儲存塊包括儲存資料層以及二氧化矽層，其中每對儲存塊分離至少100埃之間距。
- 如申請專利範圍第18項所述之記憶體單元，更包括：阻擋氧化物膜以及多晶矽層間介電層其中之一；以及一閘極材料層。
- 如申請專利範圍第19項所述之記憶體單元，其中該閘極材料為多晶矽、金屬以及多晶矽化物中的其中之一。
- 如申請專利範圍第18項所述之記憶體單元，其中該儲存資料層由導電材料以及具有電荷捕獲能力之介電材料中的其中之一製成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US87922407P | 2007-01-08 | 2007-01-08 | |
| US11/693,716 US7521321B2 (en) | 2007-01-08 | 2007-03-30 | Method of fabricating a non-volatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200830476A TW200830476A (en) | 2008-07-16 |
| TWI387058B true TWI387058B (zh) | 2013-02-21 |
Family
ID=39593510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW097100331A TWI387058B (zh) | 2007-01-08 | 2008-01-04 | 非揮發性半導體記憶體元件以及製造非揮發性半導體記憶體元件之方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7521321B2 (zh) |
| CN (1) | CN101231957B (zh) |
| TW (1) | TWI387058B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120209375A1 (en) | 2011-02-11 | 2012-08-16 | Gilbert Madrid | Stability device for use with percutaneous delivery systems |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040197995A1 (en) * | 2003-04-01 | 2004-10-07 | Lee Yong-Kyu | Method of manufacturing twin-ONO-type SONOS memory using reverse self-alignment process |
| US20050255657A1 (en) * | 2002-08-19 | 2005-11-17 | Seong-Gyun Kim | Methods of forming a nonvolatile memory device having a local SONOS structure that use spacers to adjust the overlap between a gate electrode and a charge trapping layer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7388252B2 (en) * | 2005-09-23 | 2008-06-17 | Macronix International Co., Ltd. | Two-bits per cell not-and-gate (NAND) nitride trap memory |
-
2007
- 2007-03-30 US US11/693,716 patent/US7521321B2/en active Active
-
2008
- 2008-01-04 TW TW097100331A patent/TWI387058B/zh active
- 2008-01-08 CN CN2008100022908A patent/CN101231957B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050255657A1 (en) * | 2002-08-19 | 2005-11-17 | Seong-Gyun Kim | Methods of forming a nonvolatile memory device having a local SONOS structure that use spacers to adjust the overlap between a gate electrode and a charge trapping layer |
| US20040197995A1 (en) * | 2003-04-01 | 2004-10-07 | Lee Yong-Kyu | Method of manufacturing twin-ONO-type SONOS memory using reverse self-alignment process |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101231957A (zh) | 2008-07-30 |
| US7521321B2 (en) | 2009-04-21 |
| TW200830476A (en) | 2008-07-16 |
| CN101231957B (zh) | 2013-08-28 |
| US20080164513A1 (en) | 2008-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102421606B1 (ko) | 메모리 어레이 및 메모리 어레이를 형성하는 방법 | |
| US11515321B2 (en) | Memory cells, memory arrays, and methods of forming memory arrays | |
| US10438962B2 (en) | Memory arrays, and methods of forming memory arrays | |
| US7512012B2 (en) | Non-volatile memory and manufacturing method and operating method thereof and circuit system including the non-volatile memory | |
| JP4646837B2 (ja) | 半導体装置の製造方法 | |
| US20080258203A1 (en) | Stacked sonos memory | |
| US20080258205A1 (en) | Non-volatile semiconductor memory device | |
| JP2002298591A (ja) | 半導体記憶装置 | |
| JP6998267B2 (ja) | 半導体装置およびその製造方法 | |
| WO2018226270A1 (en) | Method of reducing charge loss in non-volatile memories | |
| JP2006339599A (ja) | 半導体装置およびその製造方法 | |
| JP2007134672A (ja) | 非揮発性メモリーとその製造方法および操作方法 | |
| KR100953050B1 (ko) | 비휘발성 메모리 소자 및 그의 제조 방법 | |
| JP2009272565A (ja) | 半導体記憶装置、及びその製造方法 | |
| JP3745297B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2009289950A (ja) | 半導体記憶装置 | |
| US8895387B2 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| JP2004056071A (ja) | 半導体素子の製造方法及びその素子 | |
| TWI387058B (zh) | 非揮發性半導體記憶體元件以及製造非揮發性半導體記憶體元件之方法 | |
| JP2009152556A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2008166528A (ja) | 半導体装置およびその製造方法 | |
| US20060039200A1 (en) | Non-volatile memory cell, fabrication method and operating method thereof | |
| JP2006332098A (ja) | 半導体装置およびその製造方法 | |
| US20060186481A1 (en) | Non-volatile memory and manufacturing method and operating method thereof | |
| JP5214700B2 (ja) | 半導体装置 |