JPH07147389A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH07147389A
JPH07147389A JP5293232A JP29323293A JPH07147389A JP H07147389 A JPH07147389 A JP H07147389A JP 5293232 A JP5293232 A JP 5293232A JP 29323293 A JP29323293 A JP 29323293A JP H07147389 A JPH07147389 A JP H07147389A
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JP
Japan
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insulating film
buried
semiconductor substrate
line
gate
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JP5293232A
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English (en)
Inventor
Kazuyoshi Shiba
和佳 志波
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 書込み動作の信頼性を損なうことなく、不揮
発性メモリの微細化を促進する。 【構成】 半導体基板１の主面のワード線Ｗと交差する
方向に溝６を設け、この溝６を介して埋込みビット線Ｂ
Ｄおよび埋込みソース線ＢＳのそれぞれを同一ワード線
Ｗ上の隣接するメモリセル毎に分離することにより、選
択されたメモリセルにデータを書き込む際に、同一ワー
ド線Ｗ上の隣接するメモリセルに誤書込みが発生するの
を防止する。また、上記溝６を自己整合で形成すること
により、メモリセルの微細化を図る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、電気的に書込みおよび
消去が可能な不揮発性メモリを有する半導体集積回路装
置に適用して有効な技術に関する。
【０００２】
【従来の技術】アイ・イー・ディー・エム（ＩＥＤＭ),
1990,pp.91〜94には、半導体基板に設けた半導体領域
（拡散層）でビット線およびソース線を構成した不揮発
性メモリが記載されている。
【０００３】図１９はこの不揮発性メモリのメモリアレ
イを示す平面図、図２０は図１９のＣ−Ｃ' 線における
断面図、図２１はこのメモリアレイの等価回路図であ
る。
【０００４】半導体基板４０の主面には、ｎ+ 型の半導
体領域で構成された埋込みビット線ＢＤ（ＢＤ1,ＢＤ2
・・・)および埋込みソース線ＢＳ（ＢＳ1,ＢＳ2 ・・・)が交
互に配置されている。この埋込みビット線ＢＤおよび埋
込みソース線ＢＳと直交する方向にはワード線Ｗ（Ｗ1,
Ｗ2 ・・・)が延在し、このワード線Ｗと埋込みビット線Ｂ
Ｄおよび埋込みソース線ＢＳとが交差する領域にメモリ
セルが配置されている。
【０００５】上記メモリセルは、第１ゲート絶縁膜４
１、フローティングゲート４２、第２ゲート絶縁膜４３
および前記ワード線Ｗと一体に構成されたコントロール
ゲート４４を備えたＭＩＳＦＥＴＱで構成され、１ビッ
トの情報を記憶する。上記埋込みビット線ＢＤおよび埋
込みソース線ＢＳのそれぞれは、１６ビットごとにＡｌ
のビット線Ｄ（Ｄ1,Ｄ2 ・・・)およびソース線Ｓ（Ｓ1,Ｓ
2 ・・・)で裏打ちされている。
【０００６】上記メモリセルのデータを消去するには、
図２２に示すように、ワード線Ｗ（コントロールゲー
ト）を接地（０〔Ｖ〕）、ドレイン領域をオープンに
し、ソース領域に１２〔Ｖ〕の高電圧を印加してフロー
ティングゲートからソース領域にファウラ−ノルドハイ
ム・トンネリングで電子を引き抜く。一方、メモリセル
にデータを書込むには、図２３に示すように、選択され
たメモリセル（Ａ）のドレイン領域に６〔Ｖ〕、ワード
線Ｗ2 （コントロールゲート）に１２〔Ｖ〕をそれぞれ
印加し、ソース領域を接地してフローティングゲートに
チャネルホットエレクトロンを注入する。
【０００７】上記不揮発性メモリは、ビット線Ｄと埋込
みビット線ＢＤとを接続するコンタクトホール４５、ソ
ース線Ｓと埋込みソース線ＢＳとを接続するコンタクト
ホール４５のそれぞれを１６ビットに１個の割合で設け
ているので、１ビットに１個の割合でコンタクトホール
を設ける通常のＮＯＲ型不揮発性メモリに比べて、メモ
リアレイの面積を縮小することができるという特徴があ
る。
【０００８】
【発明が解決しようとする課題】しかし、本発明者の検
討によれば、前記の不揮発性メモリは書込み動作の信頼
性に問題がある。
【０００９】前述したように、この不揮発性メモリにデ
ータを書込むには、選択したメモリセルのドレイン領域
に６〔Ｖ〕、コントロールゲートに１２〔Ｖ〕を印加
し、ソース領域を接地する。このとき、前記図２３に示
すように、同一ワード線Ｗ2 上の隣接する非選択メモリ
セル（Ｂ）のドレイン領域およびコントロールゲートに
もそれぞれメモリセル（Ａ）と同じ電圧が印加されるの
で、このメモリセル（Ｂ）のチャネルがＯＮになり、ソ
ース領域を充電させるための電流がメモリセル（Ｂ）に
流れて誤書込みを引き起こす虞れがある。
【００１０】また、前記の不揮発性メモリは、前記図２
０に示すように、ＬＯＣＯＳ法で形成した絶縁膜でメモ
リセル間の素子分離を図っているため、メモリセルの微
細化に限界がある。
【００１１】本発明の目的は、書込み動作の信頼性を損
なうことなく不揮発性メモリを微細化することのできる
技術を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、以下の
とおりである。
【００１４】(1) 本発明の不揮発性メモリは、半導体基
板の主面のワード線と交差する方向に沿って溝を設け、
この溝を介して半導体基板の主面に形成した埋込みビッ
ト線および埋込みソース線のそれぞれを同一ワード線上
の隣接するメモリセル毎に分離する。
【００１５】(2) 本発明の不揮発性メモリの製造方法
は、下記の工程(a) 〜(e) を有する。
【００１６】(a) 半導体基板上にＭＩＳＦＥＴの第１ゲ
ート絶縁膜を形成した後、前記第１ゲート絶縁膜上にフ
ローティングゲート用の導電膜および第１の絶縁膜を順
次堆積し、後に形成される埋込みビット線および埋込み
ソース線の延在方向に沿って前記第１の絶縁膜および前
記フローティングゲート用の導電膜をパターニングする
工程。
【００１７】(b) 前記第１の絶縁膜をマスクにして前記
半導体基板に不純物を導入し、前記ＭＩＳＦＥＴのソー
ス領域およびドレイン領域を構成する半導体領域を形成
する工程。
【００１８】(c) 前記フローティングゲート用の導電膜
の側壁にサイドウォールスペーサを形成した後、前記サ
イドウォールスペーサをマスクにして前記半導体基板を
エッチングし、前記ＭＩＳＦＥＴのソース領域およびド
レイン領域を構成する前記半導体領域よりも深い溝を形
成する工程。
【００１９】(d) 前記半導体基板上に第２の絶縁膜を堆
積して前記溝を埋め込んだ後、前記第２の絶縁膜をエッ
チバックして前記溝の開孔部を平坦化する工程。
【００２０】(e) 前記半導体基板上に第２ゲート絶縁膜
およびコントロールゲート用の導電膜を順次堆積した
後、前記コントロールゲート用の導電膜、前記第２ゲー
ト絶縁膜および前記フローティングゲート用の導電膜を
重ね切りでエッチングし、コントロールゲートおよびフ
ローティングゲートをそれぞれ形成する工程。
【００２１】
【作用】上記した手段(1) によれば、半導体基板の主面
に設けた溝を介して埋込みビット線および埋込みソース
線のそれぞれを同一ワード線上の隣接するメモリセル毎
に分離することにより、選択されたメモリセルにデータ
を書き込む際、同一ワード線上の隣接するメモリセルに
誤書込みが発生するのを防止することができる。
【００２２】上記した手段(2) によれば、フローティン
グゲート用の導電膜の側壁に形成したサイドウォールス
ペーサに対して自己整合的に形成した溝を使って素子分
離を図ることにより、ＬＯＣＯＳ法で形成した絶縁膜で
素子分離を図る場合に比べてメモリセルを微細化するこ
とができる。
【００２３】
【実施例】以下、本発明を実施例により説明する。な
お、実施例を説明するための全図において同一の機能を
有するものは同一の符号を付け、その繰り返しの説明は
省略する。
【００２４】図１は本実施例の不揮発性メモリのメモリ
アレイを示す平面図、図２は図１のＡ−Ａ' 線における
断面図、図３はこのメモリアレイの等価回路図である。
【００２５】メモリアレイ領域の半導体基板１の主面に
は、ｎ+ 型の半導体領域で構成された埋込みビット線Ｂ
Ｄ（ＢＤ1,ＢＤ2 ・・・)および埋込みソース線ＢＳ（ＢＳ
1,ＢＳ2 ・・・)が設けられている。埋込みビット線ＢＤお
よび埋込みソース線ＢＳは交互に配置され、メモリアレ
イの一方向に沿って並行に延在している。
【００２６】上記埋込みビット線ＢＤおよび埋込みソー
ス線ＢＳと直交する方向にはワード線Ｗ（Ｗ1,Ｗ2 ・・・)
が延在している。また、これらのワード線Ｗと埋込みビ
ット線ＢＤおよび埋込みソース線ＢＳとが交差する領域
には、１ビットの情報を記憶するメモリセルが配置され
ている。メモリセルは、第１ゲート絶縁膜２と、フロー
ティングゲート３と、第２ゲート絶縁膜４と、前記ワー
ド線Ｗと一体に形成されたコントロールゲート５を備え
たＭＩＳＦＥＴＱで構成されている。このＭＩＳＦＥＴ
Ｑのソース領域は前記埋込みソース線ＢＳと一体に構成
され、ドレイン領域は前記埋込みビット線ＢＳと一体に
構成されている。
【００２７】上記埋込みビット線ＢＤ（ＢＤ1,ＢＤ2 ・・
・)は、例えば１６ビットごとにビット線Ｄ（Ｄ1,Ｄ2 ・・
・)で裏打ちされている。ビット線Ｄは、前記コントロー
ルゲート５上の層間絶縁膜８に開孔したコンタクトホー
ル９を通じて埋込みビット線ＢＤに接続されている。ま
た、埋込みソース線ＢＳ（ＢＳ1,ＢＳ2 ・・・)は、それら
の端部で共通ソース線ＳＬに接続されている。
【００２８】メモリアレイ領域の半導体基板１の主面に
は、同一のワード線Ｗに接続されたメモリセル間を互い
に分離する溝６，６・・・ が設けられている。これらの溝
６は、埋込みビット線ＢＤおよび埋込みソース線ＢＳと
同一方向に延在し、埋込みビット線ＢＤ（ＭＩＳＦＥＴ
Ｑのドレイン領域）および埋込みソース線ＢＳ（ＭＩＳ
ＦＥＴＱのソース領域）のそれぞれを同一のワード線Ｗ
に接続されたメモリセル間で互いに分離している。これ
らの溝６の内部にはＢＰＳＧ(Boro-Phospho Silicate G
lass) 膜などからなる絶縁膜７が埋め込まれている。こ
の絶縁膜７は、溝６の開孔部においてその表面が平坦化
されている。
【００２９】上記のように構成されたメモリセルのデー
タを消去するには、一例として図４に示すように、ワー
ド線Ｗ（コントロールゲート）に−１０〔Ｖ〕の負電圧
を印加し、ドレイン領域を接地（０〔Ｖ〕）し、ソース
領域に５〔Ｖ〕を印加してフローティングゲートからソ
ース領域にファウラ−ノルドハイム・トンネリングで電
子を引き抜く。
【００３０】一方、メモリセルにデータを書込むには、
一例として図５に示すように、選択されたメモリセル
（Ａ）のドレイン領域に５〔Ｖ〕を印加し、ソース領域
を接地し、ワード線Ｗ2 （コントロールゲート）に１０
〔Ｖ〕の高電圧を印加してフローティングゲートにチャ
ネルホットエレクトロンを注入する。このとき、同一ワ
ード線Ｗ2 上の隣接する非選択のメモリセル（Ｂ）およ
びメモリセル（Ｃ）のコントロールゲートにもそれぞれ
メモリセル（Ａ）と同じ電圧が印加されるが、本実施例
では、選択されたメモリセル（Ａ）のソース領域および
ドレイン領域は、前記溝６を介して隣接するメモリセル
（Ｂ）やメモリセル（Ｃ）のソース領域およびドレイン
領域とは完全に分離されているので、メモリセル（Ｂ）
やメモリセル（Ｃ）に誤書込みが発生する虞れはない。
【００３１】なお、データの消去は、前記図４で説明し
たようなブロック単位で行う他、例えばチップ単位で一
括して行ってもよく、あるいは図６に示すように、ワー
ド線単位で行ってもよい。また、前記図４ではソース領
域にファウラ−ノルドハイム・トンネリングで電子を引
き抜く場合について説明したが、例えば図７に示すよう
に、ワード線Ｗに負電圧を印加し、チャネル全面で電子
を引き抜いてもよい。あるいは、基板に正電圧を印加
し、チャネル全面で電子を引き抜いてもよい。これらの
場合も、ブロック単位、チップ単位、ワード線単位のい
ずれの方法でも消去は可能である。
【００３２】また、前記の説明では、ファウラ−ノルド
ハイム・トンネリングでデータを消去し、チャネルホッ
トエレクトロンでデータの書込みを行ったが、例えば図
８および図９に示すように、データの消去および書込み
を共にファウラ−ノルドハイム・トンネリングで行って
もよい。この場合、データの消去はフローティングゲー
トへの電子の注入であり、ブロック単位、チップ単位、
ワード線単位のいずれの方法でも可能である。
【００３３】データの書込みは、フローティングゲート
からドレイン領域に電子を引き抜く。この場合も、選択
されたメモリセルと同一ワード線Ｗ上の隣接する非選択
のメモリセルとは、前記溝６を介してそれぞれのソース
領域およびドレイン領域が互いに分離されているので、
隣接する非選択のメモリセルに誤書込みが発生する虞れ
はない。なお、データの読出しは、選択されたメモリセ
ルのドレイン領域に例えば１〔Ｖ〕、ワード線Ｗに例え
ば５〔Ｖ〕をそれぞれ印加し、ソース領域を接地したと
きに電流が流れる場合を例えば `１' 、流れない場合を
`０' に対応させる。
【００３４】このように、データの消去および書込みを
共にファウラ−ノルドハイム・トンネリングで行う場合
は、電源電圧の単一化が可能となるので、ノートブック
型パソコンのようなポータブル電子機器のマイクロコン
ピュータに搭載可能な不揮発性メモリが得られる。
【００３５】図１０は、本実施例の不揮発性メモリを搭
載したマイクロコンピュータのブロック図である。この
マイクロコンピュータは、一例としてＣＰＵ、ＲＡＭ、
ＲＯＭ、シリアルコミュニケーションインターフェイス
（ＳＣＩ）、タイマ（ＴＩＭＥＲ）、アナログ／ディジ
タル変換器（Ａ／Ｄ）および入出力部（Ｉ／Ｏ）で構成
されている。
【００３６】ＣＰＵは演算部であり、その内部に演算の
ための種々のレジスタや制御回路を含んでいる。本実施
例のフラッシュメモリを含んだＲＯＭは、プログラムお
よび辞書データを記憶しておくために使用される。ＲＡ
Ｍは、演算途中のデータを一時記憶しておくために使用
される。これらＣＰＵ、ＲＯＭ、ＲＡＭ、ＳＣＩ、ＴＩ
ＭＥＲ、Ａ／ＤおよびＩ／Ｏは、ＢＵＳを介して相互に
接続されている。ＢＵＳは、データバス、アドレスバス
および制御バスで構成されている。
【００３７】次に、図１１〜図１８を用いて本実施例の
不揮発性メモリの製造方法を説明する。なお、図１１〜
図１８は、前記図１のＡ−Ｂ線における半導体基板１の
断面図である。
【００３８】まず、図１１に示すように、シリコン単結
晶からなるｐ- 型の半導体基板１上に酸化シリコン膜で
ＭＩＳＦＥＴＱの第１ゲート絶縁膜２を形成した後、こ
の第１ゲート絶縁膜２上にフローティングゲート用の多
結晶シリコン膜３ａと酸化シリコン膜からなる絶縁膜１
０とを順次堆積し、これらを後に形成される埋込みビッ
ト線ＢＤおよび埋込みソース線ＢＳの延在方向に沿って
パターニングする。
【００３９】次に、図１２に示すように、多結晶シリコ
ン膜３ａ上の絶縁膜１０をマスクにして半導体基板１に
ｎ型不純物（ヒ素またはリン）をイオン注入し、ＭＩＳ
ＦＥＴＱのソース領域、ドレイン領域を構成するｎ+ 型
半導体領域１１を形成する。このとき、後に形成される
埋込みビット線ＢＤと埋込みソース線ＢＳとが最接近す
る箇所（図１のＲで示す箇所）をフォトレジスト１２で
マスクし、この箇所に上記ｎ型不純物がイオン注入され
ないようにする。
【００４０】次に、図１３に示すように、半導体基板１
上に酸化シリコン膜または窒化シリコン膜からなる絶縁
膜１３を堆積し、これをＲＩＥ(Reactive Ion Etching)
法でエッチングして多結晶シリコン膜３ａの側壁にサイ
ドウォールスペーサ１４を形成する。このとき、多結晶
シリコン膜３ａ上に絶縁膜１３を残しておく。
【００４１】次に、図１４に示すように、多結晶シリコ
ン膜３ａ上の絶縁膜１３および側壁のサイドウォールス
ペーサ１４をマスクにして半導体基板１をエッチング
し、前記ＭＩＳＦＥＴＱのｎ+ 型半導体領域１１よりも
深い溝６を形成する。この溝６の形成により、ｎ+ 型半
導体領域１１が同一のワード線Ｗに接続されたメモリセ
ル間で分離され、埋込みビット線ＢＤ（ＢＤ1,ＢＤ2 ・・
・)および埋込みソース線ＢＳ（ＢＳ1,ＢＳ2 ・・・)が形成
される。
【００４２】次に、図１５に示すように、半導体基板１
上にＢＰＳＧ膜からなる絶縁膜７を堆積し、リフローお
よびエッチバックにより溝６を埋込むと共にその表面を
平坦化する。このとき、多結晶シリコン膜３ａ上の絶縁
膜１３も除去する。
【００４３】次に、図１６に示すように、半導体基板１
上に第２ゲート絶縁膜４およびコントロールゲート用の
多結晶シリコン膜５ａを順次堆積する。第２ゲート絶縁
膜４は、酸化シリコン膜、窒化シリコン膜および酸化シ
リコン膜の３層膜で構成し、その膜厚は１５〜３０nm程
度とする。
【００４４】次に、図１７に示すように、上記多結晶シ
リコン膜５ａ、第２ゲート絶縁膜４および前記多結晶シ
リコン膜３ａを重ね切りでエッチングし、多結晶シリコ
ン膜５ａでワード線Ｗ（コントロールゲート５）を、多
結晶シリコン膜３ａでフローティングゲート３をそれぞ
れ形成する。このとき、埋込みビット線ＢＤ（ＢＤ1,Ｂ
Ｄ2 ・・・)および埋込みソース線ＢＳ（ＢＳ1,ＢＳ2 ・・・)
の上にはサイドウォールスペーサ１４が形成されている
ので、ビット線ＢＤ（ＢＤ1,ＢＤ2 ・・・)および埋込みソ
ース線ＢＳ（ＢＳ1,ＢＳ2 ・・・)が分断されることはな
い。
【００４５】次に、図１８に示すように、半導体基板１
上に堆積した多結晶シリコン膜をエッチングして選択線
ＳＧ（ＳＧ1,ＳＧ2)および図示しない周辺回路のＭＩＳ
ＦＥＴのゲート電極を形成した後、半導体基板１上に層
間絶縁膜８を堆積し、この層間絶縁膜８にビット線ＢＤ
と埋込みビット線ＢＤとを接続するコンタクトホールを
形成する。その後、この層間絶縁膜８上にＡｌ膜を堆積
し、これをエッチングしてビット線Ｄ（Ｄ1,Ｄ2 ・・・)を
形成した後、このビット線Ｄ上に図示しないパッシベー
ション膜を堆積することにより、本実施例のフラッシュ
メモリが完成する。
【００４６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４８】(1) 半導体基板の主面のワード線と交差す
る方向に沿って溝を設け、この溝を介して半導体基板の
主面に形成した埋込みビット線および埋込みソース線の
それぞれを同一ワード線上の隣接するメモリセル毎に分
離したことにより、選択されたメモリセルにデータを書
き込む際、同一ワード線上の隣接するメモリセルに誤書
込みが発生するのを防止することができる。
【００４９】(2) フローティングゲート用の導電膜の側
壁に形成したサイドウォールスペーサに対して自己整合
的に形成した溝を使って素子分離を図ることにより、メ
モリセルを微細化することができる。
【００５０】(3) 溝に埋め込んだ絶縁膜の表面を平坦化
し、溝の開孔部の高さをフローティングゲートの高さと
同じにして下地段差を解消したことにより、コントロー
ルゲート、層間絶縁膜、ビット線を加工する際のプロセ
ス上の負担を軽減することができる。
【図面の簡単な説明】
【図１】本発明の一実施例である不揮発性メモリのメモ
リアレイを示す平面図である。
【図２】図１のＡ−Ａ' 線における断面図である。
【図３】図１に示すメモリアレイの等価回路図である。
【図４】本発明の一実施例である不揮発性メモリのデー
タ消去方法の一例を示す回路図である。
【図５】本発明の一実施例である不揮発性メモリのデー
タ書込み方法の一例を示す回路図である。
【図６】本発明の一実施例である不揮発性メモリのデー
タ消去方法の他の例を示す回路図である。
【図７】本発明の一実施例である不揮発性メモリのデー
タ消去方法の他の例を示す回路図である。
【図８】本発明の一実施例である不揮発性メモリのデー
タ消去方法の他の例を示す回路図である。
【図９】本発明の一実施例である不揮発性メモリのデー
タ書込み方法の他の例を示す回路図である。
【図１０】本発明の一実施例である不揮発性メモリを搭
載したマイクロコンピュータのブロック図である。
【図１１】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である不揮発性メモリの製
造方法を示す半導体基板の要部断面図である。
【図１９】従来の不揮発性メモリのメモリアレイを示す
平面図である。
【図２０】図１９のＣ−Ｃ' 線における断面図である。
【図２１】図１９に示すメモリアレイの等価回路図であ
る。
【図２２】従来の不揮発性メモリのデータ消去方法を示
す回路図である。
【図２３】従来の不揮発性メモリのデータ書込み方法を
示す回路図である。
【符号の説明】
１ 半導体基板 ２ 第１ゲート絶縁膜 ３ フローティングゲート ３ａ 多結晶シリコン膜 ４ 第２ゲート絶縁膜 ５ コントロールゲート ５ａ 多結晶シリコン膜 ６ 溝 ７ 絶縁膜 ８ 層間絶縁膜 ９ コンタクトホール １０ 絶縁膜 １１ ｎ+ 型半導体領域 １２ フォトレジスト １３ 絶縁膜 １４ サイドウォールスペーサ ４０ 半導体基板 ４１ 第１ゲート絶縁膜 ４２ フローティングゲート ４３ 第２ゲート絶縁膜 ４４ コントロールゲート ４５ コンタクトホール ＢＤ（ＢＤ1,ＢＤ2 ・・・) 埋込みビット線 ＢＳ（ＢＳ1,ＢＳ2 ・・・) 埋込みソース線 Ｄ（Ｄ1,Ｄ2 ・・・) ビット線 Ｑ ＭＩＳＦＥＴ ＳＧ（ＳＧ1,ＳＧ2) 選択線 ＳＬ 共通ソース線 Ｗ（Ｗ1,Ｗ2 ・・・) ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面に埋込みビット線およ
    び埋込みソース線を交互に形成し、前記埋込みビット線
    および埋込みソース線とこれらと交差する方向に延在す
    るワード線との交点に、第１ゲート絶縁膜、フローティ
    ングゲート、第２ゲート絶縁膜およびコントロールゲー
    トを有するＭＩＳＦＥＴで構成された電気的に書込み、
    消去可能な不揮発性メモリを配置したメモリアレイを有
    する半導体集積回路装置であって、前記半導体基板の主
    面に前記ワード線と交差する方向に延在する溝を設け、
    前記溝を介して前記埋込みビット線および前記埋込みソ
    ース線のそれぞれを同一ワード線上の隣接するメモリセ
    ル毎に分離したことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記メモリセルのデータの消去は、前記
    フローティングゲートにファウラ−ノルドハイム・トン
    ネリングで電子を注入することにより行い、前記メモリ
    セルへのデータの書込みは、前記フローティングゲート
    からドレイン領域にファウラ−ノルドハイム・トンネリ
    ングで電子を引き抜くことにより行うことを特徴とする
    請求項１記載の半導体集積回路装置。
  3. 【請求項３】 前記コントロールゲートよりも上層にビ
    ット線を設け、前記埋込みビット線を所定のビットごと
    に前記ビット線で裏打ちしたことを特徴とする請求項１
    記載の半導体集積回路装置。
  4. 【請求項４】 前記不揮発性メモリは、フラッシュメモ
    リであることを特徴とする請求項１記載の半導体集積回
    路装置。
  5. 【請求項５】 下記の工程(a) 〜(e) を有することを特
    徴とする請求項１、２、３または４記載の半導体集積回
    路装置の製造方法。 (a) 半導体基板上にＭＩＳＦＥＴの第１ゲート絶縁膜を
    形成した後、前記第１ゲート絶縁膜上にフローティング
    ゲート用の導電膜および第１の絶縁膜を順次堆積し、後
    に形成される埋込みビット線および埋込みソース線の延
    在方向に沿って前記第１の絶縁膜および前記フローティ
    ングゲート用の導電膜をパターニングする工程。 (b) 前記第１の絶縁膜をマスクにして前記半導体基板に
    不純物を導入し、前記ＭＩＳＦＥＴのソース領域および
    ドレイン領域を構成する半導体領域を形成する工程。 (c) 前記フローティングゲート用の導電膜の側壁にサイ
    ドウォールスペーサを形成した後、前記サイドウォール
    スペーサをマスクにして前記半導体基板をエッチング
    し、前記ＭＩＳＦＥＴのソース領域およびドレイン領域
    を構成する前記半導体領域よりも深い溝を形成する工
    程。 (d) 前記半導体基板上に第２の絶縁膜を堆積して前記溝
    を埋め込んだ後、前記第２の絶縁膜をエッチバックして
    前記溝の開孔部を平坦化する工程。 (e) 前記半導体基板上に第２ゲート絶縁膜およびコント
    ロールゲート用の導電膜を順次堆積した後、前記コント
    ロールゲート用の導電膜、前記第２ゲート絶縁膜および
    前記フローティングゲート用の導電膜を重ね切りでエッ
    チングし、コントロールゲートおよびフローティングゲ
    ートをそれぞれ形成する工程。
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