JPH09199696A - 不揮発性メモリ素子及びその製造方法 - Google Patents
不揮発性メモリ素子及びその製造方法Info
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- JPH09199696A JPH09199696A JP8350574A JP35057496A JPH09199696A JP H09199696 A JPH09199696 A JP H09199696A JP 8350574 A JP8350574 A JP 8350574A JP 35057496 A JP35057496 A JP 35057496A JP H09199696 A JPH09199696 A JP H09199696A
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- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】書き込み・消去時における非選択のメモリセル
に対する影響を防止する。 【解決手段】第１及び第２分離領域により、不揮発性メ
モリ素子を構成するメモリセルが形成されるウェルと、
隣接する他のウェルとを完全に独立させる。この構造に
拠れば、選択されたメモリセルにデータを書込んだり消
去したりする場合に、選択されていないメモリセルに影
響を与えず、データを消去する際のメモリセルの最小単
位を単位セルに限定することができ、チップ面積の増加
や素子間の絶縁の問題等を解決することができる。
に対する影響を防止する。 【解決手段】第１及び第２分離領域により、不揮発性メ
モリ素子を構成するメモリセルが形成されるウェルと、
隣接する他のウェルとを完全に独立させる。この構造に
拠れば、選択されたメモリセルにデータを書込んだり消
去したりする場合に、選択されていないメモリセルに影
響を与えず、データを消去する際のメモリセルの最小単
位を単位セルに限定することができ、チップ面積の増加
や素子間の絶縁の問題等を解決することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリ素
子及びその製造方法に係り、特にビットライン単位で独
立したウェルを有する不揮発性メモリ素子及びその製造
方法に関する。
子及びその製造方法に係り、特にビットライン単位で独
立したウェルを有する不揮発性メモリ素子及びその製造
方法に関する。
【０００２】
【従来の技術】メモリセルにデータを電気的に書込んだ
り消去したりできる不揮発性メモリ素子は、ビットライ
ンの連結形態によりＮＯＲ形とＮＡＮＤ形に大別され
る。
り消去したりできる不揮発性メモリ素子は、ビットライ
ンの連結形態によりＮＯＲ形とＮＡＮＤ形に大別され
る。
【０００３】ＮＯＲ形不揮発性メモリ素子は、１つのビ
ットラインに多数のメモリセルが並列に連結された構造
を有し、メモリセルに情報を保持させる場合にはチャン
ネルホットエレクトロン（channel hot electron）現象
を利用し、データを消去させる場合にはＦ−Ｎトンネリ
ング（Fowler Nordheim tunneling）現象を利用する。
このようにＮＯＲ形不揮発性メモリ素子のビットライン
は、それぞれのメモリセルと並列に連結されているので
大きなセル電流が得られる反面、セルアレイ領域が占め
る面積が大きい。従って、ＮＯＲ形不揮発性メモリ素子
は動作速度は速い反面、高集積の不揮発性メモリ素子に
は適さないという問題点がある。
ットラインに多数のメモリセルが並列に連結された構造
を有し、メモリセルに情報を保持させる場合にはチャン
ネルホットエレクトロン（channel hot electron）現象
を利用し、データを消去させる場合にはＦ−Ｎトンネリ
ング（Fowler Nordheim tunneling）現象を利用する。
このようにＮＯＲ形不揮発性メモリ素子のビットライン
は、それぞれのメモリセルと並列に連結されているので
大きなセル電流が得られる反面、セルアレイ領域が占め
る面積が大きい。従って、ＮＯＲ形不揮発性メモリ素子
は動作速度は速い反面、高集積の不揮発性メモリ素子に
は適さないという問題点がある。
【０００４】一方、ＮＡＮＤ形不揮発性メモリ素子は、
ビットラインコンタクトを通して１本のビットラインに
複数のセルストリングが連結され、１つセルストリング
は複数のセルトランジスタが直列に連結して構成され
る。ＮＡＮＤ形不揮発性メモリ素子では、セルトランジ
スタのコントロールゲート及びセルトランジスタのドレ
イン領域に印加される電圧の極性により電荷が基板及び
フローティングゲートの間に介されたトンネル酸化膜を
通過するＦ−Ｎトンネリング現象を用いてデータを書込
んだり消去したりする。
ビットラインコンタクトを通して１本のビットラインに
複数のセルストリングが連結され、１つセルストリング
は複数のセルトランジスタが直列に連結して構成され
る。ＮＡＮＤ形不揮発性メモリ素子では、セルトランジ
スタのコントロールゲート及びセルトランジスタのドレ
イン領域に印加される電圧の極性により電荷が基板及び
フローティングゲートの間に介されたトンネル酸化膜を
通過するＦ−Ｎトンネリング現象を用いてデータを書込
んだり消去したりする。
【０００５】ＮＡＮＤ形不揮発性メモリ素子は、ビット
ラインに複数のセルトランジスタが直列に連結されてい
るので、ＮＯＲ形不揮発性メモリ素子に比べてセル電流
が小さい。従って、ＮＯＲ形不揮発性メモリ素子に比べ
て動作速度が遅い反面、集積度を高くすることができる
という長所がある。
ラインに複数のセルトランジスタが直列に連結されてい
るので、ＮＯＲ形不揮発性メモリ素子に比べてセル電流
が小さい。従って、ＮＯＲ形不揮発性メモリ素子に比べ
て動作速度が遅い反面、集積度を高くすることができる
という長所がある。
【０００６】図１には高集積化に適した従来の技術によ
るＮＡＮＤ形不揮発性メモリ素子をワードライン方向に
沿って切断した断面図が示されている。
るＮＡＮＤ形不揮発性メモリ素子をワードライン方向に
沿って切断した断面図が示されている。
【０００７】図１を参照すれば、Ｐ形半導体基板１０上
にＮウェル領域１２及びＰウェル領域１４が順次に形成
されメモリセル等が形成される領域を限定している。そ
してＰウェル領域１４上にフィールド酸化膜１８が形成
されメモリセルが形成される活性領域等を限定してい
る。活性領域上にはトンネリング絶縁膜１６、フローテ
ィングゲート２０、第１層間絶縁膜２２及びコントロー
ルゲート２４が順次的に形成されている。コントロール
ゲート２４の全面には第２層間絶縁膜２６が形成されて
いる。そして各メモリセルに対応するビットライン２８
が第２層間絶縁膜２６上に各々形成されている。ビット
ライン２８が形成された結果物の全面には第３層間絶縁
膜３０が形成されている。
にＮウェル領域１２及びＰウェル領域１４が順次に形成
されメモリセル等が形成される領域を限定している。そ
してＰウェル領域１４上にフィールド酸化膜１８が形成
されメモリセルが形成される活性領域等を限定してい
る。活性領域上にはトンネリング絶縁膜１６、フローテ
ィングゲート２０、第１層間絶縁膜２２及びコントロー
ルゲート２４が順次的に形成されている。コントロール
ゲート２４の全面には第２層間絶縁膜２６が形成されて
いる。そして各メモリセルに対応するビットライン２８
が第２層間絶縁膜２６上に各々形成されている。ビット
ライン２８が形成された結果物の全面には第３層間絶縁
膜３０が形成されている。
【０００８】図１に示すような従来の技術による不揮発
性メモリ素子の場合は、フィールド酸化膜１８の厚さが
Ｐウェル１４の厚さに比べて薄い。従って、選択された
メモリセルをプログラムするために該当メモリセルが連
結されたビットラインにプログラム電圧を印加する場
合、全てのメモリセルのＰウェル１４が導通され、選択
されていないメモリセルにもプログラム電圧が印加され
る。したがって、選択されていないメモリセルも共にプ
ログラムされてしまうという問題がある。また、選択さ
れたメモリセルに保持されたデータを消去する場合に、
選択されたワードラインに連結されている全てのメモリ
セル等に保持されたデータも共に消去されるという問題
がある。
性メモリ素子の場合は、フィールド酸化膜１８の厚さが
Ｐウェル１４の厚さに比べて薄い。従って、選択された
メモリセルをプログラムするために該当メモリセルが連
結されたビットラインにプログラム電圧を印加する場
合、全てのメモリセルのＰウェル１４が導通され、選択
されていないメモリセルにもプログラム電圧が印加され
る。したがって、選択されていないメモリセルも共にプ
ログラムされてしまうという問題がある。また、選択さ
れたメモリセルに保持されたデータを消去する場合に、
選択されたワードラインに連結されている全てのメモリ
セル等に保持されたデータも共に消去されるという問題
がある。
【０００９】このように、選択されていないメモリセル
がプログラムされてしまう問題を解決するため次のよう
な３つの方法が提案された。
がプログラムされてしまう問題を解決するため次のよう
な３つの方法が提案された。
【００１０】第１の方法では、選択されていないビット
ラインと選択されていないワードラインとにプログラム
抑制電圧を印加する。しかし、この方法は、選択されて
いないビットラインをチャージング（charging）するた
めに長時間を必要とする。従って、プログラミング速度
が遅くなり、選択されたビットラインと選択されていな
いビットラインとの間の絶縁電圧を高めなければならな
いという他の問題が発生する。
ラインと選択されていないワードラインとにプログラム
抑制電圧を印加する。しかし、この方法は、選択されて
いないビットラインをチャージング（charging）するた
めに長時間を必要とする。従って、プログラミング速度
が遅くなり、選択されたビットラインと選択されていな
いビットラインとの間の絶縁電圧を高めなければならな
いという他の問題が発生する。
【００１１】第２の方法では、メモリセルと連結された
ストリングの両端を絶縁させた後、選択されていないワ
ードラインにチャンネルブースティング（channel boos
ting）に必要な電圧を印加する。しかし、この方法で
は、時間の経過に伴って、選択されていないワードライ
ンに連結されたメモリセルのチャンネルにブースティン
グされた電圧が低くなり、その結果、選択されていない
メモリセルがプログラムされてしまう。これを防止する
ためブースティング電圧を高めると、選択されたビット
ラインに連結されているメモリセルのうち、選択されて
いないワードラインに連結されたメモリセルがプログラ
ムされる。
ストリングの両端を絶縁させた後、選択されていないワ
ードラインにチャンネルブースティング（channel boos
ting）に必要な電圧を印加する。しかし、この方法で
は、時間の経過に伴って、選択されていないワードライ
ンに連結されたメモリセルのチャンネルにブースティン
グされた電圧が低くなり、その結果、選択されていない
メモリセルがプログラムされてしまう。これを防止する
ためブースティング電圧を高めると、選択されたビット
ラインに連結されているメモリセルのうち、選択されて
いないワードラインに連結されたメモリセルがプログラ
ムされる。
【００１２】第３方法は、米国特許第４，８７８，１９
９号に開示されている。この方法では、メインセルアレ
イと補助セルアレイとを半導体基板上に形成し、該補助
セルアレイは、該メインセルアレイのウェルと分離され
たウェルに形成する。しかし、この米国特許に開示され
た不揮発性メモリ素子の場合、１ビットのデータを保持
するために、ビットライン及びソースラインが共有さ
れ、ウェルが分離された２つのセルトランジスタが必要
である。従って、チップ全体の面積が増加するという短
所がある。また、選択されていないメモリセルがプログ
ラムされることを防止するために、プログラムの際にウ
ェルに負電圧を印加する。従って、ビットラインを共有
しているメモリセル等のドレインジャンクションから発
生するアバランシェブレークダウン（avalanche breakd
own）に対する耐電圧として、Ｖｃｃよりも該負電圧の
絶対値分だけ高い電圧を用いる必要がある。
９号に開示されている。この方法では、メインセルアレ
イと補助セルアレイとを半導体基板上に形成し、該補助
セルアレイは、該メインセルアレイのウェルと分離され
たウェルに形成する。しかし、この米国特許に開示され
た不揮発性メモリ素子の場合、１ビットのデータを保持
するために、ビットライン及びソースラインが共有さ
れ、ウェルが分離された２つのセルトランジスタが必要
である。従って、チップ全体の面積が増加するという短
所がある。また、選択されていないメモリセルがプログ
ラムされることを防止するために、プログラムの際にウ
ェルに負電圧を印加する。従って、ビットラインを共有
しているメモリセル等のドレインジャンクションから発
生するアバランシェブレークダウン（avalanche breakd
own）に対する耐電圧として、Ｖｃｃよりも該負電圧の
絶対値分だけ高い電圧を用いる必要がある。
【００１３】
【発明が解決しょうとする課題】本発明は、上記問題点
を解決するためになされたものであり、ビットライン単
位に独立したウェルを具備する不揮発性メモリ素子及び
その製造方法を提供することを目的とする。
を解決するためになされたものであり、ビットライン単
位に独立したウェルを具備する不揮発性メモリ素子及び
その製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
の本発明による不揮発性メモリ素子は、半導体基板と、
前記半導体基板の全面に形成された第１分離領域と、前
記第１分離領域上に形成され、前記第１分離領域と接触
し、相互に分離された複数の第２分離領域と、前記第２
分離領域の間に形成され、不純物が注入されたシリコン
よりなるウェルとを具備することを特徴とする。
の本発明による不揮発性メモリ素子は、半導体基板と、
前記半導体基板の全面に形成された第１分離領域と、前
記第１分離領域上に形成され、前記第１分離領域と接触
し、相互に分離された複数の第２分離領域と、前記第２
分離領域の間に形成され、不純物が注入されたシリコン
よりなるウェルとを具備することを特徴とする。
【００１５】前記第１分離領域は、前記半導体基板に注
入された不純物の導電形と反対の導電形の不純物が注入
されたシリコン膜であることが好ましい。
入された不純物の導電形と反対の導電形の不純物が注入
されたシリコン膜であることが好ましい。
【００１６】前記ウェルに注入された不純物は、前記半
導体基板に注入された不純物の導電形と同一の導電形で
あることが好ましい。
導体基板に注入された不純物の導電形と同一の導電形で
あることが好ましい。
【００１７】前記第１分離領域は絶縁膜であり、前記第
２分離領域はフィールド酸化膜であることが好ましい。
２分離領域はフィールド酸化膜であることが好ましい。
【００１８】前記フィールド酸化膜はトレンチ形のフィ
ールド酸化膜であることが好ましい。
ールド酸化膜であることが好ましい。
【００１９】前記ウェルには、所定の間隔に離隔され、
不純物が注入された不純物領域が前記ウェルの深さより
浅く形成されていることが好ましい。
不純物が注入された不純物領域が前記ウェルの深さより
浅く形成されていることが好ましい。
【００２０】前記の各ウェルは、各々独立的に電圧が印
加される単位をなすことが好ましい。
加される単位をなすことが好ましい。
【００２１】前記電圧は前記ウェルと接触するビットラ
インを通して印加されることが好ましい。
インを通して印加されることが好ましい。
【００２２】前記目的を達成するための本発明による不
揮発性メモリ素子の製造方法は、（ａ）半導体基板の全
面に第１分離領域を形成する工程と、（ｂ）前記第１分
離領域の全面にシリコン膜を形成する工程と、（ｃ）前
記シリコン膜に前記第１分離領域と接触され一定間隔に
離隔された複数の第２分離領域を形成して前記シリコン
膜を複数の独立したシリコン領域に分離させる工程と、
（ｄ）前記複数の独立したシリコン領域に前記半導体基
板に注入された導電形と同一の導電形の不純物を注入し
て相互に独立したウェルを形成する工程とを含むことを
特徴とする。
揮発性メモリ素子の製造方法は、（ａ）半導体基板の全
面に第１分離領域を形成する工程と、（ｂ）前記第１分
離領域の全面にシリコン膜を形成する工程と、（ｃ）前
記シリコン膜に前記第１分離領域と接触され一定間隔に
離隔された複数の第２分離領域を形成して前記シリコン
膜を複数の独立したシリコン領域に分離させる工程と、
（ｄ）前記複数の独立したシリコン領域に前記半導体基
板に注入された導電形と同一の導電形の不純物を注入し
て相互に独立したウェルを形成する工程とを含むことを
特徴とする。
【００２３】前記第１分離領域は、前記半導体基板に注
入された不純物の導電形と反対の導電形の不純物が注入
されたシリコン膜であることが好ましい。
入された不純物の導電形と反対の導電形の不純物が注入
されたシリコン膜であることが好ましい。
【００２４】前記第１分離領域は絶縁膜で形成し、前記
複数の第２分離領域はフィールド酸化膜で形成すること
が好ましい。
複数の第２分離領域はフィールド酸化膜で形成すること
が好ましい。
【００２５】前記フィールド酸化膜はトレンチ形のフィ
ールド酸化膜で形成することが好ましい。
ールド酸化膜で形成することが好ましい。
【００２６】前記のトレンチ形フィールド酸化膜を形成
する工程は、前記シリコン膜を蝕刻して前記第１分離領
域の界面を露出させる複数のトレンチを形成する工程
と、前記複数のトレンチに酸化膜を充填することにより
複数のトレンチ形フィールド酸化膜を形成する工程とを
含むことが好ましい。
する工程は、前記シリコン膜を蝕刻して前記第１分離領
域の界面を露出させる複数のトレンチを形成する工程
と、前記複数のトレンチに酸化膜を充填することにより
複数のトレンチ形フィールド酸化膜を形成する工程とを
含むことが好ましい。
【００２７】
【発明の実施の形態】図２は、本発明の好適な実施の形
態に係る不揮発性メモリ素子をワードライン方向に沿っ
て切断した断面図である。
態に係る不揮発性メモリ素子をワードライン方向に沿っ
て切断した断面図である。
【００２８】図２に示すように、この不揮発性メモリ素
子においては、半導体基板４０上に第１分離領域４２が
形成されている。第１分離領域４２は、例えば、半導体
基板４０に注入された不純物の導電形と反対の導電形の
不純物が注入された半導体基板、または酸化膜のような
絶縁膜で形成することができる。
子においては、半導体基板４０上に第１分離領域４２が
形成されている。第１分離領域４２は、例えば、半導体
基板４０に注入された不純物の導電形と反対の導電形の
不純物が注入された半導体基板、または酸化膜のような
絶縁膜で形成することができる。
【００２９】第１分離領域４２上には一定間隔に離隔さ
れた複数の第２分離領域４６が形成されている。この構
成に拠れば、２つの第２分離領域４６により１つのウェ
ル４４、即ち活性領域が限定される。ウェル４４には半
導体基板４０と同一の導電形の不純物が注入されてい
る。第２分離領域４６は、ＬＯＣＯＳ形のフィールド酸
化膜またはトレンチ形のフィールド酸化膜等で形成され
る。集積化を考慮すればトレンチ形のフィールド酸化膜
が望ましい。
れた複数の第２分離領域４６が形成されている。この構
成に拠れば、２つの第２分離領域４６により１つのウェ
ル４４、即ち活性領域が限定される。ウェル４４には半
導体基板４０と同一の導電形の不純物が注入されてい
る。第２分離領域４６は、ＬＯＣＯＳ形のフィールド酸
化膜またはトレンチ形のフィールド酸化膜等で形成され
る。集積化を考慮すればトレンチ形のフィールド酸化膜
が望ましい。
【００３０】また、第２分離領域４６は、少なくともウ
ェル４４と同一の高さを有するように形成されている。
従って、隣接したウェル等は完全に分離されている。即
ち、ウェル４４は、第１分離領域４２と第２分離領域４
６により隣接した他のウェル４４と完全に独立してい
る。
ェル４４と同一の高さを有するように形成されている。
従って、隣接したウェル等は完全に分離されている。即
ち、ウェル４４は、第１分離領域４２と第２分離領域４
６により隣接した他のウェル４４と完全に独立してい
る。
【００３１】ウェル４４上には、トンネリング酸化膜４
８、フローティングゲート５０、第１層間絶縁膜５２及
びコントロールゲート５４が順に形成されている。コン
トロールゲート５４の全面には第２層間絶縁膜５６が形
成されており、第２層間絶縁膜５６上には、ウェル４４
に対応するようにビットライン５８が形成されており、
ビットライン５８を覆うようにして第３層間絶縁膜６０
が第２層間絶縁膜５６の全面に形成されている。
８、フローティングゲート５０、第１層間絶縁膜５２及
びコントロールゲート５４が順に形成されている。コン
トロールゲート５４の全面には第２層間絶縁膜５６が形
成されており、第２層間絶縁膜５６上には、ウェル４４
に対応するようにビットライン５８が形成されており、
ビットライン５８を覆うようにして第３層間絶縁膜６０
が第２層間絶縁膜５６の全面に形成されている。
【００３２】図２に示すように、ウェル４４は、各々ビ
ットライン単位で他のウェル４４等と分離されている。
ビットライン５８は、コンタクトホール（図示せず）を
通してウェル４４の一端に連結される。従って、選択さ
れたビットライン５８に電圧を印加しても、選択されて
いないビットラインに対応するウェルには電圧が印加さ
れない。
ットライン単位で他のウェル４４等と分離されている。
ビットライン５８は、コンタクトホール（図示せず）を
通してウェル４４の一端に連結される。従って、選択さ
れたビットライン５８に電圧を印加しても、選択されて
いないビットラインに対応するウェルには電圧が印加さ
れない。
【００３３】このように本発明の実施の形態に係るメモ
リ素子は、選択されていないメモリセルがプログラムさ
れることを防止することができる。また、選択されたワ
ードラインに連結されている複数のメモリセルのうち、
選択されたビットライン５８と接続されたウェル上に形
成されたメモリセルのみを動作させることができるため
動作メモリセルの最小単位を単位セルに限定することが
できる。また、この実施の形態に拠れば、チップ面積を
増加させることなく素子間の絶縁性を向上させることが
できる。
リ素子は、選択されていないメモリセルがプログラムさ
れることを防止することができる。また、選択されたワ
ードラインに連結されている複数のメモリセルのうち、
選択されたビットライン５８と接続されたウェル上に形
成されたメモリセルのみを動作させることができるため
動作メモリセルの最小単位を単位セルに限定することが
できる。また、この実施の形態に拠れば、チップ面積を
増加させることなく素子間の絶縁性を向上させることが
できる。
【００３４】図３は、本発明に係る不揮発性メモリ素子
をビットライン方向に切断した断面図であり、図２の符
号と同一の符号を付した部材は同一の部材であることを
示す。なお、符号Ｓはストリング選択トランジスタを、
６２は保護膜を、６４は金属配線を示す。
をビットライン方向に切断した断面図であり、図２の符
号と同一の符号を付した部材は同一の部材であることを
示す。なお、符号Ｓはストリング選択トランジスタを、
６２は保護膜を、６４は金属配線を示す。
【００３５】図３においては、説明の便宜上、ストリン
グ選択トランジスタＳの間に形成されるメモリセルのト
ランジスタの個数を３個としているが、実際には、より
多くの個数のトランジスタが配置される。
グ選択トランジスタＳの間に形成されるメモリセルのト
ランジスタの個数を３個としているが、実際には、より
多くの個数のトランジスタが配置される。
【００３６】図３に示すように、この不揮発性メモリに
は、メモリセルトランジスタのソース及びドレインジャ
ンクションとなる、所定間隔に離隔された不純物が注入
された不純物領域５１ａがあり、この不純物領域５１ａ
はウェル４４の深さに比べて浅く形成されている。その
理由を、左から３番目のメモリセルをプログラムする場
合を例として説明する。仮にソース及びドレインジャン
クションである不純物領域５１ａが第１分離領域４２と
接するように形成されているとすると、ビットライン５
８に印加された電圧が、左から３番目のメモリセルの下
部のウェル４４に伝達されず、選択されたメモリセルに
データを書込むことが不可能になる。したがって、不純
物領域５１ａはウェル４４の深さより浅く形成する必要
がある。
は、メモリセルトランジスタのソース及びドレインジャ
ンクションとなる、所定間隔に離隔された不純物が注入
された不純物領域５１ａがあり、この不純物領域５１ａ
はウェル４４の深さに比べて浅く形成されている。その
理由を、左から３番目のメモリセルをプログラムする場
合を例として説明する。仮にソース及びドレインジャン
クションである不純物領域５１ａが第１分離領域４２と
接するように形成されているとすると、ビットライン５
８に印加された電圧が、左から３番目のメモリセルの下
部のウェル４４に伝達されず、選択されたメモリセルに
データを書込むことが不可能になる。したがって、不純
物領域５１ａはウェル４４の深さより浅く形成する必要
がある。
【００３７】次いで、図２を参照しながら本発明の好適
な実施の形態に係る不揮発性メモリ素子の製造方法を説
明する。
な実施の形態に係る不揮発性メモリ素子の製造方法を説
明する。
【００３８】まず、半導体基板４０の全面に第１分離領
域４２を形成する。第１分離領域４２は、例えば、半導
体基板４０と反対の導電形の半導体基板、または酸化膜
を用いて形成する。
域４２を形成する。第１分離領域４２は、例えば、半導
体基板４０と反対の導電形の半導体基板、または酸化膜
を用いて形成する。
【００３９】次いで、第１分離領域４２の全面にシリコ
ン膜を積層した後に、このシリコン膜上に第２分離領域
４６を限定するマスクパターン（図示せず）を形成す
る。そして、マスクパターンを蝕刻マスクとしてシリコ
ン膜を蝕刻して、第１分離領域４２の表面を露出させる
トレンチを形成する。
ン膜を積層した後に、このシリコン膜上に第２分離領域
４６を限定するマスクパターン（図示せず）を形成す
る。そして、マスクパターンを蝕刻マスクとしてシリコ
ン膜を蝕刻して、第１分離領域４２の表面を露出させる
トレンチを形成する。
【００４０】次いで、トレンチ内部に酸化膜を充填して
第２分離領域４６を完成する。この実施の形態において
は、第２分離領域４６をトレンチ形のフィールド酸化膜
で形成しているが、ＬＯＣＯＳ形のフィールド酸化膜で
形成することもできる。
第２分離領域４６を完成する。この実施の形態において
は、第２分離領域４６をトレンチ形のフィールド酸化膜
で形成しているが、ＬＯＣＯＳ形のフィールド酸化膜で
形成することもできる。
【００４１】このようにして形成された第２分離領域４
６と、下部の第１分離領域４２とにより、島形に独立し
たシリコン領域が複数個形成される。
６と、下部の第１分離領域４２とにより、島形に独立し
たシリコン領域が複数個形成される。
【００４２】次いで、マスクパターンを除去した後に、
結果物の全面に対して、半導体基板４０に注入された不
純物の導電形と同一の導電形の不純物を注入する。これ
により、独立した複数のウェル４４が形成される。
結果物の全面に対して、半導体基板４０に注入された不
純物の導電形と同一の導電形の不純物を注入する。これ
により、独立した複数のウェル４４が形成される。
【００４３】次いで、結果物の全面にトンネリング絶縁
膜４８を形成する。次いで、トンネリング絶縁膜４８の
全面に第１導電膜を積層した後に、これをセル単位でパ
タニングしてフローティングゲート５０を形成する。
膜４８を形成する。次いで、トンネリング絶縁膜４８の
全面に第１導電膜を積層した後に、これをセル単位でパ
タニングしてフローティングゲート５０を形成する。
【００４４】次いで、フローティングゲート５０が形成
された半導体基板４０の全面に第１層間絶縁膜５２を形
成し、その上に第２導電膜を積層した後に、これをパタ
ニングしてコントロールゲート５４を形成する。
された半導体基板４０の全面に第１層間絶縁膜５２を形
成し、その上に第２導電膜を積層した後に、これをパタ
ニングしてコントロールゲート５４を形成する。
【００４５】次いで、結果物の全面に第２層間絶縁膜５
６を形成した後に、この第２層間絶縁膜５６上に第３導
電膜を積層する。そして、独立した各ウェル４４に対応
するように第３導電膜をパタニングしてビットライン５
８を形成する。次いで、ビットライン５８を覆うよう
に、前記第２層間絶縁膜の全面に第３層間絶縁膜６０を
形成する。
６を形成した後に、この第２層間絶縁膜５６上に第３導
電膜を積層する。そして、独立した各ウェル４４に対応
するように第３導電膜をパタニングしてビットライン５
８を形成する。次いで、ビットライン５８を覆うよう
に、前記第２層間絶縁膜の全面に第３層間絶縁膜６０を
形成する。
【００４６】本発明は、上記の特定の実施の形態に限定
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
されず、本発明の技術的思想の範囲内で様々な変形が可
能である。
【００４７】
【発明の効果】本発明に拠れば、第１及び第２分離領域
により各ビットライン毎に独立したウェルが形成され
る。従って、選択されたメモリセルにデータを保持した
り消去したりする場合に、選択されていないメモリセル
に影響を与えることがない。また、選択可能なメモリセ
ルの最小単位を単位セルに限定することができる。ま
た、チップ面積の増加や素子間の絶縁の問題等を解決す
ることができる。
により各ビットライン毎に独立したウェルが形成され
る。従って、選択されたメモリセルにデータを保持した
り消去したりする場合に、選択されていないメモリセル
に影響を与えることがない。また、選択可能なメモリセ
ルの最小単位を単位セルに限定することができる。ま
た、チップ面積の増加や素子間の絶縁の問題等を解決す
ることができる。
【００４８】
【図１】従来の技術に係る不揮発性メモリ素子をワード
ライン方向に沿って切断した断面図である。
ライン方向に沿って切断した断面図である。
【図２】本発明の好適な実施の形態に係る不揮発性メモ
リ素子をワードライン方向に沿って切断した断面図であ
る。
リ素子をワードライン方向に沿って切断した断面図であ
る。
【図３】本発明の好適な実施の形態に係る不揮発性メモ
リ素子をビットライン方向に沿って切断した断面図であ
る。
リ素子をビットライン方向に沿って切断した断面図であ
る。
１０ Ｐ形半導体基板 １２ Ｎウェル領域 １４ Ｐウェル領域 １６ トンネリング絶縁膜 ２０ フローティングゲート ２２ 第１層間絶縁膜 ２４ コントロールゲート ２６ 第２層間絶縁膜 ２８ ビットライン ３０ 第３層間絶縁膜 ４０ 半導体基板 ４２ 第１分離領域 ４４ ウェル ４６ 第２分離領域 ４８ トンネリング絶縁膜 ５０ フローティングゲート ５１ 不純物領域 ５２ 第１層間絶縁膜 ５４ コントロールゲート ５６ 第２層間絶縁膜 ５８ ビットライン ６０ 第３層間絶縁膜 ６２ 保護膜 ６４ 金属配線 Ｓ ストリング選択トランジスタ
Claims (15)
- 【請求項１】 半導体基板に形成された不揮発性メモリ
素子において、 前記半導体基板の全面に形成された第１分離領域と、 前記第１分離領域と接触するように該第１分離領域上に
形成され相互に分離された複数の第２分離領域と、 前記第２分離領域の間に形成され不純物が注入されたシ
リコンよりなるウェルと、 を具備することを特徴とする不揮発性メモリ素子。 - 【請求項２】 前記第１分離領域は、前記半導体基板に
注入された不純物の導電形と反対の導電形の不純物が注
入されたシリコン膜であることを特徴とする請求項１に
記載の不揮発性メモリ素子。 - 【請求項３】 前記ウェルに注入された不純物は、前記
半導体基板に注入された導電形不純物と同一の導電形で
あることを特徴とする請求項２に記載の不揮発性メモリ
素子。 - 【請求項４】 前記第１分離領域は絶縁膜であることを
特徴とする請求項１に記載の不揮発性メモリ素子。 - 【請求項５】 前記第２分離領域はフィールド酸化膜で
あることを特徴とする請求項１に記載の不揮発性メモリ
素子。 - 【請求項６】 前記フィールド酸化膜はトレンチ形のフ
ィールド酸化膜であることを特徴とする請求項５に記載
の不揮発性メモリ素子。 - 【請求項７】 前記ウェルには、所定の間隔に離隔され
不純物が注入された不純物領域が前記ウェルの深さより
浅く形成されていることを特徴とする請求項１に記載の
不揮発性メモリ素子。 - 【請求項８】 前記の各ウェルは、各々独立に電圧が印
加される単位を構成することを特徴とする請求項１に記
載の不揮発性メモリ素子。 - 【請求項９】 前記電圧は、前記ウェルと接続されたビ
ットラインを通して印加されることを特徴とする請求項
８に記載の不揮発性メモリ素子。 - 【請求項１０】 （ａ）半導体基板の全面に第１分離領
域を形成する工程と、 （ｂ）前記第１分離領域の全面にシリコン膜を形成する
工程と、 （ｃ）前記シリコン膜に前記第１分離領域と接触され一
定間隔に離隔された複数の第２分離領域を形成して、前
記シリコン膜を複数の独立したシリコン領域に分離する
工程と、 （ｄ）前記複数の独立した各シリコン領域に前記半導体
基板に注入された不純物の導電形と同一の導電形の不純
物を注入する工程と、 を含むことを特徴とする不揮発性メモリ素子の製造方
法。 - 【請求項１１】 前記第１分離領域は、前記半導体基板
に注入された不純物の導電形と反対の導電形の不純物が
注入されたシリコン膜であることを特徴とする請求項１
０に記載の不揮発性メモリ素子の製造方法。 - 【請求項１２】 前記第１分離領域を絶縁膜で形成する
ことを特徴とする請求項１０に記載の不揮発性メモリ素
子の製造方法。 - 【請求項１３】 前記複数の第２分離領域をフィールド
酸化膜で形成することを特徴とする請求項１０に記載の
不揮発性メモリ素子の製造方法。 - 【請求項１４】 前記フィールド酸化膜をトレンチ形の
フィールド酸化膜で形成することを特徴とする請求項１
３に記載の不揮発性メモリ素子の製造方法。 - 【請求項１５】 前記のトレンチ形のフィールド酸化膜
を形成する工程は、 前記シリコン膜を蝕刻して前記第１分離領域の表面を露
出させる複数のトレンチを形成する工程と、 前記複数のトレンチに酸化膜を充填することにより複数
のトレンチ形フィールド酸化膜を形成する工程と、 を含むことを特徴とする請求項１４に記載の不揮発性メ
モリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-69733 | 1995-12-30 | ||
| KR1019950069733A KR100190009B1 (ko) | 1995-12-30 | 1995-12-30 | 불휘발성 메모리 장치 및 그 제조방법과 동작방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199696A true JPH09199696A (ja) | 1997-07-31 |
Family
ID=19448560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350574A Withdrawn JPH09199696A (ja) | 1995-12-30 | 1996-12-27 | 不揮発性メモリ素子及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09199696A (ja) |
| KR (1) | KR100190009B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861128B1 (ko) * | 2007-03-20 | 2008-09-30 | 삼성전자주식회사 | 정착장치 및 이를 구비하는 화상형성장치 |
-
1995
- 1995-12-30 KR KR1019950069733A patent/KR100190009B1/ko not_active IP Right Cessation
-
1996
- 1996-12-27 JP JP8350574A patent/JPH09199696A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861128B1 (ko) * | 2007-03-20 | 2008-09-30 | 삼성전자주식회사 | 정착장치 및 이를 구비하는 화상형성장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100190009B1 (ko) | 1999-06-01 |
| KR970053973A (ko) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040302 |