JPS6252971A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6252971A JPS6252971A JP60192809A JP19280985A JPS6252971A JP S6252971 A JPS6252971 A JP S6252971A JP 60192809 A JP60192809 A JP 60192809A JP 19280985 A JP19280985 A JP 19280985A JP S6252971 A JPS6252971 A JP S6252971A
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- floating gate
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- oxide film
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Links
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- HILUWRPVFKJTAD-ZGHMGGRHSA-N GA21 Chemical compound O=C(O)[C@H]1[C@@H]2[C@]3(C(=O)O)C(=O)O[C@@]2([C@H]2[C@]41CC(=C)[C@@](O)(C4)CC2)CCC3 HILUWRPVFKJTAD-ZGHMGGRHSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は不揮発性半導体記憶装置、特にεＥＦＲＯＭ
（電気的に書換え／消去可能な読出専用記憶素子）のメ
モリセルの構造に関する。
（電気的に書換え／消去可能な読出専用記憶素子）のメ
モリセルの構造に関する。
［従来の技術］
第２Ａ図ないし第２Ｃ図は従来の不揮発性半導体記憶％
ＮＩ！の構成を示す図であり、第２Ａ図は平面配置図を
、第２Ｂ図は第２Ａ図のＢ−Ｂ線に沿った断面構造を、
第２Ｃ図は等価回路をそれぞれ示す図である。この不揮
発性半導体記憶装置の構成等は、たとえば米国電気電子
学会（ＩＥＥＥ）。
ＮＩ！の構成を示す図であり、第２Ａ図は平面配置図を
、第２Ｂ図は第２Ａ図のＢ−Ｂ線に沿った断面構造を、
第２Ｃ図は等価回路をそれぞれ示す図である。この不揮
発性半導体記憶装置の構成等は、たとえば米国電気電子
学会（ＩＥＥＥ）。
ジャーナル オブ ソリッド−ステート サーキット（
Ｊｏｕｒｎａｌ ｏｒ ３ｏ１ｉｄ−３ｔａｔｃ Ｃ
１ｒｃｕｉｔｓ ）のＶｏｌ、５Ｏ−１７，Ｎｏ、５．
Ｏｃｔ、、 １９８２年の８２１頁ないし８２７頁に
記載されている。
Ｊｏｕｒｎａｌ ｏｒ ３ｏ１ｉｄ−３ｔａｔｃ Ｃ
１ｒｃｕｉｔｓ ）のＶｏｌ、５Ｏ−１７，Ｎｏ、５．
Ｏｃｔ、、 １９８２年の８２１頁ないし８２７頁に
記載されている。
第２Ａ図において、不揮発性半導体記憶装置のメモリセ
ルは、情報を記憶するメモリトランジスタ１と、メモリ
トランジスタ１を選択するた）の選択トランジスタ２と
を含む。メモリトランジスタ１は、電荷を蓄積するため
のフローティング・ゲート４と、７０−ティング・ゲー
ト４における電荷の蓄積７７放出をｌｌ１ＩＪＩＩＩす
るコントロールゲート５と、Ｎ＋不＋１＠物拡！＆層で
それぞれ形成されるソース６およびドレイン７を備え、
通常ＦＥＴ ＭＯＳ （Ｆ ｌｏａｔｌｎｇ
Ｇａｔｅ Ｅ １ｅｃｔｒｏｉ１ Ｔｕｎｎｅ
ｌｉｎｇＭＯＳ）と呼ばれる。
ルは、情報を記憶するメモリトランジスタ１と、メモリ
トランジスタ１を選択するた）の選択トランジスタ２と
を含む。メモリトランジスタ１は、電荷を蓄積するため
のフローティング・ゲート４と、７０−ティング・ゲー
ト４における電荷の蓄積７７放出をｌｌ１ＩＪＩＩＩす
るコントロールゲート５と、Ｎ＋不＋１＠物拡！＆層で
それぞれ形成されるソース６およびドレイン７を備え、
通常ＦＥＴ ＭＯＳ （Ｆ ｌｏａｔｌｎｇ
Ｇａｔｅ Ｅ １ｅｃｔｒｏｉ１ Ｔｕｎｎｅ
ｌｉｎｇＭＯＳ）と呼ばれる。
選択トランジスタ２は、そこに与えられる電圧に応じて
選択トランジスタ２をオンまたはオフ状態にするセレク
ト・ゲート］２と、メモリド・ランジスタ１のドレイン
７を形成するＮ１不純物拡散層を共用して形成されるソ
ース７と、Ｎ＋不純物拡散層で形成されるドレイン１１
とを備える。
選択トランジスタ２をオンまたはオフ状態にするセレク
ト・ゲート］２と、メモリド・ランジスタ１のドレイン
７を形成するＮ１不純物拡散層を共用して形成されるソ
ース７と、Ｎ＋不純物拡散層で形成されるドレイン１１
とを備える。
第２Ｂ図において、メモリトランジスタ１のソース６お
よびドレイン７となるＮ＋拡散層がＰ型半導体基板３の
所定の領域に形成される。フローティング・ゲート４は
、ソース６とドレイン７との閣の半導体基板上に第１の
酸化ｌＩ８を介して形成される。また、フローティング
・ゲート４直下には、Ｎ＋拡散層の横方向拡散によるド
レイン領域が形成されており、このフローティング・ゲ
ート４と横方向拡散ドレイン領域との間の酸化膜は、特
にトンネル酸化ｌｌｌｌ９と呼ばれる。さらに、フロー
ティング・ゲート４上には第２の酸化膜（以下、ポリ−
ポリ間酸化膜と称す）１０を介してコントロールゲート
５がフローティング・ゲート４を覆うように形成される
。
よびドレイン７となるＮ＋拡散層がＰ型半導体基板３の
所定の領域に形成される。フローティング・ゲート４は
、ソース６とドレイン７との閣の半導体基板上に第１の
酸化ｌＩ８を介して形成される。また、フローティング
・ゲート４直下には、Ｎ＋拡散層の横方向拡散によるド
レイン領域が形成されており、このフローティング・ゲ
ート４と横方向拡散ドレイン領域との間の酸化膜は、特
にトンネル酸化ｌｌｌｌ９と呼ばれる。さらに、フロー
ティング・ゲート４上には第２の酸化膜（以下、ポリ−
ポリ間酸化膜と称す）１０を介してコントロールゲート
５がフローティング・ゲート４を覆うように形成される
。
一方、選択トランジスタ２は、Ｎ＋拡散層からそれぞれ
形成されるソース７とドレイン１１との間の半導体基板
上にゲート酸化膜１３を介してセレクト・ゲート１２が
形成される。
形成されるソース７とドレイン１１との間の半導体基板
上にゲート酸化膜１３を介してセレクト・ゲート１２が
形成される。
第２Ｃ図において見られるように、Ｎ＋拡散層７がメモ
リトランジスタ１のドレインと選択トランジスタ２のソ
ースとして共用されているので、メモリトランジスタ１
と選択トランジスタ２とが直列に接続される。次に動作
について説明する。
リトランジスタ１のドレインと選択トランジスタ２のソ
ースとして共用されているので、メモリトランジスタ１
と選択トランジスタ２とが直列に接続される。次に動作
について説明する。
この半導体記憶装置への情報の記憶は、メモリトランジ
スタ１のフローティング・ゲート４に電荷を注入するこ
とにより行なわれる。このフローティング・ゲート４は
酸化膜に取囲まれて電気的な浮遊状態にあるので、不揮
発な情報の記憶が実現される。フローティング・ゲート
４の電荷の注入／引抜きは第１のゲート酸化１１１１８
に、数十ＭＶ／Ｃ１程度以上の高電界を印加し、電荷を
第１のゲート酸化膜中にトンネル注入させることにより
行なわれる。以下、メモリトランジスタの記憶動作につ
いて説明する。
スタ１のフローティング・ゲート４に電荷を注入するこ
とにより行なわれる。このフローティング・ゲート４は
酸化膜に取囲まれて電気的な浮遊状態にあるので、不揮
発な情報の記憶が実現される。フローティング・ゲート
４の電荷の注入／引抜きは第１のゲート酸化１１１１８
に、数十ＭＶ／Ｃ１程度以上の高電界を印加し、電荷を
第１のゲート酸化膜中にトンネル注入させることにより
行なわれる。以下、メモリトランジスタの記憶動作につ
いて説明する。
まずフローティング・ゲート４へ電子を注入する場合に
ついて説明する。このとき、コントロールゲート５には
２０Ｖ程度の高電圧が印加され、同時にソース６とドレ
イン７にはＯｖが与えられる。フローティング・ゲート
４の電位はコントロールゲート５に与えられた電圧を、
コントロールゲート５−フローティングゲート４間の容
量と７０−ティング・ゲート４−ドレイン７間の容量と
フローティング・ゲート４−半導体基板３間の容量とコ
ントロールゲート５−ソース６間との容量で構成される
容量結合回路において容量分割することにより求めるこ
とができる。すなわち、これらの容量を適当に取ること
によって、コントロールゲート５に与えた高電圧をあま
り損わずにフローティング・ゲート４に与えることがで
き、フローティング・ゲート４−トレイン７間に高電界
を発生することができる。一般に、高電界が酸化膜に印
加されると電子が酸化膜のポテンシャルバリアをトンネ
ルする確率が増大する。したがって、７０−ティング・
ゲート４にドレイン７からトンネル酸化膜９を介して負
の電荷が蓄積され、メモリトランジスタ１のしきい値は
正の値にシフトする。以下、この状態を消去状態と呼び
、記憶された情報を“１′とする。
ついて説明する。このとき、コントロールゲート５には
２０Ｖ程度の高電圧が印加され、同時にソース６とドレ
イン７にはＯｖが与えられる。フローティング・ゲート
４の電位はコントロールゲート５に与えられた電圧を、
コントロールゲート５−フローティングゲート４間の容
量と７０−ティング・ゲート４−ドレイン７間の容量と
フローティング・ゲート４−半導体基板３間の容量とコ
ントロールゲート５−ソース６間との容量で構成される
容量結合回路において容量分割することにより求めるこ
とができる。すなわち、これらの容量を適当に取ること
によって、コントロールゲート５に与えた高電圧をあま
り損わずにフローティング・ゲート４に与えることがで
き、フローティング・ゲート４−トレイン７間に高電界
を発生することができる。一般に、高電界が酸化膜に印
加されると電子が酸化膜のポテンシャルバリアをトンネ
ルする確率が増大する。したがって、７０−ティング・
ゲート４にドレイン７からトンネル酸化膜９を介して負
の電荷が蓄積され、メモリトランジスタ１のしきい値は
正の値にシフトする。以下、この状態を消去状態と呼び
、記憶された情報を“１′とする。
次にフローティング・ゲート４から電子を引扱く場合に
ついて説明する。このとき、コントロールゲート５には
ＯＶが与えられ、さらにドレイン７に２０Ｖ程度の高電
圧が印加され、ソース６には５ｖが与えられ、フローテ
ィング・ゲート４−ドレイン７問に高電位差を生じさせ
ることにより行なわれる。この高電界によりフローティ
ング・ゲート４からドレイン７へ電子がトンネル酸化膜
９を介して流出する結果、フローティング・ゲート４に
正の電荷が蓄積され、メモリトランジスタ１のしきい値
が負の値にシフトされる。以下、この状態を書込状態と
呼び、情報゛０″が記憶されたとする。
ついて説明する。このとき、コントロールゲート５には
ＯＶが与えられ、さらにドレイン７に２０Ｖ程度の高電
圧が印加され、ソース６には５ｖが与えられ、フローテ
ィング・ゲート４−ドレイン７問に高電位差を生じさせ
ることにより行なわれる。この高電界によりフローティ
ング・ゲート４からドレイン７へ電子がトンネル酸化膜
９を介して流出する結果、フローティング・ゲート４に
正の電荷が蓄積され、メモリトランジスタ１のしきい値
が負の値にシフトされる。以下、この状態を書込状態と
呼び、情報゛０″が記憶されたとする。
メモリトランジスタ１の有する情報の続出は、コントロ
ールゲート５．ソース６にＯｖを与え、ドレイン７には
数Ｖ程度の低電位を与えることにより行なわれる。この
とき、メモリトランジスタ１は７０−ティング・ゲート
４に蓄積されている電荷に応じてオンまたはオフ状態と
なるが、このときのメモリトランジスタ１および選択ト
ランジスタ２のソース−ドレイン間に流れる電流をセン
スアンプ（図示せず）を用いて増幅し、メモリトランジ
スタ１のオン状態またはオフ状態を検知することにより
記憶情報が読出される。
ールゲート５．ソース６にＯｖを与え、ドレイン７には
数Ｖ程度の低電位を与えることにより行なわれる。この
とき、メモリトランジスタ１は７０−ティング・ゲート
４に蓄積されている電荷に応じてオンまたはオフ状態と
なるが、このときのメモリトランジスタ１および選択ト
ランジスタ２のソース−ドレイン間に流れる電流をセン
スアンプ（図示せず）を用いて増幅し、メモリトランジ
スタ１のオン状態またはオフ状態を検知することにより
記憶情報が読出される。
第３図は第２八図ないし第２Ｃ図に示される不揮発性半
導体記憶装置のコントロールゲートと半導体基板との間
に形成される容量の等価回路を示す図である。コントロ
ールゲート５．フローティング・ゲート４．半導体基板
３の間にはそれぞれ絶縁膜〈醸化ｇｌ）が形成されてい
るのでそれぞれの間に容■が形成される。したがって、
第３図に見られるように、コントロールゲート４と半導
体基板３との間には、フローティング・ゲート−基板間
容１１Ｇ２とフローティング・ゲート−ドレイン間容１
ｉｃ３とフローティング・ゲート−ソース間容１ｃ４の
並列体と直列にコントロールゲート−フローティング・
ゲート間容ｆｆ１ｃ１が形成される。以下、第３図を用
いて印加高電圧ＶＦＦとし、そのときのフローティング
・ゲート４の電位Ｖ。
導体記憶装置のコントロールゲートと半導体基板との間
に形成される容量の等価回路を示す図である。コントロ
ールゲート５．フローティング・ゲート４．半導体基板
３の間にはそれぞれ絶縁膜〈醸化ｇｌ）が形成されてい
るのでそれぞれの間に容■が形成される。したがって、
第３図に見られるように、コントロールゲート４と半導
体基板３との間には、フローティング・ゲート−基板間
容１１Ｇ２とフローティング・ゲート−ドレイン間容１
ｉｃ３とフローティング・ゲート−ソース間容１ｃ４の
並列体と直列にコントロールゲート−フローティング・
ゲート間容ｆｆ１ｃ１が形成される。以下、第３図を用
いて印加高電圧ＶＦＦとし、そのときのフローティング
・ゲート４の電位Ｖ。
とフローティング・ゲート４−ドレイン７間の電位差Ｖ
ｏｘを求める。今７０−テイング・ゲート４に蓄積され
た電荷をＱ、とし、コントロールゲート５．ソース６、
ドレイン７および半導体基板３の電位をツレぞれ、Ｖ
ＣＧ Ｉ Ｖｓ ＊ Ｖｏ ＋ Ｖｓ、とする。このと
き、次式（１）が成立する。
ｏｘを求める。今７０−テイング・ゲート４に蓄積され
た電荷をＱ、とし、コントロールゲート５．ソース６、
ドレイン７および半導体基板３の電位をツレぞれ、Ｖ
ＣＧ Ｉ Ｖｓ ＊ Ｖｏ ＋ Ｖｓ、とする。このと
き、次式（１）が成立する。
（ＶＦ−Ｖｃｃｌ’ＬＣＩ＋（Ｖｒ −Ｖｓｓ’Ｌ ”
”” （ＶＦ−Ｖｐ ） ・Ｃ３十（ＶＦ−Ｖｓ ）
・Ｃ’ｌ ＝ −〇Ｆ ｌυ０ｒ−０クーロンとし
て、消去時および書込時のフローティング・ゲート−ド
レイン間の電位差■。８は次式（２）、（３）によりそ
れぞれ与えられる。
”” （ＶＦ−Ｖｐ ） ・Ｃ３十（ＶＦ−Ｖｓ ）
・Ｃ’ｌ ＝ −〇Ｆ ｌυ０ｒ−０クーロンとし
て、消去時および書込時のフローティング・ゲート−ド
レイン間の電位差■。８は次式（２）、（３）によりそ
れぞれ与えられる。
消去時： Ｖｃ Ｇ＝Ｖｒ Ｆ 、 Ｖｏ −Ｖｓ −
Ｖｓ ｓ−Ｏｖであるから、式（１）より Ｖｒ ”Ｖｏ ｘ −ＣＩ ＸＶＦ Ｐ ／
ＣＴ ”・（２）書込時： Ｖｃ Ｇ ＝Ｖｔ ｔ
−ＯＶ、Ｖｏ −ＶＦ Ｆ ％Ｖｓ ＝Ｖｃ （５Ｖ
）であるから、式（１）よりＶｒ ＝ （Ｃ３ＸＶｒ
Ｐ ＋Ｃ４ＸＶｓ ）／ＣＴ 、、、（３）フローティ
ング・ゲート−トレイン間の電位差Ｖ。８はＶＦ ｒ−
Ｖｒであるから、 Ｖｏｗ ” ［（ＣＩ”Ｃ２＋Ｃ４）、し’ｙｐ
−ＣＪ−Ｖ５ Ｅ ／ＣＴ −＝（ｑ）但し、Ｃ
Ｔ−Ｃ１＋Ｃ２＋Ｃ３＋０４である。
Ｖｓ ｓ−Ｏｖであるから、式（１）より Ｖｒ ”Ｖｏ ｘ −ＣＩ ＸＶＦ Ｐ ／
ＣＴ ”・（２）書込時： Ｖｃ Ｇ ＝Ｖｔ ｔ
−ＯＶ、Ｖｏ −ＶＦ Ｆ ％Ｖｓ ＝Ｖｃ （５Ｖ
）であるから、式（１）よりＶｒ ＝ （Ｃ３ＸＶｒ
Ｐ ＋Ｃ４ＸＶｓ ）／ＣＴ 、、、（３）フローティ
ング・ゲート−トレイン間の電位差Ｖ。８はＶＦ ｒ−
Ｖｒであるから、 Ｖｏｗ ” ［（ＣＩ”Ｃ２＋Ｃ４）、し’ｙｐ
−ＣＪ−Ｖ５ Ｅ ／ＣＴ −＝（ｑ）但し、Ｃ
Ｔ−Ｃ１＋Ｃ２＋Ｃ３＋０４である。
フローティング・ゲート−トレイン間の電位差■。８を
大きくし、トンネル酸化１１９内の電界をより高くする
には、消去時にはフローティング・ゲートの電位Ｖ「の
電位を高め、書込時にはフローティング・ゲートの電位
Ｖｒの電位を低くすればよい。このことを実現するには
、上式（１）〜（４）より、全容ＩＣ０Ｔとコントロー
ルゲート−フローティング・ゲート間の容ｆｆ１ｃ１と
の比、Ｃ１／ＣＴを大きくし、また全容量ＣＴとフロー
ティング・ゲート−ドレイン間の容量との比、Ｃ３／Ｃ
Ｔを小さくすればよいことが理解される。一般に、容量
を大きく（小さく）するには、その誘電、体膜の領域の
面積および誘電率を大きく（小さり）シ、その膜厚を薄
く（厚り）シなければならない。しかし、トンネル酸化
膜に高電界を印加するためにその膜厚を薄くすることは
、７０−ティング・ゲート−ドレイン間の容量を大きく
する結果をもたらすので、トンネル酸化膜の面積はでき
るだけ小さくしておくことが望ましい。
大きくし、トンネル酸化１１９内の電界をより高くする
には、消去時にはフローティング・ゲートの電位Ｖ「の
電位を高め、書込時にはフローティング・ゲートの電位
Ｖｒの電位を低くすればよい。このことを実現するには
、上式（１）〜（４）より、全容ＩＣ０Ｔとコントロー
ルゲート−フローティング・ゲート間の容ｆｆ１ｃ１と
の比、Ｃ１／ＣＴを大きくし、また全容量ＣＴとフロー
ティング・ゲート−ドレイン間の容量との比、Ｃ３／Ｃ
Ｔを小さくすればよいことが理解される。一般に、容量
を大きく（小さく）するには、その誘電、体膜の領域の
面積および誘電率を大きく（小さり）シ、その膜厚を薄
く（厚り）シなければならない。しかし、トンネル酸化
膜に高電界を印加するためにその膜厚を薄くすることは
、７０−ティング・ゲート−ドレイン間の容量を大きく
する結果をもたらすので、トンネル酸化膜の面積はでき
るだけ小さくしておくことが望ましい。
通常Ｆ Ｅ Ｔ ＩＶＩ ＯＳにおいては、ゲート酸
化膜８とトンネル酸化１１９とは等しい膜厚にされてい
るので、この膜厚を薄くするとフローティング・ゲート
−基板間容量Ｃ２が大きくなり、したがって全容量ＣＴ
が増大し、フローティング・ゲート−ドレイン間の電位
差■。８が小さくなる。またゲート酸化膜の膜厚を薄く
した場合、通常動作時にホット・キャリア注入による誤
書込や、酸化膜中にトラップ単位が形成されるなどトラ
ンジスタ特性の劣化が生じやすくなる。それゆえ現状に
おいてはゲート酸化１１８とトンネル酸化ｌ１９の膜厚
は２００Ａ程度とされている。
化膜８とトンネル酸化１１９とは等しい膜厚にされてい
るので、この膜厚を薄くするとフローティング・ゲート
−基板間容量Ｃ２が大きくなり、したがって全容量ＣＴ
が増大し、フローティング・ゲート−ドレイン間の電位
差■。８が小さくなる。またゲート酸化膜の膜厚を薄く
した場合、通常動作時にホット・キャリア注入による誤
書込や、酸化膜中にトラップ単位が形成されるなどトラ
ンジスタ特性の劣化が生じやすくなる。それゆえ現状に
おいてはゲート酸化１１８とトンネル酸化ｌ１９の膜厚
は２００Ａ程度とされている。
また、上式（１）〜（４）よりフローティング・ゲート
−ドレイン間の電位差Ｖ。Ｘは書込時および消去時で異
なるので、メモリトランジスタのしきい値のシフト量も
異なり、情報゛０°゛と１″の記憶時でその保持特性に
差が生じてくる。これを防ぐために書込時および消去時
で印加高電圧ＶＦＦの値を別々に設定しなければならな
い。
−ドレイン間の電位差Ｖ。Ｘは書込時および消去時で異
なるので、メモリトランジスタのしきい値のシフト量も
異なり、情報゛０°゛と１″の記憶時でその保持特性に
差が生じてくる。これを防ぐために書込時および消去時
で印加高電圧ＶＦＦの値を別々に設定しなければならな
い。
［発明が解決しようとする問題点］
従来のＦＥＴ ＭＯＳを用いた不揮発性半導体記憶装
置は上述のように構成されており、書込および消去時に
メモリトランジスタのしきい値シフト量を十分得るため
に印加高電圧ＶＰＦの値を十分高くする必要があり、こ
れによりフローティングゲート−コントロールゲート間
の酸化膜が損われるという問題点が生じる。さらに、書
込および消去時で同程度のしきい値シフト量を得るため
に印加高電圧ＶＰＰの値を別々に設定しな（プればなら
ないなとの問題点があった。
置は上述のように構成されており、書込および消去時に
メモリトランジスタのしきい値シフト量を十分得るため
に印加高電圧ＶＰＦの値を十分高くする必要があり、こ
れによりフローティングゲート−コントロールゲート間
の酸化膜が損われるという問題点が生じる。さらに、書
込および消去時で同程度のしきい値シフト量を得るため
に印加高電圧ＶＰＰの値を別々に設定しな（プればなら
ないなとの問題点があった。
それゆえ、この発明の目的は上述のような問題点を除去
し、フローティング・ゲート−ドレイン間に中力Ｉされ
る高電界を十分高くとり、それにより書込および消去特
性の確実性を高めるとともに記憶保持および書込耐久性
の良好な高集積化に適した不揮発性半導体記憶装置を提
供することである。
し、フローティング・ゲート−ドレイン間に中力Ｉされ
る高電界を十分高くとり、それにより書込および消去特
性の確実性を高めるとともに記憶保持および書込耐久性
の良好な高集積化に適した不揮発性半導体記憶装置を提
供することである。
［問題点を解決するための手段］
この発明におけるメモリトランジスタにおいては、フロ
ーティング・ゲート直下にドレインからの横方向拡散に
よってＮ＋領領域形成されており、フローティング・ゲ
ートとこの領域（横方向拡散領域）間にフローティング
・ゲート−ソース間、およびフローティング・ゲート−
半導体基板間のゲート絶縁ＩＩＩ（誘電体膜）より薄く
かつ７０−ティング・ゲート幅より狭くした絶縁ｍ（誘
電体膜）領域を設け、微小面積のトンネル領域を形成す
る。
ーティング・ゲート直下にドレインからの横方向拡散に
よってＮ＋領領域形成されており、フローティング・ゲ
ートとこの領域（横方向拡散領域）間にフローティング
・ゲート−ソース間、およびフローティング・ゲート−
半導体基板間のゲート絶縁ＩＩＩ（誘電体膜）より薄く
かつ７０−ティング・ゲート幅より狭くした絶縁ｍ（誘
電体膜）領域を設け、微小面積のトンネル領域を形成す
る。
［作用］
微小面積で膜厚の薄いトンネルａｍを形成したので、そ
の領域の容量を減少させるとともにトンネル領域に高電
界を印加することが可能となる。
の領域の容量を減少させるとともにトンネル領域に高電
界を印加することが可能となる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１Ａ図および第１Ｂ図はこの発明の一実施例である不
揮発性半導体記憶装置の構成を示す図であり、第１Ａ図
はその平面配置を、第１Ｂ図は第１Ａ図のＡ−Ａ線に沿
った断面構造を概略的に示す図である。
揮発性半導体記憶装置の構成を示す図であり、第１Ａ図
はその平面配置を、第１Ｂ図は第１Ａ図のＡ−Ａ線に沿
った断面構造を概略的に示す図である。
第１Ａ図および第１Ｂ図において示されるように、この
発明の特徴としてその膜厚がゲート酸化膜８より薄くさ
れかつその幅が７０−ティング・ゲート４の幅よりも狭
くされたトンネル酸化ｌｌｌ９が形成される。この微小
面積の薄い膜厚のトンネル酸化［１９の形成は、たとえ
ばゲート酸化１１８と同一の膜厚に形成した後この領域
のみエツチング処理を施して所定の膜厚および形状にす
ることにより行なわれる。このトンネル領域はドレイン
７から横方向拡散によって形成されたＮ＋領領域重なる
ようにされている。
発明の特徴としてその膜厚がゲート酸化膜８より薄くさ
れかつその幅が７０−ティング・ゲート４の幅よりも狭
くされたトンネル酸化ｌｌｌ９が形成される。この微小
面積の薄い膜厚のトンネル酸化［１９の形成は、たとえ
ばゲート酸化１１８と同一の膜厚に形成した後この領域
のみエツチング処理を施して所定の膜厚および形状にす
ることにより行なわれる。このトンネル領域はドレイン
７から横方向拡散によって形成されたＮ＋領領域重なる
ようにされている。
また、高集積化をもたらすためにフローティング・ゲー
ト４とコントロールゲート５とが第１Ａ図から見られる
ように平面的にみてそのパターンが迩なり合うように形
成される。次に動作について説明する。
ト４とコントロールゲート５とが第１Ａ図から見られる
ように平面的にみてそのパターンが迩なり合うように形
成される。次に動作について説明する。
式（１〉ないしく４）で示されるように、トンネル酸化
ｌ１１９に高電界を印加して７０−ティング・ゲート４
に注入される電荷口を増やして、メモリトランジスタ１
のしきい値を十分にシフトさせるためには、フローティ
ング・ゲート−ドレイン間の電位差を拡げることおよび
トンネル酸化膜９の膜厚を薄くすることが必要である。
ｌ１１９に高電界を印加して７０−ティング・ゲート４
に注入される電荷口を増やして、メモリトランジスタ１
のしきい値を十分にシフトさせるためには、フローティ
ング・ゲート−ドレイン間の電位差を拡げることおよび
トンネル酸化膜９の膜厚を薄くすることが必要である。
この発明においては従来のＦＥＴ ＭＯＳど異なり、
ゲート酸化ＭＩ８の膜厚とトンネル酸化ＷＡ９の膜厚を
別々に設定しているので、トンネル領域に印加される電
界を容易に最適化することができる。
ゲート酸化ＭＩ８の膜厚とトンネル酸化ＷＡ９の膜厚を
別々に設定しているので、トンネル領域に印加される電
界を容易に最適化することができる。
まず、消去時にドレイン−フローティング・ゲート間の
電位差を大きくするには、式（２）より、フローティン
グ・グー１−−−コン１−ロール・ゲート間容量Ｃ１を
大きくすればよい。この発明においては、コントロール
ゲートとフローティング・ゲー１−とが平面的にみてそ
のパターンが重なり合っているが、その間の酸化膜の膜
厚は従来と同様に形成されているので、従来例よりその
容ＩＣ１が小さくなることはない。また−他の容１１Ｇ
２．Ｃ３゜Ｃ４をそれぞれ個別に最適値に設定すること
ができるので、Ｃ１／’ＣＴを最適化することができる
。
電位差を大きくするには、式（２）より、フローティン
グ・グー１−−−コン１−ロール・ゲート間容量Ｃ１を
大きくすればよい。この発明においては、コントロール
ゲートとフローティング・ゲー１−とが平面的にみてそ
のパターンが重なり合っているが、その間の酸化膜の膜
厚は従来と同様に形成されているので、従来例よりその
容ＩＣ１が小さくなることはない。また−他の容１１Ｇ
２．Ｃ３゜Ｃ４をそれぞれ個別に最適値に設定すること
ができるので、Ｃ１／’ＣＴを最適化することができる
。
また、書込時にフローティング・ゲート−ドレイン間の
電位差を大きくするには、式（４）よりこの間の容！Ｉ
Ｃ３を小さくするとともに各容量を最適化すればよい。
電位差を大きくするには、式（４）よりこの間の容！Ｉ
Ｃ３を小さくするとともに各容量を最適化すればよい。
この発明の実施例においては、このトンネル酸化膜９の
ｙ！ｉ厚が蒲（されているので容量は大きくなるが、そ
の面積が従来例より大幅に小さくされているので、その
容量を小さくすることができる。なぜなら従来例では、
トンネル領域の面積はドレイン７の形成するＮ＋拡散層
の横方向拡散距離とフローティング・ゲートのゲート幅
との積で与えられているが、この発明においては、その
面積は横方向拡散距離とＰｆ意の長ざ〈最小値はプロセ
スの最小加工寸法）との積で与えられるからである。ま
た、ゲート酸化膜８の膜厚とトンネル酸化膜９の膜厚を
それぞれ個別に設定することができるので容易に各容量
を最適化することができる。
ｙ！ｉ厚が蒲（されているので容量は大きくなるが、そ
の面積が従来例より大幅に小さくされているので、その
容量を小さくすることができる。なぜなら従来例では、
トンネル領域の面積はドレイン７の形成するＮ＋拡散層
の横方向拡散距離とフローティング・ゲートのゲート幅
との積で与えられているが、この発明においては、その
面積は横方向拡散距離とＰｆ意の長ざ〈最小値はプロセ
スの最小加工寸法）との積で与えられるからである。ま
た、ゲート酸化膜８の膜厚とトンネル酸化膜９の膜厚を
それぞれ個別に設定することができるので容易に各容量
を最適化することができる。
さらにトンネル領域の印加電界はこのトンネル酸化膜９
の膜厚を薄クシたことにより従来例より高くすることが
できる。なぜならこのトンネル領域に与えられる電界は
フローティング・ゲート−ドレイン間の電位差をトンネ
ル酸化膜の１１４で割ったもので与えられるからである
。以上の構成により書込時および消去時に高電界をトン
ネル領域に印加して、十分なしぎい値シフト量を得るこ
とができる。
の膜厚を薄クシたことにより従来例より高くすることが
できる。なぜならこのトンネル領域に与えられる電界は
フローティング・ゲート−ドレイン間の電位差をトンネ
ル酸化膜の１１４で割ったもので与えられるからである
。以上の構成により書込時および消去時に高電界をトン
ネル領域に印加して、十分なしぎい値シフト量を得るこ
とができる。
なあ、上記実施例においては、フローティング・ゲート
と半導体基板との間の絶縁膜に酸化膜を用いる場合につ
いて説明しているが、この酸化膜の代わりに窒化膜、窒
化膜と酸化膜との２Ｍまたは多層構造で構成した場合に
おいても同様の効果を得ることができる。
と半導体基板との間の絶縁膜に酸化膜を用いる場合につ
いて説明しているが、この酸化膜の代わりに窒化膜、窒
化膜と酸化膜との２Ｍまたは多層構造で構成した場合に
おいても同様の効果を得ることができる。
［発明の効果］
以上のように、この発明においては、メモリトランジス
タのトンネル領域の絶縁膜のｍ厚を薄くするとともに、
トンネル領域を微小面積とし、さらに各容量の比を容易
に最適化でさるように構成したので、フローティング・
ゲート−基板間の容量を従来と同様に小さくし、かつト
ンネル絶縁膜の容量を小さくすることも可能であり、書
込および消去時の印加高電圧の値が等しいどきに各容量
の比を最適化することによりほぼ等しいしきい値シフト
量を得ることが可能になる。
タのトンネル領域の絶縁膜のｍ厚を薄くするとともに、
トンネル領域を微小面積とし、さらに各容量の比を容易
に最適化でさるように構成したので、フローティング・
ゲート−基板間の容量を従来と同様に小さくし、かつト
ンネル絶縁膜の容量を小さくすることも可能であり、書
込および消去時の印加高電圧の値が等しいどきに各容量
の比を最適化することによりほぼ等しいしきい値シフト
量を得ることが可能になる。
さらに、書込および消去時のトンネル絶縁膜（誘電体膜
）中の電界は、［・ンネル絶縁躾の膜厚が薄くされてい
るので高くなり、印加高電圧の値を従来より低く押える
ことができ、そのピーク値に達するまでの時間を短縮す
ることができ、書込および消去に要する時間を短縮する
ことができるとともに、高電圧印加によるフローティン
グ・ゲート−コントロールゲート間の酸化膜の劣化をも
防ぐことができる。また、印加高電圧の値を小さくする
ことができるので高集積化にも適している。
）中の電界は、［・ンネル絶縁躾の膜厚が薄くされてい
るので高くなり、印加高電圧の値を従来より低く押える
ことができ、そのピーク値に達するまでの時間を短縮す
ることができ、書込および消去に要する時間を短縮する
ことができるとともに、高電圧印加によるフローティン
グ・ゲート−コントロールゲート間の酸化膜の劣化をも
防ぐことができる。また、印加高電圧の値を小さくする
ことができるので高集積化にも適している。
以上のように、この発明によって、比較的低い高電圧を
用いて確実な書込および消去を行なうことができ、書込
耐久性および記憶保持特性等の信頼性のより高い高集積
化に適した不揮発性半導体記憶＠置を実現することがで
きる。
用いて確実な書込および消去を行なうことができ、書込
耐久性および記憶保持特性等の信頼性のより高い高集積
化に適した不揮発性半導体記憶＠置を実現することがで
きる。
第１Ａ図および第１Ｂ図はこの発明の一実施例である不
揮発性半導体記憶装置の構成を示す図であり、第１Ａ図
はその平面配置を示し、第１Ｂ図はその断面構造を示す
図である。第２八図ないし第２Ｃ図は従来の不揮発性半
導体記憶装置を示す因であり、第２Ａ図はその平面配置
を示し、第２Ｂ図はその断面構造を示し、第２Ｃ図は等
価回路を示す図である。第３図は不揮発性半導体記憶装
置のメモリトランジスタにおける容量が構成する回路を
示す図である。 図において、１はメモリトランジスタ、２はセレクトト
ランジスタ、３は半導体基板、４はフローディング・ゲ
ート、５はコントロールゲート、７は不ｌ＠物拡散層（
メモリトランジスタのドレイン）、８はゲート絶縁膜、
９はトンネル絶縁膜、１０はポリ−ポリ間鹸化膜である
。 なお、図中、同符号は同一または相当部分を示す。 のＣｎ９ − （Ｎ ？ ■５ＶＳＳｖＤ （・／−７ン （１１オｆ） （ドレイン）手続補正
書（自発） ２１発明の名称 不揮発性半導体記憶装置 ３、補正をする者 ５、補正の対象 明ｍｓの発明の詳細な説明の眉 ６、補正の内容 （１） 明細書第５頁第１８行の「ゲート駁化ｒ！Ａ８
に、数→−ＭＶＪを「ゲート酸化膜８および９に、数Ｍ
ＶＪに訂正する。 （２） 明ＩＩＩＩＢ第６頁第１２行の「コントロール
ゲート５」を「７０−ティングゲ−１−４」に訂正する
。 （３） 明細書第８頁第１６行の「絶縁膜」を「誘電体
膜」に訂正する。 （４） 明細書第１０頁第２行のｒＶＣＪをｒＶｃｃＪ
に訂正する。 以上
揮発性半導体記憶装置の構成を示す図であり、第１Ａ図
はその平面配置を示し、第１Ｂ図はその断面構造を示す
図である。第２八図ないし第２Ｃ図は従来の不揮発性半
導体記憶装置を示す因であり、第２Ａ図はその平面配置
を示し、第２Ｂ図はその断面構造を示し、第２Ｃ図は等
価回路を示す図である。第３図は不揮発性半導体記憶装
置のメモリトランジスタにおける容量が構成する回路を
示す図である。 図において、１はメモリトランジスタ、２はセレクトト
ランジスタ、３は半導体基板、４はフローディング・ゲ
ート、５はコントロールゲート、７は不ｌ＠物拡散層（
メモリトランジスタのドレイン）、８はゲート絶縁膜、
９はトンネル絶縁膜、１０はポリ−ポリ間鹸化膜である
。 なお、図中、同符号は同一または相当部分を示す。 のＣｎ９ − （Ｎ ？ ■５ＶＳＳｖＤ （・／−７ン （１１オｆ） （ドレイン）手続補正
書（自発） ２１発明の名称 不揮発性半導体記憶装置 ３、補正をする者 ５、補正の対象 明ｍｓの発明の詳細な説明の眉 ６、補正の内容 （１） 明細書第５頁第１８行の「ゲート駁化ｒ！Ａ８
に、数→−ＭＶＪを「ゲート酸化膜８および９に、数Ｍ
ＶＪに訂正する。 （２） 明ＩＩＩＩＢ第６頁第１２行の「コントロール
ゲート５」を「７０−ティングゲ−１−４」に訂正する
。 （３） 明細書第８頁第１６行の「絶縁膜」を「誘電体
膜」に訂正する。 （４） 明細書第１０頁第２行のｒＶＣＪをｒＶｃｃＪ
に訂正する。 以上
Claims (6)
- （１）少なくとも２層のゲートを有するＭＯＳ型トラン
ジスタを含み、前記２層ゲートの一方ゲートが半導体基
板と前記２層ゲートの他方ゲートとの間に誘電体膜に取
囲まれて配置されて電荷を蓄積するようにされた不揮発
性半導体記憶装置において、 前記一方ゲートと前記半導体基板との間の誘電体膜の厚
さを部分的に異なるようにしたことを特徴とする、不揮
発性半導体記憶装置。 - （２）前記一方ゲートと前記半導体基板との間の誘電体
膜の厚さが部分的に薄くされていることを特徴とする、
特許請求の範囲第１項記載の不揮発性半導体記憶装置。 - （３）前記誘電体膜の厚さが薄くされた領域は、前記半
導体基板に形成されたＭＯＳ型トランジスタの一方導通
領域を形成する不純物拡散領域の一方端に接する部分に
形成されている、特許請求の範囲第２項記載の不揮発性
半導体記憶装置。 - （４）前記一方ゲートと前記半導体基板との間の誘電体
膜は酸化膜で形成されている、特許請求の範囲第１項な
いし第３項のいずれかに記載の不揮発性半導体記憶装置
。 - （５）前記一方ゲートと前記半導体基板との間の誘電体
膜は窒化膜で形成される、特許請求の範囲第１項ないし
第３項のいずれかに記載の不揮発性半導体記憶装置。 - （６）前記一方ゲートと前記半導体基板との間の誘電体
膜は、窒化膜と酸化膜との２層または多層により形成さ
れる、特許請求の範囲第１項ないし第３項のいずれかに
記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192809A JPS6252971A (ja) | 1985-08-30 | 1985-08-30 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60192809A JPS6252971A (ja) | 1985-08-30 | 1985-08-30 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6252971A true JPS6252971A (ja) | 1987-03-07 |
Family
ID=16297347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60192809A Pending JPS6252971A (ja) | 1985-08-30 | 1985-08-30 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6252971A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| USRE35094E (en) * | 1989-04-03 | 1995-11-21 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
| WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
| JP2007201282A (ja) * | 2006-01-27 | 2007-08-09 | Denso Corp | 電子装置及び電子装置の製造方法 |
-
1985
- 1985-08-30 JP JP60192809A patent/JPS6252971A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35094E (en) * | 1989-04-03 | 1995-11-21 | Atmel Corporation | Fabrication process for programmable and erasable MOS memory device |
| US5066992A (en) * | 1989-06-23 | 1991-11-19 | Atmel Corporation | Programmable and erasable MOS memory device |
| WO1998044567A1 (fr) * | 1997-03-28 | 1998-10-08 | Hitachi, Ltd. | Dispositif de memoire remanente a semi-conducteur, dispositif a semi-conducteur et procedes de fabrication associes de ceux-ci |
| US6444554B1 (en) | 1997-03-28 | 2002-09-03 | Hitachi, Ltd. | Method of making a non-volatile memory and semiconductor device |
| US7141475B2 (en) | 1997-03-28 | 2006-11-28 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7179711B2 (en) | 1997-03-28 | 2007-02-20 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7195976B2 (en) | 1997-03-28 | 2007-03-27 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7304345B2 (en) | 1997-03-28 | 2007-12-04 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| US7692234B2 (en) | 1997-03-28 | 2010-04-06 | Renesas Technology Corp. | Non-volatile semiconductor memory and method of making same, and semiconductor device and method of making device |
| JP2007201282A (ja) * | 2006-01-27 | 2007-08-09 | Denso Corp | 電子装置及び電子装置の製造方法 |
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