JPS60186069A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、半導体本体を具える半導体装１６であって、
この半導体本体の表面には、各メモリセルが絶縁ゲート
電界効果トランジスタを有する型の不揮発生メモリ装置
が設けられ、記慎情報に依存する前記絶縁ゲート電界効
果トランジスタのしき、い値電圧はチャネル領域を被着
する絶縁層中に規制された亀荷蓄檀領域中に蓄積しうる
電荷によって決定され、前記のトランジスタは更に前記
の電荷蓄ｍ領域に容量的に結合されたゲート電極と、第
１導電型のソースおよびドレイン領域とを具えており、
これらソースおよびドレイン領域はこれら領域を囲む第
２導電型の半導体本体の層状部分からｐ−ｎ接合により
分離されており、作動中半導体本体の層状部分に所定の
電圧、例えば電源電圧を印加する為の手段が設けられ、
消失および書込みの双方またはいずれか一方に際しゲー
ト電極と絶縁層に隣接する導電性領域（例えば電荷蓄積
領域の下方に位置し、基板領域と称する半導体本体の一
部分）との間に電圧差を印加する手段が設けられ、この
電圧差により前記の絶縁層にまたが１つて′電界を生ぜ
しめ、この電界により前記の電荷蓄積領域と前記の導電
性領域（基板領域）との間に電荷の流れを生ぜしめつる
ようにした半導体装１１Ｔに関するものである。 一般にＥＥＰＲＯＭ或いはＥＦＲＯＭや、ＥＰＲＯＭと
称されている上述した種類のメモリ。 装置は、電気的に或いは（紫外線）放射により消失でき
電気的に再プログラミングしうるプログラミング可能（
プログラマブル）メモリである。しばしば用いられてい
る構成では、′電荷蓄積領域はチャネル領域の上に位置
する絶縁層中に埋込まれたフローティングゲート電極を
以って構成されている。前記のゲー）’！４には絶縁層
上に形成するか或いは拡散領域の形態で半導体本体内に
位１ａさせることができる。導電性領域は殆んどの場合
基板中の領域を以って構成されている。特定の例では、
導電性領域を７０−ティングゲートの上方に位置する導
電層を以って構成することもできる。 メモリセルには絶縁層を通る電子のが千トンネル（焚き
抜け）機構により書込み（プログラミング１）を行なっ
たりこれを消去したりすることができる。 このような半導体装置は米国特許第４．８　？　７，８
５７号明細書に記載されている。電荷蓄積領域が７０−
ティングゲート電極を以って構成されている他の例では
、プログラミング／消失作動がなだれ６降服により半導
体本体中に発生させられる熱い電荷キャリアの注入によ
り行なわれている。更に他の例では、電荷蓄積領域を二
酸化珪累および窒化珪禦のような２つの異なる誘電体間
の中間層を以って構成しうる。このようなメモリ装置は
しばし。 ばＭＮＯＳメモリと称されている。 フローティングゲートを有する例では、Ｗ頭部分に説明
した半導体本体の層状部分は半導体基板全体に及ぶよう
にすることができ、この場合この半導体基板はこの中に
形成された領域を除いて主として第２導電型とすること
ができる。ＭＮＯＳメモリの場合には、半導体本体の層
状部分がいわゆる０−ＭＯ３技術により一導電型の半導
体基板内に形ＩＮ、されたポケット（すなわち井戸）を
有するようにすることができる。 ｆｎｉ単化の為に以下の説明は、書込み／消去の作動が
トンネル機構により行なわれるフローティングゲートを
有するメモリ装置に関するものとする。 しかし、この型のＥＥＰＲＯ’Ｈに鋳し記載する問題に
類似する問題は他の型のＥＥＰＲＯＭおよび、ＥＦＲＯ
Ｍに対しても生じるおそれがあり、これらの他の型のも
のにも本発明を用いうるものであることに注意すべきで
ある。 量子トンネル機構に基づくメモリ装置においては、ドレ
イン領域上の酸化物は局部的に極めて薄肉に、例えば数
十オングストロームにされている。 ゲート電極には高電圧を印加でき、ドレインには低電圧
、特に基板電圧或いは接地電位が印加される。フローテ
ィングゲート（このゲートはゲート電極に容量的に強く
結合されている）と、ドレイン領域（このドレイン領域
は冒頭に記載した基板領域をｍｇする）との間には、（
ｎチャネルＭＯＳトランジスタの場合）電子がドレイン
領域から薄肉酸化物を経てフローティングゲートに突抜
けうるようにする程度に強い電界が生じる。この電界の
方向を反転させることにより反対方向のトンネル電流を
得ることができる。従ってメモリセルの書込みおよび消
去を行なうことができる。 ワードすなわちデータのラインにより相互ｔｖ　ｋされ
るゲート電極はチャネル領域の上方のみでは、なくメモ
リセル間のフィールド酸化物の上方にも延在し、これに
よりフィールド酸化物がゲート誘゛亀体でメモリトラン
ジスタの前記のドレインがソースである寄生電界効果ト
ランジスタを形成するおそれがある。しきい値電圧が、
書込み或いは消）央中にゲート電極に印加される前記の
高電圧よりも低いと、この寄生トランジスタが導通する
。この問題は、寄生しきい値を越えることなく高電圧を
許容しうるようにする処理を用いることにより解決する
ことができる０しかし今日では、例えばマイクロプロセ
ッサにおけるようにＥＥＰＲＯＭをＶＬＳＩ回路と一緒
に集積化することが望薫しい場合がしばしば生じる。そ
の理由は、このようにすることによりユーザがシステム
を簡単に用いつるようになる為である。通常のＶＬＳＩ
処理は低電圧（１０ｖよりも低い）を用いる分野にとっ
て最Ｊ凶なものである。従って、ｉＥＩＥＦＲＯＭをプ
ログラミングする際に高電圧、例えば約２０Ｖを必要と
するという問題が生じうる。一般にトンネル機構により
フローティングゲートをプログ、ラミングするには小さ
な電流が必要となる０従つ−て、一般に制限された小さ
な電流の“みを生じうる１ｍ荷ポンプによりプログラミ
ング用の高′電圧を内部的に発生させることができる。 寄生トランジスタのしきい値電圧を越え、これにより前
述したようにこれらの寄生トランジスタが導通ずると、
漏洩通路が回路中に形成され、これにより′重荷ポンプ
によって供給される最大電圧が制限される。こし以外に
寄生トランジスタによる他の欠点が生じるおそれがある
。 この漏洩通路はゲート電極の材料（殆んどの場合多結晶
珪票］を臨界的な領域で他の材料、例えば金属で置き換
えることにより除去しうる。更に、寄生ＭＯ８）ランジ
スタのしきい値ｍ圧を、フィールド酸化物の下側のドー
ピング濃度を高めるこ１とにより大きくすることができ
る。他の解決策は、ゲー゛ト電極接続部の下側に導電性
の遮蔽層を設け、この層に低電圧を印加しうるようにす
ることにある。これらの解決策は周辺電子装置に対して
用いることができるも、蓄積マトリックス自体に対し、
では実際的なものではない。その理由は、これらの解決
策を蓄積マトリックスに適用すると、過度に大きな空間
を占める為である。 本発明の目的は特に、処理上の変更を殆んど行なわずに
或いはメモリセルに関して空間を追加的に損失すること
なく、またはこれらの双方を達成して寄生チャネルの形
成を防止することにある。 本発明は特に、寄生トランジスタに対しては、基板電圧
がしきい値電圧に及はす影春を決定するいわゆるにファ
クタ（ボディファクタ）が極めて高。 いという事実の為に、回路技術をそのまま維持しテコの
回路技術により寄生トランジスタのしきい値電圧を高め
ることができるという事実の認識を基に成したものであ
る。 本発明は、半導体本体を具える半導体装置であって、こ
の半導体本体の表面には、各メモリセルが絶縁ゲート電
界効果トランジスタを有する型の不揮発生メモリ装置が
設けられ、記憶情報に依存する前記絶縁ゲート電界効果
トランジスタのしきい値″電圧はチャネル領域を被覆す
る絶縁層中に規、ｆＭＪされた電荷蓄積領域中に蓄積し
つる電荷にょっ・て決定され、前記のトランジスタは更
に前記ノ′１此荷蓄積領域に容置的に結合されたゲート
電極と、第１導電型のソースおよびドレイン領域とを具
えており、これらソースおよびドレイン領域はこれら領
域を囲む第２導′亀型の半導体本体の層状部分からｐ−
ｎ接合により分離されており、作動中半導体本体の層状
部分に所定の電圧、例えば電源電圧を印加する為の手段
が設けられ、消失および書込みの双方またはいずれか一
方に際しゲートｍ　４ｍ＜　１・・と絶縁層に隣接する
導電性領域（例えば電荷蓄積領域の下方に位置し、基板
領域と称する半導体本体の一部分）との間に′電圧差を
印加する手段が設けられ、この電圧差により前記の絶縁
層にまたがって電界を生ぜしめ、この電界により前記の
′電荷１蓄槓領域と前記の導電性領域Ｃ基板領域）との
間に′電荷の流れを生ぜしめうるようにした半導体装置
において、消去および書込みの双方またはいずれか一方
に際し、前記のトランジスタのソースお　−よびドレイ
ン領域のうちの少くとも一方の領域にべ、当該領域と半
導体本体の層状部分との間のｐ−ｎ接合が全消去或いは
書込みサイクル中逆バイアスされるような少くともほに
一定の電圧を印加し、これにより前記の領域に隣接する
寄生チャネルの形成を防止するようにする他の手段を設
け、前記のｐ−ｎ接合にまたがるこの電圧は電荷蓄積領
域と導電性領域

【基板領域）との間に電荷の流れを生せ
しめる為にゲートｖＬ極と導′亀性領域Ｃ基板領域）と
の間に印加する前記の電圧差よりも著しく低くするよう
にしたことを特徴とする。 ｍ単な好適実施例においては、消失および書込みの双方
またはいずれか一方中に、殆んどの場合、フッ−テイン
グゲートメモリ装置におけるトランジスタのドレイン領
域を以って構成される前記の領域に読出し電圧を印加す
る。一般に読出しに対しては、フローティングゲートに
蓄積された′電荷を維持し且つこの゛電荷がトンネル機
構によりドレインに流れ戻るのを防止する為に、低いド
レイン乱用（ソース／ドレイン屯圧）を用いる。この比
較的低い′電圧をドレインに印加する結果、全消去、電
圧および全書込み電圧の双方またはいずれか一方は、ド
レインも接地されている通常の消失および書込みの双方
またはいずれか一方の方法に比べてわずかに低くなる。 しかし、寄生ＭＯ３）ランジスタのしきい値電圧は後に
図面に関して説明するように高いにファクタの為に可成
、り大きな値まで増大するという事実の為に、寄生チャ
ネルの形成が防止され、従って最終的に内部電荷ポンプ
により発生せしめられる電圧を高くしうる。更にこの利
点は、処理の適応或いは空間の追加を必要とするいかな
る技術的な変更をも行なうことなく、簡単な回路技術手
段のみによって得られる。 図面につき本発明を説明する。 第１〜４図は線図的なものであり、実際の装置に正比例
して描いであるものではない。これら第１１〜４図は本
発明が関連する型の厄気的ｉｊＪ消去の不揮発性メモリ
装置の一部を示す平面図および断１Ｍｉ図である。この
メモリ装置は半導体本体ｌを有Ｌ、Ｎ−ＭＯ８技術を用
いる場合にはこの半導体本体は完全にｐ型珪素から成っ
ている。０−ＭＯ８、技術を用いる場合には、半導体本
体を主としてｎ＋型とすることができ、表面２に隣接す
る層状部分１は再ドーピングにより局部的にｐ導電型と
してｐ型のポケットすなわち井戸を形成する。 半導体本体中にはメモリに加えて他の回路或い・は回路
部分、例えばマイクロプロセッサ或いハ音声処理回路を
集積化することができる。しかし、メモリマトリックス
とこれに関連する周辺回路とを有するメモリ装置のみを
以って半導体装置を構成することもできる。 記憶セル（これら記憶セルのうち４個のみが第１図に完
全に示されている）の各々はフローティング〔浮動）ゲ
ート電極を有する絶縁ゲートｆＭＯ３ｌ電界効果トラン
ジスタを具えており、このゲー）’１４＆には記憶すべ
き情報に依存して、トランジスタのしきい値電圧を決定
する電荷を与えることができる。これらのトランジスタ
Ｔ□（これらのトランジスタの１つを第２図の断面図に
示す）はｎ型ソース領域８と、ｎ型ドレイン領域４と、
これらソースおよびドレイン領域間に位置す、るチャネ
ル領域５とを有している。チャネル１１５は絶縁酸化物
層６により被覆され、この酸化物１層中にはフローティ
ングゲート７が入れられ、このゲートがすべての面で酸
化物により囲まれてし）る。フローティングゲート７と
チャネル領域５との間の酸化物層６の厚さは約５０　ｎ
ｍ　Ｉ　Ｆ＋　Ｏｏ八）とする。ゲート電極では通常の
方法で、ドーヒ°ングされた多結晶珪素から造るも、適
当な金属酸ｌ／′Ｖは珪化物から造ることもできること
勿紐である。 トランジスタＴ０のソース領域８はマドＩＪ−ンクス中
の２つの隣接する列に対し共通であり、彷：つてトラン
ジスタＴ０の左側にある列のメモＩＪ　）ランジスタの
ソース領域をも構成する。この後者Ｑ〕トランジスタの
フローティングゲート７は第２図に示されている。ドレ
イン領域４はその周縁の一１部に沿って、比較的厚肉の
フィールド酸化物の、＜ターン８に隣接している。この
フィールド酸化物の厚さは約！＋　００　ｎｍとする。 ソース領域３（第１および４図参照）は細長領域を以っ
て構成され、この細長領域はチャネル領・、域５をも制
限するフィールド酸化物のパターン８の一部分によって
制限されている。１つの列中に位置するセルのソース領
域８は、ＣＶＤ法により？４＋た厚肉酸化物層１５にあ
けた接点窓１０を経て、この酸化物層１５上に設けられ
た導体細条９に接続される。ドレイン領域４は第２Ｍ０
３）ランジスタＴ２と直列に接続され、この第２ＭＯ８
）ランジスタＴ２のソース領域はトランジスタＴ０のド
レイン領域と一致する。トランジスタＴ、のドレイン領
域はｎｉ領域１１を以って構成され、このドレイン領域
〕１は接点窓を経てアルミニウムのビット／読出しライ
ン１２（第１および２図）と接触している。第１図から
明らかなように、領域１１と接点１３とは同一の列中の
２つの隣接セルに共通である。チャネル領域２２は領域
４および１１間に画成される。トランジスタＴ２のゲー
トａｋはワードライン１４を以って構成され、このワー
ドラインはフローティングゲート７と同じ第１の多結晶
珪素層から造ることができる。 ドレイン領域４は、フローティングゲート７の、延長部
分１７の下側に設けたｎ型表面領域１６（第８図）にも
接続されている。上記の延長部分１７と領域１６との間
には酸化物層１８が局部的に設けられており、この酸化
物層】８は、ゲート７と領域４．１６との間に電界を印
加した際に電子がこの酸化物層１８を突き抜ける程度に
薄肉とするにの突き抜けをトンネルと称する）。本例で
はトンネル酸化物】８の厚さを約ｆ３ｎｍＣ−８＋１人
】とする。第１図ではトンネル酸化物１８の領域を斜線
を付して示しである。これらの領域は、フローティング
ゲー）７．１７とその下方の半導体本体との間の不所望
な短絡の可能性を最小に制限する為にできるだけ小さく
する。トンネル酸化物１８は、絶縁酸化物層〔ゲート巖
化物）６とほぼ同じ厚さ、すなわち約５００人としうる
厚肉ｎツ１化物（第３図）によって制限されている。 フローティングゲート７とその延長部分１７とは絶縁酸
化物層１９により被覆され、ゲート電楊＜２０に容態的
に結合されている。このゲート電極は、半導体本体１内
に設けられ、ゲー）７，１７・、が部分的に爪なってお
り、電気接続部が設けられ１ている表面領域を以って構
成しうる。この場合、ゲート電極としては単層の単結晶
珪累を用いれば充分である。しかし本例では、ゲート電
＆２０を、フリーティングゲートの延長部分１７の上方
に設けられこれら延長部分から酸化物層１９により分陰
された第２の多結晶珪素層の形態で設けた導電層を以っ
て構成する。各ゲート電＆２０はメモリマトリックス上
でワードライン１４に対し平行に延在し、多数のセル、
例えば８個のセルに対し共辿である。 上述した半導体装置はそれ自体既知の技術によって製造
しつる。出発材料は約１０１５原子／　ｃｍ８のドーピ
ング濃度を有するｐ型珪緊基板１とする。 能動および受！１ＩＩＪ領域をＩ［ｉＩＩ成するフィー
ルド酸化物パターン８は、所望に応じｐ型チャネルスト
ッパ領域をイオン注入により形成し、これにより当該フ
ィールド酸化物パターンの下側の硼雰濃度を高めた後に
局部酸化により設ける。次の工程では、約５　（１０人
［５０ｎｍ　ｌの厚さを有するゲート酸、化物６を熱酸
化により、表面２上でフィールド酸；化物パターン８に
よって被覆されていない領域内に設ける。トンネル酸化
物１８を形成すべき領域ではゲート酸化物を除去し、８
０λＩ　８ｎｍ　ｌの厚さのトンネル酸化物１８と置き
換える。次に別個のマスクを用いて燐イオン注入するこ
とによりｎ型表面領域１６を設ける。この目的の為に用
いたマスクはトンネル酸化物１８の領域を囲む孔を有す
るフォトラッカー階のパターンを有する。第１図では、
これらの孔２１のうちの２つのみを２１・・つの上方の
セルに対し破線で示してあり、池のセルに対してはｎ型
表面領域１６が同様にして画成されること明らかである
。領域１６はその大部分に対しフィールド酸化物パター
ン８により画成される為、孔２１を有するマスクは可成
り大きな整Ｉ合（位置合わせ）公差で設けることができ
る。その理由はラッカーマスクの縁部の大部分が厚肉の
フィールド酸化物の上方に位置している為である。 孔２１を有するマスクのすべての縁部のうち、縁部２１
ａのみが表面領域１６の範囲を決定する。 、しかし、フィールド酸化物の縁部とワードライン１４
との間の全領域に後の工程で再びドーピングを行なう為
、縁ｇ　２１　ａの位置も臨界的なものではない。 ゲート酸化物６、トンネル酸化物１８およびｎ型餉域１
６を設けた後、第１の多結晶珪素層を設け、この第１の
多結晶珪素層内に、延長部分１７を有するフローティン
グゲート７．７±とワードライン１４とを既知のように
して形成する。次に、電界効果トランジスタのソースお
よびドレイン領ｌ・・域を既知のいわゆる６シリコンゲ
ート”技術により自己整合法で設ける。 ゲート寛＆７．１７およびワードライン１４には熱酸化
或いは気相からの堆積により絶縁酸化物層を被覆する。 多結晶珪素層によって被覆されていない活性領域の部分
における酸化物層６の厚さも増大させること勿論である
。 次にｖＪ２の多結晶珪素層を設け、この多結晶珪素層か
らエツチングによりゲート電極２０を形成する。次に、
厚肉酸化物１９１５を気相からの堆積、により設ける。 必要な接点窓をエツチングによりｌ形成した後、蒸着或
いはスパッタリングによりアルミニウム層を設け、この
アルミニウム１杼からそれ自体既知の方法によりアルミ
ニウム細条９および１２を形成する。 第５図はメモリ装置の一部を入出力゛電子装置にの一部
と一緒に示す［ｉ、Ｉ回路図である。メモリセルは例え
ばＭ　−−−−−Ｍ工、およびＭＮｌ　−−−−−ＭＮ
８で示す１ ８ビツトのワードライン）毎に群分けする。各メモリセ
ルはメモリトランジスタＴ□を有し、こ・・のトランジ
スタのフローティングゲートには、当該フローティング
ゲートを薄肉なトンネル酸化物を経て当該トランジスタ
のドレイン領域に結合する為の記号として矢印を付した
。メモリトランジスタのドレイン領域は選択トランジス
タＴ２に１ｇ１続され、これら選択トランジスタのゲー
トはワードライン（１４’＋　１−−一−−１４、Ｎ　
ｌに接続され、これらワードラインはインバータ２８の
出力が＾ｌルベル（ＨＶＩになることにより駆動される
。これらのインバータの構成は後に説明する。トラン、
ジスタテ工のソース領域はトランジスタＴ８を経て大地
に共通に接続されている。このトランジスタＴ８により
メモリトランジスタテ工のソース領域を７０−ティング
とすることができる。 （Ｗ方向の）ピッ）　５　イン１２　、１−−−−−１
２８および１２．９は電界効果トランジスタＴ４＝＝”
”　５　’　Ｔ６を経て読出しラインＳ。−−−−−ｓ
。 に接続されている。これらトランジスタＴ、　−−−−
−Ｔ、　、　Ｔ６のゲート電極はｙ選択ラインｙ、　、
　ｙ、等に接続されており、これらｙ選択ラインの各々
もインバータ２８により駆動される。 １ワードのセルに共通なゲート１Ｊ（ｌｋ２０．１−−
−２０．　Ｎはワードライン１４によって駆動されるト
ランジスタＴ７と、ラインｙ、　、　ｙ、によっテ駆動
されるトランジスタＴ８とを経てラインＰ／Ｈに接続さ
れている。 読出しラインＳ。−−−Ｓ、は入出カブロック２４に接
続されている。図面を簡単とする為にラインＳｏに接続
されている人出カブロック２４のみを第５図に示した。 このブロック２４は入力部とし、てＮ０Ｔ−ＡＮＤｆＮ
ＡＮＤｌゲート２５を有し１、このＮＡＮＤゲートの入
力端子には書込み信号Ｗと導入すべきデータＤを供給し
うる。このＮＡＮＤゲート２５の出力端子はインバータ
２６に４イ続され、このインバータによりラインＳ。に
ａ電圧ＶＨを、ブロック〔読出し′電圧発生器）；２７
にゲート信号を供給する。このブロック２７は低い読出
し電圧Ｖ。をラインＳ。に供給する。このラインＳｏは
更に、１悔した情報を読出す為の電流検出回路２８の入
力端子に接続されている。読出し箪ｌ・・圧発生器２７
および電流検出増幅器２８は所９４に応じ共通回路に組
込むことができる。 ラインＰ／Ｅはブロック２９に接続されている。 このブロックは第１インバータ８０を有し、このインバ
ータ８０には消去信号Ｅを供給しつる。こ１のインバー
タ８０の出力端子は第２インバータ８１の入力端子に接
続され、この第２インバータ８１により高電圧ＨＶをラ
インＰ／Ｅに供給しうる。インバータ８１は更に電圧発
生器８２に接続され、この電圧発生器３２はインバータ
３０から、生じる出力信号に依存して読出し電圧Ｖ。を
ライ　１ンＰ／Ｅに供給しうる。 前述したように、上述した種類のメモリ装置には一般に
、プログラミングおよび消去の双方またはいずれか一方
を行なうのに必要とする高電圧（２０ｖ程度）を発生さ
せる為に電荷ポンプすなわち電圧増倍器が設けられてい
る。このようにすることにより、ユーザにとっては通常
の（３−ＭＯ８論理回路を作動させるのに必要な通常の
５ｖの電踪′屯圧で充分であるというユーザに対する利
点が７七トられる。彷１つて、インバータ２８　、２　
（ｌおよび３１には、常規の―理’ＮＹ、Ｉ−Ｅ＋０−
ＭＯ８の場合ｏ゛Ｖおよび５Ｖｌをより一層高いプログ
ラム用電圧に移しうる特別なバッファ段が必要となる。 これらのバッファ段は゛電荷ポンプがら直流を全く或い
は殆んど取出しえない。 第６図は、直流を流すことなく、低電圧を高″電圧に変
化させるのに用いうる高電圧バッファを示す回路図であ
る。０−ＭＯ３技術で製造したバッフ了は低′魁源屯圧
ｖｏｃで作動するインバータ８５、を有する。この目的
δ為に、ソースが電諒■。０に接続されたｐチャネルト
ランジスタと、ソースが接地されたｎチャネルトランジ
スタとを有する通常の０−ＭＯＳインバータをインバー
タ３５として用いることができる。インバータ３５のＨ
１力端子は、ソースが接地されたｎチャネルトランジス
タＴ８ｆｌとソースが点Ｂに接続されたｐチャネルトラ
ジジスタＴ８７とを有する第２のインバータの入力端子
〔接続点Ａ）に接続されている。点Ｂに印加する電圧は
′電圧ｖｃｏおよびｖＨ間で変化せしめうる（第７図）
。出力信号は出力端子３８から取出しつる。出力端子８
８における出力はｐチャネルトランジスタＴ８９を経て
接続点Ａに帰趨され、作動中直流がインバータ＋Ｔｄ６
．Ｔａ７１を経て流れるのを防止するようになっている
。更に、トランジスタＴ８９を経て高電圧ｖＨが生じて
いる点Ｂに接続されつる接続点Ａからインバータ８５を
経て電流が流れ出るのを防止する為に、接続点Ａとイン
バータ８５の出力端子との間にｎチャネルトランジスタ
Ｔ４０が接続され、そのゲ、−）＠４ｉ１４１が電圧ｖ
ＯＧの点に接続されている。１第６図に示すバッファの
作動を説明する為に、−その回路の柚々の点に印加しつ
る電圧の時間線図を第７図に示す。曲ｉａは点Ｂの電圧
を示し、曲線Ｃはインバータ３５の出力電圧を示す。曲
線すは出力端子８８における出力電圧を示す。第７図は
例えば、インバータ８５が電圧ｖｃｃｃＳ＆理値“１”
を生じ、低電源′配圧ｖｃｏが点Ｂに印加されている状
態から開始する。トランジスタＴ４０は遮断しており、
またトランジスタＴ８９は出力端子３８゜が零′電圧に
ある為に導通している為接続点Ａは寛（Ｊ−ＶＣ３０ニ
；ｊｏる。インバータ８ｂの出力信号は瞬時ｔｏで大地
電位に減少し始める。従ってトランジスタＴ４０が導通
ずる為、（依然として導通しているトランジスタＴ８９
の導通程度が極めてわずかであり、従ってこのトランジ
スタＴＢ９が高い抵＆Ｌ値を有するものとすると）接続
点Ａも大地電位となり、従ってトランジスタＴ８６が遮
断しトランジスタＴ８７が導通する。従って出力端子３
８における電属がｖｃｃに増大し、これによりト、ラン
ジスタＴ８９が遮断する。点Ｂにおける電圧１は瞬時ｔ
工でＶ。０からｖＨ（例えば２０ｖ）に向けて増大し始
める。従って出力端子８８は導通しているトランジスタ
Ｔ８７を経て電圧ｖＨに充゛亀される。点Ｂにおける゛
電圧が瞬時ｔ２で電圧Ｖ。Ｃに向けて減少し始めると、
出力を圧も電汗ｖ。０に１　向けて減少し始める。イン
バータ８５の入力（、，１％は瞬時ｔ８でＯｖに減少す
る為、インバータ３５の出力は電圧ｖｃｃに向けて増大
する。接続点Ａにおけ丞電位はｖｃｃ−ｖＴＨに増大す
る。ここにｖＴ）ｌ　”はトランジスタＴ４０のしきい
値電圧である。トランジスタＴ８７は少くともほぼ完全
に遮断し、トランジスタＴ８Ｂは導通している為、出力
端子８８における電位はＯｖに減少し、従ってｐチャネ
ルトランジスタＴ８９は′Ｓ通し、接続点Ａは也；圧ｖ
ｃＧに向けて充電され、トランジスタＴ４０およびＴ８
７は完全に遮断される。点Ｂにおける電圧を電荷ポンプ
により再び電圧ＶＨにする必要がある場合には、接続点
ＡもトランジスタＴ３９を経て値ｖＨに充電される。従
ってトランジスタ　・、Ｔ８７のソースとゲートとの間
の電圧差Ｖｇｓは　１このトランジスタのしきい値電圧
よりも低く維持される為、このトランジスタは導通しな
い。これと同時にトランジスタＴ４０のソース−ゲート
電圧差Ｖｇｓもしきい値電圧より低く維持される為、電
流は点ＢからトランジスタＴ８９およびＴ４０を経てイ
ンバータ３５に流れ得ない。従ってトランジスタＴ８９
を経る帰還により、直流がバッファを流れるのを防止す
る。 インバータ２３は第６図に示すようなバッファ１を以っ
て＃＋２戊でき、−万インバータ８５は周辺回路のＮＡ
ＮＤ回路或いはＮＯＲ回路或いはその他の論理０−ＭＯ
Ｓブロックと置き換えることができる。 第８図はバッファ２６と読出し゛電圧発生器２７とを示
す回路図であり、本例の場合読出し電圧発生器を検出回
路２８と組合わせてブロック５０の形態の構成ユニット
としである。第８図において破線で囲んだブロック５０
の部分は文献６エ、Ｅ、Ｅ、Ｅ。 Ｊｏｕｒｎａｌ　Ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃ１
ｒｃｕｉｔｓ　’、　ＶＯｌ、　Ｓ　Ｏ−，１１５、Ａ
８　、Ｊｕｎｅ１９　８０　、ｐｐ、　８１１−ａ１５
　・の”　Ａｎ　ｓｋ　ＥＥＰＲＯＭ　Ｕｓｉｎｇ　ｔ
ｈｅ　５ｉｎｏｓ　Ｓｔｏｒａｇｅ（３８１１”［Ｂ、
Ｇｉｅｂｅ１氏著）、特にＦｉｇ、　ｅおよびその説明
に開示された読出し用増幅器と同じ型である。この増幅
器はｎ型チャネル入力トランジスタＴ１２を具え、その
ソース領域は接地され、ゲート電極３５はライン５−−
−Ｓ、の１つに接続されている。トランジスタＴ１２の
ドレインは負荷トランジスタＴ１８を経て電源ラインＶ
ｃｃに接続されている。この場合トランジスタＴ１８に
対し１・ｐチャネルトランジスタを用いたが、トランジ
スタＴ１８に対しては上記の文献に記載されている柚類
のｎチャネルトランジスタ或いは抵抗を用いることもで
きる。トランジスタＴ１８のゲート實。 極は固定電圧点に接続する。増幅器（インバーター）Ｔ
１２．Ｔ１８の出力ライン３６は２つの直列接続ｎチャ
ネルトランジスタＴ　Ｉ　＋　、　Ｔ　１５　（７）ゲ
ート電極に接続する。トランジスタＴ１４のソースはト
ランジスタＴ１２のゲート３５に接続し、トランジスタ
ＴＩ４のドレインはトランジスタＴ１５、のソースに接
続する。トランジスタＴ１５のドレインはｍｈｔライン
Ｖ。Ｃに接続する。トランジスタＴＩ＋およびＴ１５間
の相互接続点８７は抵抗として接続されたトランジスタ
Ｔ１６のドレインに接続し、このトランジスタＴ１６の
ゲートは固定・電位点に接続し、そのソースは電源ライ
ンｖｃｃに１ｖ続する。この場合に用いたｐチャネルト
ランジスタＴ１６の代りに、前記の文献におけるように
ゲートが゛亀踪うイン■ｃｃに接続されたｎチャネルト
ランジスタを用いることもできる。 トランジスタＴ１２〜Ｔ１６）Ｑ有する回路の作動に関
しては前記の文献［Ｂ、Ｃｌｅｂｅｌ氏著１を参ＩＫ１
シうる。この作動は原理的に、読出すべきセル°　が非
導通状態にある際に、トランジスタＴ１１３により完全
に供給され得る程度に低くトランジスタＴ１４を紅て接
続ラインＳｉに流れる電流を必要とするという事実に基
づいている。読出すべきセルが導ａしており多くの電流
を必要とする場合には、ゲート３５における電圧の関連
の減少が反転し、積大した′亀汗°がライン８６を経て
トランジス、りＴ１５のゲートに与えられる為、このト
ラレジ１スタＴ１５が導通する。ゲート８５およσこれ
に接続されたラインＳｉにおける電圧を神々のトランジ
スタの寸法によって決まる所望′電圧Ｖｃで一定に保持
する必要のある′磁流はトランジスタＴ１５によって供
給しつる。 これからの状態中接続点３７に生じる畦圧変化は、ソー
スを大地

【伯の電源ライン）に接続したｎチャネルトラ
ンジスタＴ１９とソースを正の電源ラインＶ＋に接続し
たｐチャネルトランジスタＴ２０とを有するインバータ
＠Ｔ１９．Ｔ２０によって検出しうるｏ　トランジスタ
ＴＩ９およびＴ２０のドレイン領域は出力信号を取出し
うる出力端子３８に接続する。 第５肉のバッファ（インバータ）２６および８１は第８
肉では回路５１によって示しである。 このバッファ回路５１は、この場合ｐチャネルトランジ
スタＴ２７を出力端子４５とｎチャネルトランジスタＴ
２ｔｒとの間に介在させているという点で、第６図に示
すバッファの出力段と相違する。 、このトランジスタＴ２７は、トランジスタｆｆ’ＩＯ
を経て供給されるゲー）（＠号Ｋが５ｖになった際にラ
インＳ　に接続されたツク゛ンファの出力端子４５がＯ
ｖに放電されないようにする。実際に（マ、トランジス
タＴ２７のゲート電圧Ｖｇがそのしきし１値電圧よりも
小さくなる程度に出力端子４５力（放′亀されると、ト
ランジスタＴ２？が遮断し、従って出力婦子少５におけ
る電圧がプロ゛ツク５０によって決定される０ 第９図は第５図のＮＡＮＩ）ゲート２５の一実施例を示
す回路図である。このＮ　Ａ　Ｎ　’ＤゲートＧま２つ
の並列接続ｐチャネルトランジスタＴ２１およびＴ２２
を有し、これらのソース領域は正電源ラインＶ＋に１ｙ
続されている。これらのドレイン領域はｎチャネルトラ
ンジスタＴ２ＢのドレインＧこ接続され、このトランジ
スタＴ２３のソースＧｔ　ｎチャネルトランジスタＴ２
４のドレインに接続されている。トランジスタＴ２４の
ソースは接地されている。トランジスタＴ２１およびＴ
２Ｂのゲート電極は相互接続され、情報を表わす入力信
号！・・、Ｄに対する入力端子４０を構成している。ト
ランジスタ’Ｉ’２２およびＴ２４のゲート′電極も相
互従続され、書込み信号Ｗが併給される入力端子４１を
構成している。出力信号はトランジスタＴ２１゜Ｔ２２
のドレイン領域とトランジスタＴ２Ｂのドレイン領域と
の間の接続点における出力端子４２に取出される。 上述した装置は以下のように作動しうる。読出しに際し
てはゲート信号Ｗ−ＯおよびＤ　−（ｌがＮＡＮＤゲー
ト２５に供給される。この場全出力信号には１″である
。従って、読出し電圧Ｖ。 （例えば２Ｖｌが選択ラインＳｉに供給される。 信号Ｅ−０がインバータ８０に供給されると、電圧発生
器８２から生じる電圧ｖｃもラインＰ／Ｅに供給される
。この電圧ｖｏはトランジスタＴ４．・Ｔ５を経て、選
択されたワードのトランジスタＴ２のドレインに供給さ
れる。これと同時に電圧Ｖ（３はトランジスタＴ７およ
びＴ８を紗で、選択されたメモリトランジスタＴ１のゲ
ート′ＩＬ極にも供給される。読出すべきセル中に記憶
されている、′ｉ＃報に依存して電流がこのセルに流れ
たり流れなかったりする。この電流は装置２７．２８に
より電圧に変換されたり検出されたりしうる。 書込みに際しては、トランジスタＴ８１第５様）をｉｌ
！断させることによりメモリトランジスタのソ。 −ス領域を７０−ティング（浮動）電位にしうる。 書込み信−５Ｗ−１はＮＡＮ　Ｄゲート２５に供給され
、信号Ｅ−０はインバータ８０に供給される。 従って、この場合も電圧ｖｃがラインＰ／Ｅに印加され
る。ラインＳｉに供給される電圧はデータ信号りに依存
する。Ｄ−１である場合にはＮＡＮＤゲート２５から出
力値（ｅＫ−０が生せしめられる。 接続されたラインＳｉはバッフ了２６により高′電圧レ
ベルＨＶ［例えば２０■）に充電される。従って）ｌ　
Ｖ　−ＶＴＲ（７）　’Ｗ圧が遠択、さ′れたメモリト
ランジスタのドレインに印加され、電圧ｖｏがこのトラ
ンジスタのゲート′電極に印加される。従って正ノ肛倚
がフローティングゲートに与えられ、これによりしきい
偵゛電圧が低レベルに移ることによりｌセルに書込みが
行なわれる。Ｄ−０の場合、Ｋ−、１（！：す’）　、
ＶＣが関連のメモリトランジスタのドレインに印加され
る。この場合セルの内容は変更されない。 消去に際しては、Ｗ−０，Ｄ−０およびＥ−１とする。 読出し電圧Ｖ。がラインＳ１に供給され、この電圧はメ
モリトランジスタのドレインにも供給される。これと同
時にラインＰ／Ｅが高′電圧レベルＨＶに充電される。 この高電圧から１つのしきい値電圧を引いた値の電圧が
メモリトランジスタのゲート電極に供給される。フロー
テイングゲ１．。 −トとゲート電極との間は容量的に強く結合されていル
為、フローティングゲートもドレインに比べ高い正電圧
を受ける。薄肉のトンネル酸化物１８の為に、強いＫＮ
が生じ、従って電子は領域１６（第８図）からフローテ
ィングゲート１７に１突き抜けることができ、フローテ
ィングゲート１７に負の電荷が与えられる。この状態で
関連のトランジスタのしきい値電圧が高い値に増大し、
従って通常の゛電圧では読出し中トランジスタに最早や
電流が流れない。 、　本発明の詳細な説明する為に、第１図のＸ−Ｘｍｂ
を断面としたメモリ装置の一部の線図的断面図を第１Ｏ
ＩＡに示す。この部分は主として、同じワードの２つの
両級するセル間のワードライン１４の下側の領域を有す
る。この第１０図には、主として厚肉の酸化物８上に延
在するワードライ−ン１４を示してあり、破線は線図的
に示す接続ライン１２ａおよび１２ｂを有する２つの隣
接するセルのトランジスタＴ２のドレイン領域１１ａお
よびｌｌｂを示す。他の部分は図面を明瞭とする為に第
１０図に示していない。第１列のトランジスタＴ７１第
５図）およびトランジスタ７２間には同様な第２寄生零
子が存在する。双方のセルが消去されており、そのうち
領域１１ａが一部を成。 すセルに書込みを行なう必要があり、領域１１ｂが一部
を成すセルの内容は変化させないままに維持する必要が
あるものとする。このワードと関連する共通ゲート電極
２０には電圧Ｖ。を印加し、第１０図における左側のセ
ルのドレイン領域４゜１１ａには高電圧ＶＨを印加する
。第１０図にお、ける右側のセルの情報を変化させない
ようにする１為に、低電圧ｖｃをビットライン１２ｂを
経てドレインｌｌｂに印加する。また領域１１ａをほは
電圧ＨＶまで高めうるようにする為に、ワードライン１
４に電圧ＨＶを印加する。この状態では、領域１１ａを
ドレインとして、領域ｌｌｂをソースとして、ワードラ
イン１４をゲート電砂として、フィールド酸化物８をゲ
ー）Ｍ″屯体して有する第１０図に示す寄生ＭＯ３）ラ
ンジスタが機能しウル。ＭＯＳ　）ランジスタのしきい
値電圧は、ソ、・・−ス領域と基板との間に電圧（電界
）が印加されない場合に一般に式 ％式％ で表わすことができる。この式中”ＦＢはフラツ１トバ
ンド電圧を示し、この電圧はφＭＳ　’ゲート電極と珪
素との間の仕事関数の差】からＱ。ｘ／ＣＯｘを引いた
値に等しい。ここにＱ。Ｘは市化物の電性を示し、Ｏｏ
ｘは酸化物の容量（キャパシタンス）を示す。また皿φ
ｆはドーピング濃度に依存する、半導体材料のフェルミ
電１位を示す。量には“ボディファクタ”と称され、 に等しい。ここにｑは単位電匈蓋であり、Ｎは基板のド
ーピング濃度であり、εは基板の比誘電率である。上記
の式を用いた計算から、通常のドーピング濃度を有する
ｐ型基板で酸化物の厚さが０．５μｍである場合、第１
θ図に示す寄生電界ダ１果トランジスタのしきい値電圧
は約１０〜１２Ｖ１．。 であることが分る。 トンネル酸化物１８にまたがって最大の電界を得る為に
は、ゲー）％祢２０および領域、１１ｂの双方を接地′
屯位に補正するのが一般的である。この状態では、双方
の寄生トランジスタが導通しう１゜るようになり、従っ
てこれら寄生トランジスタに電流が流れる。この゛電流
は高電圧を発生する作用をする電荷ポンプにより供給す
る必要がある。比較的大きな寄生漏洩電流の為に、電荷
ポンチにより発生させられる′螺圧はしばしば最初に期
待した、値よりも可成り小さくなる。本発明により接地
′亀。 位ではなく比較的小さな読出し１１ＬＦｆ、ＶＣを領域
１１ｂおよびゲート寛＆２０に印加すると、上述した欠
点を大部分除去しつる。この場合、第１　。 図に示すＭＯＳ）ランジスタのしきい値′重圧はＶＴＨ
−ＶＦＢ　＋　２φ、＋ｋｒ となる。 第１１図は第１０図に示す寄生ＭＯ３）ランジスタに対
するｖＴＨの変化をＶ。の関数としてボす１・。 このトランジスタに対するファクタには約１２ｖ２であ
り、この高い値は特にＣ０Ｘの値が低いことによる。フ
ァクタｋが高い為にｖＴＨはｖｃの関数として急激に増
大する。ここに記載した実施例では、約２０Ｖの寄生し
きい値電圧を得るのにＶ。のイ１１ｔ１を２Ｖ（読出し
電圧）とずれば充分である。往って、書込みに当って電
圧■。をゲート％Ｌｋ２０に印加し、これによりまず最
初にトンネル酸化物にまたがる電界を減少させると、寄
生チャネルの形成を抑圧することができる０その結果、
実際に亀、荷ポンプにより通常の作動モードにおけるよ
りも高い′電圧全発生せしめることができ、従ってトン
ネル酸化物にまたがる前記のわずかな電圧損失を充分に
補償せしめることができる。 書込みモードに対する上述した櫨類の間腟は、高電圧を
ゲート毎極２０に印加し、低電圧を領域１１．４．ＩＱ
に印加することによりトンネル酸化物にまたがって電界
を加える所定の条件の下での消去中にも生じるおそれが
ある。この状態では本発明により接地′１位ではなく低
い読出し電圧ｖｃを領域１１　、４　、１６に印加する
ことにより、第５図における第１列のトランジスタＴ７
およびトランジスタ１２間の前記の第２寄生素子が作動
するのを防止しうる。 本発明は上述した実施例に限定されず、幾多の亥史を加
えうろこと勿論である。例えばフローティングゲートを
トンネル機構により充電或いは放゛亀さぜずに、電４Ｉ
ｒ転送をなだれ降服により得られる熱い鼠６＋？キャリ
アにより行なうようにしたメモリにも本発明を用いるこ
とができる。更に、情報、記憶領域を７０−ティングゲ
ートを以って構成せ・ず、酸化珪票および窒化珪素のよ
うな２つの異なる誘電体間の中間層を以って構成したメ
モリにも本発明を用いつる。 上述した実施例では、上述したブロックとは異なる駆動
ブロックを用いることもできる。史に、すべての導電型
を反転させることができる。 また本発明は、書込み作動が上述したのと同様に行なわ
れるも、消失作動が例えば紫外線を用いた照射により行
なわれるＥＰＲＯＭに用いても有・利である。

【図面の簡単な説明】

第１図は、本発明が関連する型のメモリ装置の一部を示
す線図的平面肉、 第２図は、第１図のｉ＋−ｎｉ上をｙ４ｒ商とし矢のｆ
方向に見た断面図、 第８図は、第１図のｌｔ−１１Ｍ上を断面とし矢の方向
に見た断面図、 第４図は、第１図のＮｌｌ／線上を断面とし矢の方向に
見た断面図、 、　第５図は、このメモリ装置の一部を多数の駆動ブロ
ックと一緒に示す′電気回路図、 第６図は、第５図のインバータ２３に対するバッファ回
路を示す電気回路図、 第７図は、第６図に示すバッファの種々の回路点に生じ
る電圧を時間の関数として示す電圧形状線図、 第８図は、第５図におけるブロック２ｆ！、２７および
２８．８０を示す電気回路１カ、第９図は、第５図にお
けるＮＡＮＤゲート２５１噛・を示す′電気回路図、 第１０図は、第１図におけるＸ−Ｘ線上を断面として寄
生トランジスタを示す断面図、第１１図は、第１０図に
示す寄生トランジスタのしきいイ１α′電圧とこのトラ
ンジスタのソースにおける電圧との間の関伴を示す線図
である。 ■・・・半導体本体　２・・・表面 ３・・・Ｔ□のソース領域 ４・・・Ｔ　のドレイン領域（Ｔ２のソース領域）５．
２２・・・チャネル領域 ６・・・絶縁酸化物層（ゲート酸化物）７１７（′・・
・フローティングゲート８・・・フィールド酸化物パタ
ーン ９・・・導体細条　１０・・・接点窓 １２・・・ビット／続出しライン １］・０Ｔ２のドレイン領域 １８・・・接点１４・・・ワードライン１５・・・厚肉
酸化物層　１６・・・ｎ型表面領域１７・・・７の延長
部分 １８・・・酸化物層（トンネル酸化物）１９・・・絶縁
酸化物層　２０・・・ゲートｍ極２１・・・孔２８・・
・インバータ ２４・・・入出カブロック　２５・・・ＮＡＮＤゲート
２６、、８０．８１．８５・・・インバータ２７・・・
読出し電圧発生器 ２８・・・′祇流検出回路　８２・・・電圧発生器５１
・・・バッファ回路 Ｃ２＼を 魯　′ト １）　曲 ＬＬ　ＬＬ 手　続　補　正　書（方式） 昭和６０年４月　２日 特許庁長官　志　賀　学　殿 １、事件の表示 昭和５９年特許願第　２６０６１７号 ２、発明の名称 半　導　体　装　置 ３、補正をする者 事件との関係　特許出願人 ４、代理人 氏名（５９２５）弁理士杉　村　暁　秀住所　同　所 氏名（７２０５）弁理士杉　村　興　作５、補正命令の
日付　昭和６０年　３月２６日６、補正の対象　明細書
の「発明の詳細な説明」の欄°１、明細書第２９頁第１
９行〜第８０頁第８行の　゛「ブロック５０の部分は文
献−−−ｍ−特にＦｉｇ、６および」を「ブロック５０
の部分は文献°′アイ・イー・イー・イー・ジャーナル
・オブ・ソリッド・ステート・サーキュイツツ”第ＳＯ
−１５巻、第８号、１９８０年６月、第８１１〜８１５
頁（”１．Ｅ、Ｅ、Ｅ。 Ｊｏｕｒｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｑｉ
ｒｃｕｉｔｓ　”　、　Ｖａｔ、　５Ｇ−１５、扁８、
Ｊｕｎｅ　１９８０、Ｉ）ｌ）、８１１−８１５　）の
°゛珪素ＭＯ８記憶セルを用いた８　Ｋ　−ＥＥＰＰＯ
Ｍ　’“（Ａｎ　８Ｋ　ＥＥＰＲＯＭ　Ｕｓｉｎｇ　ｔ
ｈｅ　５１ＭＯ８Ｓｔｏｒａｇｅ　１′０ｅ１１”）（
ビー・ジーへｋ　（Ｂ、Ｇｉｅｂｅ］、　）代著）、特
に第６図（Ｆｉｇ、　６　）および」に訂正する。

Claims (1)

1. 【特許請求の範囲】 １　半導体本体を具える半導体装置であって、この半導
   体本体の表面には、各メモリセルが絶縁ゲート電界効果
   トランジスタを有する型の不揮発生メモリ装置が設けら
   れ、記憶情報に依存する前記絶縁ゲート電界効果トラン
   ジスタのしきい値電圧はチャネル領域を被覆する絶縁層
   中に規制された電荷蓄積領域中に蓄積しつる電荷によっ
   て決定され、前記のトランジスタは更に前記の電荷蓄ｋ
   ｌ飴域に容坩的に結合されたゲート紙様と、第１導′市
   型のソースおよびドレイン領域とを具えており、これら
   ソースおよびドレイン領域はこれら領域を囲む第２導′
   市型の半導体本体の層状部分からｐ　−ｎ　４ＹＰ合に
   より分離されており、作動中半導体本体のｊ・ρ状部分
   に所定の゛電圧、例えばｆｌｙ、　ｔＬｆ　’＋Ｗ　Ｕ
   （：を印加する為の手段が設けられ、消去および書込み
   の双方またはいずれか一方に際しゲート電極と絶縁層に
   隣接する導電性！＋域との間に電圧差を印加する手段が
   設けられ、この電圧差により前記の絶縁層にまたがって
   電界を生ぜしめ、この電界により前記のｉ′ｉｉ荷蓄積
   領域と前記の導電性領域との間に電荷の流れを生ぜしめ
   うるようにした半導体装ｔｉｆｔにおいて、消去および
   書込みの双方またはいずれか一方に際し、前記のトラン
   ジスタのソースおよびドレイン領域のうちの少くとも一
   方の領域に、当該領域と半導体本体の層状部分との間の
   ｐ−ｎ接合が全消去或いは鮭込みサイクル中逆バイアス
   されるような少くともほぼ一定の電圧を印加し、これに
   より前記の少くとも一方の領域に隣接する寄生チャネル
   の形成を防止するようにする他の手段を設け、前記のｐ
   −ｎｆｆ合にまたがるこの電圧はＲ（ｒｊ蓄招領域と導
   電性領域との間に電荷の流れを生ぜしめる為にゲート延
   極と導゛屯性餉域との間に印加する前記の電圧差よりも
   低くするようにしたことを特徴とする半導体装置。 λ　特許請求の範囲１に記載の半導体装置において、消
   去および書込みの双方またはいずれか一方に際し、読出
   し中と同じ電圧を前記の少くとも一方のｆＩｉＩ域に印
   加し、当該領域に隣接する寄生チャネルの形成を防止す
   るようにしたことを特徴とする半導体装置。 ＆　特許請求の範１１８１１または２に記載の半導体装
   ｒμにおいて、絶縁層に隣接する導電性領域を、電荷蓄
   ４！＃領域の下方に位置し基板領域と称する半導体本体
   の一部分としたことを特徴とする半導体装１６゜ 弧　特許請求の範囲３に記載の半導体装置において、前
   記の寛荷畜槓領域は、ゲー）１１Ｌ極と半導体本体の表
   面との間の絶縁層中に埋込まれたフローティングゲート
   ′延祢を有し、このフローティングゲート電極は、トラ
   ンジスタのソースおよびドレイン領域のうちの少くとも
   一方の領域であって消−１ｉ：電圧およびプログラミン
   グ電圧の双方またはいずれか一方を印加する為に用いら
   れる前記の基板領域をも構成する領域の上方に延在して
   いることを特徴。 とする半導体装置。 五　特許請求の範囲４に記載の半導体装１ｇにおいて、
   前記の７０−ティングゲートは絶縁層により前記の一方
   の領域から分■トされており、この絶縁層は、書込みお
   よび消失の双方またはいずれか一方が少くとも殆んど量
   子トンネルｖＡ構により行なわれる程度に薄肉としたこ
   とを特徴とする半導体装置。 ６、　特許請求の範囲２または４に記載の半導体装置に
   おいて、消去および書込みの双方またはいずれか一方中
   トランジスタの他方の領域を電気的に７０−ティングと
   させる手段が設けられていることを特徴とする半導体装
   置。