DE3443663A1

DE3443663A1 - Halbleiteranordnung

Info

Publication number: DE3443663A1
Application number: DE19843443663
Authority: DE
Inventors: Roger Cuppens; Cornelis Dietwin Eindhoven Hartgring
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1983-12-09
Filing date: 1984-11-30
Publication date: 1985-06-13
Anticipated expiration: 2004-12-01
Also published as: IT1178732B; IE843126L; US4603402A; JPH0673382B2; CA1228424A; FR2556488B1; GB8430730D0; GB2151400B; GB2151400A; IT8423942A0; JPS60186069A; AU572236B2; IE56189B1; NL8304256A; DE3443663C2; FR2556488A1; AU3639184A

Description

PHN 10 870 -f _orMC._o 5.11.1984

"Halbleiteranordnung"

Die Erfindung bezieht sich, auf eine Halbleiteranordnung, die an einer Oberfläche mit einem nicht-flüchtigen Speicher versehen ist und zwar von einem Typ, bei dem jede Speicherzelle einen MOS-Transistor enthält, dessen Schwellenspannung, abhängig von der gespeicherten Information, durch elektrische Ladung bestimmt wird, die in einem Ladungsspeichergebiet gespeichert werden kann, welches Gebiet in einer ein Kanalgebiet bedeckenden Isolierschicht definiert ist, welcher Transistor weiterhin eine mit dem Ladungsspeichergebiet kapazitiv gekoppelte Steuerelektrode umfasst, sowie Source- und Drain-Zonen eines ersten Leitfähigkeitstyps, die von einem die Zonen umgebenden schichtförmigen Teil des Halbleiterkörpers vom zweiten Leitfähigkeitstyp durch einen pn-Ubergang getrennt sind, wobei Mittel vorhanden sind um an den schichtförmigen Teil des Halbleiterkörpers im Betrieb eine bestimmte Spannung, beispielsweise eine Speisespannung, anzulegen und Mittel um beim Löschen und/oder Einschreiben zwischen der Steuerelektrode und einem an die Oxidschicht grenzenden leitenden Gebiet, beispielsweise einem unter dem Ladungsspeichergebiet liegenden Teil des Halbleiterkörpers, weiterhin als Substratgebiet bezeichnet, einen derartigen Spannungsunterschied anzulegen, dass an der Isolierschicht ein elektrisches Feld gebildet wird, wobei zwischen dem Ladungsspeichergebiet und dem Substratgebiet Ladungsstrom auftreten kann.

Speicher der obenstehend bezeichneten Art, im

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allgemeinen als EEPROM oder E PROM und EPROM bezeichnet, sind programmierbare Speicher, die auf elektrische Art und Weise oder durch (UV)-Strahlung gelöscht und daraufhin elektrisch neu programmiert werden können. In einer sehr üblichen Form wird das Ladungsspeichergebiet durch eine schwebende Gate-Elektrode gebildet, die über dem Kanalgebiet

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in die Isolierschicht eingebettet ist. Die genannte Steuerelektrode kann auf der Isolierschicht angebracht sein oder in Form einer diffundierten Zone in dem Halbleiterkörper liegen. Das leitende Gebiet wird meistens durch ein Gebiet in dem Substrat gebildet. In Spezialausfuhrungsformen kann das leitende Gebiet auch durch eine Leiterschicht gebildet werden, die über der schwebenden Gate-Elektrode liegt.

Die Zelle kann dadurch geschrieben (programmiert) und gelöscht werden, dass Elektronen die Isolierschicht durchtunneln. Eine derartige Halbleiteranordnung ist u.a. in der US-Patentschrift k 377 857 beschrieben. In einer anderen Ausführungsform, wobei das Ladungsspeichergebiet aus einer schwebenden Gate-Elektrode besteht, erfolgt das Programmieren/Löschen durch Injektion heisser Ladungsträger, die durch Lawinendurchbruch in dem Halbleiterkörper erzeugt werden. In einer weiteren Ausführungsform kann das Ladungsspeichergebiet durch die Grenzschicht zwischen zwei unterschiedlichen Dielektriken, wie Siliziumoxid und Siliziumnitrid gebildet werden. Derartige Speicher werden oft als MNOS-Speicher bezeichnet.

Der eingangs erwähnte schichtförmige Teil des Halbleiterkörpers kann in Ausführungsformen mit einer schwebenden Gate-Elektrode das ganze Halbleitersubstrat bestreichen, das in diesem Fall, abgesehen von den darin vorgesehenen Zonen im wesentlichen vom zweiten Leitfähigkeitstyp sein kann. Im Falle eines MNOS-Speichers kann der schichtförmige Teil des Halbleiterkörpers ein in dem Halbleitersubstrat des einen Leitfähigkeitstyps vorgesehenes Pocket (oder Mulde) vom zweiten Leitfähigkeitstyp umfassen, dies entsprechend einer sogenannten CMOS-Technologie.

Bequemlichkeitshalber wird die untenstehende Beschreibung auf Speicher mit schwebender Gate-Elektrode gerichtet sein, wobei das Schreiben/Löschen durch "Tunneln" erfolgt. Dabei muss jedoch daraufhin gewiesen werden, dass da ähnliche Probleme, wie diese für diesen Typ EEPROM beschrieben sind, auch bei anderen EEPROM- und EPROM-Typen

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auftreten, die Erfindung auch, für diese anderen Typen anwendbar ist.

In Speichern auf Basis des Tunnelmechanismus ist meistens über der Drain-Zone das Oxid örtlich ausseist dünn gemacht worden, beispielsweise einige zehn Angström-Einheiten. An die Steuer-Elektrode kann eine hohe Spannung angelegt werden, während an die Drain-Elektrode eine niedrige Spannung, insbesondere Substratspannung oder Erde angelegt wird. Zwischen der schwebenden Gate-Elektrode, die mit der Steuerelektrode kapazitiv stark gekoppelt ist und der Drain-Zone, die das eingangs erwähnte Substratgebiet bildet, entsteht ein derart starkes elektrisches Feld, dass es (im Falle eines η-leitenden MOST) für Elektronen möglich ist aus dem Drain-Gebiet über das dünne Oxid zu der schwebenden Gate-Elektrode zu Tunneln. Durch Umkehrung des Feldes kann ein Tunnelstrom in der entgegengesetzten Richtung erhalten werden. Auf diese Weise ist es möglich, eine Zelle zu schreiben und zu löschen.

Die Steuerelektroden, die durch Wort- oder Datenleitungen miteinander verbunden sind, erstrecken sich ausser über den Kanalgebieten auch über dem Feldoxid zwischen den Speicherzellen und können mit dem Feldoxid als Gate-Dielektrikum und mit der genannten Drain-Zone des Speichertransistors als Source-Zone einen parasitären Feldeffekttransistor bilden. ¥enn die Schwellenspannung niedriger ist als die genannte hohe Spannung, die beim Schreiben oder Löschen an die Steuerelektrode angelegt wird, wird dieser Transistor eingeschaltet. Dieses Problem könnte durch Anwendung eines Verfahrens gelöst werden, bei dem hohe Spannungen zulässig sind ohne dass parasitäre Schwellen überschritten werden. Zur Zeit jedoch ist es oft erwünscht, EEPROMs zusammen mit VLSI-Schaltungsanord-¹ nungen zu integrieren, wie beispeilsweise in Mikroprozessoren, weil dies dem Benutzer erlaubt, die Systeme auf einfache Weise anzupassen. Die üblichen VLSI-Verfahren werden für Anwendungsbereiche, die mit niedrigen Spannungen (weniger als 10 V) arbeiten, optimalisiert. Dadurch können Probleme entstehen beim Programmieren der (e)EPROMs, die

eine höhere Spannung, beispielsweise etwa 20 V, brauchen. Das Programmieren der schwebenden Gate-Elektroden durch Tunnelung erfordert meistens einen geringen Strom. Deswegen kann die hohe Programmierspannung innerlich erzeugt werden durch eine Ladungspumpe, die im allgemeinen nur einen beschränkten Strom liefern kann. Wenn die Schwellenspannungen der parasitären Transistoren überschritten werden, wodurch diese Transistoren eingeschaltet werden, wie obenstehend beschrieben, können in dem Schaltkreis Leckstrecken gebildet werden, die die maximale Spannung, die von der Pumpe geliefert wird, beschränken. Ausserdem können noch andere Nachteile durch parasitäre Transistoren auftreten.

Diese Leckstrecke könnte dadurch ausgeschaltet werden, dass an den kritischen Stellen das Material der Steuerelektrode (meistens polykristallines Silizium oder Poly) durch ein anderes Material, beispielsweise ein Metall, ersetzt wird·. Auch kann die Schwellenspannung der parasitären MOS-Transistoren erhöht werden und zwar dadurch, dass die Dotierungskonzentration unter dem Feldoxid erhöht wird. Eine weitere Lösung könnte sein unter den Steuerelektrodenverbindungen eine leitende Schutzschicht vorzusehen, an die eine niedrige Spannung angelegt werden kann. Diese Lösungen können für die Peripherie-Elektronik benutzt werden, sind aber für die Speichermatrix selbst nicht praktisch, da sie zuviel Raum beanspruchen.

Die Erfindung hat nun zur Aufgabe, u.a. die Bildung parasitärer Kanäle zu vermeiden und zwar nahezu ohne Prozessänderungen und/oder nahezu ohne zusätzlichen Raumverlust auf Zellenniveau. Der Erfindung liegt u.a. die Erkenntnis zugrunde, dass unter Beibehaltung der Technologie die Möglichkeit geschaffen wird, die Schwellenspannung der parasitären Transistoren auf schaltungstechnischem Wege zu erhöhen und zwar durch die Tatsache, dass* für die parasitären Transistoren der sogenannte K-Faktor (Body-Faktor), der den Einfluss der Substratspannung auf die Schwellenspannung beschreibt, sehr hoch ist.

Eine Halbleiteranordnung der eingangs beschriebenen Art weist nach der Erfindung das Kennzeichen auf, dass

weiterhin Mittel vorhanden sind um beim Löschen und/oder Schreiben wenigstens einer der Source- und Drain-Zonen der Transistoren eine derartige wenigstens nahezu konstante Spannung zuzuführen, dass der pn-Ubergang zwischen diesen Zonen und dem schichtförmigen Teil des Halbleiterkörpers während des ganzen Lösch- bzw. Schreibzyklus gesperrt wird, wodurch die Bildung an diese Zonen grenzender parasitärer Kanäle vermieden wird, wobei diese Spannung an dem genannten pn-Ubergang im Vergleich zu dem genannten Spannungsunterschied, der zwischen die Steuerelektrode und das leitende Gebiet/Substratgebiet zum Erzeugen eines Ladungsstromes zwischen dem Ladungsspeichergebiet und dem leitenden Gebiet/Substratgebiet angelegt wird, relativ klein ist. In einer einfachen bevorzugten Ausführungsform wird beim Löschen und/oder Schreiben an die genannten Zonen, die in schwebenden Gate-Speichern meistens durch die Source-Zone des Transistors gebildet wird, die Lesespannung angelegt. Zum Auslesen wird meistens eine niedrige Drain-Spannung (eigentlich Source-Drain-Spannung) benutzt um die auf der schwebenden Gate-Elektrode gespeicherte Ladung beizubehalten und nicht durch Tunnelung wieder zu der Drain-Elektrode zurückströmen zu lassen. Das Anlegen dieser relativ niedrigen Spannung an die Drain-Elektrode hat zwar zur Folge, dass die gesamte Lösch- und/oder Schreibspannung

" etwas niedriger ist im Vergleich zu der üblichen Art und Weise des Löschens und/oder Schreibens,, wobei die Drain-Elektrode auch an Erde gelegt wird. Dadurch jedoch, dass die Schwellenspannung den parasitären MOST, wie an Hand der Figurbeschreibung noch näher erläutert wird, infolge des hohen K-Faktors um viel mehr erhöht, wird die Bildung parasitärer Kanäle vermieden, wodurch letzten Endes die von der inneren Ladungspumpe erzeugte Spannung dennoch höher sein kann. Dieser Vorteil wird ausserdem nur durch eine einfache schaltungstechnische Massnahme erhalten, ohne irgendeine technologische Änderung, die entweder Prozessanpassungen oder zusatzlichen Raum erfordert.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben,

Es zeigen:

Fig. 1 eine Draufsicht eines Teiles eines Speichers von einem Typ, auf den sich die Erfindung bezieht, Fig. 2 einen Schnitt gemäss der Linie II-II in Fig. 1,

Fig. 3 einen Schnitt gemäss der Linie III-III in Fig. 1,

Fig. k einen Schnitt gemäss der Linie IV-IV in Fig. 1,

Fig. 5 einen elektrischen Schaltplan eines Teils dieses Speichers zusammen mit einer Anzahl Ansteuerungsblöcke,

Fig. 6 den elektrischen Schaltplan einer Pufferschaltung für den Inverter 23 in Fig. 5, Fig. 7 Spannungsprofile als Funktion der Zeit t der Spannungen, die an den Puffer nach Fig. 6 angelegt werden,

Fig. 8 den elektrischen Schaltplan der Blöcke 26, 27 und 28/30 in Fig. 5,

Fig. 9 den elektrischen Schaltplan der NAN-Gate-Elektrode 25 in Fig. 5,

Fig. 10 einen Schnitt durch einen parasitären Transistor gemäss der Linie X-X in Fig. 1,

Fig. 11 den Zusammenhang zwischen der Schwellen-Spannung des parasitären Transistors nach Fig. 10 und der Spannung an der Source-Elektrode dieses Transistors.

Es sei .bemerkt, dass die Fig. 1 bis h schematisch und nicht massgerecht sind. Die Fig. 1 bis h zeigen in Draufsicht bzw. im Schnitt einen Teil eines elektrisch nicht-flüchtigen Speichers von dem Typ, auf den sich die Erfindung bezieht. Die Vorrichtung umfasst einen Halbleiterkörper 1, der in dem Fall, dass eine N-MOS-Technologie angewandt wird, völlig aus p-leitendem Silizium besteht. In dem Fall, dass eine C-MOS-Technik angewandt wird, kann der Halbleiterkörper im wesentlichen von dem n-leitenden Typ sein, wobei örtlich ein an die Oberfläche 2 grenzender schichtförmiger Teil 1 durch Umdotierung p-leitend gemacht ist (Pocket oder Mulde).

-J-

Ausser dem Speicher können in dem Halbleiterkörper noch weitere Schaltkreise bzw. Schaltkreisteile mitintegriert sein, wie beispielsweise ein Mikroprozessor oder Sprachverarbeitungsschaltkreise. Die Anordnung kann jedoch auch nur aus einem Speicher bestehen mit einer Speichermatte und den zugeordneten Peripherie-Schaltkreisen.

Die Speicherzellen, von denen in Fig. 1 nur vier Stück völlig dargestellt sind, enthalten je einen MOS-Feldeffekttransistor mit einer schwebenden Gate-Elektrode, auf der, abhängig von der Information die gespeichert werden muss, elektrische Ladung angebracht werden kann, die die Schwellenspannung des Transistors bestimmt. Dieser : Transistor T₁, von dem Fig. 2 ein Stück im Schnitt darstellt, umfasst eine η-leitende Source-Zone 3* eine η-leitende Drain-Zone 4 und ein zwischen der Source- und Drain-Zone liegendes Kanalgebiet 5· Das Kanalgebiet 5 ist mit einer isolierenden Oxidschicht 6 bedeckt, in der die schwebende Gate-Elektrode 7 definiert ist, die allseitig von Oxid umgeben ist. Die Dicke der Oxidschicht 6 zwischen der schwebenden Gate-Elektrode 7 und dem Kanalgebiet 5 beträgt etwa 50 nm (500 Angström). Die Gate-Elektrode 7 ist auf übliche Weise aus dotiertem polykristallinem Silizium (Polysilizium bzw. Poly) hergestellt, kann aber selbstverständlich auch aus einem geeigneten Metall oder einem Silizid bestehen.

Die Source-Zone 3 der Transistoren T₁ ist für zwei benachbarte Spalte in der Matrix gemeinsam und bildet folglich auch die Source-Zone eines Speichertransistors in der Spalte links von T-, dessen schwebende Gate-Elektrode 7^f noch gerade in Fig. 2 dargestellt ist. Die Drain-Zone 4 grenzt an einem Teil des Umfangs entlang an ein Muster 8 aus relativ dickem Feldoxid, dessen Dicke etwa 500 nm beträgt.

Die Source-Zone 3 (siehe Fig. 1 und 4) wird durch eine längliche Zone gebildet, die durch einen den Kanal 5 begrenzenden Teil des Feldoxids 8 begrenzt wird. Die Source-Zonen 3 der in nur einer Spalte liegenden Zellen sind mit der auf der Oxidschicht 15 angebrachten Leiterspur 9 über

das Kontaktfenster 10 in der dicken, durch CVD erhaltenen Oxidschicht 15 verbunden. Die Drain-Zone 4 liegt mit einem zweiten MOS-Transistor Tp in Reihe, dessen Source-Gebiet mit dem Drain-Gebiet von T₁ zusammenfällt. Das Drain-Gebiet T„ wird durch die η-leitende Zone 11 gebildet, die über ein Kontaktfenster mit den Al-Bit Leseleitung 12 kontaktiert ist (Fig. 1 und 3)· Vie aus Fig. 1 hervorgeht, sind die Zone 11 und der Kontakt 13 für zwei benachbarte Zellen in derselben Spalte gemeinsam. Zwischen den Zonen k und 11 ist das Kanalgebiet 22 definiert. Die Gate-Elektrode des Transistors T₂ wird durch die Wortleitung Ik gebildet, die aus derselben polykristallinen Siliziumschicht wie die schwebende Gate-Elektrode 7 hergestellt sein kann (Poly 1).

Die Drain-Zone k ist zugleich mit der n-leitenden Oberflächenzone 16 (Fig. 3) verbunden, die unter einer Verlängerung 17 der schwebenden Gate-Elektrode 7 liegt. Zwischen dem Teil 17 und der Zone 16 ist örtlich eine Oxidschicht 18 vorgesehen, die so dünn ist, dass Elektroden beim Anlegen eines elektrischen Feldes zwischen die Gate-Elektrode 7 und die Zone k, 16 durch die Schicht 18 hindurch tunneln können. In dem betreffenden Ausführungsbeispiel beträgt die Dicke des Tunneloxids 18 etwa 8nm (= 80 Angström). In Fig. 1 sind die Gebiete 18 des Tunneloxids schraffiert dargestellt. Diese Gebiet sind möglichst klein um die Gefahr ungewünschter Kurzschlüsse zwischen der schwebenden Gate-Elektrode 7» 17 und dem darunterliegenden Halbleiterkörper möglichst klein zu halten. Das Tunneloxid 18 wird durch dickeres Oxid (Fig. 3) begrenzt, das etwa dieselbe Dicke hat wie das Gate-Oxid 6 und zwar etwa 500 A*.

Die schwebende Gate-Elektrode 7 und der Teil 17 sind mit einer isolierenden Oxidschicht 19 bedeckt und mit einer Steuerelektrode 20 kapazitiv gekoppelt. Diese Steuerelektrode kann durch eine in dem Halbleiterkörper 1 vorgesehene Oberflächenzone gebildet werden, die durch die Gate-Elektrode 7» 17 überlappt wird und mit einem elektrischen Anschluss versehen ist. In diesem Fall kann eine

einzige Schicht polykristallinen Siliziums ausreichen. In dem betreffenden Ausfühxungsbeispiel besteht jedoch die Steuerelektrode 20 aus einer leitenden Schicht, die in Form einer zweiten polykristallinen Siliziumoxidschicht (Poly 2) über den schwebenden Gate-Teilen 17 vorgesehen ist und durch die Oxidschicht 19 davon getrennt ist. Jede Steuerelektrode 20 erstreckt sich parallel zu der Wortleitung 14 über die Speichermatrix und ist für eine Anzahl Zellen, beispielsweise 8 Zellen, gemeinsam.

Die obenstehend beschriebene !Anordnung kann mit Hilfe an sich bekannter Techniken hergestellt werden. Ausgegangen wird von einem p-leitenden Siliziumsubstrat mit einer Dotierungskonzentration von etwa 10 Atomen/cm³. Durch örtliche Oxidation wird das Feldoxidmuster 8, das die aktiven und die nichtaktiven Gebiete definiert, angebracht, gewünschtenfalls nach einer p-leitenden Kanalstoppimplantierung, wodurch unter dem Feldoxid die Borkonzentration erhöht wird. In einem folgenden Verfahrensschritt wird in den nicht durch das Feldoxid 8 bedeckten^- Gebiet en auf der Oberfläche 2 durch thermische Oxidation dals Gate-Oxid mit einer Dicke von etwa 500 A (50 nm) angebracht. An den Stellen, wo das Tunneloxi,d.. 18 gebildet werden muss, wird das Gate-Oxid wieder entfernt und^durch das 8OO A (80 nm) dicke Tunneloxid 8 ersetfzt. Daraufhin werden mit ' einer einzelnen Maske die η-leitenden Zonen 16 angebracht und zwar durch Phosphorimplantatiön. Die Maske, die dabei verwendet wird, umfasst ein Musteren einer Photolackschicht mit Offnungen um die Tunneloxidgebiete 18. In Fig. I.s-indnur zwei dieser Offnungen 21 durch gestrichelte Linien für die zwei oberen Zellen angegeben. Es dürfe einleuchten, dass für die anderen Zellen die η-leitenden Zonen 16 auf entsprechende Weise definiert werden. Die Zonen 16 werden zum grössten Teil durch das Feldoxidmuster 8 definiert, so dass die Maske 21 mit einer relativ grossen Ausrichtungstoleranz angebracht werden kann, da die meisten Ränder der Lackmaske noch über dem dicken Feldoxid liegen. Von allen Rändern der Maske 21 bestimmt nur der Rand 21a die Ausgedehntheit der Zone 16. Da jedoch in einem späteren

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Verfahrensschritt das ganze Gebiet zwischen dem Feldoxidrand und der Wortleitung \h umdotiert wird, ist auch die Lage des Randes 21a nicht kritisch.

Nach dem Anbringen des Gate-Oxids 6, des Tunneloxids 18 und der η-leitenden Zone 16 wird die erste polykristalline Siliziumschicht angebracht, worin auf bekannte Weise die schwebenden Gate-Elektroden 7, 7¹ mit den Teilen 17 und der Wortleitung 1*f- gebildet werden. Daraufhin werden mit Hilfe der an sich bekannten sogenannten "silicon gate"-Technik auf selbstregistrierende Art und Weise die Source- und Drain-Zonen der Feldeffekttransistoren angebracht.

Entweder durch thermische Oxidation oder durch Niederschlag aus der Gasphase werden die Elektroden 7, 17 und die Wortleitungen 14 mit einer isolierenden Oxidschicht bedeckt. Die Oxidschicht 6 in den nicht durch Poly bedeckten Teilen der aktiven Gebiete nimmt dabei selbstverständlich auch in Dicke zu.

Weiterhin wird eine zweite polykristalline Siliziumschicht angebracht, aus der durch Atzen die Steuerelektroden 20 gebildet werden. Durch Niederschlag aus der Dampfphase wird dann die dicke Oxidschicht 15 angebracht. Nach dem Atzen der erforderlichen Kontaktfenster wird durch Aufdampfen oder Kathodenzerstäubung eine Al-Schicht angebracht, aus der auf an sich bekannte Weise die Al-Bahnen 9 und 12 gebildet werden.

Fig. 5 zeigt den Schaltplan eines Teils des Speichers zusammen mit einem Teil der Eingangs-Ausgangs-Elektronik. Die Speicherzellen sind, als Beispiel, zu Worten (Bytes) von 8 Bits, bezeichnet durch M₁₁ ... M₁Q und M_N1... M-jn gegliedert. Jede Speicherzelle umfasst einen Speichertransistor T₁, dessen schwebende Gate-Elektrode mit einem Pfeil versehen ist als Symbol für die Kopplung der schwebenden Gate-Elektrode mit der Drain-Zone dieses Transistors über das dünne Tunneloxid. Die Drain-Zonen der Speicher-³^ transistoren sind mit den Selektionstransistoren T^ verbunden, deren Gate-Elektroden mit den Wortleitungen (14,1) ... 14,N) verbunden sind, die von Invertern 23 angesteuert werden, die ihren Ausgang auf eine hohe Spannung (HV)

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bringen können. Auf den Aufbau dieses Inverters wird unten-^ stehend noch eingegangen. Die Source-Zonen der Transistoren T₁ sind über den Transistor T„ gemeinsam mit Erde verbunden. Durch diesen Transistor können die Source-

Zonen der Speichertransistoren schwebend gemacht werden. Die (vertikalen) Bitleitungen 12, ... 12,8 und 12,9 sind über die Feldeffekttransistoren T^₊, ... T_, Tg mit den Leseleitungen S ... S_ verbunden. Die Gate-Elektroden dieser Transistoren sind mit ij-Selektionsleitungen Ij₁, ij_o usw. verbunden die von je einem Inverter 23 gesteuert werden.

Die Steuerelektroden 20, 1, ... 2ON, die für die Zellen nur eines Wortes gemeinsam sind, sind über die Transistoren T_, die von den Wortleitungen 14 angesteuert werden und Tn, die von den Leitungen Ij₁, ijp angesteuert werden mit der Leitung P/E verbunden.

Die Leseleitungen S ... S_ sind mit Eingangs-/ Ausgangsblöcken 24 verbunden, von denen deutlichkeitshalber in Fig. 5 nur der Block 24, der mit der Leitung S„ verbunden ist, angegeben ist. Der Block 24 umfasst als Eingang eine NICHT-UND-(NAND)-Torschaltung 25, deren Eingang das Schreibsignal W und die einzuführenden Daten D zugeführt werden können. Der Ausgang der Torschaltung 25 ist mit einem Inverter 26 verbunden, durch den der Leitung S" eine hohe Spannung HV zugeführt werden kann und dem Block 27 ein Steuersignal, das an S_ eine -niedrige-Lesespannung V liefert. Die Leitung S ist weiterhin mit dem Eingang eines Stromdetektionsschaltkreises 28 zum Auslesen der gespeicherten Information verbunden. Der Lesespannungsgenerator 27 und der Stromdetektionsverstärker 28 können gewünschtenfalls zu einem gemeinsamen Schaltkreis kombiniert werden.

Die Leitung P/E ist mit dem Block 29 verbunden. Dieser umfasst einen ersten Inverter 30, dessen Eingang das Löschsignal E zugeführt werden kann. Der Ausgang des Inverters 30 ist mit dem Eingang eines zweiten Inverters verbunden, mit dem der Leitung P/E eine hohe Spannung HV zugeführt werden kann. Der Inverter 31 ist ausserdem mit

einem Spannungsgenerator 32 verbunden, mit dem abhängig von dem von dem Inverter 30 gelieferten Ausgangssignal gegebenenfalls der Leitung P/E die Lesespannung V zügeführt werden kann.

Wie bereits erwähnt, sind die Speicher der obenstehend beschriebenen Art meistens mit einer Ladungspumpe oder mit Spannungsmultiplizierern versehen um die hohe Spannung (in der Grössenordnung von 20 V) erzeugen zu können, die notwendig ist beim Programmieren und/oder Löschen. Für den Benutzer bietet dies den Vorteil, dass die übliche 5 V-Speisespannung ausreicht, die notwendig ist um die normale CMOS-Logik zu betreiben. Für die Inverter 23, 26 und 31 sind deswegen Spezialpufferstufen notwendig, die es ermöglichen, von den normalen Logikspannungen (o und 5 ^v für CMOS) auf viel höhere Programmierspannungen überzugehen. Diese Puffer dürfen keinen oder nahezu keinen Gleichstrom aus der Ladungspumpe ziehen.

Fig. 6 zeigt den Schaltplan eines Hochspannungspuffers, der dazu verwendet werden kann, von niedriger zu 2" hoher Spannung überzugehen ohne dass ein Gleichstrom fliesst. Der Puffer, ausgebildet in C-MOS-Technik, umfasst einen Inverter 35» der mit einer niedrigen Speisespannung V-,_, betrieben wird. Dazu kann ein herkömmlicher C-MOS-Inverter mit einem p-leitenden Transistor, dessen Source-Elektrode an die Speisung V_ gelegt ist, und mit einem η-leitenden Transistor, dessen Source-Elektrode an Erde gelegt ist, versehen sein. Der Ausgang des Inverters 35 ist verbunden mit dem Eingang (Punkt A) eines zweiten Inverters mit einem η-leitenden Transistor 36, dessen Source-Elektrode mit Erde verbunden ist und mit einem p-leitenden Transistor 37> dessen Source-Elektrode mit dem Punkt B verbunden ist. Die Spannung, die an den Punkt B angelegt wird, kann (Fig. 7) zwischen V__c und V„ variieren. Das Ausgangssignal kann dem Ausgang 38 entnommen werden. ^⁵ Uberden. p-leitenden Transistor 39 ist der Ausgang 38 zu dem Knotenpunkt A zurückgekoppelt um zu vermeiden, dass im Betrieb durch den Inverter 36, 37 Gleichstrom fliesst. Um auch zu vermeiden, dass Strom von dem Punkt A, der über

den Transistor 39 auf hohe Spannung V_H gebracht werden kann, über den Inverter 35 wegfliesst, ist zwischen dem Punkt A und dem Ausgang des Inverters 35 ein n-Kanal-Transistor 40 vorgesehen, dessen Gate-Elektrode 41 mit V verbunden ist.

Zur Erläuterung der Wirkungsweise des Puffers nach Fig. 6 ist in Fig. 7 ein Zeitdiagramm von Spannungen dargestellt, die an mehrere Stellen der Schaltungsanordnungen angelegt werden können. Die Kurve a zeigt die Spannung des Punktes B, die Kurve c die Ausgangsspannung des Inverters 35· Die Kurve b zeigt die Ausgangsspannung an dem Ausgang 38. Als Beispiel ist in Fig. 7 von der Situation ausgegangen, in der der Inverter 35 eine Spannung V (logisch "1") abgibt und an dem Punkt B die niedrigere

Speisespannung V angelegt ist. Der Transistor kO ist ausgeschaltet und der Punkt A hat die Spannung ν__ weil T „ eingeschaltet ist (Punkt 38 auf Null Volt). Bei t sinkt das Ausgangssignal des Inverters 35 nach Erde. Weil der Transistor 4θ aufgeht, geht der Punkt A auch nach Erde (vorausgesetzt, dass T„_Q, der noch auf ist sehr klein ist, so dass er einen grossen Widerstand hat), wodurch der Transistor 36 schliesst und der p-leitende Transistor 37 aufgeht. Die Spannung an dem Ausgang 38 steigt nach V , wodurch T„_Q ausgeschaltet wird. Bei t_Λ steigt die Spannung an dem Punkt B von V zu V (beispielsweise 20 V") . Über

OO 11
den leitenden Transistor T_o_ wird der Ausgang 38 bis V„ aufgeladen. Wenn daraufhin (bei t„) V-, wieder auf V„, sinkt, sinkt die Ausgangsspannung auch auf V_n . Bei t_o sinkt das

OO _j

Eingangssignal des Inverters 35 auf 0 V, wodurch der Ausgang

³^ des Inverters 35 auf V-, _, steigt. Das Potential am Knoten-

oo

punkt A steigt nach V - V_n^, wobei V^_x.. die Schwellen-

OO XxI J.X1

spannung von T._Q ist. Der Transistor 37 schliesst sich wenigstens fast und der Transistor 36 wird leitend, so dass das Potential an dem Ausgang 38 auf O V sinkt, wodurch ^D der p-leitende Transistor 39 leitend wird und der Punkt A weiter auf V sich auflädt und T. und T völlig ausgeschaltet werden. Wenn nun die Spannung am Punkt B durch die Ladungspumpe wieder auf V„ gebracht würde, wird der

Xl

PHN 10 870 *h 3ΛΛ3ββ3 -<· 5.11.1984

Punkt A über den Transistor 39 auch auf den Wert V„ aufgeladen. Der Spannungsunterschied V zwischen der Source des Transistors 37 und der Gate-Elektrode bleibt dadurch unterhalb der Schwellenspannung dieses Transistors, so dass dieser Transistor nicht leitend wird. Gleichzeitig

bleibt die V des Transistors kO auch unterhalb der gs

Schwellenspannung, so dass auch kein Strom fliessen kann über die Transistoren 39 und 4θ von dem Punkt B zu dem Inverter 35· Auf diese Weise vermeidet die Rückkopplung über den Transistor 39» dass durch den Puffer Gleichstrom fliessen kann.

Die Inverter 23 können aus einem Puffer nach Fig. 6 aufgebaut werden, wobei der Inverter 35 durch NAND-NOR- oder durch andere logische C-MOS-Blöcke der Peripherie-Schaltkreise ersetzt werden kann.

Fig. 8 zeigt den Schaltplan des Puffers 26 und der Lesespannungsquelle 27» die mit der Detektorschaltung 28, in dem betreffenden Ausführungsbeispiel zu einer konstruktiven Einheit zu dem Block 50 zusammengebaut ist. Derjenige Teil des Blocks 50, der in Fig. 8 von gestrichelten Linien umgeben ist, ist von demselben Typ wie der Leseverstärker, der in dem Artikel "An 8 k EEPROM Using the Simos Storage Cell" von B. Giebel, veröffentlicht in "IEEE Journal of Solid-State Circuits", Heft SC-I5, Nr. 3, Juni 1980, Seilten 311/315> insbesondere Fig. 6 und die zugehörige Beschreibung, beschrieben worden ist. Der Verstärker enthält einen n-leitenden Eingangstransistor T₁_ dessen Source-Zone mit Erde verbunden ist und dessen Gate-Elektrode 35 mit einer der Leitungen S ... S~ verbunden ist. Die Drain-Elektrode von T _ ist über den Belastungstransistor T₁- mit der Speiseleitung V^_n verbunden. Für T₁₀ ist hier ein p-leitender Transistor gewählt worden, aber es dürfte einleuchten, dass für T₁- auch ein η-leitender Transistor, wie in der genannten Veröffentlichung, oder ein Widerstand verwendet werden kann. Die Gate-Elektrode von T^ liegt an einer festen Spannung. Der Ausgang 36 des Verstärkers (inverter) T₁₂, T₁ ist mit den Gate-Elektroden zweier reihengeschalteter η-leitender Transistoren T„_;, , T„ _ verbunden. Die

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Source-Elektrode von T..^ ist mit der Gate-Elektrode 35 von T₁₂ verbunden, während die Drain-Elektrode von T... mit der Source-Elektrode von T₁- verbunden ist. Die Drain-Elektrode von T₁- ist mit der Speiseleitung V~_, verbunden. Der Knotenpunkt 37 zwischen T..^ und T^- ist mit der Drain-Elektrode des als Widerstand geschalteten Transistors T ..^ verbunden, dessen Gate-Elektrode auf ein festes Potential gelegt ist und dessen Source-Elektrode mit der Speiseleitung V^,, verbunden ist. Statt des hier verwendeten p-leitenden Transistors T₁-- kann auch, wie in der obengenannten Veröffentlichung ein η-leitender Transistor verwendet werden, dessen Gate-Elektrode an V gelegt ist.

Für die Wirkungsweise der Schaltungsanordnung mit den Transistoren T₁_ - T₁^ kann auf die Veröffentlichung von B. Giebel verwiesen werden. Im Grunde liegt der Wirkung Folgendes zugrunde, dass, wenn sich die auszulesende Zelle in einem nichtleitenden Zustand befindet, ein derart niedriger Strom notwendig ist, dass dieser völlig von T₁^- geliefert werden kann und über T . der angeschlossenen Leitung S. zugeführt wird. Falls die auszulesende Zelle leitend ist und viel Strom erfordert, wird eine damit einhergehende Verringerung der Spannung an der Gate-Elektrode 35 invertiert werden und über die Verbindung 36 der Gate-Elektrode von T₁- zugeführt werden, wodurch dieser Transistor leitend wird. Der Strom, der dazu erforderlich ist um die Spannung an der Gate-Elektrode 35 und an der angeschlossenen Leitung S. auf einer gewünschten Spannung V_c konstant zu halten (bestimmt durch die Grosse der jeweiligen Transistoren) kann von T₁- geliefert werden.

Die Spannungsänderung, die bei diesen Zustanden an dem Knotenpunkt 37 auftritt, kann mit der Inverterstufe T₁Q, T„_n mit einem η-leitenden Transistor T_1o, dessen Source-Elektrode an Erde (negative Speiseleitung) liegt und einem p-leitenden Transistor T„ , dessen Source-Elektrode an der positiven Speiseleitung V+ liegt, detektiert werden. Die Drain-Zonen der Transistoren T₁ und T„ sind mit dem Ausgang 38 verbunden, dem das Ausgangssignal entnommen werden kann.

it

Die Puffer (inverter) 26 und 31 aus Fig. 5 sind in Fig. 8 durch den Schaltkreis 51 dargestellt. Dieser Puffer weicht von der Endstufe des in Fig. 6 dargestellten Puffers darin ab, dass hier der p-leitende Transistor Tp~ zwischen dem Ausgang und dem η-leitenden Transistor T„g vorgesehen ist. Dieser Transistor muss dafür sorgen, dass wenn das Steuersignal k, das über T zugeführt wird, 5 V beträgt, der Ausgang h^> des Puffers, der mit der Leitung S. Verbunden ist, nicht bis 0 V entladen wird. Wenn der Ausgang 45 ja soweit entladen wird, dass V von T„„ kleiner ist als die Schwellenspannung, wird T ausgeschaltet und wird die Spannung am Ausgang 45 durch den Block 50 bestimmt,

Fig. 9 zeigt den Schaltplan einer möglichen Ausführungsform der NEN-Torschaltung oder der NAND-Torschaltung 25 nach Fig. 5· Die Torschaltung enthält 2 parallelgeschaltete p-leitende Transistoren T„₁ und T_p, deren Source-Zonen mit der positiven Speiseleitung V+ verbunden sind. Die Drain-Zonen sind mit der Drain-Elektrode des η-leitenden Transistors T_ verbunden, dessen Source-Elektrode mit der Drain-Elektrode des η-leitenden Transistors T„. verbunden ist. Die Source-Elektrode von T„. ist an Erde gelegt. Die Gate-Elektroden von T₃₁ und T„_ sind miteinander verbunden und bilden einen Eingang ko für Information darstellende Eingangssignale D. Die Gate-Elektroden von T„₂ und T₂^ sind ebenfalls miteinander verbunden und bilden einen Eingang 41 zum Zuführen von Schreibsignalen V. Die Ausgangssignale werden dem Ausgang 42, dem Knotenpunkt der Drain-Zonen von T₂₁, T₂₂ einerseits und T₂„ andererseits entnommen.

Die obenstehend beschriebene Anordnung lässt sich wie folgt betreiben. Beim Lesen werden die Steuersignale W=O und D=O der NAND-Torschaltung 25 zugeführt. Das Ausgangssignal k ist dann "1". An die gewählte Leitung S.

wird daher die Lesespannung V„ (beispielsweise 2 V) angeln

^⁵ legt. Dem Inverter 30 wird ein Signal E=O zugeführt, so dass an die Leitung P/E auch die von der Einheit 3² gelieferte Spannung V angelegt wird. Über die Transistoren Tr, T- wird die Spannung der Drain-Elektrode des Transis-

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tors T₉ des gewählten Wortes zugeführt. Gleichzeitig wird die Spannung V_c über die Transistoren T_ und Tg auch den Steuerelektroden der gewählten Speichertransistoren T. zugeführt. Abhängig von der Information, die in der auszulesenden Zelle gespeichert ist, kann gegebenenfalls Strom durch die Zelle fliessen. Dieser Strom kann durch die Einheit 27> 28 in eine Spannung umgewandelt und detektiert werden.

Beim Schreiben können die Source-Zonen der Speichertransistoren dadurch auf ein schwebendes Potential gebracht werden, dass die Transistoren T„ (Fig. 5) geschlossen werden. Der NAND-Torschaltung 25 wird das Schreibsignal V = 1 zugeführt und dem Inverter 30 das Signal E = 0. An die Leitung P/E wird daher wieder die Spannung V_c angelegt. Die Spannung, die S. zugeführt wird ist von dem Datensignal D abhängig. Falls d = 1 ist, wird von der NAND-Torschaltung 25 ein Ausgangssignal k = 0 abgegeben. Die angeschlossene Leitung S. wird von dem Puffer Z6 bis zu dem hohen Spannungspegel H_v (beispielsweise 20 V) aufgeladen. An die Drain-Elektrode des gewählten Speichertransistors wird dann eine Spannung von H_v - V₊, angelegt und an die Steuerelektrode dieses Transistors die Spannung V . Die Zelle wird dann dadurch geschrieben, dass die positive Ladung an die schwebende Gate-Elektrode gebracht wird, wodurch die Schwellenspannung auf einen niedrigen Pegel geht. Falls D=O ist, ist K = und wird V an die Drain-Elektrode der betreffenden Speichertransistoren angelegt. In diesem Fall wird der Inhalt der Zelle nicht geändert.

Beim Löschen sind ¥ und D=O und E = 1. An die Leitung S. wird die Lesespannung V_, angelegt, die ebenfalls an die Drain-Elektrode des Speichertransistors angelegt wird. Gleichzeitig wird die Leitung P/E zu dem hohen Spannungspegel B^. aufgeladen. Diese hohe Spannung, verringert um nur eine Schwellenspannung, wird der Steuerelektrode des Speichertransistors zugeführt. Durch die starke kapazitive Kopplung zwischen der schwebenden Gate-Elektrode und der Steuerelektrode erhält die schwebende Gate-Elektrode auch eine hohe positive Spannung gegenüber

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der Drain-Elektrode. Durch das dünne Tunneloxid 18 entsteht ein starkes elektrisches Feld, wodurch Elektronen aus der Zone 16 (Fig. 3) zu der schwebenden Gate-Elektrode 17 tunneln können und die schwebende Gate-Elektrode 17 eine negative Ladung erhält. Die Schwellenspannung des betreffenden Transistors steigt in dieser Situation auf einen hohen Vert, wodurch der Transistor bei den üblichen Spannungen beim Lesen keinen Strom mehr ziehen wird.

Zur Erläuterung des Effektes der Erfindung ist in Fig. 10 ein schematischer Schnitt durch einen Teil des Speichers dargestellt und zwar gemäss der Linie X-X in Fig.1. Dieser Teil umfasst im wesentlichen das Gebiet unter einer Vortleitung 14 zwischen zwei benachbarten Zellen ein und desselben Wortes. In der Zeichnung ist eine Wortleitung angegeben, die sich im wesentlichen über das dicke Oxid 8 erstreckt, und, in gestrichelten Linien, die Drain-Gebiete 11a und 11b der Transistoren T^ der zwei benachbarten Zellen, zusammen mit den schematisch angegebenen Anschlüssen 12a und 12b. Übrige Teile sind in Fig. 10 deutlichkeitshalber nicht dargestellt. Ein ähnlicher zweiter Parasit ist zwischen den Transistoren 7 (Fig. 5) und den Transistoren T„ der ersten Spalte vorhanden. Es wird vorausgesetzt, dass die beiden Zellen gelöscht sind und dass die Zelle, von der die Zone 11a einen Teil bildet, geschrieben werden muss und dass der Inhalt der Zelle, von der die Zone 11b einen Teil bildet, ungeändert bleiben muss. An die gemeinsame Steuerelektrode 20, dde diesem Wort zugeordnet ist, wird V_, angelegt und an die Drain-Zonen 4, 11a der linken Zelle in Fig. 10 die hohe Spannung VH. Um Änderung der Information in der rechten Zelle in Fig. 10 zu vermeiden wird an die Drain-Elektrode 11b über die Bitleitung 12b die niedrige Spannung V_, angelegt. An die Wortleitung 14 wird auch die Spannung HV angelegt und die Zone 11a bis etwa zur Spannung H_v aufziehen zu können. In dieser Situation kann der in Fig. 10 dargestellte parasitäre MOS-Transistor mit der Zone 11a als Drain-Elektrode, der Zone 11b als Source-Elektrode, der Wortleitung 14 als Steuerelektrode und mit dem Feldoxid 8 als Gate-Dielektrikum eine Rolle spielen.

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Die Schwellenspannung eines MOS-Transistors kann im allgemeinen mit der folgenden Gleichung geschrieben werden:

V₄, = V_,_, + 20„ + k V20„ falls zwischen der Source-Zone th IB ι ι

und dem Substrat kein Spannungsfeld angelegt ist. In dieser Gleichung stellt 0™ die Flachbandspannung dar, die gleich 0_MC ist (der Arbeits-Funktionsunterschied zwischen der Gate-Elektrode und dem Silizium) verringert um Q /C , wobei Q die Oxidladung und C die Oxidkapazität darstellen- Die Grosse 0~ stellt das Fermipotential des HaIbleitermaterial dar, das von der Dotierungskonzentration abhängig ist. Die Grösse k wird als "Körperfaktor" bezeich-

V2a Ν *·
net und ist gleich -^h;—¹""^!— , wobei q die Elementar-

°ox

ladungsmenge, N die Substratdotierung und ^L. die Dielektrizitätskonstante des Substrates darstellen. Mit Hilfe der obenstehenden Gleichung lässt sich berechnen, dass für p-leitende Substrate mit einer üblichen Dotierung und mit einer Oxidstärke von 0,5/um die Schwellenspannung des parasitären Feldeffekttransistors nach Fig. 10 etwa 10 bis 12 V beträgt.

Um ein möglichst grosses elektrisches Feld über das Tunneloxid 18 zu erhalten ist es üblich, die Steuerelektrode 20 sowie die Zone 11b auf Erdpotential zu bringen. In dieser Situation können die beiden parasitären Transistoren aufgehen und daher Strom ziehen. Dieser Strom muss von der Ladungspumpe geliefert werden, die dazu dient, die hohe Spannung zu erzeugen. Infolge der relativ grossen parasitären Leckströme wird die Spannung, die von der Ladungspumpe erzeugt wird, oft wesentlich kleiner sein als ursprünglich vorhergesehen war. Wenn nun nach der Erfindung der Zone 11b und der Steuerelektrode 20 nicht Erdpotential sondern die relativ geringe Lesespannung V_ angeboten wird, kann dieser Nachteil zum grossen Teil ausgeschaltet werden. Die Schwellenspannung des MOS-Transistors nach Fig. 10 wird nun V_th = V_Fß + 20 _f + k \f2.0_t + ν_β. Fig. 11 zeigt den Verlauf von V,, als Funktion von V_, für den parasitären MOS-Transistor nach Fig. 10. Der k-Faktor beträgt für diesen Transistor etwa 12 V², welcher hohe Wert insbesondere die Folge des niedrigen Wertes von C ist. Infolge des

hohen k-Faktors nimmt V.. als Funktion von V„ schnell zu. In dem beschriebenen Ausführungsbeispiel ist ein Wert von Vp von 2 V (Lesespannung) bereits ausreichend um eine parasitäre Schwellenspannung von etwa 20 V zu bewirken.

Wenn nun beim Schreiben die Spannung V_ß an die Steuerelektrode 20 angelegt wird, wodurch in erster Instanz das Feld über das Tunneloxid verringert wird, ist es möglich, die Bildung parasitärer Kanäle zu unterdrücken. Dadurch kann in der Praxis die Ladungspumpe höhere Spannungen erzeugen als in der üblichen Betriebsart, wodurch der genannte geringe Spannungsverlust am Tunneloxid weitgehend ausgeglichen werden kann.

Probleme wie obenstehend angegeben für die Schreibmoden können unter Umständen auch beim Löschen auftreten, im Vergleich zum Schreiben, das elektrische Feld über das Tunneloxid dadurch gelegt wird, dass den Steuerelektroden 20 die hohen Spannungen und den Zonen 11, 4, 16 eine niedrige Spannung angeboten wird. In dieser Situation kann das Aufgehen des genannten zweiten Parasiten zwischen den Transistoren T_ und den Transistoren T_ der ersten Spalte in Fig. 5 dadurch vermieden werden, dass nach der Erfindung den Zonen 11, 4, 16 nicht das Erdpotential sondern ebenfalls die niedrige Lesespannung V-, angeboten wird.

Es dürfte einleuchten, dass sich die Erfindung nicht auf das obenstehend gegebene Ausführungsbeispiel beschränkt, sondern dass im Rahmen der Erfindung für den Fachmann noch viele Abwandlungen möglich sind. So lässt sich die Erfindung auch bei Speichern anwenden, in denen die schwebende Gate-Elektrode nicht mittels des Tunnelmechanismus aufgeladen bzw. entladen wird, sondern bei denen der Ladungstransport durch heisse Ladungsträger erfolgt, die durch Lawinendurchbruch erhalten worden sind. Auch lässt sich die Erfindung anwenden bei Speichern, in denen das Informationsspeichergebiet nicht durch eine schwebende Gate-Elektrode sondern durch eine Grenzschicht zwischen zwei unterschiedlichen Dielektriken, wie Siliziumoxid und Siliziumnitrid, gebildet wird.

In dem obenstehend gegebenen Ausführungsbeispiel

können auch andere Ansteuerungsblocke als diejenigen, die hier beschrieben sind, verwendet werden. Weiterhin können alle Leitfähigkeitstypen umgekehrt werden.

Die Erfindung kann ebenfalls mit Vorteil angewandt werden bei EPROMs, bei denen das Schreiben auf ähnliche Weise wie obenstehend beschrieben, erfolgt, bei denen aber das Löschen durch Bestrahlung mit beispielsweise UV-Strahlung durchgeführt wird.

Claims

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1. Halbleiteranordnung mit einem Halbleiterkörper, der an einer Oberfläche mit einem nicht-flüchtigen Speicher versehen ist, von einem Typ, bei dem jede Speicherzelle einen MOS-Transistor umfasst, dessen Schwellenspannung, abhängig von der gespeicherten Information, durch elektrische Ladung bestimmt wird, die in einem Ladungsspeichergebiet gespeichert werden kann, das in einer ein Kanal— gebiet bedeckenden Isolierschicht definiert ist, welcher Transistor weiterhin eine mit dem Ladungsspeichergebiet

^ kapazitiv gekoppelten Steuerelektrode umfasst und Source- und Drain-Zonen eines ersten Leitfähigkeitstyps, die von einem die Zonen umgebenden schichtförmigen Teil des Halbleiterkörpers vom zweiten Leitfähigkeitstyp durch einen pn-Ubergang getrennt sind, wobei Mittel vorhanden sind

'5 um an den schichtförmigen Teil des Halbleiterkörpers im Betrieb eine bestimmte Spannung, beispielsweise eine Speisespannung, anzulegen und Mittel um beim Löschen und/oder Schreiben zwischen der Steuerelektrode und einem an die Oxidschicht grenzenden leitenden Gebiet, beispiels-

^" weise einen unter dem Ladungsspeichergebiet liegenden Teil des Halbleiterkörpers, weiterhin als Substratgebiet bezeichnet, einen derartigen Spannungsunterschied anzulegen, dass an der Isolierschicht ein elektrisches Feld gebildet wird, wobei zwischen dem Ladungsspeichergebiet und dem

" leitenden Gebiet/Substratgebiet ein Ladungsstrom auftreten kann, dadurch gekennzeichnet, dass weiterhin Mittel vorhanden sind um beim Löschen und/oder Schreiben an wenigstens eine der Source- und Drain-Zonen der Transistoren eine derartige wenigstens nahezu konstante Spannung anzu-

legen, dass der pn-Ubergang zwischen diesen Zonen und dem schichtförmigen Teil des Halbleiterkörpers während des ganzen Lösch- bzw. Schreibzyklus gesperrt wird, wodurch die Bildung an diese Zonen grenzender parasitärer Kanäle

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vermieden wird, wobei diese Spannung an dem genannten pn-Ubergang relativ klein ist im Vergleich zu dem genannten Spannungsunterschied, der zwischen die Steuerelektrode und das leitende Gebiet/Substratgebiet zum Erzeugen eines Ladungsstromes zwischen dem Ladungsspeichergebiet und dem leitenden Gebiet/Substratgebiet angelegt wird.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass an die genannte Zone beim Löschen und/- oder Programmieren dieselbe Spannung wie beim Lesen angelegt wird um die Bildung an diese Zonen grenzender parasitärer Kanäle zu vermeiden.

3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ladungsspeichergebiet eine schwebende Gate-Elektrode umfasst, die in die Isolierschicht eingebettet ist und zwar zwischen der Steuerelektrode und der Oberfläche des Halbleiterkörpers und die sich bis über eine der Source- und Drain-Zonen des Transistors erstreckt, welche Zone zugleich das genannte Substratgebiet bildet, das zum Anlegen einer Löschspannung und/oder Programmierspannung benutzt wird.

h. Halbleiteranordnung nach Anspruch 3» dadurch gekennzeichnet, dass die schwebende Gate-Elektrode durch eine Isolierschicht, die so dünn ist, dass das Schreiben und/oder Löschen wenigstens im wesentlichen über Tunnelmechanismen erfolgt, von der genannten Zone getrennt ist.

5. Halbleiteranordnung nach Anspruch 2 oder 3» dadurch gekennzeichnet, dass Mittel vorhanden sind um beim Löschen und/oder Programmieren die anderen Zonen der Transistoren elektrisch schweben zu lassen.