DE3443663C2 - Halbleiteranordnung - Google Patents

Description

Die Erfindung bezieht sich auf eine Halbleiteranordnung mit einem Halbleiterkörper, der an einer Oberfläche mit einem nicht-flüchtigen Speicher versehen ist, von einem Typ, bei dem jede Speicherzelle einen MOS-Transistor umfaßt, dessen Schwellenspannung abhängig von der gespeicherten Information, durch elektrische Ladung bestimmt wird, die in einem Ladungsspeichergebiet gespeichert werden kann, das in einer ein Kanalgebiet bedeckenden Isolierschicht definiert ist, welcher Transistor weiterhin eine mit dem Ladungsspeichergebiet kapazitiv gekoppelten Steuerelektrode umfaßt und Source- und Drain-Zonen eines ersten Leitfähigkeitstyps, die von einem die Zonen umgebenden schichtförmigen Teil des Halbleiterkörpers vom zweiten Leitfähigkeitstyp durch einen pn-Übergang getrennt sind, wobei das Ladungsspeichergebiet eine schwebende Gate-Elektrode umfaßt, die in die Isolierschicht eingebettet ist, und zwar zwischen der Steuerelektrode und der Oberfläche des Halbleiterkörpers, und die sich bis über eine Zone, die mit einer der Source- und Drain-Zonen des Transistors verbunden ist, erstreckt, und durch eine Isolierschicht, die so dünn ist, daß das Schreiben und/oder Löschen wenigstens im wesentlichen über Tunnelmechanismen erfolgt, von der genannten Zone getrennt ist, wobei Mittel vorhanden sind, um an den schichtförmigen Teil des Halbleiterkörpers im Betrieb eine bestimmte Spannung, beispielsweise eine Speisespannung, anzulegen und Mittel, um beim Löschen und/oder Schreiben zwischen der Steuerelektrode und der genannten Zone einen derartigen Spannungsunterschied anzulegen, daß an der Isolierschicht ein elektrisches Feld gebildet wird, wobei zwischen der schwebenden Gate-Elektrode und der Zone ein Ladungsstrom auftreten kann.

Speicher der obenstehend bezeichneten Art, im allgemeinen als EEPROM oder E²PROM und EPROM bezeichnet, sind programmierbare Speicher, die auf elektrische Art und Weise oder durch (UV)-Strahlung gelöscht und daraufhin elektrisch neu programmiert werden können. In einer sehr üblichen Form wird das Ladungsspeichergebiet durch eine schwebende Gate-Elektrode gebildet, die über dem Kanalgebiet in die Isolierschicht eingebettet ist. Die genannte Steuerelektrode kann auf der Isolierschicht angebracht sein oder in Form einer diffundierten Zone in dem Halbleiterkörper liegen. Das leitende Gebiet wird meistens durch ein Gebiet in dem Substrat gebildet. In Spezialausführungsformen kann das leitende Gebiet auch durch eine Leiterschicht gebildet werden, die über der schwebenden Gate-Elektrode liegt.

Die Zelle kann dadurch geschrieben (programmiert) und gelöscht werden, daß Elektronen die Isolierschicht durchtunneln. Eine derartige Halbleiteranordnung ist u. a. in der US-Patentschrift 43 77 857 beschrieben. In einer anderen Ausführungsform, wobei das Ladungsspeichergebiet aus einer schwebenden Gate-Elektrode besteht, erfolgt das Programmieren/Löschen durch Injektion heißer Ladungsträger, die durch Lawinendurchbruch in dem Halbleiterkörper erzeugt werden. In einer weiteren Ausführungsform kann das Ladungsspeichergebiet durch die Grenzschicht zwischen zwei unterschiedlichen Dielektriken, wie Siliziumoxid und Siliziumnitrid, gebildet werden. Derartige Speicher werden oft als MNOS-Speicher bezeichnet.

Der eingangs erwähnte schichtförmige Teil des Halbleiterkörpers kann in Ausführungsformen mit einer schwebenden Gate-Elektrode das ganze Halbleitersubstrat bestreichen, das in diesem Fall, abgesehen von den darin vorgesehenen Zonen im wesentlichen vom zweiten Leitfähigkeitstyp sein kann. Im Falle eines MNOS-Speichers kann der schichtförmige Teil des Halbleiterkörpers ein in dem Halbleitersubstrat des einen Leitfähigkeitstyps vorgesehenes Pocket (oder Mulde) vom zweiten Leitfähigkeitstyp umfassen, dies entsprechend einer sogenannten CMOS-Technologie.

Bequemlichkeitshalber wird die untenstehende Beschreibung auf Speicher mit schwebender Gate-Elektrode gerichtet sein, wobei das Schreiben/Löschen durch "Tunneln" erfolgt. Dabei muß jedoch daraufhin gewiesen werden, daß da ähnliche Probleme, wie diese für diesen Typ EEPROM beschrieben sind, auch bei anderen EEPROM- und EPROM-Typen auftreten, die Erfindung auch für diese anderen Typen anwendbar ist.

In Speichern auf Basis des Tunnelmechanismus ist meistens über der Drain-Zone das Oxid örtlich äußerst dünn gemacht worden, beispielsweise einige mm. An die Steuer-Elektrode kann eine hohe Spannung angelegt werden, während an die Drain-Elektrode eine niedrige Spannung, insbesondere Substratspannung oder Erde angelegt wird. Zwischen der schwebenden Gate-Elektrode, die mit der Steuerelektrode kapazitiv stark gekoppelt ist, und der Drain-Zone, die das eingangs erwähnte Substratgebiet bildet, entsteht ein derart starkes elektrisches Feld, daß es (im Falle eines n-leitenden MOST) für Elektronen möglich ist aus dem Drain-Gebiet über das dünne Oxid zu der schwebenden Gate-Elektrode zu Tunneln. Durch Umkehrung des Feldes kann ein Tunnelstrom in der entgegengesetzten Richtung erhalten werden. Auf diese Weise ist es möglich, eine Zelle zu schreiben und zu löschen.

Die Steuerelektroden, die durch Wort- oder Datenleitungen miteinander verbunden sind, erstrecken sich außer über den Kanalgebieten auch über dem Feldoxid zwischen den Speicherzellen und können mit dem Feldoxid als Gate-Dielektrikum und mit der genannten Drain-Zone des Speichertransistors als Source-Zone einen parasitären Feldeffekttransistor bilden. Wenn die Schwellenspannung niedriger ist als die genannte hohe Spannung, die beim Schreiben oder Löschen an die Steuerelektrode angelegt wird, wird dieser Transistor eingeschaltet. Dieses Problem könnte durch Anwendung eines Verfahrens gelöst werden, bei dem hohe Spannungen zulässig sind ohne daß parasitäre Schwellen überschritten werden. Zur Zeit jedoch ist es oft erwünscht, EEPROMs zusammen mit VLSI-Schaltungsanordnungen zu integrieren, wie beispielsweise in Mikroprozessoren, weil dies dem Benutzer erlaubt, die Systeme auf einfache Weise anzupassen. Die üblichen VLSI-Verfahren werden für Anwendungsbereiche, die mit niedrigen Spannungen (weniger als 10 V) arbeiten, optimalisiert. Dadurch können Probleme entstehen beim Programmieren der (E)EPROMs, die eine höhere Spannung, beispielsweise etwa 20 V, brauchen. Das Programmieren der schwebenden Gate-Elektroden durch Tunnelung erfordert meistens einen geringen Strom. Deswegen kann die hohe Programmierspannung innerlich erzeugt werden durch eine Ladungspumpe, die im allgemeinen nur einen beschränkten Strom liefern kann. Wenn die Schwellenspannungen der parasitären Transistoren überschritten werden, wodurch diese Transistoren eingeschaltet werden, wie obenstehend beschrieben, können in dem Schaltkreis Leckstrecken gebildet werden, die die maximale Spannung, die von der Pumpe geliefert wird, beschränken. Außerdem können noch andere Nachteile durch parasitäre Transistoren auftreten.

Diese Leckstrecke könnte dadurch ausgeschaltet werden, daß an den kritischen Stellen das Material der Steuerelektrode (meistens polykristallines Silizium oder Poly) durch ein anderes Material, beispielsweise ein Metall, ersetzt wird. Auch kann die Schwellenspannung der parasitären MOS- Transistoren erhöht werden, und zwar dadurch, daß die Dotierungskonzentration unter dem Feldoxid erhöht wird. Eine weitere Lösung könnte sein, unter den Steuerelektrodenverbindungen eine leitende Schutzschicht vorzusehen, an die eine niedrige Spannung angelegt werden kann. Diese Lösungen können für die Peripherie-Elektronik benutzt werden, sind aber für die Speichermatrix selbst nicht praktisch, da sie zuviel Raum beanspruchen.

Aus der DE-A1 32 38 133 ist ein Halbleiterspeicher mit einer verbesserten Zufallselektroneninjektion bekannt und aus dem Abstract der JP-A-56-1 29 374 verschiedene Methoden zum Schreiben und Löschen von Festspeichern, bei denen letztlich das Schreiben mittels Lawinendurchbruch stattfindet, wobei eine verhältnismäßig große Spannung an die Drain-Zone angelegt werden muß.

Die vorliegende Erfindung hat die Aufgabe, eine Halbleiteranordnung zu schaffen, bei der auf einfache Weise parasitäre Kanäle vermieden werden, wodurch der Schreib-/Löschvorgang verbessert wird, ohne daß der Prozeß zur Herstellung eines Speichers geändert werden müßte.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß weiterhin Mittel vorhanden sind, um beim Löschen und/oder Schreiben an wenigstens die genannte Zone der Transistoren eine derartige wenigstens nahezu konstante Spannung anzulegen, daß der pn-Übergang zwischen diesen Zonen und dem schichtförmigen Teil des Halbleiterkörpers während des ganzen Lösch- bzw. Schreibzyklus gesperrt wird, wodurch die Bildung von an diese Zonen angrenzender parasitärer Kanäle vermieden wird, wobei diese Spannung an dem genannten pn-Übergang relativ klein ist im Vergleich zu dem genannten Spannungsunterschied, der zwischen die Steuerelektrode und die genannte Zone zum Erzeugen eines Ladungsstromes zwischen dem Ladungsspeichergebiet und dem leitenden Gebiet/Substratgebiet angelegt wird.

Der Erfindung liegt u. a. die Erkenntnis zugrunde, daß unter Beibehaltung der Technologie die Möglichkeit geschaffen wird, die Schwellenspannung der parasitären Transistoren auf schaltungstechnischem Wege zu erhöhen, und zwar durch die Tatsache, daß für die parasitären Transistoren der sogenannte K-Faktor (Body-Faktor), der den Einfluß der Substratspannung auf die Schwellenspannung beschreibt, sehr hoch ist.

In einer einfachen bevorzugten Ausführungsform wird beim Löschen und/oder Schreiben an die genannten Zonen, die in schwebenden Gate-Speichern meistens durch die Source-Zone des Transistors gebildet wird, die Lesespannung angelegt. Zum Auslesen wird meistens eine niedrige Drain-Spannung (eigentlich Source-Drain-Spannung) benutzt, um die auf der schwebenden Gate-Elektrode gespeicherte Ladung beizubehalten und nicht durch Tunnelung wieder zu der Drain- Elektrode zurückströmen zu lassen. Das Anlegen dieser relativ niedrigen Spannung an die Drain-Elektrode hat zwar zur Folge, daß die gesamte Lösch- und/oder Schreibspannung etwas niedriger ist im Vergleich zu der üblichen Art und Weise des Löschens und/oder Schreibens, wobei die Drain- Elektrode auch an Erde gelegt wird. Dadurch jedoch, daß die Schwellenspannung des parasitären MOST, wie an Hand der Figurenbeschreibung noch näher erläutert wird, infolge des hohen K-Faktors um viel mehr erhöht wird, wird die Bildung parasitärer Kanäle vermieden, wodurch letzten Endes die von der inneren Ladungspumpe erzeugte Spannung dennoch höher sein kann. Dieser Vorteil wird außerdem nur durch eine einfache schaltungstechnische Maßnahme erhalten, ohne irgendeine technologische Änderung, die entweder Prozeßanpassungen oder zusätzlichen Raum erfordert.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Es zeigt

Fig. 1 eine Draufsicht eines Teiles eines Speichers von einem Typ, auf den sich die Erfindung bezieht,

Fig. 2 einen Schnitt gemäß der Linie II-II in Fig. 1,

Fig. 3 einen Schnitt gemäß der Linie III-III in Fig. 1,

Fig. 4 einen Schnitt gemäß der Linie IV-IV in Fig. 1,

Fig. 5 einen elektrischen Schaltplan eines Teils dieses Speichers zusammen mit einer Anzahl Ansteuerungsblöcke,

Fig. 6 den elektrischen Schaltplan einer Pufferschaltung für den Inverter 23 in Fig. 5,

Fig. 7 Spannungsprofile als Funktion der Zeit t der Spannungen, die an den Puffer nach Fig. 6 angelegt werden,

Fig. 8 den elektrischen Schaltplan der Blöcke 26, 27 und 28/30 in Fig. 5,

Fig. 9 den elektrischen Schaltplan der NAN-Gate- Elektrode 25 in Fig. 5,

Fig. 10 einen Schnitt durch einen parasitären Transistor gemäß der Linie X-X in Fig. 1,

Fig. 11 den Zusammenhang zwischen der Schwellenspannung des parasitären Transistors nach Fig. 10 und der Spannung an der Source-Elektrode dieses Transistors.

Es sei bemerkt, daß die Fig. 1 bis 4 schematisch und nicht maßgerecht sind. Die Fig. 1 bis 4 zeigen in Draufsicht bzw. im Schnitt einen Teil eines elektrisch nicht-flüchtigen Speichers von dem Typ, auf den sich die Erfindung bezieht. Die Vorrichtung umfaßt einen Halbleiterkörper 1, der in dem Fall, daß eine N-MOS-Technologie angewandt wird, völlig aus p-leitendem Silizium besteht. In dem Fall, daß eine C-MOS-Technik angewandt wird, kann der Halbleiterkörper im wesentlichen von dem n-leitenden Typ sein, wobei örtlich ein an die Oberfläche 2 grenzender schichtförmiger Teil 1 durch Umdotierung p-leitend gemacht ist (Pocket oder Mulde).

Außer dem Speicher können in dem Halbleiterkörper noch weitere Schaltkreise bzw. Schaltkreisteile mitintegriert sein, wie beispielsweise ein Mikroprozessor oder Sprachverarbeitungsschaltkreise. Die Anordnung kann jedoch auch nur aus einem Speicher bestehen mit einer Speichermatte und den zugeordneten Peripherie-Schaltkreisen.

Die Speicherzellen, von denen in Fig. 1 nur vier Stück völlig dargestellt sind, enthalten je einen MOS- Feldeffekttransistor mit einer schwebenden Gate-Elektrode, auf der, abhängig von der Information, die gespeichert werden muß, elektrische Ladung angebracht werden kann, die die Schwellenspannung des Transistors bestimmt. Dieser Transistor T₁, von dem Fig. 2 ein Stück im Schnitt darstellt, umfaßt eine n-leitende Source-Zone 3, eine n-leitende Drain-Zone 4 und ein zwischen der Source- und Drain-Zone liegendes Kanalgebiet 5. Das Kanalgebiet 5 ist mit einer isolierenden Oxidschicht 6 bedeckt, in der die schwebende Gate-Elektrode 7 definiert ist, die allseitig von Oxid umgeben ist. Die Dicke der Oxidschicht 6 zwischen der schwebenden Gate-Elektrode 7 und dem Kanalgebiet 5 beträgt etwa 50 nm (500 Ängström). Die Gate-Elektrode 7 ist auf übliche Weise aus dotiertem polykristallinem Silizium (Polysilizium bzw. Poly) hergestellt, kann aber selbstverständlich auch aus einem geeigneten Metall oder einem Silizid bestehen.

Die Source-Zone 3 der Transistoren T₁ ist für zwei benachbarte Spalte in der Matrix gemeinsam und bildet folglich auch die Source-Zone eines Speichertransistors in der Spalte links von T₁, dessen schwebende Gate-Elektrode 7′ noch gerade in Fig. 2 dargestellt ist. Die Drain- Zone 4 grenzt an einem Teil des Umfangs entlang an ein Muster 8 aus relativ dickem Feldoxid, dessen Dicke etwa 500 nm beträgt.

Die Source-Zone 3 (siehe Fig. 1 und 4) wird durch eine längliche Zone gebildet, die durch einen den Kanal 5 begrenzenden Teil des Feldoxids 8 begrenzt wird. Die Source- Zonen 3 der in nur einer Spalte liegenden Zellen sind mit der auf der Oxidschicht 15 angebrachten Leiterspur 9 über das Kontaktfenster 10 in der dicken, durch CVD erhaltenen Oxidschicht 15 verbunden. Die Drain-Zone 4 liegt mit einem zweiten MOS-Transistor T₂ in Reihe, dessen Source- Gebiet mit dem Drain-Gebiet von T₁ zusammenfällt. Das Drain-Gebiet T₂ wird durch die n-leitende Zone 11 gebildet, die über ein Kontaktfenster mit der A1-Bit-Leseleitung 12 kontaktiert ist (Fig. 1 und 3). Wie aus Fig. 1 hervorgeht, sind die Zone 11 und der Kontakt 13 für zwei benachbarte Zellen in derselben Spalte gemeinsam. Zwischen den Zonen 4 und 11 ist das Kanalgebiet 22 definiert. Die Gate-Elektrode des Transistors T₂ wird durch die Wortleitung 14 gebildet, die aus derselben polykristallinen Siliziumschicht wie die schwebende Gate-Elektrode 7 hergestellt sein kann (Poly 1).

Die Drain-Zone 4 ist zugleich mit der n-leitenden Oberflächenzone 16 (Fig. 3) verbunden, die unter einer Verlängerung 17 der schwebenden Gate-Elektrode 7 liegt. Zwischen dem Teil 17 und der Zone 16 ist örtlich eine Oxidschicht 18 vorgesehen, die so dünn ist, daß Elektroden beim Anlegen eines elektrischen Feldes zwischen die Gate- Elektrode 7 und die Zone 4, 16 durch die Schicht 18 hindurch tunneln können. In dem betreffenden Ausführungsbeispiel beträgt die Dicke des Tunneloxids 18 etwa 8 nm (=80 Ängström). In Fig. 1 sind die Gebiete 18 des Tunneloxids schraffiert dargestellt. Diese Gebiete sind möglichst klein, um die Gefahr ungewünschter Kurzschlüsse zwischen der schwebenden Gate-Elektrode 7, 17 und dem darunterliegenden Halbleiterkörper möglichst klein zu halten. Das Tunneloxid 18 wird durch dickeres Oxid (Fig. 3) begrenzt, das etwa dieselbe Dicke hat wie das Gate-Oxid 6, und zwar etwa 50 nm (500 Å).

Die schwebende Gate-Elektrode 7 und der Teil 17 sind mit einer isolierenden Oxidschicht 19 bedeckt und mit einer Steuerelektrode 20 kapazitiv gekoppelt. Diese Steuerelektrode kann durch eine in dem Halbleiterkörper 1 vorgesehene Oberflächenzone gebildet werden, die durch die Gate-Elektrode 7, 17 überlappt wird und mit einem elektrischen Anschluß versehen ist. In diesem Fall kann eine einzige Schicht polykristallinen Siliziums ausreichen. In dem betreffenden Ausführungsbeispiel besteht jedoch die Steuerelektrode 20 aus einer leitenden Schicht, die in Form einer zweiten polykristallinen Siliziumoxidschicht (Poly 2) über den schwebenden Gate-Teilen 17 vorgesehen ist und durch die Oxidschicht 19 davon getrennt ist. Jede Steuerelektrode 20 erstreckt sich parallel zu der Wortleitung 14 über die Speichermatrix und ist für eine Anzahl Zellen, beispielsweise 8 Zellen, gemeinsam.

Die obenstehend beschriebene Anordnung kann mit Hilfe an sich bekannter Techniken hergestellt werden. Ausgegangen wird von einem p-leitenden Siliziumsubstrat 1 mit einer Dotierungskonzentration von etwa 10¹⁵ Atomen/cm³. Durch örtliche Oxidation wird das Feldoxidmuster 8, das die aktiven und die nichtaktiven Gebiete definiert, angebracht, gewünschtenfalls nach einer p-leitenden Kanalstoppimplantierung, wodurch unter dem Feldoxid die Borkonzentration erhöht wird. In einem folgenden Verfahrensschritt wird in den nicht durch das Feldoxid 8 bedeckten Gebieten auf der Oberfläche 2 durch thermische Oxidation das Gate-Oxid 6 mit einer Dicke von etwa 500 Å (50 nm) angebracht. An den Stellen, wo das Tunneloxid 18 gebildet werden muß, wird das Gate-Oxid wieder entfernt und durch das 800 Å (80 nm) dicke Tunneloxid 8 ersetzt. Daraufhin werden mit einer einzelnen Maske die n-leitenden Zonen 16 angebracht, und zwar durch Phosphorimplantation. Die Maske, die dabei verwendet wird, umfaßt ein Muster in einer Photolackschicht mit Öffnungen um die Tunneloxidgebiete 18. In Fig. 1 sind nur zwei dieser Öffnungen 21 durch gestrichelte Linien für die zwei oberen Zellen angegeben. Es dürfe einleuchten, daß für die anderen Zellen die n-leitenden Zonen 16 auf entsprechende Weise definiert werden. Die Zonen 16 werden zum größten Teil durch das Feldoxidmuster 8 definiert, so daß die Maske 21 mit einer relativ großen Ausrichtungstoleranz angebracht werden kann, da die meisten Ränder der Lackmaske noch über dem dicken Feldoxid liegen. Von allen Rändern der Maske 21 bestimmt nur der Rand 21a die Ausgedehntheit der Zone 16. Da jedoch in einem späteren Verfahrensschritt das ganze Gebiet zwischen dem Feldoxidrand und der Wortleitung 14 umdotiert wird, ist auch die Lage des Randes 21a nicht kritisch.

Nach dem Anbringen des Gate-Oxids 6, des Tunneloxids 18 und der n-leitenden Zone 16 wird die erste polykristalline Siliziumschicht angebracht, worin auf bekannte Weise die schwebenden Gate-Elektroden 7, 7′ mit den Teilen 17 und der Wortleitung 14 gebildet werden. Daraufhin werden mit Hilfe der an sich bekannten sogenannten "silicon gate"- Technik auf selbstregistrierende Art und Weise die Source- und Drain-Zonen der Feldeffekttransistoren angebracht.

Entweder durch thermische Oxidation oder durch Niederschlag aus der Gasphase werden die Elektroden 7, 17 und die Wortleitungen 14 mit einer isolierenden Oxidschicht bedeckt. Die Oxidschicht 6 in den nicht durch Poly bedeckten Teilen der aktiven Gebiete nimmt dabei selbstverständlich auch in Dicke zu.

Weiterhin wird ein zweite polykristalline Siliziumschicht angebracht, aus der durch Ätzen die Steuerelektroden 20 gebildet werden. Durch Niederschlag aus der Dampfphase wird dann die dicke Oxidschicht 15 angebracht. Nach dem Ätzen der erforderlichen Kontaktfenster wird durch Aufdampfen oder Kathodenzerstäubung eine Al-Schicht angebracht, aus der auf an sich bekannte Weise die Al-Bahnen 9 und 12 gebildet werden.

Fig. 5 zeigt den Schaltplan eines Teils des Speichers zusammen mit einem Teil der Eingangs-Ausgangs-Elektronik. Die Speicherzellen sind, als Beispiel, zu Worten (Bytes) von 8 Bits, bezeichnet durch M₁₁ . . . M₁₈ und M_N1 . . . M_N8 gegliedert. Jede Speicherzelle umfaßt einen Speichertransistor T₁, dessen schwebende Gate-Elektrode mit einem Pfeil versehen ist als Symbol für die Kupplung der schwebenden Gate-Elektrode mit der Drain-Zone dieses Transistors über das dünne Tunneloxid. Die Drain-Zonen der Speichertransistoren sind mit den Selektionstransistoren T₂ verbunden, deren Gate-Elektroden mit den Wortleitungen (14,1 . . . 14,N) verbunden sind, die von Invertern 23 angesteuert werden, die ihren Ausgang auf eine hohe Spannung (HV) bringen können. Auf den Aufbau dieses Inverters wird untenstehend noch eingegangen. Die Source-Zonen der Transistoren T₁ sind über den Transistor T₃ gemeinsam mit Erde verbunden. Durch diesen Transistor können die Source- Zonen der Speichertransistoren schwebend gemacht werden.

Die (vertikalen) Bitleitungen 12, . . . 12,8 und 12,9 sind über die Feldeffekttransistoren T₄, . . . T₅, T₆ mit den Leseleitungen S₀ . . . S₇ verbunden. Die Gate-Elektroden dieser Transistoren sind mit ÿ-Selektionsleitungen ÿ₁, ÿ₂ usw. verbunden, die von je einem Inverter 23 gesteuert werden.

Die Steuerelektroden 20,1 . . . 20N, die für die Zellen nur eines Wortes gemeinsam sind, sind über die Transistoren T₇, die von den Wortleitungen 14 angesteuert werden und T₈, die von den Leitungen ÿ₁, ÿ₂ angesteuert werden mit der Leitung P/E verbunden.

Die Leseleitungen S₀ . . . S₇ sind mit Eingangs-/ Ausgangsblöcken 24 verbunden, von denen deutlichkeitshalber in Fig. 5 nur der Block 24, der mit der Leitung S₀ verbunden ist, angegeben ist. Der Block 24 umfaßt als Eingang eine NICHT-UND-(NAND)-Torschaltung 25, deren Eingang das Schreibsignal W und die einzuführenden Daten D zugeführt werden können. Der Ausgang der Torschaltung 25 ist mit einem Inverter 26 verbunden, durch den der Leitung S₀ eine hohe Spannung HV zugeführt werden kann und dem Block 27 ein Steuersignal, das an S₀ eine - niedrige - Lesespannung V_c liefert. Die Leitung S₀ ist weiterhin mit dem Eingang eines Stromdetektionsschaltkreises 28 zum Auslesen der gespeicherten Information verbunden. Der Lesespannungsgenerator 27 und der Stromdetektionsverstärker 28 können gewünschtenfalls zu einem gemeinsamen Schaltkreis kombiniert werden.

Die Leitung P/E ist mit dem Block 29 verbunden. Dieser umfaßt einen ersten Inverter 30, dessen Eingang das Löschsignal E zugeführt werden kann. Der Ausgang des Inverters 30 ist mit dem Eingang eines zweiten Inverters 31 verbunden, mit dem der Leitung P/E eine hohe Spannung HV zugeführt werden kann. Der Inverter 31 ist außerdem mit einem Spannungsgenerator 32 verbunden, mit dem abhängig von dem von dem Inverter 30 gelieferten Ausgangssignal gegebenenfalls der Leitung P/E die Lesespannung V_c zugeführt werden kann.

Wie bereits erwähnt, sind die Speicher der obenstehend beschriebenen Art meistens mit einer Ladungspumpe oder mit Spannungsmultiplizierern versehen, um die hohe Spannung (in der Größenordnung von 20 V) erzeugen zu können, die notwendig ist beim Programmieren und/oder Löschen. Für den Benutzer bietet dies den Vorteil, daß die übliche 5-V-Speisespannung ausreicht, die notwendig ist, um die normale CMOS-Logik zu betreiben. Für die Inverter 23, 26 und 31 sind deswegen Spezialpufferstufen notwendig, die es ermöglichen, von den normalen Logikspannungen (0 und 5 V für CMOS) auf viel höhere Programmierspannungen überzugehen. Diese Puffer dürfen keinen oder nahezu keinen Gleichstrom aus der Ladungspumpe ziehen.

Fig. 6 zeigt den Schaltplan eines Hochspannungspuffers, der dazu verwendet werden kann, von niedriger zu hoher Spannung überzugehen, ohne daß ein Gleichstrom fließt. Der Puffer, ausgebildet in C-MOS-Technik, umfaßt einen Inverter 35, der mit einer niedrigen Speisespannung V_CC betrieben wird. Dazu kann ein herkömmlicher C-MOS- Inverter mit einem p-leitenden Transistor, dessen Source- Elektrode an die Speisung V_CC gelegt ist, und mit einem n-leitenden Transistor, dessen Source-Elektrode an Erde gelegt ist, versehen sein. Der Ausgang des Inverters 35 ist verbunden mit dem Eingang (Punkt A) eines zweiten Inverters mit einem n-leitenden Transistor 36, dessen Source-Elektrode mit Erde verbunden ist und mit einem p-leitenden Transistor 37, dessen Source-Elektrode mit dem Punkt B verbunden ist. Die Spannung, die an den Punkt B angelegt wird, kann (Fig. 7) zwischen V_CC und V_H variieren. Das Ausgangssignal kann dem Ausgang 38 entnommen werden. Über den p-leitenden Transistor 39 ist der Ausgang 38 zu dem Knotenpunkt A zurückgekoppelt, um zu vermeiden, daß im Betrieb durch den Inverter 36, 37 Gleichstrom fließt. Um auch zu vermeiden, daß Strom von dem Punkt A, der über den Transistor 39 auf hohe Spannung V_H gebracht werden kann, über den Inverter 35 wegfließt, ist zwischen dem Punkt A und dem Ausgang des Inverters 35 ein n-Kanal- Transistor 40 vorgesehen, dessen Gate-Elektrode 41 mit V_CC verbunden ist.

Zur Erläuterung der Wirkungsweise des Puffers nach Fig. 6 ist in Fig. 7 ein Zeitdiagramm von Spannungen dargestellt, die an mehrere Stellen der Schaltungsanordnungen angelegt werden können. Die Kurve a zeigt die Spannung des Punktes B, die Kurve c die Ausgangsspannung des Inverters 35. Die Kurve b zeigt die Ausgangsspannung an dem Ausgang 38. Als Beispiel ist in Fig. 7 von der Situation ausgegangen, in der der Inverter 35 eine Spannung V_CC (logisch "1") abgibt und an dem Punkt B die niedrigere Speisespannung V_CC angelegt ist. Der Transistor 40 ist ausgeschaltet, und der Punkt A hat die Spannung V_CC, weil T₃₉ eingeschaltet ist (Punkt 38 auf Null Volt). Bei t₀ sinkt das Ausgangssignal des Inverters 35 nach Erde. Weil der Transistor 40 aufgeht, geht der Punkt A auch nach Erde (vorausgesetzt, daß T₃₉, der noch auf ist, sehr klein ist, so daß er einen großen Widerstand hat), wodurch der Transistor 36 schließt und der p-leitende Transistor 37 aufgeht. Die Spannung an dem Ausgang 38 steigt nach V_CC, wodurch T₃₉ ausgeschaltet wird. Bei t₁ steigt die Spannung an dem Punkt B von V_CC zu V_H (beispielsweise 20 V). Über den leitenden Transistor T₃₇ wird der Ausgang 38 bis V_H aufgeladen. Wenn daraufhin (bei t₂) V_B wieder auf V_CC sinkt, sinkt die Ausgangsspannung auch auf V_CC. Bei t₃ sinkt das Eingangssignal des Inverters 35 auf 0 V, wodurch der Ausgang des Inverters 35 auf V_CC steigt. Das Potential am Knotenpunkt A steigt nach V_CC-V_TH, wobei V_TH die Schwellenspannung von T₄₀ ist. Der Transistor 37 schließt sich wenigstens fast, und der Transistor 36 wird leitend, so daß das Potential an dem Ausgang 38 auf 0 V sinkt, wodurch der p-leitende Transistor 39 leitend wird und der Punkt A weiter auf V_CC sich auflädt und T₄₀ und T₃₇ völlig ausgeschaltet werden. Wenn nun die Spannung am Punkt B durch die Ladungspumpe wieder auf V_H gebracht würde, wird der Punkt A über den Transistor 39 auch auf den Wert V_H aufgeladen. Der Spannungsunterschied V_gs zwischen der Source des Transistors 37 und der Gate-Elektrode bleibt dadurch unterhalb der Schwellenspannung dieses Transistors, so daß dieser Transistor nicht leitend wird. Gleichzeitig bleibt die V_gs des Transistors 40 auch unterhalb der Schwellenspannung, so daß auch kein Strom fließen kann über die Transistoren 39 und 40 von dem Punkt B zu dem Inverter 35. Auf diese Weise vermeidet die Rückkopplung über den Transistor 39, daß durch den Puffer Gleichstrom fließen kann.

Die Inverter 23 können aus einem Puffer nach Fig. 6 aufgebaut werden, wobei der Inverter 35 durch NAND- NOR- oder durch andere logische C-MOS-Blöcke der Peripherie- Schaltkreise ersetzt werden kann.

Fig. 8 zeigt den Schaltplan des Puffers 26 und der Lesespannungsquelle 27, die mit der Detektorschaltung 28, in dem betreffenden Ausführungsbeispiel zu einer konstruktiven Einheit zu dem Block 50 zusammengebaut ist. Derjenige Teil des Blocks 50, der in Fig. 8 von gestrichelten Linien umgeben ist, ist von demselben Typ wie der Leseverstärker, der in dem Artikel "An 8 k EEPROM Using the Simons Storage Cell" von B. Giebel, veröffentlicht in "IEEE Journal of Solid-State Circuits", Heft SC-15, Nr. 3, Juni 1980, Seiten 311/315, insbesondere Fig. 6 und die zugehörige Beschreibung, beschrieben worden ist. Der Verstärker enthält einen n-leitenden Eingangstransistor T₁₂, dessen Source-Zone mit Erde verbunden ist und dessen Gate-Elektrode 35 mit einer der Leitungen S₀ . . . S₇ verbunden ist. Die Drain-Elektrode von T₁₂ ist über den Belastungstransistor T₁₃ mit der Speiseleitung V_CC verbunden. Für T₁₃ ist hier ein p-leitender Transistor gewählt worden, aber es dürfte einleuchten, daß für T₁₃ auch ein n-leitender Transistor, wie in der genannten Veröffentlichung, oder ein Widerstand verwendet werden kann. Die Gate-Elektrode von T₁₃ liegt an einer festen Spannung. Der Ausgang 36 des Verstärkers (Inverter) T₁₂, T₁₃ ist mit den Gate-Elektroden zweier reihengeschalteter n-leitender Transistoren T₁₄, T₁₅ verbunden. Die Source-Elektrode von T₁₄ ist mit der Gate-Elektrode 35 von T₁₂ verbunden, während die Drain-Elektrode von T₁₄ mit der Source-Elektrode von T₁₅ verbunden ist. Die Drain-Elektkrode von T₁₅ ist mit der Speiseleitung V_CC verbunden. Der Knotenpunkt 37 zwischen T₁₄ und T₁₅ ist mit der Drain- Elektrode des als Widerstand geschalteten Transistors T₁₆ verbunden, dessen Gate-Elektrode auf ein festes Potential gelegt ist und dessen Source-Elektrode mit der Speiseleitung V_CC verbunden ist. Statt des hier verwendeten p-leitenden Transistors T₁₆ kann auch, wie in der obengenannten Veröffentlichung ein n-leitender Transistor verwendet werden, dessen Gate-Elektrode an V_CC gelegt ist.

Für die Wirkungsweise der Schaltungsanordnung mit den Transistoren T₁₂-T₁₆ kann auf die Veröffentlichung von B. Giebel verwiesen werden. Im Grunde liegt der Wirkung folgendes zugrunde, daß, wenn sich die auszulesende Zelle in einem nichtleitenden Zustand befindet, ein derart niedriger Strom notwendig ist, daß dieser völlig von T₁₆ geliefert werden kann und über T₁₄ der angeschlossenen Leitung S_i zugeführt wird. Falls die auszulesende Zelle leitend ist und viel Strom erfordert, wird eine damit einhergehende Verringerung der Spannung an der Gate-Elektrode 35 invertiert werden und über die Verbindung 36 der Gate- Elektrode von T₁₅ zugeführt werden, wodurch dieser Transistor leitend wird. Der Strom, der dazu erforderlich ist um die Spannung an der Gate-Elektrode 35 und an der angeschlossenen Leitung S_i auf einer gewünschten Spannung V_C konstant zu halten (bestimmt durch die Größe der jeweiligen Transistoren) kann von T₁₅ geliefert werden.

Die Spannungsänderung, die bei diesen Zuständen an dem Knotenpunkt 37 auftritt, kann mit der Inverterstufe T₁₉, T₂₀ mit einem n-leitenden Transistor T₁₉, dessen Source-Elektrode an Erde (negative Speiseleitung) liegt und einem p-leitenden Transistor T₂₀, dessen Source-Elektrode an der positiven Speiseleitung V+ liegt, detektiert werden. Die Drain-Zonen der Transistoren T₁₉ und T₂₀ sind mit dem Ausgang 38 verbunden, dem das Ausgangssignal entnommen werden kann.

Die Puffer (Inverter) 26 und 31 aus Fig. 5 sind in Fig. 8 durch den Schaltkreis 51 dargestellt. Dieser Puffer weicht von der Endstufe des in Fig. 6 dargestellten Puffers darin ab, daß hier der p-leitende Transistor T₂₇ zwischen dem Ausgang und dem n-leitenden Transistor T₂₆ vorgesehen ist. Dieser Transistor muß dafür sorgen, daß, wenn das Steuersignal k, das über T₃₀ zugeführt wird, 5 V beträgt, der Ausgang 45 des Puffers, der mit der Leitung S_i verbunden ist, nicht bis 0 V entladen wird. Wenn der Ausgang 45 ja soweit entladen wird, daß V_g von T₂₇ kleiner ist als die Schwellenspannung, wird T₂₇ ausgeschaltet und wird die Spannung am Ausgang 45 durch den Block 50 bestimmt.

Fig. 9 zeigt den Schaltplan einer möglichen Ausführungsform der NEN-Torschaltung oder der NAND-Torschaltung 25 nach Fig. 5. Die Torschaltung enthält 2 parallelgeschaltete p-leitende Transistoren T₂₁ und T₂₂, deren Source-Zonen mit der positiven Speiseleitung V+ verbunden sind. Die Drain-Zonen sind mit der Drain-Elektrode des n-leitenden Transistors T₂ verbunden, dessen Source-Elektrode mit der Drain-Elektrode des n-leitenden Transistors T₂₄ verbunden ist. Die Source-Elektrode von T₂₄ ist an Erde gelegt. Die Gate-Elektroden von T₂₁ und T₂₃ sind miteinander verbunden und bilden einen Eingang 40 für Information darstellende Eingangssignale D. Die Gate-Elektroden von T₂₂ und T₂₄ sind ebenfalls miteinander verbunden und bilden einen Eingang 41 zum Zuführen von Schreibsignalen W. Die Ausgangssignale werden dem Ausgang 42, dem Knotenpunkt der Drain-Zonen von T₂₁, T₂₂ einerseits und T₂₃ andererseits entnommen.

Die obenstehend beschriebene Anordnung läßt sich wie folgt betreiben. Beim Lesen werden die Steuersignale W=0 und D=0 der NAND-Torschaltung 25 zugeführt. Das Ausgangssignal k ist dann "1". An die gewählte Leitung S_i wird daher die Lesespannung V_C (beispielsweise 2 V) angelegt. Dem Inverter 30 wird ein Signal E=0 zugeführt, so daß an die Leitung P/E auch die von der Einheit 32 gelieferte Spannung V_C angelegt wird. Über die Transistoren T₄, T₅ wird die Spannung der Drain-Elektrode des Transistors T₂ des gewählten Wortes zugeführt. Gleichzeitig wird die Spannung V_C über die Transistoren T₇ und T₈ auch den Steuerelektroden der gewählten Speichertransistoren T₁ zugeführt. Abhängig von der Information, die in der auszulesenden Zelle gespeichert ist, kann gegebenenfalls Strom durch die Zelle fließen. Dieser Strom kann durch die Einheit 27, 28 in eine Spannung umgewandelt und detektiert werden.

Beim Schreiben können die Source-Zonen der Speichertransistoren dadurch auf ein schwebendes Potential gebracht werden, daß die Transistoren T₃ (Fig. 5) geschlossen werden. Der NAND-Torschaltung 25 wird das Schreibsignal W=1 zugeführt und dem Inverter 30 das Signal E=0. An die Leitung P/E wird daher wieder die Spannung V_C angelegt. Die Spannung, die S_i zugeführt wird ist von dem Datensignal D abhängig. Falls d=1 ist, wird von der NAND-Torschaltung 25 ein Ausgangssignal k=0 abgegeben. Die angeschlossene Leitung S_i wird von dem Puffer 26 bis zu dem hohen Spannungspegel H_V (beispielsweise 20 V) aufgeladen. An die Drain-Elektrode des gewählten Speichertransistors wird dann eine Spannung von H_V-V_th angelegt und an die Steuerelektrode dieses Transistors die Spannung V_C. Die Zelle wird dann dadurch geschrieben, daß die positive Ladung an die schwebende Gate-Elektrode gebracht wird, wodurch die Schwellenspannung auf einen niedrigen Pegel geht. Falls D=0 ist, ist K=1 und wird V_C an die Drain-Elektrode der betreffenden Speichertransistoren angelegt. In diesem Fall wird der Inhalt der Zelle nicht geändert.

Beim Löschen sind W und D=0 und E=1. An die Leitung S_i wird die Lesespannung V_C angelegt, die ebenfalls an die Drain-Elektrode des Speichertransistors angelegt wird. Gleichzeitig wird die Leitung P/E zu dem hohen Spannungspegel H_V aufgeladen. Diese hohe Spannung, verringert um nur eine Schwellenspannung, wird der Steuerelektrode des Speichertransistors zugeführt. Durch die starke kapazitive Kopplung zwischen der schwebenden Gate- Elektrode und der Steuerelektrode erhält die schwebende Gate-Elektrode auch eine hohe positive Spannung gegenüber der Drain-Elektrode. Durch das dünne Tunneloxid 18 entsteht ein starkes elektrisches Feld, wodurch Elektronen aus der Zone 16 (Fig. 3) zu der schwebenden Gate-Elektrode 17 tunneln können und die schwebende Gate-Elektrode 17 eine negative Ladung erhält. Die Schwellenspannung des betreffenden Transistors steigt in dieser Situation auf einen hohen Wert, wodurch der Transistor bei den üblichen Spannungen beim Lesen keinen Strom mehr ziehen wird.

Zur Erläuterung des Effektes der Erfindung ist in Fig. 10 ein schematischer Schnitt durch einen Teil des Speichers dargestellt, und zwar gemäß der Linie X-X in Fig. 1. Dieser Teil umfaßt im wesentlichen das Gebiet unter einer Wortleitung 14 zwischen zwei benachbarten Zellen ein und desselben Wortes. In der Zeichnung ist eine Wortleitung 14 angegeben, die sich im wesentlichen über das dicke Oxid 8 erstreckt, und, in gestrichelten Linien, die Drain-Gebiete 11a und 11b der Transistoren T₂ der zwei benachbarten Zellen, zusammen mit den schematisch angegebenen Anschlüssen 12a und 12b. Übrige Teile sind in Fig. 10 deutlichkeitshalber nicht dargestellt. Ein ähnlicher zweiter Parasit ist zwischen den Transistoren 7 (Fig. 5) und den Transistoren T₂ der ersten Spalte vorhanden. Es wird vorausgesetzt, daß die beiden Zellen gelöscht sind und daß die Zelle, von der die Zone 11a einen Teil bildet, geschrieben werden muß und daß der Inhalt der Zelle, von der die Zone 11b einen Teil bildet, ungeändert bleiben muß. An die gemeinsame Steuerelektrode 20, die diesem Wort zugeordnet ist, wird V_C angelegt und an die Drain-Zonen 4, 11 a der linken Zelle in Fig. 10 die hohe Spannung VH. Um Änderung der Information in der rechten Zelle in Fig. 10 zu vermeiden wird an die Drain-Elektrode 11b über die Bitleitung 12b die niedrige Spannung V_C angelegt. An die Wortleitung 14 wird auch die Spannung HV angelegt und die Zone 11a bis etwa zur Spannung H_V aufziehen zu können. In dieser Situation kann der in Fig. 10 dargestellte parasitäre MOS-Transistor mit der Zone 11a als Drain-Elektrode, der Zone 11b als Source- Elektrode, der Wortleitung 14 als Steuerelektrode und mit dem Feldoxid 8 als Gate-Dielektrikum eine Rolle spielen. Die Schwellenspannung eines MOS-Transistors kann im allgemeinen mit der folgenden Gleichung geschrieben werden:

falls zwischen der Source-Zone und dem Substrat kein Spannungsfeld angelegt ist. In dieser Gleichung stellt Φ_FB die Flachbandspannung dar, die gleich Φ_MS ist (der Arbeits-Funktionsunterschied zwischen der Gate-Elektrode und dem Silizium) verringert um Q_ox/C_ox, wobei Q_ox die Oxidladung und C_ox die Oxidkapazität darstellen. Die Größe Φ_f stellt das Fermipotential des Halbleitermaterials dar, das von der Dotierungskonzentration abhängig ist. Die Größe k wird als "Körperfaktor" bezeichnet und ist gleich , wobei q die Elementarladungsmenge, N die Substratdotierung und ε die Dielektrizitätskonstante des Substrates darstellen. Mit Hilfe der obenstehenden Gleichung läßt sich berechnen, daß für p-leitende Substrate mit einer üblichen Dotierung und mit einer Oxidstärke von 0,5 µm die Schwellenspannung des parasitären Feldeffekttransistors nach Fig. 10 etwa 10 bis 12 V beträgt.

Um ein möglichst großes elektrisches Feld über das Tunneloxid 18 zu erhalten ist es üblich, die Steuerelektrode 20 sowie die Zone 11b auf Erdpotential zu bringen. In dieser Situation können die beiden parasitären Transistoren aufgehen und daher Strom ziehen. Dieser Strom muß von der Ladungspumpe geliefert werden, die dazu dient, die hohe Spannung zu erzeugen. Infolge der relativ großen parasitären Leckströme wird die Spannung, die von der Ladungspumpe erzeugt wird, oft wesentlich kleiner sein als ursprünglich vorhergesehen war. Wenn nun nach der Erfindung der Zone 11b und der Steuerelektrode 20 nicht Erdpotential, sondern die relativ geringe Lesespannung V_C angeboten wird, kann dieser Nachteil zum großen Teil ausgeschaltet werden. Die Schwellenspannung des MOS-Transistors nach Fig. 10 wird nun

Fig. 11 zeigt den Verlauf von V_th als Funktion von V_C für den parasitären MOS-Transistor nach Fig. 10. Der k-Faktor beträgt für diesen Transistor etwa 12 V, welcher hohe Wert insbesondere die Folge des niedrigen Wertes von C_ox ist. Infolge des hohen k-Faktors nimmt V_th als Funktion von V_C schnell zu. In dem beschriebenen Ausführungsbeispiel ist ein Wert von V_C von 2 V (Lesespannung) bereits ausreichend um eine parasitäre Schwellenspannung von etwa 20 V zu bewirken. Wenn nun beim Schreiben die Spannung V_C an die Steuerelektrode 20 angelegt wird, wodurch in erster Instanz das Feld über das Tunneloxid verringert wird, ist es möglich, die Bildung parasitärer Kanäle zu unterdrücken. Dadurch kann in der Praxis die Ladungspumpe höhere Spannungen erzeugen als in der üblichen Betriebsart, wodurch der genannte geringe Spannungsverlust am Tunneloxid weitgehend ausgeglichen werden kann.

Probleme wie obenstehend angegeben für die Schreibmoden können unter Umständen auch beim Löschen auftreten, im Vergleich zum Schreiben, das elektrische Feld über das Tunneloxid dadurch gelegt wird, daß den Steuerelektroden 20 die hohen Spannungen und den Zonen 11, 4, 16 eine niedrige Spannung angeboten wird. In dieser Situation kann das Aufgehen des genannten zweiten Parasiten zwischen den Transistoren T₇ und den Transistoren T₂ der ersten Spalte in Fig. 5 dadurch vermieden werden, daß nach der Erfindung den Zonen 11, 4, 16 nicht das Erdpotential, sondern ebenfalls die niedrige Lesespannung V_C angeboten wird.

Es dürfte einleuchten, daß sich die Erfindung nicht auf das obenstehend gegebene Ausführungsbeispiel beschränkt, sondern daß im Rahmen der Erfindung für den Fachmann noch viele Abwandlungen möglich sind. So läßt sich die Erfindung auch bei Speichern anwenden, in denen die schwebende Gate-Elektrode nicht mittels des Tunnelmechanismus aufgeladen bzw. entladen wird, sondern bei denen der Ladungstransport durch heiße Ladungsträger erfolgt, die durch Lawinendurchbruch erhalten worden sind. Auch läßt sich die Erfindung anwenden bei Speichern, in denen das Informationsspeichergebiet nicht durch eine schwebende Gate-Elektrode, sondern durch eine Grenzschicht zwischen zwei unterschiedlichen Dielektriken, wie Siliziumoxid und Siliziumnitrid, gebildet wird.

In dem obenstehend gegebenen Ausführungsbeispiel können auch andere Ansteuerungsblöcke als diejenigen, die hier beschrieben sind, verwendet werden. Weiterhin können alle Leitfähigkeitstypen umgekehrt werden.

Die Erfindung kann ebenfalls mit Vorteil angewandt werden bei EPROMs, bei denen das Schreiben auf ähnliche Weise wie obenstehend beschrieben erfolgt, bei denen aber das Löschen durch Bestrahlung mit beispielsweise UV-Strahlung durchgeführt wird.

Claims (3)

1. Halbleiterschaltung mit einem Halbleiterkörper (1), der an einer Oberfläche mit einem nichtflüchtigen Speicher versehen ist, von einem Typ, bei dem jede Speicherzelle einen MOS-Transistor (T₁) umfaßt, dessen Schwellenspannung abhängig von der gespeicherten Information, durch elektrische Ladung bestimmt wird, die in einem Ladungsspeichergebiet gespeichert werden kann, das in einer ein Kanalgebiet (5) bedeckenden Isolierschicht (6) definiert ist, welcher Transistor (T₁) weiterhin eine mit dem Ladungsspeichergebiet kapazitiv gekoppelten Steuerelektrode (20) umfaßt und Source- und Drain-Zonen (3, 4) eines ersten Leitfähigkeitstyps, die von einem die Zonen umgebenden schichtförmigen Teil (1) des Halbleiterkörpers vom zweiten Leitfähigkeitstyp durch einen pn-Übergang getrennt sind, wobei das Ladungsspeichergebiet eine schwebende Gate-Elektrode (7) umfaßt, die in die Isolierschicht eingebettet ist, und zwar zwischen der Steuerelektrode und der Oberfläche des Halbleiterkörpers, und die sich bis über eine Zone (16), die mit einer der Source- und Drain-Zonen des Transistors verbunden ist, erstreckt, und durch eine Isolierschicht (18), die so dünn ist, daß das Schreiben und/oder Löschen wenigstens im wesentlichen über Tunnelmechanismen erfolgt, von der genannten Zone (16) getrennt ist, wobei Mittel vorhanden sind, um an den schichtförmigen Teil des Halbleiterkörpers im Betrieb eine bestimmte Spannung, beispielsweise eine Speisespannung (0 V), anzulegen und Mittel, um beim Löschen und/oder Schreiben zwischen der Steuerelektrode und der genannten Zone einen derartigen Spannungsunterschied anzulegen, daß an der Isolierschicht (18) ein elektrisches Feld gebildet wird, wobei zwischen der schwebenden Gate- Elektrode (7) und der Zone (16) ein Ladungsstrom auftreten kann, dadurch gekennzeichnet, daß weiterhin Mittel (24, 29) vorhanden sind, um beim Löschen und/oder Schreiben an wenigstens die genannte Zone der Transistoren eine derartige wenigstens nahezu konstante Spannung (Vc) anzulegen, daß der pn-Übergang zwischen diesen Zonen und dem schichtförmigen Teil des Halbleiterkörpers während des ganzen Lösch- bzw. Schreibzyklus gesperrt wird, wodurch die Bildung von an diese Zonen angrenzenden parasitärer Kanäle vermieden wird, wobei diese Spannung an dem genannten pn-Übergang relativ klein ist im Vergleich zu dem genannten Spannungsunterschied, der zwischen die Steuerelektrode und die genannte Zone zum Erzeugen eines Ladungsstromes zwischen dem Ladungsspeichergebiet und dem leitenden Gebiet/Substratgebiet angelegt wird.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß an die genannte Zone beim Löschen und/oder Programmieren dieselbe Spannung wie beim Lesen angelegt wird, um die Bildung von an diese Zonen angrenzender parasitärer Kanäle zu vermeiden.

3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß Mittel (T₃) vorhanden sind, um beim Löschen und/oder Programmieren die anderen Zonen der Transistoren elektrisch schweben zu lassen.