DE3107543A1 - Integrierte halbleiterschaltungsvorrichtung und verfahren zu ihrer herstellung - Google Patents

Integrierte halbleiterschaltungsvorrichtung und verfahren zu ihrer herstellung

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DE3107543A1 DE19813107543 DE3107543A DE3107543A1 DE 3107543 A1 DE3107543 A1 DE 3107543A1 DE 19813107543 DE19813107543 DE 19813107543 DE 3107543 A DE3107543 A DE 3107543A DE 3107543 A1 DE3107543 A1 DE 3107543A1
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Description

Beschreibung
Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsvorrichtung/ beispielsweise einen EPROM (elektrisch programmierbarer Festspeicher), und ein Verfahren zur Herstellung derselben.
im allgemeinen ist ein EPROM aus einem Speicherfeldteil und einem etwa eine Ein/Ausgabeschaltung und einen X-Y-Decodierer enthaltenden peripheren Schaltungsteil aufgebaut, die beide auf der Hauptfläche eines Halbleitereinkristallsubstrats ausgebildet sind, wobei der Speicherfeldteil MIS-(Metall-Isolator-Halbeiter-)Transistoren aufweist, bei denen jeweils eine Steuergate-Elektrode über einer Freischwebegate-Elektrode angeordnet ist, und der periphere Schaltungsteil um den Speicherfeldteil herum ausgebildet ist und ebenfalls MIS-Transistoren enthält.
Bei einem EPROM ergeben sich nun die folgenden Probleme.
Bei dem EPROM, wie er oben beschrieben wurde, ist eine sogenannte Maßstabsverminderung erforderlich, bei der zur Erhöhung der Integrationsdichte und Arbeitsgeschwindigkeit die Kanallänge (Gate-Länge) verkürzt und die Dicke des Gate-Oxidfilms verringert wird. Da jedoch beim Einschreiben in den Speicher eine höhere Spannung erforderlich ist als beim Lesen, enthält insbesondere der periphere Schaltungsteil einige Teile, bei denen eine Maßstabsverminderung unmöglich ist.
Beispielsweise betrug bei einem n-Kanal-EPROM die Schreibspannung 25 V und die Lesespannung 5 V. Dementsprechend wurde, in Anbetracht der Vereinfachung des Herstellungsprozesses, für alle MIS-Transistoren des peripheren Schaltungsteils ein Aufbau gewählt, der in der Lage ist, die Schreibspannung auszuhalten. D.h., die Gate-Oxidfilme der betreffenden MIS-Transistoren hatten die vergleichsweise hohe Dicke von ungefähr 100 nm. Das hat es schwierig gemacht,, hohe Lesegeschwindigkeiten zu verwirklichen.
im Hinblick auf das obige Problem zielt die Erfindung darauf ab, einen MIS-Transistor mit dünnem Gate-Oxidfilm
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und kurzem Kanal im Niederspannungssdialtunrjsteil für das Durdiführen dei; Lo£;ovorgangs und andererseits einen MIS-Transistor mit dickem Gate-Oxidfilm und vcrgleichsweiöe langem Kanal im Hochspannungsschaltungsteil zur Durchführung des Schreibvorgangs zu verwenden.
Demgemäß ist es Ziel der Erfindung, einen neuartigen Aufbau einer IC-geeigneten integrierten Halbleiterschaltungsvorrichtung, etwa eines EPROM vorzuschlagen, der hohe Integrationsdichte hat und einen Schaltungsteil für hohe Spannungen enthält, und ebenso ein Verfahren zur Herstellung derselben vorzuschlagen. Ein weiteres Ziel der Erfindung ist die Schaffung eines neuartigen Verfahrens zur Herstellung eines EPROM, mit welchem die Schwellenspannungen (V., ) der eine Schreibschaltung aufbauenden MIS-Transistoren und der eine Leseschaltung aufbauenden MIS-Transistoren frei eingestellt werden können.
Die integrierte Halbleiterschaltung gemäß der Erfindung ist dadurch gekennzeichnet, daß ein aus MIS-Speichertransistoren aufgebauter Speicherteil und ein aus einer Anzahl von MIS-Transistoren, die sich wenigstens in der Dicke ihrer Gate-Isolationsfilme unterscheiden, aufgebauter peripherer Teil auf einem einzigen Halbleitersubstrat ausgebildet werden.
Ausführungsformen der Erfindung werden im folgenden in Verbindung mit der beigefügten Zeichnung beschrieben.
Auf dieser ist bzw. sind -
Fig. 1 eine schematische Draufsicht einer EPROM-Vorrichtung gemäß der Erfindung; Fig. 2 und 3 Schnittansichten, die jede den Prinzipaufbau der Erfindung zeigen;
Fig. 4 bis 18 Schnittansichten von Verfahrensstadien einer Ausführungsform des Verfahrens zur Herstellung
einer EPROM-Vorrichtung gemäß der Erfindung; S:
r Fig. 19 bis 26 Schnittanfeichten von Verfahrensstadien j einer weiteren Ausführungsform des Verfahrens zur Herstellung einer EPROM-Vorrichtung gemäß der Erfindung;
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Fig. 27 eine Draufsicht eines Speicherfeldteils gemäß der Erfindung; und
Fig. 28 eine Schnittansicht längs Linie B-B1 des in Fig. 27 gezeigten Speicherfeldteils.
Zunächst wird eine EPROM-Vorrichtung gemäß der Erfindung unter Bezugnahme auf die schematische Draufsicht der Fig. 1-beschrieben.
In Fig. 1 bezeichnet 1 ein Halbleitersubstrat (eine Halbleiterpastille aus einem Siliciumeinkristall. In einem Teil der Hauptfläche des Substrates 1 ist ein Speicherfeldteil 2 angeordnet, der aus einer Anzahl von MlS-Speichertransistoren aufgebaut ist, von denen jeder eine Gate-Elektrode eines Zwexschxchtenaufbaus, d.h. eine Freischwebegate-Elektrode und eine über der Freischwebegate-Elektrode liegende Steuergate-Elektrode, aufweist. Um den Speicher feldteil herum sind eine Decodierschaltung 3, eine Ein/Ausgabeschaltung 4 usw., die aus Anreicherungs-MIS-Transistoren, Anreicherungs-MIS-Transistoren mit hoher Stehspannung usw. aufgebaut sind, als periphere Schaltungsteile angeordnet. Anschlußelektroden 5 für externe Verbindungen sind längs Randkantenbereichen des Substrats 1 angeordnet.
Fig. 2 ist eine Modell-Schnittansicht, die den Prinzipaufbau der EPROM-Vorrichtung gemäß der Erfindung zeigt. In der Figur bezeichnet A den MIS-Speichertransistor des Speicherteils, B und C bezeichnen MIS-Transistoren der peripheren Schaltungsteile, von denen der Transistor B für eine Schaltung des Niederspannungstyps, beispielsweise ües 5 V-Typs, und der Transistor C für eine Schaltung eines Hochspannungstyps, beispielsweise des 25 V-Typs, verwendet wird. Der Transistor A des Speicherteils weist auf einem P-Substrat 1 einen verhältnismäßig dünnen Gate-Oxidfilm Ί... (50 nm) eine erste Gate-Schicht G„ aus poly-11 r
kristallinem Silicium, einen verhältnismäßig dicken 5 Zwischenschicht-Oxidfilm τ (120 nm) und eine zweite Gate-Schicht G aus polykristallinem Silicium auf. Der MIS-Transistor B des peripheren Schaltungsteils weist eine Gate-
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Elektrode G aus polykristallinem Silicium auf, die auf dem P-Substrat 1 über den verhältnismäßig dünnen Gate-Oxidfilm It1 (50 nm) ausgebildet ist. Der MIS-Transistor C weist eine Gate-Elektrode G2 aus polykristallinem Silicium auf, die auf dem P-Substrat 1 über den verhältnismäßig dicken Gate-Oxidfilm I2 (100 nm) ausgebildet ist. Die Gates G- und G„ aus polykristallinem Silicium in den einzelnen MIS-Transistoren B und C werden durch Musterung einer polykristallinen Siliciumschicht zur Ausbildung der ersten Gate-Schicht G„ aus polykristallinem Silicium der MIS-Speichertransistoren des Speicherteils, d.h. einer ersten Leiterschicht, ausgebildet.
Fig. 3 zeigt eine Abwandlung der EPROM-Vorrichtunj der Fig. 2. Ein Punkt, in dem sich dieser Aufbau von demjenigen der Fig. 2 unterscheidet, besteht darin, daß bei den MIS-Transistoren B und C der peripheren Teile das Gate G1 aus polykristallinem Silicium und das Gate G2 aus polykristallinem Silicium durch Musterung einer polykristallinen Siliciumschicht zur Ausbildung der zweiten Gate-Schicht Gc aus polykristallinem Silicium der MIS-Speichertransistoren des Speicherteils, d.h. einer zweiten Leiterschicht, ausgebildet werden.
Bei der oben beschriebenen integrierten Halbleiterschaltungsvorrichtung gemäß der Erfindung weist der MIS-Transistor B des Niederspannungstyps zur Durchführung eines Lesevorgangs einen verhältnismäßig dünnen Gate-Oxidfilm und eine Kanallänge von ungefähr 3 μπι, die damit verhältnismäßig kurz ist, auf, so daß mit ihm das Lesen mit hoher Geschwindigkeit durchgeführt werden kann.
Umgekehrt weist der MIS-Transistor C des Hochspannungstyps zur Durchführung eines Schreibvorganges einen verhältnismäßig dicken Gate-Oxidfilm und eine Kanallänge von ungefähr 5 pm, die damit verhältnismäßig lang ist, auf, so daß er einen Aufbau hat, der in zufriedenstellender Weise die Schreibspannung aushält. Wie oben beschrieben, hat die integrierte Halbleiterschaltungsvorrichtung gemäß der Erfindung einen schnellen und dichten Aufbau, der für
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EPROMs sehr geeignet ist.
Bei der oben beschriebenen integrierten Halbleiterschaltungsvorrichtung sind die Gate-Elektroden der einzelnen MIS-Transistoren B und C der peripheren Schaltungsteile· aus den gleichen Bestandteilen wie entweder die erste Schicht oder die zweite Schicht der Gate-Elektroden der MIS-Speichertransistoren des Speicherteils aufgebaut, wodurch bei der Herstellung der Vorrichtung das Verfahren vereinfacht werden kann und die Schwellenspannungen (V4-ü der eine Schreibschaltung aufbauenden MIS-Transistoren und der eine Leseschaltung aufbauenden MIS-Transistoren auf die erforderlichen Werte gesteuert und eingestellt werden können.
Nach dem erfindungsgemäßen Verfahren zur Herstellung einer integrierten Halbleiterschaltungsvorrichtung wird zur Ausbildung von Gate-Oxidfilmen unterschiedlicher Dicken auf ein und demselben Halbleitersubstrat ein Gate-Oxidfilm auf verschiedenen Teilen einer Hauptfläche des HalbleiterSubstrats ausgebildet, wonach der Gate-Oxidfilm in anderen als dem zu verdickenden Teil einmal entfernt und eine Gate-Oxidation erneut durchgeführt wird. Ferner wird bei obigem Verfahren zur Einstellung der Schwellenspannungen (V.^) eines den dicken Oxidfilm aufweisenden Gates und eines den dünnen Oxidfilm aufweisenden Gates nach der ersten Gate-Oxidation ein Fremdstoff in den Teil, der nicht der zu verdickende ist, ionenimplantiert, wobei nach der darauffolgenden Gate-Oxidation die Ionenimplantation erneut durchgeführt wird, wodurch die Fremdstoffkonzentration unter dem dicken Gate-Oxidfilm niedriger gehalten wird als diejenige unter dem dünnen Gate-Oxidfilm.
Im folgenden wird unter Bezugnahme auf die in den Fig. 4 bis 18 im Schnitt dargestellten Verfahrensstadien eine Ausführungsform 1 für den Fall beschrieben, daß das erfindurigsgemäße Verfahren z.ur Herstellung einer integrierten Halbleiterschaltungssvorrichtung auf eine EPROM-Vorrichtung angewandt wird.
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Ausführungsform 1:
(a) Wie in Fig. 4 gezeigt, wird auf der Oberfläche eines p-Si-(Silicium-)Einkristallsubstrats 10 ein SiO3-(Siliciumdioxid-) Film 11 einer Dicke von 50 nm durch thermische
5 Oxidation der Oberfläche ausgebildet. Ferner wird ein SiJN.-(Siliciumnitrid-)Film 12 einer Dicke von ungefähr 150 nm auf der Oberfläche des SiO^-Films 11 ausgebildet.
(b) Wie in Fig. 5 gezeigt, wird zur Ausbildung von ρ Kanalstoppern, die parasitäre Kanäle innerhalb derjenigen Oberflächenteile des Substrats 10 verhindern, die isolierenden Inselbereiche werden sollen, der Si-N.-Film 12 unter Verwendung eines Photoresist-Films 13 als Maske selektiv geätzt und entfernt, wonach ein p-Fremdstoff, beispielsweise Bor, in das Substrat durch den SiO9-FiIm mittels Ionenimplantation eingeführt wird, wodurch die ρ Kanalstopper 14a, 14b, 14c und 14d ausgebildet werden.
(c) Wie in Fig. 6 gezeigt, wird der Photoresist-Film 13 entfernt, wonach das Substrat 10 in oxidierender Atmosphäre erwärmt wird. Auf diese Weise werden diejenigen Oberflächenteile des Substrats 10, auf denen der Si-N.-Film 12 nicht ausgebildet ist.(p -Kanalstopper 14a, 14b, 14c und 14d), oxidiert und mit Si02-Filmen zur Isoliertrennung (im folgenden als "Feld-SiO2-Filme" bezeichnet) 15a, 15b, 15c und 15d einer Dicke von 1000 nm versehen. Diese Feld-SiO--Filme 15a, 15b, 15c und 15d unterteilen die Oberfläche des Substrats 10 in mehrere Bereiche (A,' B, C, und D) . Von diesen wird der Bereich A ein Speicherbereich, in dem eine Anzahl von MIS-Speichertransistoren angeordnet ist, der Bereich B ein Niederspannungs-(5 V-)Bereich, in welchem ein eine Leseschaltung aufbauender MIS-Transistor angeordnet ist, der Bereich C ein Hochspannungs-(25 V-)Bereich, in dem ein eine Schreibschaltung aufbauender MIS-Transistor angeordnet ist, und der Bereich D ein Bereich mit hoher Stehspannung, in dem ein MIS-Transistor mit einer Zweischichten-Gate-Elektrode angeordnet ist.
(d) Wie in Fig. 7 gezeigt, werden der Si_.N.-Film 12 und
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der darunterliegende SiO_-Film 11 zur Freilegung der Oberfläche des Substrates 10 vollständig entfernt, wonach die freigelegte Oberfläche des Substrats 10 (mit trockenem O bei 10000C für 110 min) thermisch oxidiert wird, um so Gate-SiOjT-Filme 16a, 16b, 16c, und 16d einer Dicke von ungefähr 80 nm auszubilden.
(e) Um die auf den Bereichen A und B ausgebildeten Gate— SiO_-Filme 16a und 16b zu entfernen und die auf den Bereichen C und D ausgebildeten SiO -Filme 16c und 16d zu belassen, wird in der in Fig. 8 gezeigten Weise ein Photoresist-Film 17 selektiv auf dem Substrat 10 ausgebildet. Vor dem Ätzen und Entfernen der Gate-SiO -Filme 16a und 16b unter Verwendung des Photoresist-Films 17 als Maske wird vorausgehend eine Fremdstoffeinführung zur Bestimmung der Schwellenspannungen der Speichertransistoren und der peripheren Transistoren in einer solchen Weise durchgeführt, daß unter Verwendung des Photoresist-Films 17 als Maske der Frendstoff Bor in das Substrat 10 durch die Gate-SiO2~ Filme 16a und 16b der Bereiche A und B hindurch mittels Ionenimplantation eingeführt wird. Die Implantationsenergie beträgt dabei ungeführ 70 keV. Die Fremdstoffkonzentration der Oberfläche des Substrats (Bereiche A und B), in die der Borfremdstoff eingeführt wird, beträgt ungefähr 2 χ 10
2
Atome/cm . Bor wird nicht in die Oberfläche des Substrats unter den Feld-SiO2-Filmen 15a, 15b, 15c und 15d und dem Photoresist-Film eingeführt.
Wenn die Steuerung der Schwellenspannung (V} des MIS-Transistors des Hochspannungsteils unnötig ist, braucht die oben beschriebene Fremdstoffeinführung nicht durchgeführt zu werden.
(f) Wie in Fig. 9 gezeigt, werden die SiO -Filme 16a und 16b, die nicht durch den Photoresist-Film 17 abgedeckt sind, zur Freilegung der Substratoberfläche geätzt.
(g) Nach dem Entfernen des Phötoresist-Films 17 wird (mit 5 trocken» O„ bei 1000 C für 60 min) eine Gate-Oxidation, wie
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in Fig. 10 gezeigt, erneut durchgeführt. Durch diese Gate-Oxidation werden SiO2-Filme 16a1 und 16b1 einer Dicke von ungefähr; 50 nm auf den Bereichen A und B in denen die Substratoberfläche freigelegt ist, ausgebildet. Andererseits wachsen in den Bereichen C und D die Gate-SiCL-Filme noch weiter, wobei die Dicken· der entstehenden SiO-Filme 16c1 und 16d' ungefähr Ί00 nm werden. Danach wird zur Steuerung der Schwellenspannung des MIS-Transistors des Hochspannungsteils auf einen gewünschten Wert Bor als Fremdstoff in das Substrat 10 durch den Gate-Si02-Film 16c1 des Bereichs C hindurch durch Ionenimplantation implantiert. Bei dieser Ionenimplantation wird keinerlei Maske wie etwa ein Photoresist-Film für eine selektive Ionenimplantation verwendet, weshalb der Fremdstoff Bor auch in das den Bereichen A, B und D entsprechende Substrat 10 durch die Gate-SiO2-Filme 16al, 16b1 und 16d* hindurch eingeführt wird. Die Implantationsenergie beträgt dabei ungefähr 70 keV. Die Fremdstoffkonzentration der Substratoberfläche, in die der Borfremdstoff eingeführt wird, beträgt ungefähr 2 χ
Atome/cm in Teilen der Bereiche C und D. Andererseits wurde in den Bereichen A und B die vorangehende Fremdstoffeinführung wie vorhin angegeben durchgeführt, weshalb
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die Fremdstoffkonzentration dort zu 4 χ 10 Atome/cm wird. Durch die Fremdstoffeinftih'rung in diesem Verfahrensschritt werden die Schwellenspannungen der MIS-Transistoren des Speicherteils, des Niederspannung$teils und des Teils mit hoher Stehspannung ebenfalls auf die gewünschten Werte gesteuert,
Nach dieser Ausführungsform werden ungeachtet der Tatsache, daß die Dicken der Gate-SiO.-Filme des Niederspannungsteils (Bereich B) und des Hochspannungsteils (Bereich C) unterschiedlich sind, die Werte der Schwellenspannungen der in den betreffenden Teilen ausgebildeten Transistoren ungefähr gleich, weil die Oberflächen-Fremdstoffkonzentration des Substrats unterschiedlich ist.
In Fällen, wo im Verfahrensschritt (e) nach Ausbildung des Photoresist-Films 17 keine Ionenimplantation durch-
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geführt wird, d.h. in Fällen, wo die Schwellenspannungen der im Niederspannungsteil und im Hochspannungsteil auszubildenden Transistoren nicht gleich gemacht werden müssen, besteht der Hauptzweck der Fremdstoffeinführung im Verfahrensschritt (g) darin, die Schwellenspannungen der MIS-Transistoren des Speicherteils, des Niederspannungsteils und des Teils mit hoher Stehspannung auf die gewünschten Werte zu steuern. Daher wird die Fremdstoffkonzentration
11 der Substratoberfläche in den Bereichen A bis D zu 4 χ 10
Atome/cm gemacht.
(h) Zur Ausbildung der Freischwebegate-Elektroden der MIS-Transistoren des Speicherteils, der Gate-Elektroden der MIS-Transistoren des peripheren Schaltungsteils und zur Ausbildung einer notwendigen Verdrahtungsschicht wird eine polykristalline Si-(Silicium-)Schicht 21 einer Dicke von 350 nm auf dem Substrat 10 durch CVD (chemische Gasphasenabscheidung) ausgebildet. Wie in Fig. 11 gezeigt, wird unter Verwendung eines Photoresist-Films 22 als Maske die polykristalline Si-Schicht 21 durch chemische Ätzung oder dergleichen zur Ausbildung der Gate-Elektroden G1,. G" und G der MIS-Transistoren innerhalb des peripheren Schaltungsteils und zur Ausbildung einer Verdrahtungsschicht L · selektiv entfernt. Die polykristalline Si-Schicht 21, die Gate-Elektroden G1, G und G_ und die Verdrahtungsschdcht L1 werden zur Herstellung eines niedrigen Schichtwiderstands mit Phosphor als Fremdstoff dotiert. Die Phosphordotierung wird vor Abscheidung des Photoresist-Films 22 durchgeführt. Diese Dotierung mit Phosphor kann jedoch auch ohne weiteres nach Ausbildung der Gate-Elektrode und der Verdrahtungsschicht "und Entfernung des Photoresist-Films 22 ausgeführt werden.
(i) Wie in Fig. 12 gezeigt, wird nach Entfernen des Photoresist-Films 22 das Substrat 10 in trockener 0 -Atmosphäre wärmebehandelt (auf 10000C, 110min). Das Ergebnis ist, daß die betreffenden Oberflächen der polykristallinen Si-Schicht 21, der Gate-Elektroden G1, G und G und der
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Verdrahtungsschicht L1 oxidiert und SiO2~Filme 23a, 23b, 23c, 23d .und 23 e einer Dicke von ungefähr 120 nm auf den Schichten und den Elektroden ausgebildet werden. Diese SiO2-Filme spielen die Rolle von Zwischenschicht-Isolationsfilmen.
(j) Es wird eine zweite Schicht 24 aus polykr is ta Hinein Si durch CVD auf dem Substrat 10 in dem in Fig. 12 gezeigten Zustand ausgebildet. Die Dicke der polykristallinen Si-Schicht 24 beträgt ungeführt 35Onm. Die polykristalline Si-Schicht 24 wird mit Phosphor dotiert, um ihr einen niedrigen spezifischen Widerstand 2x1 verleihen. Danach werden, wie in Fig. 13 gezeigt, unter Verwendung eines Photoresist-Films 25 als Maske die polykristalline Si-Schicht 2 4, der SiO_-Film 23a und die polykristalline Si-Schicht 21 zur Ausbildung der Steuergate-Elektroden CG1 und CG2 und der Freischwebegate-Elektroden FG1 und FG3 der MIS-Speichertransistoren sukzessiv und selektiv geätzt, (k) Nach Entfernen des Photoresist-Films 25 wird der Gate-SiO2-Film 16a1 geätzt. Wie in Fig. 14 gezeigt, wird unter Verwendung eines erneut ausgebildeten Photoresist-Films 26 als Maske die polykristalline Si-Schicht 24 zur Ausbildung von Verdrahtungsschichten L2 und L_ für den Anschluß der MIS-Transistoren des peripheren Teils und einer versetzten Gate-Elektrode G- selektiv geätzt.
Ferner werden die freiliegenden Si02-Filme 23b, 23c und 23e und Gate-Si02-Filme 16b1, 16c1 und 16D1 vollständig geätzt und entfernt.
(1) Wie in Fig. 15 gezeigt, wird nach Entfernen des Photoresist-Films 26 das Substrat 10 in trockenem 0„ bei 10000C für 30 min erwärmt, wobei ein SiO2-FiIm 27a einer Dicke von ungefähr 50 nm auf den Oberflächen der Gate-Elektroden CG1, CG3, G1, G2, G_ und G. und der Verdrahtungsschichten L und L3 und ein. SiO2-FiImS 27b einer Dicke von ungefähr 30 nm auf den freiliegenden Oberflächenteilen des Substrats 10 ausgebildet werden. Danach wird unter Verwendung der Gate-Elektroden CG1, CG„, G1, G2, G3 und G. und der FeId-SiO3-Filme 15a, 15b, 15c und 15d ein n-Fremdstoff wie Phosphor und Arsen selektiv durch
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den SiO-FiIm 27b mittels Ionenimplantation in das Substrat 10 eingeführt. Danach wird das Substrat 10 einer Wärmebehandlung unterworfen, um so den eingeführten Fremdstoff im Substrat 10 auszubreiten und zu diffundieren und η Source-Bereiche S1, S_, S3, S. sowie η -Drain-Bereiche D1, D„, D3, D einer bestimmten Dicke auszubilden. Die Ausdehnungsdiffusion kann auch durch Wärmebehandlung des Substrats 10 nach Abscheiden eines PSG-Films im spater noch zu beschreibenden Verfahrensschritt (n) durchgeführt werden.
Beim Ausbilden der Source-Bereiche S , S , ... und der Drain-Bereiche D , D2, ... kann die Einführung des Fremdstoffes durch Ionenimplantation auch durch eine Maßnahme ersetzt werden, bei der nach Entfernen des Photoresist-Films 26 Phosphor oder Arsen auf der freiliegenden Oberfläche des Substrats 10 abgeschieden und außerdem einer Ausdehnungsdiffusion unterworfen wird. Die Tiefe dieser Bereiche beträgt 0,3 bis 0,5 um, ihre Oberflächen-Fremdstoff konzentration 10 bis 10 Atome/cm . (m) Wie in Fig. 16 gezeigt, wird zur leichten Ausbildung später noch zu erwähnender Kontaktlöcher der über den Source-Bereichen S3, S3 und S. sowie den Drain-Bereichen D1, D2, D3 und D. liegende SiO2-FiIm 27b under Verwendung eines Photoresist-Films 28 als Maske selektiv geätzt und entfernt.
(n) Wie ".in Fig. 17 gezeigt, wird der Photoresist-Film 28 entfernt, wonach ein Phosphosilicatglas-(PSG-) Film 29 auf dem Substrat 10 zur Stabilisierung der Substratoberfläche und zur Zwischenschicht-Isolation ausgebildet wird. Die Dicke des PSG-Films 29 beträgt ungefähr 600 nm. Unter Verwendung eines Photoresist-Films 30 als Maske wird der PSG-FiIm 29 zur Ausbildung der Kontaktlöcher H1, H , H_,.. und H_ selektiv geätzt und entfernt, (o) Wie in Fig. 18 gezeigt, wird nach Entfernen des Photoresist-Films 30 Al (Aluminium) auf das Substrat 10 aufgedampft und zur Ausbildung einer Verdrahtungsschicht 31 gemustert. Obwohl nicht gezeigt, werden die Gate-Elek-
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troden G3 und G4 durch die Al-Verdrahtungsschicht miteinander verbunden.
Durch das soweit beschriebene Verfahren werden die MIS-Transistoren Q- und Q_ des Speicherteils und der Anreicherungs-MIS-Transistor QE1 für das Lesen, der Anreicherungs-MlS-Transistor Q0 für das Schreiben und der Anreicherungs-MIS-Transistor Q„_ mit hoher Stehspannung, welche die MIS-Transistoren des peripheren Teils sind, ausgebildet.
Die funktioneilen Wirkungen obiger Ausführungsform werden nun erläutert.
(1) Wie aus Fig. 10 ersichtlich, wird durch Durchführen der thermischen Oxidation der Gate-SiO -Film 16b1 im
2 Bereich B erneut ausgebildet und gleichzeitig der Gate-SiO2-FiIm 16c zur Ausbildung des Gate-SiO2-Films 16c1 im Bereich C weiter gezogen bzw. verdickt. Dementsprechend lassen sich die Gate-SiO^-Filme 16b' und 16c1 ungleicher Dicke leicht auf der Hauptfläche des einzigen Substrates 10 ausbilden.
(2) Die Gate-Elektroden G-, G_ und G3 der Transistoren des peripheren Schaltungsteils können durch selektives Ätzen der ersten Schicht 21 aus polykristallinem Si, die zu Beginn des Verfahrensschritts (h) ausgebildet worden ist, ausgebildet werden. Aus diesem Grund verhindert, selbst wenn beim Ausbilden des SiO2-FxImS 23a als Zwischenschicht-Isolationsfilm auf der Oberfläche der ersten Schicht 21 aus polykristallinem Si im Speicherteil (Bereich A) im Verfahrensschritt (i) der Phosphor eine Herausdiffusion aus der mit Phosphor dotierten ersten polykristallinen Si-Schicht durchmacht, das Vorhandensein der Gate-Elektroden G1, G und G-, daß Phosphor in das Substrat unterhalb der Gate-Elektroden G1, G- und G_ eingeführt wird. Dementsprechend werden die Fremdstoffkonzentrationen der Substratoberfläche der Bereiche B, C und D durch die Herausdiffusion nicht "verändert. Im peripheren Schaltungsteil erhält man daher Transistoren mit stabilen Schwellenspannungen .
130052/06 S k
(3) Die Fremdstoffkonzentrationen der Substratoberflächenteile, die unter den dünnen Gate-SiO -Filmen 16a1 und 16bl -. liegen, werden durch die zweimalige Ionenimplantation ange- [ hoben. Daher können den in den Substratoberflächenteilen -
ausgebildeten MIS-Transistoren verhältnismäßig niedrige \
Schwellenspannungen verliehen werden urid ihre Source- ϊ
Drain-Abstände bzw. Kanallängen kurz gehalten werden.
Dies ermöglichst die Herstellung einer integrierten
Halbleiterschaltung mit ausgezeichneten elektrischen
Eigenschaften und mit hoher Integrationsdichte. ;
(4) Da der im Verfahrensschritt (e) ausgebildete Photo- ; resist-Film 17 sowohl als Maske für die Ionenimplantation
als auch als Maske für das Ätzen des SiO»-Films verwendet :
werden kann, läßt sich die Anzahl der Herstellungssehritte
vermindern.
(5) Da der Zwischenschicht-Isolations-SiO -Film 23a der
Transistoren des Speicherteils getrennt von den Gate-SiO«- ; Filmen 16b1, 16c1 und 16d' der Transistoren des peripheren j Bchaltungsteils ausgebildet werden kann, läßt sich die Dicke ;
des Zwischenschicht-Isolationsfilms unabhängig und beliebig ;
einstellen. I
(6) Die Gate-Elektroden der Transistoren des peripheren \
Schaltungsteils bestehen aus der ersten Schicht aus poly- ■ kristallinem Si, die zuerst ausgebildet worden ist und |
die Freischwebegate-Elektroden des Speicherteils bildet. ■ Dementsprechend kann der MIS-Transistor QE3» der den für j hohe Spannungen geeigneten zweischichtigen Gate-Elektroden- ; aufbau aus polykristallinen Si hat, im peripheren Schaltungsteil ohne Erhöhung der Anzahl von Herstellungsschritten
ausgebildet werden. D.h., die Gate-Elektrode G. des Tran- ; sistors Q_- wird durch selektives Ätzen der zweiten Schicht
aus polykristallinem Si, die die Steuergate-Elektrode des
Speicherteils bildet, ausgebildet.
Im folgenden wird nun ein,weiteres Beispiel, bei dem
die Erfindung auf eine EPROM-Vorrichtung angewandt ist,
unter Bezugnahme auf die Schnittansichten von Verfahrensstadien zeigenden Fig. 19 bis 26 beschrieben.
130052/0634
Ausführungsform 2:
(a) Durch den Verfahrensschritten (a) bis (d) der Ausführungsform 1 entsprechende Verfahrensschritte werden, wie in Fig. 19 gezeigt, Feld-SiO2-Filme 41a, 41b, 41c und 41d auf der Oberfläche eines p-Si-Substrates 40 ausgebildet und ebenso werden Gate-SiO_-Filme 42a, 42b, 42c einer Dicke von höchstens 50 nm durch Gate-Oxidation ausgebildet. Die Gate-Oxidation wurde hier allein in Anbetracht eines Speicherteils (Bereich A) durchgeführt.
Dies ist so, weil die im peripheren Schaltungsteil (Bereiche B unc C) ausgebildeten SiO2-Filme 42b und 42c, wie später noch ausgeführt wird, vollständig entfernt werden. In der Figur ist.der Bereich A der Speicherteil, in dem ein MIS-Speichertransistor angeordnet ist, der Bereich B ein Niederspannungs-(5 V-)Teil, in dem ein eine Leseschaltung . aufbauender MIS-Transistor angeordnet ist und der Bereich C ein Hochspannunge-(25 V-)Teil, in dem ein.eine Schreibschaltung aufbauender MIS-Transistor angeordnet ist.
Nach Ausbildung der Gate-SiO2-Filme 42a, 42b und 42c wird Bor als Fremdstoff durch Ionenimplantation allein in das Substrat des Bereichs A durch den Gate-SiO2-Film 42a durch Ioneniitplantation eingeführt/ um die Schwellenspannung k(V.,) des Speichertransistors entsprechend zu steuern.
(b) Wie in Fig. 20 gezeigt, wird zur Ausbildung der Freischwebegate-Elektrode des Speicherteils eine polykristalline Si-Schicht einer Dicke von 350 nm auf dem gesamten Substrat 40 durch CVD ausgebildet. Diese polykristalline Si-Schicht wird durch Phosphorisation, d.h. Behandlung mit Phosphor, mit Phosphor dotiert. Durch selektives Ätzen dieser polykristallinen Si-Schicht wird eine polykristalline Si-Schicht 43 auf dem Gate-SiO -rFilm 42a des Bereichs A ausgebildet. Danach werden die Gate-SiO -Filme 42a, 42b und 42c zur selektiven Freilegung der Oberfläche des Si-Substrates 40 geätzt.
(c) Die zweite Gate-Oxidation wird durchgeführt. In Anbetracht der Herausdiffusion von in der polykristallinen
, .T30052/06S*
Si-Schicht 43 enthaltenem Phosphor wird vor Durchführung der Gate-Oxidation eine Dampfoxidation bei niedriger Temperatur (80O0C) für 10 min durchgeführt, um gleichzeitig einen SiO3-FiIm einer Dicke von 50 nm auf der 5 Oberfläche der polykristallinen Si-Schicht 43 des Speicherteils (Bereich A) und einen SiO3-FiIm einer Dicke von 10 nm auf der Oberfläche des freiliegenden'Si-Substrats auszubilden. Danach werden die SiO^-Filme so geätzt, daß ein SiO3-FiIm einer Dicke von 30 nm auf der Oberfläche der polykristallinen Si-Schicht stehen bleibt und der auf der Oberfläche des Si-Substrats ausgebildete SiO3-FiImS vollständig entfernt wird. Nachfolgend wird, wie in Fig. 21 gezeigt, die Gate-Oxidation in trockener O3 Atmosphäre bei 1000°C für 110 min durchgeführt, um äo einen SiO3-Film (Zwischenschicht-SiO -Film) 44 einer Dicke von 130 nm auf der Oberfläche der polykristallinen Si-Schicht und SiO3-FiInIe (Gate-SiO_-Filme) 45a, 45b und 45c einer Dicke von 80 nm auf der freiliegenden Oberfläche des Substrats auszubilden. Danach werden Photoresist-filme 46a und 46b selektiv auf dem Substrat 40 in einer solchen Weise ausgebildet, daß sie nur die Bereiche A und C des Substrats abdecken. Unter Verwendung der Photoresist-Filme 46a und 46b als Maske wird Bor als Fremdstoff mittels lonenimplantav. tion selektiv nur in das Substrat des Bereichs B durch den
Gate-SiO2-Film 45b hindurch angeführt.
(d) Wie in Fig. 22 gezeigt, wird unter Verwendung der Photoresist-Filme 46a und 46b als Maske nur der Gate-SiO3~ FiIm 45b des Bereichs B zur Freilegung der Substratoberfläche 401, in die Bor implantiert ist, vollständig geätzt.,
(e) Wie in Fig. 23 gezeigt, werden die Photoresist-Filme 46a und 46b entfernt und eine Gate-Oxidation in trockener 0^-Atmosphäre bei 1000 C für 60 min erneut durchgeführt. Damit werden ein Zwischenschicht-SiO3-Film 47a einer Dicke von 160 nm auf der Oberfläche der polykristallinen Si-Schicht 43 des Bereichs A, ein Gate-SiO -Film 47b einea Dicke von 50 nm auf der Substratoberfläche des Bereichs B
^iIm 47c einer D:
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Schicht 43 des Bereichs A, ein Gate-SiO -Film 47b einer
ic und ein Gate-SiO -Film 47c einer Dicke von 100 nm auf der
Substratoberfläche des Bereichs C ausgebildet. Der Gate-SiO3-FiIm 47c wird derart erhalten, daß der in Fig. 22 gzeeigte Gate-SiO2~Film 45c durch diese Gate-Oxidationsbehandlung weiter gezogen bzw. verdickt wird. Danach wird durch Ionenimplantation Bor als Fremdstoff in das Substrat eingeführt. Im Ergenis wird die OberflächenfremdstoffkonzentT-ation des Substrats des Bereichs B zu 11 2
4 χ 10 Atome/cm und diejenige des Substrats des Bereichs
112
C zu 2 χ 10 Atome/cm .
Auch bei dieser Ausführungsform werden trotz der ungleichen Dicken der Gate-SiO2~Filme des Niederspannungsteils (Bereich B) und des Hochspannungsteils (Bereich C) die Werte der Schwellenspannungen der in den betreffenden Teilen ausgebildeten Transistoren dank der Tatsache, daß die Oberflächenfremdstoffkonzentration des Substrates unterschiedlich ist, im wesentlichen gleich, (f) Eine zweite Schicht 48 aus polykristallinem Si wird in einer Dicke von ungefähr 350 nm durch CVD auf dem Substrat 40 in dem in Fig. 23 gezeigten Zustand ausgebildet und danach mit Phosphor dotiert, um ihr einen niedrigen spezifischen Widerstand zu verleihen. Nachfolgend wird ein Photoresist-Film 49 in der in Fig. 24 gezeigten Weise selektiv ausgebildet. Unter Verwendung des Photoresist-Filmes 49 als Maske wird die zweite Schicht 48 aus polykristallinem Si zur Ausbildung der Steuergate-Elektrode CG des Transistors des Speichersteils im Bereich A, der Gate-Elektrode G1 des Transistors des Leseteils im Bereich B und der Gate-Elektrode G2 des Transistors des Schreibteils im Bereich C selektiv geätzt.
(g) Wie in Fig. 25 gezeigt, werden dar freiliegende SiO2-FiIm 47a und die darunterliegende polykristalline Si-Schicht 43 (FG) selektiv geätzt. Durch diese Ätzung werden die Gate-SiO2-Filme 47b und 47c der Bereiche A, B und C geätzt und die Substratoberfläche dabeitetwas geätzt.
In diesem Fall werden beim Ätzen der polykristallinen
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Si-Schicht 43 (FG) die Seitenflächen der polykristallinen Si-Schicht 48 geätzt. Um diesen Nachteil zu vermeiden/ wird bevorzugt der gesamte periphere Schaltungsteil beim Ätzen der polykristallinen Si-Schicht 43 (FG) mit einem Photoreslst-Film abgedeckt.
(h) Wie in Fig. 26 gezeigt, wird nach Entfernen des Photoresist-Films 49 Phosphor oder Arsen auf der gesamten Oberfläche abgeschieden. Ferner wird in oxidierender Atmosphäre
eine Ausdehnungsdiffusion durchgeführt, um so n+-Source Bereiche S1 und S0 + Ί
sowie η -Drain-Bereiche D1 und D_ auszubilden. Während der Ausdehnungsdiffusion werden auch die Gate-Elektroden CG, G1 und G„ mit Phosphor dotiert. Gleichzeitig wird ein SiO-FiIm 50 auf den Oberflächen der Bereiche Sw S , D1 und D2 und den Oberflächen der Gate-Elektroden CG, G1 und G„ ausgebildet.
Die Abscheidung von Phosphor oder Arsen kann auch durch eine Maßnahme ersetzt werden, bei der das Substrat zur Ausbildung eines SiO^-Films thermisch oxidiert und eine Ionenimplantation von Phosphor oder Arsen nachfolgend, gefolgt von der Diffusion, durchgeführt wird.
Danach wird das entstandene Substrat ähnlich dem Verfahrensschritt (m) der Ausführungsform 1 (Fig. 16 bis 18) weiter verarbeitet.
Durch das soweit beschriebene Verfahren werden MOS-Transistoren, die mit den Gate-SiO_-Filmen ungleicher Dicke ausgebildet sind und deren Gate-Elektroden aus der die zweite Schicht (obere Schicht) bildenden polykristallinen Si-Schicht der Speicherteiltransistors bestehen, in den peripheren Schaltungsteilen ein und desselben Halbleitersubstrats erhalten.
Im folgenden werden die funktionalen Wirkungen obiger Ausführungsform beschrieben.
(1) Wie aus Fig. 23 ersichtlich/ wird durch Durchführung der thermischen Oxidation ϊμ oxidierender Atmosphäre der neue Gate-SiO -Film 47b im Bereich B ausgebildet und gleichzeitig wächst der Gate-Si0o-Film 45c und bildet den Gate-SiO -Film 47c im Bereich C. Dementsprechend
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lassen sich die beiden Gate-SiO^-Filme 47b und 47c ungleicher Dicke ohne Schwierigkeiten auf der Hauptfläche : des einzigen Substrats 40 ausbilden. : • (2) Da die zweite Schicht der polykristallinen Si-Schichten für die Gate-Elektroden des peripheren Schaltungsteils verwendet wird, ist die Verdrahtungsanordnung des peripheren Schaltungsteils stärker eingeschränkt als bei der vorstehenden : Ausführungsform 1. Da jedoch die Musterung der zweiten poly- ; kristallinen Si-Schicht, wie in Fig. 24 gezeigt, sofort voll- ; ständig ist, kann das Verfahren vereinfacht werden. ι
(3) Die Ausbildung des Gate-Si0_-FiIms (42a) des Speicher- i teils kann unabhängig von der Ausbildung der Gate-SiO„-Filme 47b, 47c des peripheren Schaltungsteils erfolgen, weshalb die Dicke des erstgenannten Films willkürlich ausgewählt werden kann. : \
(4) Hinsichtlich den Einstellungen von V des peripheren \ Schaltungsteils ergeben sich die gleichen Wirkungen wie im Falle der Ausführungsform 1.
Die Erfindung ist den verschiedensten Abwandlungen zusätzlich zu den beiden vorstehenden Ausführungsformen zugänglich. So kann beispielsweise die zweite der polykristallinen Si-Schichten durch eine Leiterschicht aus einem Metall wie etwa Mo (Molybdän) ersetzt werden. Da Mo ein hochschmelzendes Metall ist, kann es die Rolle einer Fremdstoffmaske zur Ausbildung von Source- und Drain-Bereichen spielen. Eine aus einem solchen Metall ausgebildete Verdrahtungsschicht hat verglichen mit einer Verdrahtungsschicht aus polykristallinen^ Si einen: niedrigeren Verdrahtungswiderstand, was die Schallgeschwindigkeit einer EPROM-Vorrichtung erhöhen kann.
Der Speicherfeldteil 2 gemäß der Erfindung (siehe Fig. 1) ist in der Draufsicht in der in Flg. 27 gezeigten Weise aufgebaut. In Fig. 27 bezeichnet 15 einen FeId-SiO3-FiIm. CG bezeichnet ein, Steuergate, das aus polykristallinem Si besteht und eine Wortleitung bildet.
FG bezeichnet eine Freischwebegate-Elektrode. B und B^ bezeichnen Bit-Leitungen aus Al. CH1 bis CH- bezeichnen
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Kontaktabschnitte zwischen den betreffenden Bit-Leitungen B1 bis B^ und den im Substrat ausgebildeten Source- bzw. Drain-Bereichen.
Ein Schnitt längs A-A" hat den Aufbau des Bereichs A in Fig. 18. Ein Schnitt längs B-B1 in Fig. 27 hat einen Aufbau, wie er in Fig. 28 gezeigt ist.
Dr.Ki/CK
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Claims (11)

  1. PATF NTAN WÄLTE. , * * * ~. „ " ' '.
    SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF *E ΒβΓνθΊη AU S FlNCK
    MARIAHILFPLATZ 2 4 3, MÖNCHEN BO ^
    POSTADRESSE! POSTFACH StS OI βθ, D-ΘΟΟΟ MÜNCHEN OB W
    HITACHI, LTD. 21' Februar 1981
    DEA-2 5 320
    Integrierte Halbleiterschaltungsvorrichtung und Verfahren zu ihrer Herstellung
    Patentansprüche
    Integrierte Halbleiterschaltungssvorrichtung mit einem MIS-Speichertransistorteil und einem peripheren Schaltungs-. teil, der aus einer Anzahl von um den Speichertransistorteil herum angeordneten MlS-Transistoren aufgebaut ist, dadurch gekennzeichnet, daß der periphere Schaltungsteil eine Anzahl von MIS-Transistoren (B, C) enthält, deren Gate-Isolationsfilme (16b1 ,' 16c1 ; 47b, 47c) untereinander ungleiche Dicke haben.
  2. 2. Integrierte Halbleiterschaltungsvorrichtung, bei welcher ein MIS-Speichertransistorteil mit einem zweischichtigen Gate-Elektrodenaufbau aus einem Freischwebe-Gate und einem Steuer-Gate, und ein peripherer Schaltungsteil mit wenigstens einer eine isolierte Gate-Elektrode darstellenden Schicht auf einem einzigen Substrat ausgebildet sind, dadurch gekenn-
    1300S2/06SA
    M. O —
    31075A3
    zeichnet, daß der periphere Schaltungsteil aus einer Anzahl von Transistoren (B, C) aufgebaut ist, deren Gate-Isolationsfilme (16b1, 16c1,· 47b, 47c) ungleiche Dicken haben.
  3. 3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der periphere Schaltungsteil ein Niederspannungssystem und ein Hochspannungssystem enthält und daß der Gate-Isolationsfilm (16b1, 47b) des Niederspannungssystemtransistors (B) dünner als (16c1; 47c) des Hochspannungssystemtransistors (C) ausgebildet ist.
  4. 4. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Freischwebegate-Elektrode (GF) des speichertransistorteils und die Gate-Elektrode (G-, G2) des peripheren Schaltungsteils durch Musterung ein und derselben Leiterschicht (21) ausgebildet sind.
  5. 5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuergate-Elektrode (GC) des Speichertransistorteils und die Gate-Elektrode (G1; G3) des peripheren Schaltungsteils durch Musterung ein und derselben Leiterschicht (49) ausgebildet sind.
  6. 6. Verfahren zur Herstellung einer integrierten Halbleiterschaltungsvorrichtung, gekennzeichnet durch das Ausbilden eines Oxidfilms in einem ersten Bereich,
    130052/06S4
    einem zweiten Bereich und einem dritten Bereich einer Hauptfläche eines Halbleitersubstrats eines ersten Leitungstyps ,
    das Entfernen des Oxidfilms wenigstens des zweiten Bereichs und das Stehenlassen des Oxidfilms des dritten Bereichs, das Bringen des Substrats in eine oxidierende Atmosphäre zur Ausbildung eines Oxidfilms im zweiten Bereich und zur Ausbildung eines gegenüber demjenigen des zweiten Bereichs dickeren Oxidfilms im dritten Bereich, das Ausbilden einer ersten, einer zweiten und einer dritten Elektrode auf den Oxidfilmen des ersten, zweiten bzw. dritten Bereichs,
    das Ausbilden eines isolierenden Films auf der ersten Elektrode ,
    das Ausbilden einer vierten Elektrode auf dem isolierenden Film, und
    das Einführen eines einen zweiten Leitungstyp bestimmenden Fremdstoffes.mit zum ersten Leitungstyp entgegengesetzten Leitungstyp in das Substrat zur Ausbildung von Halbleiterbereichen.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste Elektrode und die verte Elektrode als Freischwebegate-Elektrode bzw. Steuergate-Elektrode eines einen Speicherfeldteil aufbauenden Transistors ausgebildet werden und daß die zweite Elektrode und die dritte Elektrode als Gate-Elektrode eines Transistors für niedrige Spannung
    130052/06SA
    bzw. eiries Transistors für eine hohe Spannung, die einen peripheren Schaltungsteil aufbauen, ausgebildet werden.
  8. 8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Elektrode als polykristalline Siliziumschichten hergestellt werden.
  9. 9. Verfahren zur Herstellung einer integrierten Halbleiterschaltungsvorrichtung, gekennzeichnet durch das Ausbilden eines ersten Oxidfilms in einem ersten Bereich einer Hauptfläche eines Halbleitersubstrats eines ersten Leitungstyps,
    das Ausbilden einer ersten Elektrode auf dem ersten Oxidfilm des ersten Bereichs,
    das Entfernen des ersten Oxidfilms vom zweiten Bereich, das Ausbilden eines zweiten Oxidfilms in einem zweiten Bereich der Hauptfläche und eines dritten Oxidfilms mit gegenüber dem zweiten Oxidfilm größerer Dicke in einem dritten Bereich der Hauptfläche,
    das Ausbilden einer zweiten, dritten und vierten Elektrode auf der ersten Elektrode, dem zweiten Oxidfilm und dem dritten Oxidfilm, und
    das Einführen eines einen zweiten Leitungstyp bestimmenden Fromdctoffes mit zum ersten Leitungstyp entgegengesetztem Leitungstyp in das Substrat zur Ausbildung von durch die erste, dritte und vierte Elektrode bestimmten Halbleiterbereichen.
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  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die erste Elektrode und die vierte Elektrode als Freischwebegate-Elektrode bzw. Steuergate-Elektrode eines einen Speicherfeldteil aufbauenden Transistors ausgebildet werden
    und daß die zweite Elektrode und die dritte Elektrode als
    Gate-Elektrode eines Transistors für niedrige Spannung bzw.
    eines Transistors für hohe Spannung, die einen peripheren
    Schaltungsteil aufbauen, ausgebildet werden.
  11. 11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Elektrode als Schichten aus polykristallinem Silizium hergestellt werden.
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