JPS628558A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、不揮発性記憶機能を有する半導体集積回路装置に適
用して有効な技術に関するものである。

［背景技術］ 不揮発性記憶機能を有する半導体集積回路装置として、
低価格、情報破壊に対する安全性に優れたマスクＲＯＭ
（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｌｙ）が使用されてい
る。縦型（直列型）マスクＲＯＭは、横型（並列型）マ
スクＲＯＭに比べて高集積化し易く。

情報の大容量化が図れる特徴がある。このため、縦型マ
スクＲ□’Ｍは、音声分析や文字情報の記憶装置として
その需要が多い。

縦型マスクＲＯＭのメモリセルは、ＭＩＳＦＥＴによっ
て構成されており、このメモリセルが８個、１６個、・
・・単位で直列接続され、ビット構成の単位メモリセル
行を構成している。メモリセルの直列接続は、行方向に
隣接するＭＩＳＦＥＴのソース領域又はドレイン領域を
共有して行われる。

縦型マスクＲＯＭの１１　Ｑ　１１　、　Ｉｔ　ｌ　Ｉ
Ｉの情報の書込みは、一般的に所定のエンハンスメント
型のＭＩＳＦＥＴ（”Ｏ”情報）を、ディプレッション
型のＭＩＳＦＥＴ（’″１″１″情報ることで行われる
。俗報の書込みは、ＭＩＳＦＥＴを形成した後に、所定
のＭＩＳＦＥＴのチャネル形成領域にイオン打込み技術
でリンを導入し、しきい値電圧を変化させることで行わ
れる。この書込み手段によれば、ＭＩＳＦＥＴ形成後に
情報の書込みができるので、工程完了（製品完成）まで
に要する時間（以下、工程完了時間という）が短縮でき
る。

しかしながら１本発明者は、情報の書込み後にメモリセ
ル行に接続されるデータ線、パッシベーション膜等の形
成工程があるので、充分に工程完了時間を短縮できない
という問題点を見出した。

この問題点は、Ｍ　Ｉ　Ｓ　ＦＥＴのチャネル形成領域
の上部にゲート電極及びデータ線（例えば、アルミニウ
ム配線）が延在し、チャネル形成領域に不純物が導入で
きないために生じる。

そこで、データ線形成工程後に、データ線及びゲート電
極を通してＭＩＳ、ＦＥＴのチャネル形成領域に不純物
を導入し、工程完了時間を短縮することが考えられる。

しがｔながら、現状使用の数十〜数百［ＫｅＶＴ程度の
低いエネルギのイオン打込み装置では、データ線を通し
てチャネル形成領域に不純物を導入できないので、情報
の書込みができない。

なお、マスクＲＯＭについては、例えば１株式会社サイ
エンスフォーラム「超ＬＳＩデバイスハンドブック」昭
和５８年１１月２８日発行Ｐ３１３〜ρ３１５に記載さ
れている。

［発明の目的コ 本発明の目的は、縦型マスクＲＯＭにおいて、工程完了
時間を短縮することが可能な技術を提供することにある
。

本発明の他の目的は、縦型マスクＲＯＭにおいて、デー
タ線形成工程後に情報の書込みが可能な技術を提供する
ことにある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［Ｒ明の概要コ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、Ｍ　Ｉ　Ｓ　ＦＥＴをメモリセルとする縦型
マスクＲＯＭにおいて、メモリセル行に接続されるデー
タ線を、ＭＩＳＦＥＴのチャネル形成領域の上部以外に
延在させる。

これにより、データ線形成工程の後に、情報の書込みが
できるので、工程完了時間を短縮することができる。ま
た、データ線を通さずにＭＩＳＦＥＴのグー１〜電極を
通して、チャネル形成領域に不純物が導入できるので、
低いエネルギのイオン打込み装置で情報の書込みができ
る。

以下、本発明の構成について、ｎチャネルＭＩＳＦＥＴ
をメモリセルとする縦型マスクＲＯＭに本発明を適用し
た一実施例とともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例コ 本発明の一実施例である縦型マスクＲＯＭを第１図の等
価回路図で示す。

第１図において、Ｑｓ〜Ｑ８はメモリセルであり　ＩＩ
　Ｑ　１１情報となるエンハンスメント型（第１のしき
い値電圧）のＭ　ｒ　Ｓ　ＦＥＴで構成されている。

メモリセルＱ１〜Ｑ８は、ＸデコーダＸｄｅｃに接続さ
れたワード線ＷＬに接続されており、このワード線ＷＬ
で導通、非導通が制御されるように構成されている。メ
モリセルＱ　Ｉ−Ｑ　ａは、ソース領域又はドレイン領
域を共有させて８個（又は１６個、３２個、・・・）の
ＭＩＳＦＥＴを直列接続し、８ビツト纏成の単位メモリ
セル行を構成している。

単位メモリセル行は、第１ＹデコーダＹｄｅｃｔで制御
されるカラムスイッチＱｓを介して行方向に一対の対称
形で構成されている。この一対の単位メモリセル行は、
行方向及び列方向にくり返しパターンで複数配置され、
メモリセルアレイＭＡを構成している。

図中、点線で囲まれたメモリセルＱ２は、ＬＬ　１１＋
情報が書込まれており、ディプレッション型（第２のし
きい値電圧）のＭ　Ｉ　Ｓ　ＦＥＴで構成されている。

このメモリセルＱ２は、エンハンスメント型のＭＩＳＦ
ＥＴのチャネル形成領域に口型不純物例えばリン（又は
ヒ素）を導入してしきい値電圧を変化させたものであり
、ソース領域とドレイン領域とが導通状態で構成されて
いる。

前記単位メモリセル行は、一端が基準電圧ＶｓＳ　（例
えば、回路の接地電位０［Ｖ］）に接続されており、他
端がカラムスイッチＱｓ及びデータ、ＩＸＤＬを介して
第２ＹデコーダＹｄｅｃ２に接続されている。第２Ｙデ
コーダＹｄｅｃ２は、データ線ＤＬを選択するセレクト
信号Ａ１〜Ａ６で制御されるＭＩＳＦＥＴＱｃで構成さ
れるセレクトデコーダと、プリチャージセレクト信号Ｐ
ｃｅで制御されるＭＩＳＦＥＴＱｐとで構成されている
。

Ｖｃｃは電源電圧（例えば、回路の動作電圧５［■コ）
、０ｕｌ＝は所定のメモリセルＱのＩ　Ｑ　ＩＩ　、　
ＩＩ　Ｉ　１１情報をセンスアンプ（図示していない）
に出力する出力端子である。

次に１本実施例の具体的な構成について説明する。

本発明の一実施例である縦型マスクＲＯＭのメモリセル
アレイを第２図の要部平面図で示し、第２図の■−■線
における断面を第３図で示す。なお、第２図は、本実施
例の構成をわかり易くするために、各導電層間に設けら
れるフィールド絶縁膜以外の絶縁膜は図示しない。

第２図及び第３図において、１は単結晶シリコンからな
るｎ−型の半導体基板、２はＰ−型のウェル領域である
。このウェル領域２の半導体素子間の主面上部と主面部
には、フィールド絶縁膜３（素子間分離用絶縁膜）とＰ
型のチャネルストッパ領域４が設けられており、半導体
素子間を電気的に分離するように構成されている。

メモリセルＱ１〜Ｑ８となるＭ　Ｉ　Ｓ　ＦＥＴは、ウ
ェル領域２（チャネル形成領域）、ゲート絶縁膜５、ゲ
ート電極６Ａ及びソース領域又はドレイン領域として使
用されるイ型の半導体領域７で構成されている。

カラムスイッチＱｓは、ウェル領域２．ゲート絶縁膜５
、ゲート電極６Ｂ及びソース領域又はドレイン領域とし
て使用されるに型の半導体領域７で構成されている。

前記ゲート電極６Ａ又は６Ｂは、列方向に隣接するもの
と一体に形成され、ワード線（ＷＬ）６Ｇ又は６Ｄを構
成するようになっている。

前記ゲート電極６Ａ、６Ｂ及びワード線（ＷＬ）６Ｇ、
（３Ｄは、例えば、多結晶シリコン膜、高融点金属（Ｍ
ｏ、Ｔｉ、Ｔａ、Ｗ）膜、高融点金属のシリサイド（Ｍ
ｏＳｉ２．ＴｉＳｉ２．ＴａＳｉ２．ＷＳｉ２）膜又は
ポリサイド（ＭｏＳｉ２．ＴｉＳｉ２．Ｔａ５ｉ２ｊＷ
　Ｓ　ｉ２／ｐｏｌｙ　Ｓ　ｉ）膜で構成する。

８は単位メモリセル行間等のウェル領域２の主面部に設
けられたＰ″″型の半導体部域であり、基準電圧Ｖｓｓ
が接続され、ウェル領域２の電位を安定に保持するよう
に構成されている。

９はＭＩＳＦＥＴＱ、Ｑｓ等の半導体素子を覆う絶縁膜
、９Ａは所定の半導体領域７，８上部の絶縁１１１９を
除去して設けられた接続孔である６１０Ａ、ＩＯＢは導
電層であり、接続孔９Ａを通して所定の半導体領域７，
８と電気的に接続され、絶縁膜９上部を行方向に延在し
て設けられている。

導電層１０Ａは、所定のメモリセル行に接続されるデー
タ線（ＤＬ）を構成し、メモリセルＱＩ〜Ｑ８となるＭ
　Ｉ　Ｓ　ＦＥＴのチャネル形成領域の上部以外に延在
するように構成されている。すなわち、導電層１０Ａは
、単位メモリセル行を取り囲みその形状を規定するフィ
ールド絶縁膜３の上部を、その延在する方向と同一方向
に延在して設けられている。

このように、メモリセルＱ　Ｉ−Ｑ　ａのチャネル形成
領域の上部以外にデータ線を延在させることにより、メ
モリセルＱ１〜Ｑ８及びデータ線ＤＬ形成工程の後に、
ゲート電極６Ａを通してチャネル形成領域（ウェル領域
２）にｎ型不純物例えばリン（又はヒ素）をイオン打込
み技術で導入し、第１のしきい値電圧を第２のしきい値
電圧に変化させることができるので、データ線ＤＬ形成
工程の後に情報の書込みができる。これによって、縦型
マスクＲＯＭの工程完了時間を短縮することができる。

情報の書込みのために導入される前記ｎ型不純物例えば
リン（又はヒ素）は、第２図に一点鎖線で囲まれ符号Ｗ
を符した領域内に導入されるようになっている。

また、データ線ＤＬを通さずに、ＭＩＳＦＥＴのゲート
電極６Ａを通して、チャネル形成領域に不純物が導入で
きるので、数十〜数百［ＫｅＶ］程度の低いエネルギの
イオン打込み装置で情報の書込みができる。

また、データ線Ｉ）Ｌを単位メモリセル行間のフィール
ド絶縁膜３の上部に延在させることにより、フィールド
絶縁膜３の上部に情報を書込むために導入される不純物
のバリアを構成できるので、フィールド絶縁膜３部分に
前記不純物が捕獲されることによる寄生ＭＯ３のしきい
値電圧の低下を防止できる。さらに、データ線ＤＬは、
フィールド絶縁膜３がナトリウムイオン等により汚染さ
れることを抑制し、寄生ＭＯＳ−のしきい値電圧の低下
を防止できる。これによって１列方向に配置されたメモ
リセル０１〜０８間を確実に電気的に分離することがで
きる。

また、導電層（ＤＬ）ＩＯＡは、単位メモリセル行間の
フィールド絶縁膜３の幅寸法に比べて小さな寸法で構成
することが好ましい、また、導電層１０Ａは、単位メモ
リセル行（特に、チャネル形成領域）の寄生抵抗値が許
せる範囲であれば、前記フィールド絶縁膜３の幅寸法に
比べて大きくしてもよい。

前記導電層１０Ｂは、基準電圧Ｖｓｓが印加され、単位
メモリセル行の一端及び前記半導体領域８を通してウェ
ル領域２に接続されている。

導電層１０Ａ、ＩＯＢは、例えば、アルミニウム膜又は
所定の添加物を含有するアルミニウム膜で構成する。

なお、本実施例はメモリセルＱ１〜Ｑ８のチャネル形成
領域の上部以外に延在するように、導電層（ＤＬ）ＩＯ
ＡをカラムスイッチＱｓ上部で曲げたが、本発明はこれ
に限定されない。例えば、メモリセルＱ１〜Ｑ８のチャ
ネル形成領域の上部以外に導電層（ＤＬ）ＩＯＡを真直
ぐに延在させ。

カラムスイッチＱｓのドレイン領域となる半導体領域７
をＬ字型に構成して前記導電Ｊ！ＩＯＡと電気的に接続
してもよい。

また、本発明は、所定のＭＩＳＦＥＴ　（例えばカラム
スイッチＱｓ）をＬ　Ｄ　Ｄ　（Ｌ　ｉｇｈｔｌｙ　Ｄ
　ａｐｅｄＤ　ｒａｉｎ）構造、高い不純物濃度の半導
体領域に低い不純物濃度の半導体領域がそって設けられ
たダブルドレイン構造で構成してもよい。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。

（１）ＭＩＳＦＥＴをメモリセルとする縦型マスクＲＯ
Ｍにおいて、メモリセル行に接続されるデータ線を、Ｍ
ＩＳＦＥＴのチャネル形成領域の上部以外に延在させる
ことにより、データ線形成工程の後に、情報の書込みが
できるので、工程完了時間を短縮することができる。

（２）前記（１）により、データ線を通さずにＭＩＳＦ
ＥＴの゛ゲート電極を通して、チャネル形成領域に不純
物が導入できるので、低いエネルギのイオン打込み装置
で情報の書込みができる。

（３）前記（１）及び（２）により、縦型マスクＲＯＭ
において、工程完了時間を短縮し、しかも低エネルギの
イオン打込み技術で情報の書込みができる。

以上１本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが１本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において１種々変形し得ることは勿論である
。

例えば、本発明は、ｐチャネルＭ　Ｉ　Ｓ　ＦＥＴをメ
モリセルとする縦型マスクＲＯＭに適用してもよい。

【図面の簡単な説明】

第１図は、本発明の一実施例である縦型マスクＲＯＭの
等価回路図。 第２図は、本発明の一実施例である縦型マスクＲＯＭの
メモリセルアレイの要部平面図。 第３図は、第２図の■−■線における断面図である。 図中、Ｑ・・・メモリセル、Ｘ　ｄｅｃ・・・Ｘデコー
ダ、Ｙｄｅｃ・・・Ｙデコーダ、ＭＡ・・・メモリセル
アレイ。 ＷＬ、ｔ３ｃ、６Ｄ・・・ワード線、ＤＬ・・・データ
線。 Ｖｓｓ・・・基準電圧、Ｖｃｃ・・・電源電圧、１・・
・半導体基板、２・・・ウェル領域、３・・・フィール
ド絶縁膜、５・・・ゲート絶縁膜、６Ａ、６Ｂ・・・ゲ
ート電極、７・・・半導体領域、ＩＯＡ、１０Ｂ・・・
導電層である。 第　　　１　　図

Claims (1)

1. 【特許請求の範囲】 １、第１のしきい値電圧のＭＩＳＦＥＴからなるメモリ
   セルが複数直列接続されてメモリセル行を構成し、所定
   の前記第１のしきい値電圧のＭＩＳＦＥＴのチャネル形
   成領域に不純物を導入することで、第２のしきい値電圧
   のＭＩＳＦＥＴからなるメモリセルを構成する不揮発性
   記憶機能を有する半導体集積回路装置であって、前記メ
   モリセル行に接続されるデータ線が、前記ＭＩＳＦＥＴ
   のチャネル形成領域の上部以外に延在するように構成さ
   れてなることを特徴とする半導体集積回路装置。 ２、前記不純物は、イオン打込み技術により、ゲート電
   極を通してチャネル形成領域に導入されてなることを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置。 ３、前記データ線は、列方向において隣接するメモリセ
   ル行間の素子間分離用絶縁膜の上部に延在してなること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ４、前記メモリセルは、縦型のマスクＲＯＭを構成して
   なることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。