KR19980024049A - 반도체 장치 - Google Patents

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Abstract

본 발명은 금속 배선층 제 1 층의 배선 영역의 면적을 축소하여, 입출력 셀 영역의 배선 피치를 축소해서 다핀화를 도모한다.
입출력 셀 영역(13)에는 복수의 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)가 있다. 복수의 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)는 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 배치되어 있다. nMOS 트랜지스터(16)의 게이트(16a), 소스(16b) 및 드레인(16c)은 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 설치되며, pMOS 트랜지스터(17)의 게이트(17a), 소스(17b) 및 드레인(17c)은 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 설치되어 있다.

Description

반도체 장치
본 발명은 반도체 장치(IC)에 관한 것으로, 더욱 상세하게는 입출력 셀 영역에 관한 것이다.
근래의 반도체 장치는 제조 프로세스 기술의 진보에 의해 고집적화가 진척되어, 반도체 칩에 구성할 수 있는 회로의 증가에 따라서 외부 핀의 증가가 요구되고 있다. 반도체 장치의 다핀화를 도모하기 위해서는 반도체 칩의 주변 둘레를 따라가도록 배치되는 입출력용 외부 패드의 배치 피치를 단축할 필요가 있다. 이와 동시에, 외부 패드의 내측에 있어서 반도체 칩의 주변 둘레를 따라 배치되는 입출력 회로를 구성하기 위한 입출력 셀 영역의 폭, 즉 입출력 셀 영역의 배치 방향에 있어서의 길이를 단축할 필요가 있다.
IC의 한 형태로서 게이트 어레이가 있다. 도 8은 종래의 CMOS 게이트 어레이의 입출력 셀 영역(100)을 사용하여 구성된 출력 회로(101)를 나타낸다. 입출력 셀 영역(100)에는 4개의 nMOS 트랜지스터(102) 및 4개의 pMOS 트랜지스터(103)가 있다. MOS 트랜지스터의 게이트가 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)로서 나타내어져 있다.
4개의 nMOS 트랜지스터(102)의 3개의 전극인 게이트, 소스 및 드레인은 입출력 셀 영역(100)의 폭 방향, 즉 복수의 입출력 셀 영역(100)의 배치 방향으로 늘어서도록 배치되며, 4개의 pMOS 트랜지스터(103)의 3개의 전극인 게이트, 소스 및 드레인도 입출력 셀 영역(100)의 폭 방향으로 늘어서도록 배치되어 있다. 4개의 nMOS 트랜지스터(102) 및 4개의 pMOS 트랜지스터(103)는 입출력 셀 영역(100)의 높이 방향, 즉 입출력 셀 영역(100)의 배치 방향과 직교하는 방향으로 배치되어 있으며, 4개의 nMOS 트랜지스터(102) 및 4개의 pMOS 트랜지스터(103)는 각각 대응하고 있다.
각 nMOS 트랜지스터(102)의 소스상에는 입출력 셀 영역(100)의 배치 방향과 직교하는 방향으로 금속 배선층 제 1 층의 알루미늄 배선(104)이 형성되어 있다. 알루미늄 배선(104)은 입출력 셀 영역(100)의 배치 방향으로 연장되며 또한 저전위 전원(VSS)을 공급하기 위한 금속 배선층 제 2 층의 알루미늄 전원 배선(106)에 접속되어 있다. 각 pMOS 트랜지스터(103)의 소스상에는 입출력 셀 영역(100)의 배치 방향과 직교하는 방향으로 금속 배선층 제 1 층의 알루미늄 배선(105)이 형성되어 있다. 알루미늄 배선(105)은 입출력 셀 영역(100)의 배치 방향으로 연장되며 또한 고전위 전원(VDD)을 공급하기 위한 금속 배선층 제 2 층의 알루미늄 전원 배선(107)에 접속되어 있다. 각각 대응하는 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)의 드레인은 입출력 셀 영역(100)의 배치 방향과 직교하는 방향으로 연장되는 금속 배선층 제 1 층의 알루미늄 배선(108)을 매개로 도시하지 않은 외부 패드에 접속되어 있다.
그런데, 상기한 입출력 셀 영역(100)에서는 nMOS 트랜지스터(102)의 소스에 저전위 전원을 공급하는 알루미늄 배선(104), pMOS 트랜지스터(103)의 소스에 고전위 전원을 공급하는 알루미늄 배선(105), 대응하는 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)의 드레인을 외부 패드에 접속하기 위한 알루미늄 배선(108)은 금속 배선층의 제 1 층에 설치되어 있다. 그 때문에, 금속 배선층의 제 1 층은 알루미늄 배선(104, 105, 108)이나, 게이트 콘택트용의 배선에 의해 혼잡하다.
또한, 대응하는 nMOS 트랜지스터(102) 및 pMOS 트랜지스터(103)의 드레인을 외부 패드에 접속하기 위한 알루미늄 배선(108)은 소스상의 알루미늄 배선에 접촉하지 않도록 피해서 설치할 필요가 있는 동시에, 일렉트로 마이그레이션 내성을 향상시키기 위해서 알루미늄 배선(108)의 폭 WO을 넓게 할 필요가 있다. 그 때문에, 입출력 셀 영역(100)의 폭 CWO은 제 1 층의 알루미늄 배선(104, 105, 108)의 배선 영역을 확보하기 위해서 넓어야 한다.
그 결과, 1개의 입출력 셀 영역(100) 마다의 배치 피치를 단축할 수 없으며, 그 배치 피치는 패드 피치에 대해 크게 되어서, 다핀화를 방해하고 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 금속 배선층의 제 1 층의 배선 영역의 면적을 축소하여, 입출력 셀 영역의 배치 피치를 축소해서, 다핀화를 도모할 수 있는 반도체 장치를 제공하는 데에 있다.
도 1은 제 1 실시 형태의 반도체 장치를 나타내는 배치도.
도 2는 제 1 실시 형태의 입출력 셀 영역의 일례를 나타내는 평면도.
도 3은 도 2의 A-A선을 따른 단면도.
도 4는 제 2 실시 형태의 입출력 셀 영역을 나타내는 평면도.
도 5는 도 4의 출력 회로의 회로도.
도 6은 제 3 실시 형태의 입출력 셀 영역을 나타내는 평면도.
도 7은 도 6의 B-B선을 따른 단면도.
도 8은 종래의 입출력 셀 영역을 나타내는 평면도.
* 도면의주요부분에대한부호의설명 *
13, 50, 70 : 입출력 셀 영역
15 : 입출력 회로
16, 51 : nMOS 트랜지스터
17, 52 : pMOS 트랜지스터
71 : npn 트랜지스터
72 : pnp 트랜지스터
상기한 목적을 달성하기 위해서, 청구항 1의 발명은, 입출력 회로를 구성하기 위한 입출력 셀 영역에는 복수의 트랜지스터가 있으며, 복수의 입출력 셀 영역을 반도체 칩의 주변 둘레를 따라 배치한 반도체 장치에 있어서, 각 입출력 셀 영역에 있어서 복수의 트랜지스터를 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 배치하는 동시에, 각 트랜지스터의 3개의 전극을 그들 3개의 전극의 배치 방향이 반도체 칩의 둘레 방향과 직교하도록 설치하였다.
청구항 2의 발명은, 복수의 트랜지스터를 3개의 전극, 즉 소스, 드레인 및 게이트를 갖는 MOS 트랜지스터로 하였다.
청구항 3의 발명은 복수의 트랜지스터를 3개의 전극, 즉 베이스, 이미터 및 콜렉터를 갖는 양극형 트랜지스터로 하였다.
청구항 4의 발명은 반도체 칩의 둘레 방향을 따라 배치되며, 트랜지스터에 전원을 공급하기 위한 전원 배선을 제 1 층의 배선층에 설치하였다.
청구항 5의 발명은 패드와 입출력 회로내 배선을 접속하는 금속 배선을 제 2 층 이상의 배선층에 설치하였다.
(작용)
청구항 1 ∼ 청구항 5의 발명에 의하면, 트랜지스터에 전원을 공급하기 위한 전원 배선을 제 1 층의 금속 배선층에 설치하고, 패드와 입출력 회로내의 배선을 접속하기 위한 금속 배선을 제 2 층 이상의 금속 배선층에 설치함으로써, 금속 배선층 제 1 층의 배선 영역의 폭을 축소할 수 있으며, 입출력 셀 영역의 배치 피치를 축소하여 다핀화를 도모할 수 있게 된다.
[제 1 실시 형태]
이하, 본 발명의 제 1 실시 형태를 도 1 ∼ 도 3에 따라서 설명한다.
도 1은 본 형태의 반도체 장치로서의 게이트 어레이(10)를 나타낸다. 게이트 어레이(10)의 반도체 칩(11)의 중앙부에는 내부 셀 영역(12)이 형성되고, 이 내부 셀 영역(12)에는 pMOS 트랜지스터 및 nMOS 트랜지스터로 이루어지는 공지된 기본 셀이 다수 형성되어 있으며, 1개 또는 복수의 기본 셀을 사용하여 여러 가지의 논리 회로가 구성된다.
반도체 칩(11)의 주변 둘레 근처에는 복수의 외부 패드(14)가 칩(11)의 둘레 방향으로 늘어서도록 소정의 피치로써 배치되며, 이들 외부 피치(14)는 도시되지 않은 본딩 와이어 또는 범프에 의해서 패키지의 복수의 입출력 핀과 접속된다. 한편, 패드 피치는 본딩 장치 또는 프로브 시험을 실행하는 시험 장치의 능력에 근거하여 정해지는 최소치이다.
복수의 입출력 셀 영역(13)은 복수의 외부 패드(14)와 내부 셀 영역(12)과의 사이에 있어서, 반도체 칩(11)의 주변 둘레를 따르도록 형성되어 있다. 입출력 셀 영역(13)을 사용하여 출력 회로(15)가 구성된다. 이들 입출력 셀 영역(13)의 상측에는 저전위 전원(VSS)을 공급하기 위한 환형의 전원 배선(31, 32, 33)과, 고전위 전원(VDD)을 공급하기 위한 환형의 복수의 전원 배선(34, 35, 36)이 설치되어 있다. 전원 배선(31, 32, 33) 및 전원 배선(34, 35, 36)은 금속 배선층의 제 1 층에 형성되어 있다.
도 2에 도시하는 것과 같이, 입출력 셀 영역(13)은 입출력 회로를 구성하기 위한 복수의 트랜지스터로서의 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)를 구비하고 있다. 본 실시 형태에서는 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)는 각각 4개씩 설치되어 있다.
각각 4개의 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)는 반도체 칩(11)의 둘레 방향과 직교하는 방향으로 늘어서도록 배치되어 있다. 각 nMOS 트랜지스터(16)는 게이트(16a), 소스(16b) 및 드레인(16c)의 3개의 전극을 구비하며, 이들 게이트(16a), 소스(16b) 및 드레인(16c)은 반도체 칩(11)의 둘레 방향과 직교하는 방향으로 늘어서도록 설치되어 있다. 각 pMOS 트랜지스터(17)는 게이트(17a), 소스(17b) 및 드레인(17c)의 3개의 전극을 구비하며, 이들 게이트(17a), 소스(17b) 및 드레인(17c)은 반도체 칩(11)의 둘레 방향과 직교하는 방향으로 늘어서도록 설치되어 있다.
각 nMOS 트랜지스터(16)의 소스(16b)위를 통과하도록 상기 전원 배선(31, 32, 33)이 설치되어 있다. nMOS 트랜지스터(16)의 소스(16b)는 도시되지 않은 복수의 콘택트에 의해서 전원 배선(31, 32, 33)에 접속된다. nMOS 트랜지스터(16)의 드레인(16c)상에는 금속 배선층의 제 1 층에 알루미늄으로 이루어지는 드레인 배선(20)이 설치되어 있다. 드레인 배선(20)은 복수의 콘택트(21)에 의해서 드레인(16c)에 접속되어 있다.
또한, 각 pMOS 트랜지스터(17)의 소스(17b) 위를 통과하도록 상기 전원 배선(34, 35, 36)이 설치되어 있다. pMOS 트랜지스터(17)의 소스(17b)는 도시되지 않은 복수의 콘택트에 의해서 전원 배선(34, 35, 36)에 접속된다. pMOS 트랜지스터(17)의 드레인(17c)상에는 금속 배선층의 제 1 층에 알루미늄으로 이루어지는 드레인 배선(23)이 설치되어 있다. 드레인 배선(23)은 복수의 콘택트(24)에 의해서 드레인(17c)에 접속되어 있다.
입출력 셀 영역(13)상의 금속 배선층의 제 2 층에는 입출력 셀 영역(13)의 배치 방향과 직교하도록 연장되는 알루미늄 배선(26)이 설치되어 있다. 알루미늄 배선(26)은 도시되지 않은 콘택트에 의해서 상기 외부 패드(14)에 접속된다. 알루미늄 배선(26)은 콘택트(22)에 의해서 상기 드레인 배선(20)에 접속되는 동시에, 콘택트(25)에 의해서 상기 드레인(23)에 접속되어 있다. 따라서, 각 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)의 드레인은 알루미늄 배선(26)을 매개로 외부 패드(14)에 접속된다.
도 3은 도 2의 A-A 단면도이며, 칩 기판(41)에는 1개의 p형 웰(42) 및 1개의 n형 웰(43)이 형성되어 있다. p형 웰(42)내에 n+형의 드레인(16b) 및 소스(16c)가 교대로 형성되어 있다. 칩 기판(41)상에는 절연층(43)이 설치되며, 드레인(16b) 및 소스(16c) 사이의 상측에는 폴리실리콘으로 이루어지는 게이트(16a)가 설치되어 있다. n형 웰(43)내에 p+형의 드레인(17b) 및 소스(17c)가 교대로 형성되어 있다. 절연층(43)에는 드레인(17b) 및 소스(17c) 사이의 상측에 폴리실리콘으로 이루어지는 게이트(17a)가 설치되어 있다. 또한, 금속 배선층의 제 1 층에는 상기 전원 배선(31~33, 34~36)이 설치되는 동시에, 드레인 배선(20, 23)이 설치되어 있다. 금속 배선층의 제 2 층에는 상기 알루미늄 배선(26)이 설치되어 있다.
본 형태는 이와 같이 구성되어 있기 때문에, 다음의 효과가 있다.
(1) 본 형태의 입출력 셀 영역(13)은 복수의 nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17)를 반도체 칩(11)의 둘레 방향과 직교하는 방향으로 늘어서도록 배치하는 동시에, nMOS 트랜지스터(16) 및 pMOS 트랜지스터(17) 3개의 전극, 즉 게이트, 소스 및 드레인을 반도체 칩(11)의 둘레 방향과 직교하는 방향으로 늘어서도록 설치하였다. 그리고, nMOS 트랜지스터(16)에 저전위 전원을 공급하기 위한 전원 배선(31~33)을 금속 배선층의 제 1 층에 설치하는 동시에, pMOS 트랜지스터(17)에 고전위 전원을 공급하기 위한 전원 배선(34~36)을 제 1 층의 금속 배선층에 설치하고, 입출력 회로(15)의 출력을 외부 패드(14)에 전달하기 위한 알루미늄 배선(26)을 금속 배선층의 제 2 층에 설치하였다. 그 때문에, 각 입출력 셀 영역(13)의 상측에 있어서의 금속 배선층 제 1 층의 배선 영역의 폭을 축소할 수 있고, 입출력 셀 영역(13)의 배치 피치를 축소할 수가 있다. 이로써, 반도체 칩(11)의 둘레 방향으로 배치되는 입출력 셀 영역(13)의 수가 증가하여, 게이트 어레이(10)의 다핀화를 도모할 수 있다.
[제 2 실시 형태]
이어서, 본 발명의 제 2 실시 형태를 도 4, 5에 따라서 설명한다.
도 4에 도시하는 것과 같이, 입출력 셀 영역(50)에는 입출력 회로를 구성하기 위한 복수의 nMOS 트랜지스터(51) 및 복수의 pMOS 트랜지스터(52)가 있다. 본 실시 형태에서는 nMOS 트랜지스터(51) 및 pMOS 트랜지스터(52)는 입출력 셀 영역(50)의 배치 방향(도 4에 있어서 좌우 방향), 즉, 반도체 칩의 둘레 방향에 있어서 각각 2열로 배치되며, 입출력 셀 영역(50)의 높이 방향(도 4에 있어서 상하 방향)으로 각각 6개씩 설치되어 있다. 한편, 도 4에 있어서, MOS 트랜지스터의 게이트가 MOS 트랜지스터로서 나타나 있다.
각 nMOS 트랜지스터(51)는 게이트, 소스 및 드레인의 3개의 전극을 구비하며, 이들 게이트, 소스 및 드레인은 입출력 셀 영역(50)의 높이 방향으로 늘어서도록 배치되어 있다. 각 pMOS 트랜지스터(52)는 게이트, 소스 및 드레인 3개의 전극을 구비하며, 이들 게이트, 소스 및 드레인은 입출력 셀 영역(50)의 높이 방향으로 늘어서도록 배치되어 있다.
각 nMOS 트랜지스터(51)의 소스위를 통과하도록 금속 배선층 제 1 층에 저전위 전원(VSS)을 공급하기 위한 전원 배선(53)이 설치되어 있다. 5개의 nMOS 트랜지스터(51)의 드레인상에는 금속 배선층 제 1 층에 알루미늄으로 이루어지는 드레인 배선(54)이 설치되어 있다. 드레인 배선(54)은 복수의 콘택트(실선으로 나타낸다)에 의해서 대응하는 nMOS 트랜지스터(51)의 드레인에 접속되어 있다. 또, 상기 5개의 nMOS 트랜지스터(51)의 게이트는 금속 배선층의 제 1 층에 설치된 신호선(57)에 접속되며, 이 신호선(57)에는 제 1 신호선(58)을 매개로 제 1 신호(IN1)가 입력된다. 제 1 신호선(58)은 금속 배선층의 제 2 층에 설치된 알루미늄 배선(59, 60)과, 금속 배선층의 제 1 층에 설치된 알루미늄 배선(61)으로 이루어진다.
각 pMOS 트랜지스터(52)의 소스위를 통과하도록 금속 배선층 제 1 층에 고전위 전원(VDD)을 공급하기 위한 전원 배선(55)이 설치되어 있다. 10개의 pMOS 트랜지스터(52)의 드레인상에는 금속 배선층 제 1 층에 알루미늄으로 이루어지는 드레인 배선(56)이 설치되어 있다. 드레인 배선(56)은 복수의 콘택트(실선으로 나타낸다)에 의해서 대응하는 pMOS 트랜지스터(52)의 드레인에 접속되어 있다. 또, 상기 10개의 pMOS 트랜지스터(52)의 게이트는 금속 배선층의 제 1 층에 설치된 신호선(62)에 접속되며, 이 신호선(62)에는 제 2 신호선(63)을 매개로 제 2 신호(IN2)가 입력된다. 제 2 신호선(63)은 금속 배선층의 제 2 층에 설치된 알루미늄 배선으로 이루어진다.
입출력 셀 영역(50)에 있어서, 각 열상의 금속 배선층의 제 2 층에는 입출력 셀 영역(50)의 높이 방향으로 연장되는 알루미늄 배선(64)이 설치되어 있다. 알루미늄 배선(64)은 점선으로 나타내는 콘택트에 의해서 도시되지 않은 외부 패드에 접속된다. 알루미늄 배선(64)은 콘택트(점선으로 나타낸다)에 의해서 상기 드레인 배선(54, 56)에 접속되어 있다. 따라서, 각 nMOS 트랜지스터(51) 및 pMOS 트랜지스터(52)의 드레인은 알루미늄 배선(64)을 매개로 외부 패드에 접속된다.
도 5는 도 4에 나타내는 입출력 셀 영역(50)에 구성된 출력 회로의 등가 회로를 나타낸다. 한편, 5개의 nMOS 트랜지스터(51)는 병렬로 접속되어 있기 때문에, 도 5에 있어서는 5개의 nMOS 트랜지스터(51)는 1개로 정리하여 도시되어 있다. 마찬가지로, 10개의 pMOS 트랜지스터(52)는 병렬로 접속되어 있기 때문에, 도 5에 있어서는 10개의 pMOS 트랜지스터(52)도 1개로 정리하여 도시되어 있다.
본 형태에 있어서도 상기 제 1 형태와 같은 효과가 있는 동시에, 입출력 셀 영역(50)내의 제 1 및 제 2 신호선(58, 63)은 그 대부분이 금속 배선층의 제 2 층에 설치되어 있어, 전원 배선(53, 55)의 영향을 받지 않는다.
[제 3 실시 형태]
이어서, 본 발명의 제 3 실시 형태를 도 6, 7에 따라서 설명한다.
도 6에 도시하는 것과 같이, 입출력 셀 영역(70)에는 입출력 회로를 구성하기 위한 복수의 트랜지스터로서의 npn 트랜지스터(71) 및 pnp 트랜지스터(72)가 있다.
npn 트랜지스터(71) 및 pnp 트랜지스터(72)는 입출력 셀 영역(70)의 높이 방향(도 6에 있어서 상하 방향), 즉, 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 배치되어 있다. npn 트랜지스터(71)는 베이스 콘택트(71a), 이미터(71b) 및 콜렉터 콘택트(71c)의 3개의 전극을 구비한다. 본 형태에 있어서, 베이스 콘택트(71a)는 3개, 이미터(71b)는 2개, 콜렉터 콘택트(71c)는 2개 설치되어 있다. 베이스 콘택트(71a), 이미터(71b) 및 콜렉터 콘택트(71c)는 입출력 셀 영역(70)의 높이 방향, 즉, 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 배치되어 있다.
pnp 트랜지스터(72)는 베이스 콘택트(72a), 이미터 콘택트(72b), 콜렉터 콘택트(72c)의 3개의 전극을 구비한다. 본 형태에 있어서, 베이스 콘택트(72a)는 3개, 이미터 콘택트(72b)는 2개, 콜렉터 콘택트(72c)는 2개 설치되어 있다. 베이스 콘택트(72a), 이미터 콘택트(72b) 및 콜렉터 콘택트(72c)는 입출력 셀 영역(70)의 높이 방향, 즉, 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 배치되어 있다.
npn 트랜지스터(71)의 이미터(71b)위를 통과하도록 금속 배선층 제 1 층에 저전위 전원(VSS)을 공급하기 위한 전원 배선(75)이 설치되어 있다. npn 트랜지스터(71)의 이미터(71b)는 도시되지 않은 복수의 콘택트에 의해서 전원 배선(75)에 접속된다. 2개의 콜렉터 콘텍트(71c)의 상측에는 금속 배선층의 제 1 층에 알루미늄으로 이루어지는 콜렉터 배선(76)이 설치되어 있다. 콜렉터 배선(76)은 복수의 콘택트(78)에 의해서 콜렉터 콘택트(71c)에 접속되어 있다. 3개의 베이스 콘택트(71a)의 상측에는 금속 배선층의 제 1 층에 알루미늄으로 이루어지는 베이스 배선(77)이 설치되어 있다. npn 트랜지스터(71)의 베이스 콘택트(71a)는 도시되지 않은 복수의 콘택트에 의해서 베이스 배선(77)에 접속된다.
pnp 트랜지스터(72)의 이미터 콜렉터(72b)위를 통과하도록 금속 배선층 제 1 층에 고전위 전원(VDD)을 공급하기 위한 전원 배선(80)이 설치되어 있다. pnp 트랜지스터(72)의 이미터 콘택트(72b)는 도시되지 않은 복수의 콘택트에 의해서 전원 배선(80)에 접속된다. 2개의 콜렉터(72c)의 상측에는 금속 배선층의 제 1 층에 알루미늄으로 이루어지는 콜렉터 배선(81)이 설치되어 있다. 콜렉터 배선(81)은 복수의 콘택트(83)에 의해서 콜렉터(72c)에 접속되어 있다. 3개의 베이스 콘택트(72a)의 상측에는 금속 배선층의 제 1 층에 알루미늄으로 이루어지는 베이스 배선(82)이 설치되어 있다. pnp 트랜지스터(72)의 베이스 콘택트(72a)는 도시되지 않은 복수의 콘택트에 의해서 베이스 배선(82)에 접속된다.
입출력 셀 영역(70)상의 금속 배선층의 제 2 층에는 입출력 셀 영역(70)의 배치 방향과 직교하도록 연장되는 알루미늄 배선(85)이 설치되어 있다. 알루미늄 배선(85)은 도시되지 않은 콘택트에 의해서 외부 패드(86)에 접속된다. 알루미늄 배선(85)은 콘택트(79)에 의해서 상기 콜렉터 배선(76)에 접속되는 동시에, 콘택트(84)에 의해서 상기 콜렉터(81)에 접속되어 있다. 따라서, npn 트랜지스터(71)의 콜렉터 및 pnp 트랜지스터(72)의 콜렉터는 알루미늄 배선(85)을 통해 외부 패드(86)에 접속된다.
도 7은 도 6의 B-B 단면도이며, 칩 기판(91)에는 n형 콜렉터 영역(92)내에 p형 베이스 영역(93)이 형성되어 있다. 콜렉터 영역(92)에는 n+형의 2개의 콜렉터 콘택트(71c)가 형성되어 있다. 베이스 영역(93)내에 p+형의 3개의 베이스 콘택트(71a)와 n+형 이미터(71b)가 교호로 형성되어 있다. 또, 칩 기판(91)에는 p형 이미터 영역(94)내에 n형 베이스 영역(95)이 형성되어 있다. 이미터 영역(94)에는 p+형의 2개의 이미터 콘택트(72b)가 형성되어 있다. 베이스 영역(95)내에 n+형의 3개의 베이스 콘택트(72a)와 p+형의 콜렉터(72c)가 교호로 형성되어 있다.
칩 기판(91)상에는 절연층(96)이 형성되어 있다. 절연층(96)에는 금속 배선층의 제 1 층에 상기 전원 배선(75), 콜렉터 배선(76), 베이스 배선(77), 전원 배선(80), 콜렉터 배선(81) 및 베이스 배선(82)이 설치되어 있다. 금속 배선층의 제 2 층에는 상기 알루미늄 배선(85)이 설치되어 있다.
본 형태는 이와 같이 구성되어 있기 때문에, 다음의 효과가 있다.
(1) 본 형태의 입출력 셀 영역(73)에 npn 트랜지스터(71) 및 pnp 트랜지스터(72)를 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 배치하는 동시에, npn 트랜지스터(71) 및 pnp 트랜지스터(72)의 3개의 전극, 즉 베이스, 이미터 및 콜렉터를 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 설치하였다. 그리고, npn 트랜지스터(71)에 저전위 전원을 공급하기 위한 전원 배선(75)을 금속 배선층의 제 1 층에 설치하는 동시에, pnp 트랜지스터(72)에 고전위 전원을 공급하기 위한 전원 배선(80)을 제 1 층의 금속 배선층에 설치하며, 입출력 회로의 출력을 외부 패드(86)에 전달하기 위한 알루미늄 배선(85)을 금속 배선층의 제 2 층에 설치하였다. 그 때문에, 입출력 셀 영역(70)의 상측에 있어서는 금속 배선층의 제 1 층의 배선 영역의 폭을 축소할 수 있어, 입출력 셀 영역(70)의 배치 피치를 축소할 수 있다. 이로써, 반도체 칩의 둘레 방향으로 배치되는 입출력 셀 영역(70)의 수가 증가되어, 게이트 어레이의 다핀화를 도모할 수 있다.
또한, 본 발명은 다음과 같이 임의로 변경하여 구체화할 수도 있다.
(1) pMOS 트랜지스터 또는 nMOS 트랜지스터만을 구비한 MOS 트랜지스터 구성의 입출력 셀 영역을 구비한 반도체 장치에 구체화하여도 된다. 이 경우에도 상기 각 실시 형태와 같은 효과가 있다.
(2) pnp 트랜지스터 또는 npn 트랜지스터만을 구비한 양극형 트랜지스터 구성의 입출력 셀 영역을 구비한 반도체 장치에 구체화하여도 된다. 이 경우에도 상기 각 실시 형태와 같은 효과가 있다.
(3) 상기 각 형태에서는 반도체 장치로서의 게이트 어레이(10)에 구체화하였지만, 복수의 입출력 셀 영역이 반도체 칩의 주변 둘레를 따라 배치되는 형태의 다른 모든 반도체 장치에 구체화하여도 된다.
이상 상세하게 설명한 것과 같이, 본 발명은 금속 배선층 제 1 층의 배선 영역의 면적을 축소하여, 입출력 셀 영역의 배치 피치를 축소해서, 다핀화를 도모할 수 있다.

Claims (5)

  1. 입출력 회로를 구성하기 위한 입출력 셀 영역에는 복수의 트랜지스터가 있으며, 복수의 입출력 셀 영역을 반도체 칩의 주변 둘레를 따라 배치한 반도체 장치에 있어서,
    상기 각 입출력 셀 영역에 있어서 상기 반도체 칩의 둘레 방향과 직교하는 방향으로 늘어서도록 상기 복수의 트랜지스터를 배치하는 동시에, 상기 트랜지스터 3개 전극의 배치 방향이 상기 반도체 칩의 둘레 방향과 직교하도록 각 트랜지스터의 3개의 전극을 설치한 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 복수의 트랜지스터는 3개의 전극, 즉 소스, 드레인 및 게이트를 갖는 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 복수의 트랜지스터는 3개의 전극, 즉 베이스, 이미터 및 콜렉터를 갖는 양극형 트랜지스터인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 반도체 칩의 둘레 방향을 따라 배치되고, 트랜지스터에 전원을 공급하기 위한 전원 배선이 제 1 층의 배선층에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 패드와 입출력 회로내의 배선을 접속하는 금속 배선이 제 2 층 이상의 배선층에 설치되어 있는 것을 특징으로 하는 반도체 장치.
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