JPH1083685A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 過消去になりやすいメモリセルを検出するた
めの消去動作を簡単な外部入力により実行可能な不揮発
性半導体記憶装置を提供する。 【解決手段】 スーパーＶｃｃがチップイネーブル端子
８に印加されかつテスト用の消去コマンドがデータ入出
力端子１に入力され続ける限りテスト消去パルス信号Ｔ
Ｅが生成され、それにより消去動作が連続的に実行され
るように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は不揮発性半導体記
憶装置に関し、さらに詳しくは、過消去を起こしやすい
通常メモリセルに接続された通常ビット線を冗長ビット
線と置換することができる不揮発性半導体記憶装置に関
する。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置の１つと
して電気的に消去およびプログラム可能なリードオンリ
メモリ（ＥＥＰＲＯＭ）が提供されている。ＥＥＰＲＯ
Ｍのデータを消去するには、まず消去モードに設定さ
れ、すべてのメモリセルに高電圧が印加される。これに
よりメモリセルの浮遊ゲート中に蓄積された電子が引抜
かれるが、電子が過度に引抜かれるとメモリセルが過消
去を起こし、消去されたはずのメモリセルから誤ったデ
ータが読出されることがある。このような過消去を防止
するために、上記高電圧の印加時間は短く設定されてい
る。したがって、通常は１回だけ消去モードに設定して
もデータは完全に消去されない。そこで、消去モードが
終了するたびに、データが完全に消去されたか否かを確
認するための消去ベリファイモードに設定される。消去
ベリファイモードによってすべてのメモリセルのデータ
が消去されたことが確認されれば消去動作は終了する
が、データが消去されていないメモリセルが１つでも存
在すればもう一回消去モードに設定される。通常、メモ
リセルのデータをすべて消去するために、数十〜数百回
消去モードに設定される。

【０００３】このような消去動作を図３に示されたＮＯ
Ｒ型メモリセルアレイを有するＥＥＰＲＯＭ（以下「Ｎ
ＯＲ型フラッシュメモリ」という）に基づき詳しく説明
する。

【０００４】このフラッシュメモリを消去モードに設定
するためには、データ入出力端子１にデータ信号ＤＱの
代わりに予め定められた消去コマンドを入力する。コマ
ンドデコーダ１９は入力された消去コマンドをデコード
して消去モード信号ＥＲを生成する。タイマ２６は消去
モード信号ＥＲの活性化に応答して消去パルス信号ＥＰ
を所定期間生成する。消去プロテクト回路３９が不活性
状態（消去保護が解除されている状態）であれば、消去
パルス信号ＥＰはそのまま有効消去パルス信号ＥＥとし
てメモリソーススイッチ４１に与えられる。メモリソー
ススイッチ４１は有効消去パルス信号ＥＥに応答して電
源電圧Ｖｃｃよりも高い昇圧電圧Ｖｐｐをメモリセルア
レイ２９内のソース線４４に供給する。これにより、有
効消去パルス信号ＥＥが与えられる所定期間だけ消去動
作が実行される。このような消去動作の実行後は、連続
した消去コマンド入力による誤消去を防止するために消
去プロテクト回路３９が必ず活性化され、消去保護が設
定される。

【０００５】続いて、予め定めれた消去ベリファイコマ
ンドをデータ入出力端子１に入力すると、このフラッシ
ュメモリは消去ベリファイモードに設定される。消去ベ
リファイモードでは、メモリセルのデータがすべて「１
（消去状態）」であるか否かが確認される。ここで、も
しもメモリセルのデータが１つでも「０（プログラム状
態）」であれば、消去プロテクト回路３９は不活性化さ
れ、消去保護が解除される。このようにメモリセルのデ
ータをすべて消去するためには、消去コマンドと消去ベ
リファイコマンドとを繰返し入力する必要がある。

【０００６】ところで、このようなフラッシュメモリを
製造するにあたっては多数のメモリセルを形成する必要
があるため、過消去を起こしやすいメモリセルが形成さ
れてしまうことは避けられない。そこで、メモリセルア
レイ２９には通常メモリセル４５の他に、冗長メモリセ
ル４７が設けられる。過消去を起こしやすい通常メモリ
セル４５に接続された通常ビット線４０は冗長メモリセ
ル４７に接続された冗長ビット線４２と置換される。

【０００７】このような置換作業は製品出荷前のウエハ
プロセス工程中で行なわれる。すなわち、アルミニウム
配線工程の後に、正常なメモリセルが過消去を起こさな
い程度に所定回数だけ消去動作が実行される。その後、
過消去を起こしたメモリセルが存在するか否かがチェッ
クされ、もしも過消去を起こしたメモリセルが存在する
ならばそのメモリセルには過消去を起こす形状的要因が
あるものとして、そのメモリセルに接続された通常ビッ
ト線４０は冗長ビット線４２と置換される。

【０００８】

【発明が解決しようとする課題】上述した通常の消去と
同様に、消去コマンドをデータ入出力端子１に入力する
と、消去動作が所定期間実行されるが、この所定期間は
過消去を起こさないよう短く設定されているため、この
ような消去コマンドを繰返し入力する必要があった。ま
た、消去動作を実行するたびに消去プロテクト回路３９
が活性化されるため、消去動作の終了後に必ずダミーの
書込コマンド（８ワード構成の場合は「ＦＦ（１６進
数）」）を入力し、消去保護を解除する必要もあった。

【０００９】消去コマンドおよび書込コマンドを交互に
繰り返し入力した後、全ワード線不活性コマンドを入力
すると、すべてのワード線が不活性化される。過消去を
起こしたメモリセル４５が存在する場合はそのメモリセ
ル４５に接続されたビット線４０からは「１」のデータ
が読出されるので、そのような通常ビット線４０が冗長
ビット線４２と置換される。

【００１０】上記のように従来のフラッシュメモリで
は、過消去を起こしやすい通常メモリセル４５を検出す
るために、消去コマンドとダミーの書込コマンドとを数
十〜数百回繰返し入力する必要があり、テスト装置に多
大な負担がかかるという問題があった。

【００１１】この発明は上記のような問題を解決するた
めになされたもので、過消去を起こしやすいメモリセル
を簡単に検出できる不揮発性半導体記憶装置を提供する
ことを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、複数の通常ビット線と、冗長ビット
線と、通常ビット線および冗長ビット線と交差する複数
のワード線と、通常ビット線とワード線との交点に設け
られ、通常ビット線に接続されたドレインとワード線に
接続された制御ゲートとを有する複数の通常メモリセル
と、冗長ビット線とワード線との交点に設けられ、冗長
ビット線に接続されたドレインとワード線に接続された
制御ゲートとを有する複数の冗長メモリセルと、通常メ
モリセルおよび冗長メモリセルのソースに接続されたソ
ース線と、冗長ビット線を活性化し、通常メモリセルの
うち過消去を起こしやすい通常メモリセルに接続された
通常ビット線を不活性化する冗長ビット線活性化手段
と、列アドレス信号に応答して通常ビット線および冗長
ビット線を選択的に活性化する列デコーダと、行アドレ
ス信号に応答してワード線を選択的に活性化する行デコ
ーダと、ワード線のすべてを不活性化するよう行デコー
ダを制御する制御手段と、第１の外部信号に応答して第
１の消去信号を所定期間生成する第１の消去信号生成手
段と、第２の外部信号に応答して第２の消去信号を上記
所定期間よりも長い期間生成する第２の消去信号生成手
段と、第１または第２の消去信号に応答して所定電圧を
ソース線に供給するソース電圧供給手段とを備える。

【００１３】上記不揮発性半導体記憶装置は好ましくは
さらに、ソース電圧供給手段が第１の消去信号に応答し
て所定電圧をソース線に供給した後、第１の消去信号が
ソース電圧供給手段に与えられるのを阻止する消去保護
手段を備える。

【００１４】この発明に係るもう１つの不揮発性半導体
記憶装置は、複数の通常ビット線と、冗長ビット線と、
通常ビット線および冗長ビット線と交差する複数のワー
ド線と、通常ビット線とワード線との交点に設けられ、
通常ビット線に接続されたドレインとワード線に接続さ
れた制御ゲートとを有する複数の通常メモリセルと、冗
長ビット線とワード線との交点に設けられ、冗長ビット
線に接続されたドレインとワード線に接続された制御ゲ
ートとを有する複数の冗長メモリセルと、通常メモリセ
ルおよび冗長メモリセルのソースに接続されたソース線
と、冗長ビット線を活性化し、通常メモリセルのうち過
消去を起こしやすい通常メモリセルに接続された通常ビ
ット線を不活性化する冗長ビット線不活性化手段と、列
アドレス信号に応答して通常ビット線および冗長ビット
線を選択的に活性化する列デコーダと、行アドレス信号
に応答してワード線を選択的に活性化する行デコーダ
と、ワード線のすべてを不活性化するよう行デコーダを
制御する制御手段と、端子と、端子に供給された電源電
圧よりも高い電圧を検出して検出信号を生成する高電圧
検出手段と、外部から与えられる通常消去コマンドをデ
コードして消去モード信号を生成するとともに、高電圧
検出手段から検出信号が与えられかつ外部からテスト消
去コマンドが与えられる間中、テスト消去コマンドをデ
コードしてテスト消去信号を連続的に生成するデコーダ
手段と、デコーダ手段からの消去モード信号に応答して
通常消去信号を所定期間生成するタイマ手段とを備え
る。

【００１５】この発明に係るさらにもう１つの不揮発性
半導体記憶装置は、複数の通常ビット線と、冗長ビット
線と、通常ビット線および冗長ビット線と交差する複数
のワード線と、通常ビット線とワード線との交点に設け
られ、通常ビット線に接続されたドレインとワード線に
接続された制御ゲートとを有する複数の通常メモリセル
と、冗長ビット線とワード線との交点に設けられ、冗長
ビット線に接続されたドレインとワード線に接続された
制御ゲートとを有する複数の冗長メモリセルと、通常メ
モリセルおよび冗長メモリセルのソースに接続されたソ
ース線と、冗長ビット線を活性化し、通常メモリセルの
うち過消去を起こしやすい通常メモリセルに接続された
通常ビット線を不活性化する冗長ビット線不活性化手段
と、列アドレス信号に応答して通常ビット線および冗長
ビット線を選択的に活性化する列デコーダと、行アドレ
ス信号に応答してワード線を選択的に活性化する行デコ
ーダと、ワード線のすべてを不活性化するよう行デコー
ダを制御する制御手段と、端子と、端子に供給された電
源電圧よりも高い電圧を検出して検出信号を生成する高
電圧検出手段と、外部から与えられた消去コマンドをデ
コードして消去モード信号を生成するデコーダ手段と、
デコーダ手段からの消去モード信号に応答して通常消去
信号を所定期間生成する通常タイマ手段と、高電圧検出
手段からの検出信号に応答して活性化され、デコーダ手
段からの消去モード信号に応答してテスト消去信号を上
記所定期間よりも長い期間生成するテストタイマ手段と
を備える。

【００１６】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。

【００１７】［実施の形態１］ （１） 実施の形態１の構成 図１を参照して、この発明の実施の形態１によるＮＯＲ
型フラッシュメモリは、データ入出力端子１と、データ
信号ＤＱを出力する出力バッファ２と、入力されたデー
タ信号ＤＱをラッチするデータラッチ回路３と、アドレ
ス信号ＡＤを受けるアドレス端子５と、アドレス信号Ａ
Ｄをラッチして供給するラッチ機能付アドレスバッファ
６と、チップイネーブル信号／ＣＥを受けるチップイネ
ーブル端子８と、チップイネーブル信号／ＣＥを供給す
る／ＣＥバッファ９と、チップイネーブル端子８に電源
電圧Ｖｃｃよりも高い電圧（スーパーＶｃｃ）が与えら
れると検出信号ＳＶを生成する高電圧検出回路１１と、
出力イネーブル信号／ＯＥを受ける出力イネーブル端子
１３と、出力イネーブル信号／ＯＥを供給する／ＯＥバ
ッファ１４と、書込イネーブル信号／ＷＥを受ける書込
イネーブル端子１６と、書込イネーブル信号／ＷＥを供
給する／ＷＥバッファ１７と、データ入出力端子１から
データラッチ回路３を介して与えられた外部コマンドを
デコードして動作モードを決定するコマンドデコーダ４
５とを備える。

【００１８】ここで、コマンドデコーダ４５は、予め定
められた消去ベリファイコマンド（ユーザに開放されて
いる）が入力されると消去ベリファイモード信号ＥＶを
生成し、予め定められた書込ベリファイコマンド（ユー
ザに開放されている）が入力されると書込ベリファイモ
ード信号ＷＶを生成し、予め定められた読出コマンド
（ユーザに開放されている）が入力されると読出モード
信号ＲＥを生成し、高電圧検出回路１１からの検出信号
ＳＶがＨ（論理ハイ）レベルの間に、予め定められた全
ワード線不活性コマンド（ユーザに開放されていない）
が入力されると全ワード線不活性モード信号ＷＤを生成
し、予め定められた消去コマンド（ユーザに開放されて
いる）が入力されると消去モード信号ＥＲを生成し、予
め定められた書込コマンド（ユーザに開放されている）
が入力されると書込モード信号ＷＲを生成する。

【００１９】このフラッシュメモリはさらに、消去モー
ド信号ＥＲに応答して消去パルス信号ＥＰを所定期間だ
け生成し、書込モード信号ＷＲに応答して書込パルス信
号ＷＰを所定期間だけ生成するタイマ２６と、ＮＯＲ型
メモリセルアレイ２９とを備える。

【００２０】ここで、メモリセルアレイ２９は、複数の
通常ビット線４０と、複数の冗長ビット線４２と、通常
ビット線４０および冗長ビット線４２と交差する複数の
ワード線２８と、通常ビット線４０とワード線２８との
交点に設けられた複数の通常メモリセル４５と、冗長ビ
ット線４２とワード線２８との交点に設けられた複数の
冗長メモリセル４７と、通常メモリセル４５および冗長
メモリセル４７のソースに接続された複数のソース線４
４とを含む。各通常メモリセル４５は、ソース線４４に
接続されたソースと、通常ビット線４０に接続されたド
レインと、ワード線２８に接続された制御ゲートと、浮
遊ゲートとを有するトランジスタ４５から構成される。

【００２１】このフラッシュメモリはさらに、アドレス
バッファ６から与えられる行アドレス信号に応答してワ
ード線２８を選択的に活性化する行デコーダ３０と、ア
ドレスバッファ６から与えられる列アドレス信号に応答
して通常ビット線４０および冗長ビット線４２を選択的
に活性化する列デコーダ３１と、書込パルス信号ＷＰに
応答して活性化され、データラッチ回路３から与えられ
るデータ信号ＤＱをメモリセル４５，４７に書込む書込
回路３２と、メモリセル４５，４７からデータ信号を読
出すセンスアンプ３３と、アドレスバッファ６、行デコ
ーダ３０およびセンスアンプ３３を制御する制御回路３
４とを備える。

【００２２】ここで、アドレスバッファ６は、制御回路
３４から与えられる制御信号ＡＣに応答してアドレス信
号ＡＤをラッチする。行デコーダ３０は、制御回路３４
から与えられる制御信号群ＲＣに応答して、昇圧電圧Ｖ
ｐｐをワード線２８に選択的に供給することによりワー
ド線２８を活性化したり、電源電圧Ｖｃｃをワード線２
８に選択的に供給することによりワード線２８を活性化
したり、電源電圧Ｖｃｃよりも少し高い電圧をワード線
２８に選択的に供給することによりワード線２８を活性
化したり、あるいはすべてのワード線２８を不活性化し
たりする。センスアンプ３３は、制御回路３４から与え
られる制御信号ＳＣに応答して活性／不活性化される。

【００２３】このフラッシュメモリはさらに、電源投入
直後および消去モードにおける消去動作実行直後にメモ
リセル４５，４７のデータを誤って消去することを防止
するための消去プロテクト回路３９を備える。より具体
的には、消去プロテクト回路３９が活性化、つまり消去
保護が設定されていると、消去プロテクト回路３９は消
去パルス信号ＥＰを阻止し、それをそのまま有効消去パ
ルス信号ＥＥとして出力することはない。消去プロテク
ト回路３９はまた、書込パルス信号ＷＰに応答して活性
化されるとともに、消去ベリファイ動作により「０（プ
ログラム状態）」のデータを有するメモリセル４５，４
７が１つでも存在すると認められたとき活性化される。
消去プロテクト回路３９が不活性化される、つまり消去
保護が解除されると、消去プロテクト回路３９は消去パ
ルス信号ＥＰをそのまま有効消去パルス信号ＥＥとして
出力する。

【００２４】このフラッシュメモリはさらに、消去実行
信号ＥＣ（詳細は後述する）がＨレベルのときメモリセ
ルアレイ２９内のソース線４４に昇圧電圧Ｖｐｐを供給
し、消去実行信号ＥＣがＬレベルのときソース線４４を
接地するメモリソーススイッチ４１と、冗長ビット線４
２を活性化し、その代わりに通常メモリセル４５のうち
過消去を起こしやすい通常メモリセルに接続された通常
ビット線４０を不活性化する冗長ビット線活性化回路４
３とを備える。

【００２５】ここで、冗長ビット線活性化回路４３は、
冗長ビット線４２と置換されるべき通常ビット線４０の
アドレスをプログラムするためのヒューズを含む。これ
らのヒューズはレーザトリミング装置によって切断され
る。したがって、列デコーダ３１に与えられた列アドレ
ス信号が冗長ビット線活性化回路４３にプログラムされ
たアドレスと一致すると、列デコーダ３１はその通常ビ
ット線４０の代わりに冗長ビット線４２を活性化する。

【００２６】このフラッシュメモリの構成上の特徴をこ
こでまとめて説明する。コマンドデコーダ４５は図３に
示された従来のコマンドデコーダ１９と異なり、上述し
た通常の消去コマンドの他に、予め定められたテスト消
去コマンドを受けることができる。コマンドデコーダ４
５は、Ｈレベルの検出信号ＳＶが与えられかつテスト消
去コマンドが与えられている期間だけテスト消去信号Ｔ
Ｅを生成する。すなわち、コマンドデコーダ４５は、ス
ーパーＶｃｃがチップイネーブル端子８に印加されかつ
テスト消去コマンドがデータ入出力端子１に入力される
とテスト消去信号ＴＥをＨレベルに活性化し、その他の
コマンドがデータ入出力端子１に入力されるかまたはチ
ップイネーブル端子８へのスーパーＶｃｃの印加が停止
されるとテスト消去信号ＴＥをＬレベルに不活性化する
ように構成されている。

【００２７】このフラッシュメモリは従来と異なりさら
に、消去プロテクト回路３９からの有効消去パルス信号
ＥＥおよびコマンドデコーダ４５からのテスト消去信号
ＴＥを受けて消去実行信号ＥＣを生成するＯＲ回路４６
を備える。したがって、有効消去パルス信号ＥＥおよび
テスト消去信号ＴＥのうちいずれか一方がＨレベルにな
ると、消去実行信号ＥＣはＨレベルになる。

【００２８】（２） 実施の形態１の動作 次に、上記構成のフラッシュメモリの動作を説明する。

【００２９】（２．１） 非通常動作モード まず、このフラッシュメモリの製品出荷前に、過消去を
起こしやすい通常メモリセル４５に接続された通常ビッ
ト線４０を冗長ビット線４２に置換する場合の動作を説
明する。この場合、過消去を起こしやすい通常メモリセ
ル４５に過消去を意図的に起こさせるためのテスト消去
モードに設定された後、その過消去を起こした通常メモ
リセル４５に接続された通常ビット線４０を検出するた
めの全ワード線不活性モードに設定される。

【００３０】（２．１．１） テスト消去モード ウエハプロセス工程中のアルミニウム配線工程の後で、
スーパーＶｃｃをチップイネーブル端子８に印加し、か
つ予め定められたテスト消去コマンド（ユーザに開放さ
れていない）をデータ入出力端子１に入力すると、テス
ト消去モードに設定される。高電圧検出回路１１はその
印加されたスーパーＶｃｃを検出してＨレベルの検出信
号ＳＶをコマンドデコーダ４５に供給する。他方、デー
タラッチ回路３はその入力されたテスト消去コマンドを
コマンドデコーダ４５に供給する。したがって、コマン
ドデコーダ４５はテスト消去信号ＴＥのみをＨレベルに
活性化する。これによりＯＲ回路４６の出力である消去
実行信号ＥＣがＨレベルに活性化されるため、消去実行
信号ＥＣがＨレベルの間だけメモリソーススイッチ４１
はソース線４４に昇圧電圧Ｖｐｐを供給する。そのた
め、消去実行信号ＥＣがＨレベルの間だけ消去動作が実
行される。

【００３１】続いて、チップイネーブル端子８へのスー
パーＶｃｃの印加を停止するかまたはテスト消去コマン
ド以外のコマンド（読出コマンドなど）を入力すると、
コマンドデコーダ４５はテスト消去信号ＴＥをＬレベル
に不活性化する。これにより消去実行信号ＥＣがＬレベ
ルに不活性化されるため、メモリソーススイッチ４１は
ソース線４４を接地する。このようにスーパーＶｃｃを
印加しかつテスト消去コマンドを入力している間だけ消
去実行信号ＥＣがＨレベルに活性化されるため、任意の
時間だけ消去動作を実行させることができる。したがっ
てここでは、過消去を起こしやすい通常メモリセル４５
だけが過消去を起こす程度の時間だけチップイネーブル
端子８にスーパーＶｃｃを印加しかつデータ入出力端子
１にテスト消去コマンドを入力すればよい。

【００３２】（２．１．２） 全ワード線不活性モード 続いて従来と同様に、スーパーＶｃｃをチップイネーブ
ル端子８に印加しかつ予め定められた全ワード線不活性
コマンド（ユーザに開放されていない）をデータ入出力
ピン１に入力すると、全ワード線不活性モードに設定さ
れる。コマンドデコーダ４５は、その入力された全ワー
ド線不活性コマンドをデコードして全ワード線不活性モ
ード信号ＷＤをＨレベルに活性化する。制御回路３４は
Ｈレベルの全ワード線不活性モード信号ＷＤに応答して
制御信号群ＲＣを行デコーダ３０に供給し、これにより
すべてのワード線２８を不活性化するよう行デコーダ３
０を制御する。

【００３３】続いて、順次変化する列アドレス信号をア
ドレス端子５に入力すると、列デコーダ３１はその入力
された列アドレス信号に応答して通常ビット線４０を順
次選択的に活性化する。活性化された通常ビット線４０
のデータはセンスアンプ３３によって増幅され、出力バ
ッファ２を介してデータ入出力端子１に出力される。こ
のとき、過消去を起こした通常メモリセル４５が接続さ
れた通常ビット線４０からは「１（消去状態）」のデー
タが読出される。このような通常ビット線４０を冗長ビ
ット線４２と置換するために、冗長ビット線活性化回路
４３内のヒューズがレーザトリミング装置によって切断
される。これにより、過消去を起こしやすい通常メモリ
セル４５が接続された通常ビット線４０を示すアドレス
が冗長ビット線活性化回路４３にプログラムされる。

【００３４】（２．２） 通常動作モード このフラッシュメモリの通常動作モードは基本的に従来
と同じであるが、以下にこれを簡単に説明する。

【００３５】（２．２．１） 読出モード 予め定められた読出コマンド（ユーザに開放されてい
る）をデータ入出力端子１に入力すると、読出モード信
号ＲＥが活性化され、さらに制御回路３４からの制御信
号ＡＣに応答してアドレスバッファ６のラッチ機能が不
活性化される。したがって、入力されたアドレス信号Ａ
Ｄはラッチされることなくそのまま行デコーダ３０また
は列デコーダ３１に与えられる。また、制御回路３４か
らの制御信号群ＲＣに応答して行デコーダ３０は電源電
圧Ｖｃｃをワード線２８に供給することによりワード線
２８を選択的に活性化する。また、制御回路３４からの
センスアンプ活性化信号ＳＣに応答してセンスアンプ３
３が活性化されるため、行デコーダ３０および列デコー
ダ３１によって選択されたメモリセル４５または４７の
データは、出力イネーブル信号／ＯＥがＬレベルのとき
に出力バッファ２を介してデータ入出力端子１に読出さ
れる。

【００３６】（２．２．２） 書込モード 予め定められた書込コマンド（ユーザに開放されてい
る）をデータ入出力端子１に入力すると、書込モード信
号ＷＲが活性化され、さらに制御回路３４からの制御信
号ＡＣに応答して入力されたアドレス信号ＡＤがアドレ
スバッファ６にラッチされる。また、Ｈレベルの書込モ
ード信号ＷＲに応答してタイマ２６が起動し、書込パル
ス信号ＷＰを所定期間生成する。この書込パルス信号Ｗ
Ｐに応答して制御回路３４が生成した制御信号群ＲＣは
行デコーダ３０に与えられ、これにより行デコーダ３０
はアドレスバッファ７からの行アドレス信号に応答して
ワード線２８に昇圧電圧Ｖｐｐを供給することによりワ
ード線を選択的に活性化する。また、書込パルス信号Ｗ
Ｐに応答して書込回路３２が駆動され、データラッチ回
路３から「０」のデータが与えられるとき列デコーダ３
１によって活性化されたビット線４０または４２に書込
電圧が印加される。これにより、書込動作が実行され
る。このとき、センスアンプ３３は制御回路３４からの
Ｌレベルの制御信号ＳＣに応答して不活性化されてい
る。また、書込動作の実行後、消去プロテクト回路３９
は不活性化され、これによりメモリセル４５，４７のデ
ータは消去可能な状態になる。

【００３７】（２．２．３） 書込ベリファイモード 次に、上記書込動作によりデータが正確に書込まれたか
否かを確認するための書込ベリファイモードを説明す
る。予め定められた書込ベリファイコマンド（ユーザに
開放されている）をデータ入出力端子１に入力すると、
データを書込んだメモリセルからデータを読出すため
に、書込コマンドが入力されたときのアドレス信号がそ
のままアドレスバッファ６にラッチされる。行デコーダ
３０は、アドレスバッファ６からの行アドレス信号に応
答して電源電圧Ｖｃｃよりも少し高い電圧をワード線２
８に供給することによりワード線２８を選択的に活性化
する。その他、上記読出動作と同様にメモリセルからデ
ータが読出される。

【００３８】 （２．２．４） 通常消去モード 次に、メモリセル４５，４７のデータを消去するための
通常消去モードを説明する。予め定められた消去コマン
ド（ユーザに開放されている）をデータ入出力端子１に
入力すると、消去モード信号ＥＲが活性化される。タイ
マ２６はこの消去モード信号ＥＲの活性化に応答して起
動し、所定期間だけＨレベルになる消去パルス信号ＥＰ
を生成する。消去パルス信号ＥＰがＨレベルにある間、
制御回路３４からの制御信号群ＲＣに応答して行デコー
ダ３０はすべてのワード線２８を不活性化する。また、
制御回路３４からの制御信号ＳＣに応答してセンスアン
プ３３は不活性化される。

【００３９】ここで、消去プロテクト回路３９が不活性
（消去保護が解除されている）状態の場合、消去パルス
信号ＥＰはそのまま有効消去パルス信号ＥＥとして、ひ
いては消去実行信号ＥＣとしてメモリソーススイッチ４
１に与えられる。これによりメモリセルアレイ２９内の
ソース線４４に昇圧電圧Ｖｐｐが供給され、消去動作が
実行される。他方、消去プロテクト回路３９が活性（消
去保護が設定されている）状態の場合、消去パルス信号
ＥＰが生成されても有効消去パルスＥＥは生成されず、
ひいては消去実行信号ＥＣもまた生成されないので、消
去動作は実行されない。

【００４０】なお、消去プロテクト回路３９の活性／不
活性を問わず、消去動作の実行後は連続した消去コマン
ドの入力による誤消去を防止するために消去プロテクト
回路３９は活性化される。

【００４１】（２．２．５） 消去ベリファイモード 次に、メモリセル４５，４７のデータがすべて消去され
たか否かを確認するための消去ベリファイモードを説明
する。予め定められた消去ベリファイコマンド（ユーザ
に開放されている）をデータ入出力端子１に入力する
と、アドレス信号ＡＤはアドレスバッファ６にラッチさ
れる。行デコーダ３０は電源電圧Ｖｃｃよりも少し低い
電圧をワード線２８に供給することによりワード線２８
を選択的に活性化する。出力イネーブル信号／ＯＥがＬ
レベルのとき、読出されたデータ中に１つでも「０」の
データがある場合は、再度消去動作を可能とするために
消去プロテクト回路３９が不活性化される。上記以外の
動作は基本的に読出動作と同じである。

【００４２】（３） 実施の形態１の効果 以上のように、この実施の形態１によれば、スーパーＶ
ｃｃをチップイネーブル端子８に印加しかつテスト消去
コマンドをデータ入出力端子１に入力している間中、連
続的に消去動作が実行されるため、従来のように消去コ
マンドとダミーの書込コマンドとを交互に繰返し入力す
る必要がなく、テスト装置にかかる負担を軽減すること
ができる。

【００４３】［実施の形態２］ （１） 実施の形態２の構成 図２を参照して、この発明の実施の形態２によるＮＯＲ
型フラッシュメモリは通常のタイマ２６に加えて、高電
圧検出回路１１からの検出信号ＳＶがＨレベルに活性化
されている間にコマンドデコーダ１９からの通常の消去
モード信号ＥＲがＨレベルに活性化されたとき、正常な
通常メモリセル４５が過消去を起こさない程度の期間だ
けテスト消去信号ＴＥを生成するテスト消去モード用の
タイマ４８を備える。実施の形態２におけるコマンドデ
コーダ１９は図３に示された従来のものと同じである。
実施の形態２のその他の構成は上記実施の形態１と同じ
である。

【００４４】（２） 実施の形態２の動作 次に、上記構成のフラッシュメモリの動作を説明する。

【００４５】（２．１） 非通常動作モード 上記実施の形態１と同様に、過消去を起こしやすい通常
メモリセル４５に接続された通常ビット線４０を冗長ビ
ット線４２に置換する場合の動作を説明する。この場合
もまた、テスト消去モードに設定された後、全ワード線
不活性モードに設定される。

【００４６】（２．１．１） テスト消去モード まず、スーパーＶｃｃをチップイネーブル端子８に印加
すると、高電圧検出回路１１は検出信号ＳＶをＨレベル
に活性化し、このＨレベルの検出信号ＳＶに応答してテ
スト消去モード用のタイマ４８が活性化される。スーパ
ーＶｃｃをチップイネーブル端子８に印加している間に
通常の消去コマンドと同じコマンドをデータ入出力端子
１に入力すると、コマンドデコーダ１９はその入力され
たコマンドをデコードして消去モード信号ＥＲをＨレベ
ルに活性化する。活性化されたタイマ４８は消去モード
信号ＥＲの活性化時に起動し、テスト消去信号ＴＥを所
定期間生成する。タイマ２６もまた消去モード信号ＥＲ
の活性化時に起動し、通常の消去パルス信号ＥＰを所定
期間生成するが、テスト消去信号ＴＥの方が通常の消去
パルス信号ＥＰよりも長い期間生成される。このテスト
消去信号ＴＥはＯＲ回路４６を介して消去実行信号ＥＣ
としてメモリソーススイッチ４１に与えられるので、メ
モリソーススイッチ４１はメモリセルアレイ２９内のソ
ース線４４に昇圧電圧Ｖｐｐを供給し、これにより消去
動作が実行される。

【００４７】このとき消去プロテクト回路３９が不活性
状態にあると、通常の消去パルス信号ＥＰはそのまま有
効消去パルス信号ＥＥとしてＯＲ回路４６に与えられる
が、テスト消去信号ＴＥの活性化期間は有効消去パルス
信号ＥＥの活性化期間よりも長いため、有効消去パルス
信号ＥＥは消去実行信号ＥＣに何らの影響も及ぼさな
い。

【００４８】（２．１．２） 全ワード線不活性モード 続いて、全ワード線不活性コマンドをデータ入出力端子
１に入力すると全ワード線不活性モードになるが、この
モードは上記実施の形態１と同じであるので、ここでは
その説明を省略する。

【００４９】（２．２） 通常動作モード この実施の形態２における読出モード、書込モード、書
込ベリファイモード、消去モードおよび消去ベリファイ
モードなどの通常動作モードは上記実施の形態１と同じ
であるので、ここではその説明を省略する。

【００５０】（３） 実施の形態２の効果 以上のように、この実施の形態２によれば、スーパーＶ
ｃｃをチップイネーブル端子８に入力している間に通常
の消去コマンドをデータ入出力端子１に入力すると、テ
スト消去モード用タイマ４８によって通常の消去動作の
期間よりも長い期間消去動作が実行されるため、従来の
ように消去コマンドとダミーの書込コマンドとを交互に
繰返し入力する必要がなく、テスト装置にかかる負担を
軽減することができる。また、上記実施の形態１のよう
に通常の消去コマンドとは別にテスト用の消去コマンド
を設定する必要がなく、コマンドデコーダ１９は従来と
同じものを用いることができる。

【００５１】なお、上記実施の形態１および２では、チ
ップイネーブル端子８にスーパーＶｃｃが印加されてい
るが、チップイネーブル端子８の代わりにテスト消去モ
ードで使用されない他の端子、たとえばアドレス端子５
の１つにスーパーＶｃｃが印加されるようにしてもよ
い。

【００５２】

【発明の効果】この発明に係る不揮発性半導体記憶装置
によれば、第１の外部信号に応答して第１の消去信号が
所定期間生成されるだけでなく、第２の外部信号に応答
して第２の消去信号が上記所定期間よりも長い期間生成
されるため、第１の外部信号を繰返し多数回入力する代
わりに第２の外部信号を１回入力すれば、欠陥のある通
常メモリセルが過消去を起こす程度までテスト用の消去
動作が実行される。その結果、テスト装置にかかる負担
を軽減することができる。

【００５３】また、誤消去を防止するための消去保護機
能を備えている場合であっても第１の外部信号の入力と
消去保護の解除とを繰返す必要がなく、テスト装置にか
かる負担をさらに軽減することができる。

【００５４】この発明に係るもう１つの不揮発性半導体
記憶装置によれば、電源電圧よりも高い電圧を端子に印
加しかつテスト消去コマンドを入力している間中テスト
消去信号が連続的に生成されるため、通常消去コマンド
を繰返し入力することなく、任意の期間消去動作を実行
することができる。その結果、テスト装置にかかる負担
を低減することができる。

【００５５】この発明に係るさらにもう１つの不揮発性
半導体記憶装置によれば、電源電圧よりも高い電圧を端
子に印加している間に消去コマンドを入力するとテスト
消去信号が通常消去信号よりも長い期間生成されるた
め、消去コマンドを繰返し入力することなく、欠陥のあ
る通常メモリセルが過消去を起こす程度まで消去動作が
実行される。その結果、テスト装置にかかる負担を軽減
することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＮＯＲ型フラ
ッシュメモリの全体構成を示すブロック図である。

【図２】 この発明の実施の形態２によるＮＯＲ型フラ
ッシュメモリの全体構成を示すブロック図である。

【図３】 従来のＮＯＲ型フラッシュメモリの全体構成
を示すブロック図である。

【符号の説明】

１ データ入出力端子、５ アドレス端子、８ チップ
イネーブル端子、１１高電圧検出回路、１３ 出力イネ
ーブル端子、１６ ライトイネーブル端子、１９，４５
コマンドデコーダ、２６ タイマ、２８ ワード線、
３０ 行デコーダ、３１ 列デコーダ、３４ 制御回
路、３９ 消去プロテクト回路、４０通常ビット線、４
１ メモリソーススイッチ、４２ 冗長ビット線、４３
冗長ビット線活性化回路、４４ ソース線、４５ 通
常メモリセル、４６ ＯＲ回路、４７ 冗長メモリセ
ル、４８ テスト消去モード用タイマ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の通常ビット線と、 冗長ビット線と、 前記通常ビット線および前記冗長ビット線と交差する複
   数のワード線と、 前記通常ビット線と前記ワード線との交点に設けられ、
   前記通常ビット線に接続されたドレインと前記ワード線
   に接続された制御ゲートとを有する複数の通常メモリセ
   ルと、 前記冗長ビット線と前記ワード線との交点に設けられ、
   前記冗長ビット線に接続されたドレインと前記ワード線
   に接続された制御ゲートとを有する複数の冗長メモリセ
   ルと、 前記通常メモリセルおよび前記冗長メモリセルのソース
   に接続されたソース線と、 前記冗長ビット線を活性化し、前記通常メモリセルのう
   ち過消去を起こしやすい通常メモリセルに接続された通
   常ビット線を不活性化する冗長ビット線活性化手段と、 列アドレス信号に応答して前記通常ビット線および前記
   冗長ビット線を選択的に活性化する列デコーダと、 行アドレス信号に応答して前記ワード線を選択的に活性
   化する行デコーダと、 前記ワード線のすべてを不活性化するよう前記行デコー
   ダを制御する制御手段と、 第１の外部信号に応答して第１の消去信号を所定期間生
   成する第１の消去信号生成手段と、 第２の外部信号に応答して第２の消去信号を前記所定期
   間よりも長い期間生成する第２の消去信号生成手段と、 前記第１または第２の消去信号に応答して所定電圧を前
   記ソース線に供給するソース電圧供給手段とを備える、
   不揮発性半導体記憶装置。
2. 【請求項２】 前記ソース電圧供給手段が前記第１の消
   去信号に応答して前記所定電圧を前記ソース線に供給し
   た後、前記第１の消去信号が前記ソース電圧供給手段に
   与えられるのを阻止する消去保護手段をさらに備える、
   請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 複数の通常ビット線と、 冗長ビット線と、 前記通常ビット線および前記冗長ビット線と交差する複
   数のワード線と、 前記通常ビット線と前記ワード線との交点に設けられ、
   前記通常ビット線に接続されたドレインと前記ワード線
   に接続された制御ゲートとを有する複数の通常メモリセ
   ルと、 前記冗長ビット線と前記ワード線との交点に設けられ、
   前記冗長ビット線に接続されたドレインと前記ワード線
   に接続された制御ゲートとを有する複数の冗長メモリセ
   ルと、 前記通常メモリセルおよび前記冗長メモリセルのソース
   に接続されたソース線と、 前記冗長ビット線を活性化し、前記通常メモリセルのう
   ち過消去を起こしやすい通常メモリセルに接続された通
   常ビット線を不活性化する冗長ビット線不活性化手段
   と、 列アドレス信号に応答して前記通常ビット線および前記
   冗長ビット線を選択的に活性化する列デコーダと、 行アドレス信号に応答して前記ワード線を選択的に活性
   化する行デコーダと、前記ワード線のすべてを不活性化
   するよう前記行デコーダを制御する制御手段と、 端子と、 前記端子に供給された、電源電圧よりも高い電圧を検出
   して検出信号を生成する高電圧検出手段と、 外部から与えられた通常消去コマンドをデコードして消
   去モード信号を生成するとともに、前記高電圧検出手段
   から検出信号が与えられかつ外部からテスト消去コマン
   ドが与えられる間中、前記テスト消去コマンドをデコー
   ドしてテスト消去信号を連続的に生成するデコーダ手段
   と、 前記デコーダ手段からの消去モード信号に応答して通常
   消去信号を所定期間生成するタイマ手段とを備える、不
   揮発性半導体記憶装置。
4. 【請求項４】 複数の通常ビット線と、 冗長ビット線と、 前記通常ビット線および前記冗長ビット線と交差する複
   数のワード線と、 前記通常ビット線と前記ワード線との交点に設けられ、
   前記通常ビット線に接続されたドレインと前記ワード線
   に接続された制御ゲートとを有する複数の通常メモリセ
   ルと、 前記冗長ビット線と前記ワード線との交点に設けられ、
   前記冗長ビット線に接続されたドレインと前記ワード線
   に接続された制御ゲートとを有する複数の冗長メモリセ
   ルと、 前記通常メモリセルおよび前記冗長メモリセルのソース
   に接続されたソース線と、 前記冗長ビット線を活性化し、前記通常メモリセルのう
   ち過消去を起こしやすい通常メモリセルに接続された通
   常ビット線を不活性化する冗長ビット線不活性化手段
   と、 列アドレス信号に応答して前記通常ビット線および前記
   冗長ビット線を選択的に活性化する列デコーダと、 行アドレス信号に応答して前記ワード線を選択的に活性
   化する行デコーダと、 前記ワード線のすべてを不活性化するよう前記行デコー
   ダを制御する制御手段と、 端子と、 前記端子に供給された、電源電圧よりも高い電圧を検出
   して検出信号を生成する高電圧検出手段と、 外部から与えられた消去コマンドをデコードして消去モ
   ード信号を生成するデコーダ手段と、 前記デコーダ手段からの消去モード信号に応答して通常
   消去信号を所定期間生成する通常タイマ手段と、 前記高電圧検出手段からの検出信号に応答して活性化さ
   れ、前記デコーダ手段からの消去モード信号に応答して
   テスト消去信号を前記所定期間よりも長い期間生成する
   テストタイマ手段とを備える、不揮発性半導体記憶装
   置。