KR20010001311A - 리던던트 선택 회로를 갖는 반도체 메모리 장치 - Google Patents

Abstract

본 발명에 따른 반도체 메모리 장치는 메인 메모리 셀 어레이, 리던던트 메모리 셀 어레이, 행 디코더, 열 디코더, Y-게이트 회로, 메인 센스 앰프 및 기입 구동 회로, 리던던트 센스 앰프 및 기입 구동 회로, 리던던트 선택 회로, 멀티플렉서 그리고 데이터 입/출력 버퍼를 포함한다. 상기 리던던트 선택 회로는 메모리 셀 어레이, 기입 제어 회로, 제 1의 디코더, Y-게이트 회로, 센스 앰프 및 기입 구동 회로 그리고 제 2의 디코더를 포함한다. 상기 리던던트 선택 회로는 테스트 동작, 기입 동작 그리고 독출 동작 동안에, 외부로부터 인가되는 열 어드레스에 따라 리던던트 메모리 셀 어레이 내의 리던던트 메모리 셀들로/로부터 입/출력되는 입/출력 데이터를 선택하는 복수 비트의 리던던트 선택 신호들을 출력한다. 상기한 바와 같이, 테스트 동작 동안에, 상기 리던던트 선택 회로가 리던던트 메모리 셀들로/로부터 입/출력되는 입/출력 데이터를 선택함으로써, 별도의 테스트 회로의 추가 없이, 메인 메모리 셀들뿐만 아니라, 리던던트 메모리 셀들의 결함 여부가 테스트되어, 반도체 메모리 장치의 신뢰성 및 반도체 제조 공정의 수율이 높아진다.

Description

리던던트 선택 회로를 갖는 반도체 메모리 장치{A SEMICONDUCTOR MEMORY DEVICE WITH REDUNDANT SELECTION CIRCUIT}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 리던던트 메모리를 가지는 반도체 메모리 장치에 관한 것이다.

최근, 반도체 메모리 장치는 점차 고집적화, 대용량화되고, 이러한 반도체 메모리 장치의 고기능화에 비례하여 칩 사이즈(chip size)가 점차 증가된다. 일반적으로, 칩 사이즈가 증가되고 그리고 반도체 메모리 장치의 고집적을 위해 최소 선폭이 줄어들면, 칩의 수율은 그와 반대로 감소된다.

이러한 경향에 따라, 칩의 수율이 중요시되는 고집적 메모리 장치에서는 에러 정정 코드(error correction code)를 이용한 기술과 도 1과 같은 리던던트 메모리 등을 이용한 여러 가지 불량 구제 기술로 칩의 수율이 향상되어 왔다. 이러한 불량 구제 기술 중 하나인 에러 정정 코드는 디지털 통신에서 사용되는 헤밍 코드(hamming code)를 이용한 기술이며, 이는 메모리 셀로부터 읽어낸 데이터와 패리티 데이터(parity data)와의 조합을 통해 메모리 셀로부터 읽어 낸 데이터 중 에러가 발생된 데이터를 정확한 데이터로 대체하는 기술이다. 이러한 에러 정정 코드는 메모리 셀의 결함뿐만 아니라, 데이터를 읽는 과정에서의 오류까지 정정할 수 있는 장점이 있다.

그러나, 이러한 에러 정정 코드를 이용한 불량 구제 기술은 칩의 면적을 증가시킬 뿐만 아니라, 독출된 데이터 중 다수 비트의 데이터에 에러가 발생됐을 경우에는, 에러가 발생된 데이터의 정정이 불가능한 단점이 있다.

도 1을 참조하면, 리던던트 메모리 셀을 이용한 불량 구제 기술이 사용되는 반도체 메모리 장치는 메인 메모리 셀 어레이(11), 리던던트 메모리 셀 어레이(13), 행 디코더(21), 열 디코더(23), Y-게이트 회로(25), 메인 센스 앰프 및 기입 구동 회로(31), 리던던트 센스 앰프 및 기입 구동 회로(33), 어드레스 저장 회로(41), 입/출력 코딩 회로(43), 멀티플렉서(50) 및 데이터 입/출력 버퍼(60)를 구비한다.

상기 메인 메모리 셀 어레이(11)는 도시되지는 않았지만, 복수 개의 메인 메모리 셀들(main memory cells)과, 복수 개의 메인 워드 라인들(main word lines; MWLs)과 복수 개의 메인 비트 라인들(main bit lines; MBLs)을 구비하며, 상기 메인 메모리 셀들에 복수 비트의 데이터를 저장한다. 상기 리던던트 메모리 셀 어레이(13)는 도시되지는 않았지만, 상기 메인 워드 라인들(MWLs)과 복수 개의 리던던트 메모리 셀들(redundant memory cells) 및 복수 개의 리던던트 비트 라인들(redundant bit lines; RBLs)을 구비하며, 상기 메인 메모리 셀 어레이(11) 내의 결함 메모리 셀들을 리페어(repair)하여 결함 메모리 셀들에 저장될 데이터를 저장한다.

상기 행 디코더(21)는 외부로부터의 복수 개의 행 어드레스들(row address; RA)을 디코딩한다. 상기 열 디코더(23)는 외부로부터의 복수 개의 열 어드레스들(column address; CA)을 디코딩한다. 상기 Y-게이트 회로(25)는 디코딩된 상기 행 어드레스들(RA)에 의해 선택되는 메인 및 리던던트 메모리 셀 어레이들(11, 13)의 메모리 셀들로부터 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉)가 출력될 때, 상기 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉) 중 상기 열 어드레스(CA)에 대응되는 출력 데이터(DOUT〈0:15〉/RDOUT〈16〉)를 선택적으로 Y-게이팅한다.

상기 메인 센스 앰프 및 워드 라인 구동 회로(31)는 기입 동작 동안에, 기입 데이터(WD〈0:15〉, RWD〈16〉)를 대응되는 메인 비트 라인(MBL)으로 전달하고 그리고 독출 동작 동안에, 상기 Y-게이트 회로(25)를 통해 전달되는 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉)를 센싱한다. 상기 어드레스 저장 회로(address storage circuit; 41)는 결함이 발생된 메인 메모리 셀들의 주소를 나타내는 열 어드레스들(CA)이 저장되고, 입력되는 열 어드레스들(CA)이 결함 메인 메모리 셀의 주소를 나타낼 때, 리던던트 메모리 셀의 선택을 알리는 리페어 활성화 신호들(repair enable; RE〈0:7〉)을 출력한다.

상기 입/출력 코딩 회로(input/output coding circuit; 43)는 상기 어드레스 저장 회로(41)로부터의 리페어 활성화 신호들(RE〈0:7〉)을 코딩한 복수 개의 리던던트 선택 신호들(redundant selection signal; R〈0:15〉)을 출력한다. 상기 멀티플렉서(50)는 상기 리던던트 선택 신호들(R〈0:15〉)의 제어에 의해 기입 동작 동안에, 데이터 입/출력 버퍼(60)로부터의 입력 데이터(input data; DIN〈0:15〉)를 센스 앰프 및 기입 구동 회로들(31, 33)로 전달하고 그리고 독출 동작 동안에, 상기 센스 앰프 및 기입 구동 회로들(31, 33)로부터의 센싱 데이터(sensing data; SD〈0:15〉, RSD〈16〉)를 선택적으로 데이터 입/출력 버퍼(60)로 전달한다. 상기 데이터 입/출력 버퍼(60)는 기입 동작 동안에, 외부로부터 입력되는 입력 데이터(DIN〈0:15〉)를 저장하고 그리고 독출 동작 동안에, 상기 멀티플렉서(50)로부터의 센싱 데이터(SD〈0:15〉, RSD〈16〉)를 저장한다.

도 1과 같은, 일반적인 리던던트 메모리 셀을 이용한 불량 메모리 셀들을 구제하는 기술은 DRAM(dynamic random access memory), SRAM(static random access memory), PROM(programable read only memory) 등에서 주로 사용된다. 예를 들어, 워드 단위(16 비트)를 한 페이지로 하는 반도체 메모리 장치에서의 불량 구제 기술은 메인 메모리 셀 어레이(11)의 특정 어드레스에 대한 워드 단위의 데이터 중 한 비트의 데이터가 결함인 경우에, 이를 리던던트 메모리 셀 어레이(13) 내의 리던던트 메모리 셀에 저장된 데이터로 치환해 주는 방식이다. 반대로, 결함이 있는 메인 메모리 셀 어레이(11)내의 메인 메모리 셀들에 기입될 데이터는 리던던트 메모리 셀 어레이(13)내의 리던던트 메모리 셀들에 기입된다.

도 1에 도시된 일반적인 불량 구제 기술이 사용되는 반도체 메모리 장치의 어드레스 저장 회로(41)에는 반도체 제조 공정이 종료된 후, 메인 메모리 셀 어레이(11)의 테스트 결과에 따라 페일된 메인 메모리 셀들의 열 어드레스(CA)가 퓨즈 커팅(fuse cutting) 방법을 통해서 어드레스 저장 회로(41)에 저장된다. 그런데, 이러한 퓨즈 커팅 방법은 반도체 메모지 장치 내의 퓨즈를 패키징(packaging) 이전의 웨이퍼(wafer) 단계에서 커팅하는 레이저 퓨즈 커팅(laser fuse cutting) 방법과 패키징 후에 퓨즈를 커팅하는 전기적 퓨즈 커팅(electric fuse cutting) 방법으로 구분된다.

상기 퓨즈 커팅 방법 중 레이저 퓨즈 커팅 방법은 테스트 시간의 증가를 초래할 뿐만 아니라, 반도체 제조 공정 상의 커다란 비용의 증가를 가져온다. 그리고, 전기적 퓨즈 커팅 방법은 패키징된 반도체 메모리 장치에 과전류를 공급하여 퓨즈를 커팅하는 방법과 플래시 메모리 셀을 퓨즈로서 사용하여 퓨즈 커팅의 효과를 거두는 방법이 있다. 여기서, 플래시 메모리 셀을 이용한 퓨즈 커팅 방법은 플래시 메모리 셀을 퓨즈로 이용하여, 플래시 메모리 셀의 프로그램 및 소거 여부에 따라 퓨징의 여부가 결정되는 방법으로, 이 방법은 테스트 동작 동안에, 메인 메모리 셀의 페일 결함뿐만 아니라, 리던던트 메모리 셀의 결함 여부까지 테스트 할 수 있는 장점이 있다.

그러나, 상기한 플래시 메모리 셀을 이용한 리던던트 기술 또한, 리던던트 메모리 셀의 결함 여부를 검출하기 위해서는 메인 메모리 셀의 퓨징에 이용되는 회로뿐만 아니라, 리던던트 메모리 셀의 데이터를 독출하기 위한 별도의 테스트 회로가 요구되어, 반도체 메모리 장치의 면적이 증가되는 문제점이 발생된다.

따라서, 본 발명의 목적은 테스트 회로의 추가 없이 리던던트 메모리 셀 어레이의 결함 여부를 테스트할 수 있는 반도체 메모리 장치를 제공하는 것이다.

도 1은 일반적인 반도체 메모리 장치를 보여주는 블록도;

도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블록도;

도 3은 도 2의 반도체 메모리 장치의 메모리 셀 어레이 및 주변 회로를 보여주는 블록도 및;

도 4는 도 2의 리던던트 선택 회로를 보여주는 블록도이다.

*도면의 주요 부분에 대한 부호 설명

110 : 메인 메모리 셀 어레이 130 : 리던던트 메모리 셀 어레이

210 : 행 디코더 230 : 열 디코더

250 : Y-게이트 회로 310, 330 : 센스 앰프 및 기입 구동 회로

400 : 리던던트 선택 회로 500 : 멀티플렉서

600 : 데이터 입/출력 버퍼

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 본 발명에 따른 반도체 메모리 장치는 제 1 및 제 2 어레이들, 비트 라인 선택 회로, 감지 증폭기 회로, 리던던트 선택 회로 및 멀티플렉서를 포함한다. 상기 제 1 어레이는 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 포함한다. 상기 제 2 어레이는 복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 포함한다. 상기 비트 라인 선택 회로는 열 어드레스에 응답해서 상기 제 1 비트 라인들 중 적어도 하나의 제 1 비트 라인 및 제 2 비트 라인들 중 적어도 하나의 제 2 비트 라인을 선택한다. 상기 감지 증폭기 회로는 센싱 신호에 응답해서 상기 선택된 비트 라인을 통해서 상기 제 1 및 제 2 어레이로부터의 데이터를 감지한다. 상기 리던던트 선택 회로는 상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생한다. 상기 멀티플렉서는 상기 리던던트 선택 신호에 응답해서 상기 선택된 제 2 비트 라인을 통해서 감지된 데이터를 출력한다. 그리고, 상기 리던던트 선택 회로는, 테스트 동작 모드 동안 상기 제 2 비트 라인들 각각이 결함 열인 지의 여부를 판별하기 위해서 상기 제 2 비트 라인들 각각을 지정하기 위한 열 어드레스 정보를 저장하며, 상기 리던던트 선택 회로는, 정상 모드 동작 동안에, 상기 제 1 비트 라인들 중 결함 열을 알리는 열 어드레스 정보를 저장하는 것을 특징으로 한다.

또한, 상기 리던던트 선택 회로는 제 1 디코더, 메모리 셀 어레이, 비트 라인 선택 회로, 감지 증폭기 회로 및 제 2 디코더를 포함한다. 상기 제 1 디코더는 상기 열 어드레스를 디코딩한 제 1 및 제 2 어드레스를 출력한다. 상기 메모리 셀 어레이는 복수 개의 메모리 셀들을 가지며, 상기 열 어드레스 정보를 저장한다. 상기 비트 라인 선택 회로는 상기 제 2 어드레스에 응답해서 상기 메모리 셀 어레이로부터의 상기 열 어드레스 정보에 상응하는 데이터를 선택적으로 출력한다. 상기 감지 증폭기 회로는 상기 센싱 신호에 응답해서 상기 비트 라인 선택 회로를 통해서 상기 메모리 셀 어레이로부터의 상기 데이터를 감지한다. 상기 제 2 디코더는 상기 감지 증폭기 회로로부터의 상기 데이터를 디코딩한 상기 리던던트 선택 신호들을 출력한다.

그리고, 상기 제 1 및 제 2 어레이들은 노어 타입의 플래시 메모리 셀들을 포함하고, 상기 리던던트 선택 회로의 상기 메모리 셀 어레이는 노어 타입의 플래시 메모리 셀들을 포함한다. 여기서, 상기 리던던트 선택 회로는 상기 테스트 동작 모드 동안 상기 열 어드레스 정보를 상기 메모리 셀 어레이로 구동하는 기입 구동 회로 및 상기 테스트 신호에 응답해서 상기 열 리던던트 데이터를 상기 기입 구동 회로로 전달하는 기입 제어 회로를 더 포함한다.

본 발명의 다른 특징에 의하면, 본 발명에 따른 반도체 메모리 장치는 제 1 및 제 2 어레이들, 비트 라인 선택 회로, 감지 증폭기 회로, 리던던트 선택 회로 및 멀티플렉서를 포함한다. 상기 제 1 어레이는 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 포함한다. 상기 제 2 어레이는 복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 포함한다. 상기 비트 라인 선택 회로는 열 어드레스에 응답해서 상기 제 1 비트 라인들 중 적어도 하나의 제 1 비트 라인 및 제 2 비트 라인들 중 적어도 하나의 제 2 비트 라인을 선택한다. 상기 감지 증폭기 회로는 센싱 신호에 응답해서 상기 선택된 비트 라인을 통해서 상기 제 1 및 제 2 어레이로부터의 데이터를 감지한다. 상기 리던던트 선택 회로는 상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생한다. 상기 멀티플렉서는 상기 리던던트 선택 신호에 응답해서 상기 선택된 제 2 비트 라인을 통해서 감지된 데이터를 출력한다. 상기 리던던트 선택 회로는 제 1 디코더, 메모리 셀 어레이, 비트 라인 선택 회로, 감지 증폭기 회로, 제 1 디코더 및 기입 구동 회로를 포함한다. 상기 제 1 디코더는 상기 열 어드레스를 디코딩한 제 1 및 제 2 어드레스를 출력한다. 상기 메모리 셀 어레이는 복수 개의 메모리 셀들을 가지며, 상기 열 어드레스 정보를 저장한다. 상기 비트 라인 선택 회로는 상기 제 2 어드레스에 응답해서 상기 메모리 셀 어레이로부터의 상기 열 어드레스 정보에 상응하는 데이터를 선택적으로 출력한다. 상기 감지 증폭기 회로는 상기 센싱 신호에 응답해서 상기 비트 라인 선택 회로를 통해서 상기 메모리 셀 어레이로부터의 상기 데이터를 감지한다. 상기 제 2 디코더는 상기 감지 증폭기 회로로부터의 상기 데이터를 디코딩한 상기 리던던트 선택 신호들을 출력한다. 상기 기입 구동 회로는 상기 테스트 동작 모드 동안 상기 열 어드레스 정보를 상기 메모리 셀 어레이로 구동한다.

본 발명의 또 다른 특징에 의하면, 본 발명에 따른 반도체 메모리 장치는 제 1 및 제 2 어레이들, 비트 라인 선택 회로, 감지 증폭기 회로, 리던던트 선택 회로 및 멀티플렉서를 포함한다. 상기 제 1 어레이는 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 포함한다. 상기 제 2 어레이는 복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 포함한다. 상기 비트 라인 선택 회로는 열 어드레스에 응답해서 상기 제 1 및 제 2 비트 라인들 중 상기 열 어드레스에 대응되는 제 1 및 제 2 비트 라인들을 선택한다. 상기 감지 증폭기 회로는 상기 선택된 비트 라인들을 통해서 상기 제 1 및 제 2 어레이들로부터의 데이터를 감지한다. 상기 리던던트 선택 회로는 상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인들 중 하나의 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생한다. 상기 멀티플렉서는 상기 리던던트 선택 신호에 응답해서 상기 선택된 제 1 비트 라인들 중 결함 비트 라인 대신에 제 2 비트 라인을 통해서 감지된 데이터가 출력되도록 한다. 여기서, 상기 리던던트 선택 회로는, 테스트 동작 모드 동안 상기 제 2 비트 라인들 각각이 결함 열린 지의 여부를 판별하기 위해서 상기 제 2 비트 라인들 각각을 지정하기 위한 열 어드레스 정보를 저장하며, 정상 모드 동작 동안에, 상기 제 1 비트 라인들 중 결함 열을 알리는 열 어드레스 정보를 저장하는 것을 특징으로 한다.

본 발명의 또 다른 특징에 의하면, 본 발명에 따른 반도체 메모리 장치는 제 1 및 제 2 어레이들, 비트 라인 선택 회로, 감지 증폭기 회로, 리던던트 선택 회로 및 멀티플렉서를 포함한다. 상기 제 1 어레이는 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 포함한다. 상기 제 2 어레이는 복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 포함한다. 상기 비트 라인 선택 회로는 열 어드레스에 응답해서 상기 제 1 및 제 2 비트 라인들 중 상기 열 어드레스에 대응되는 제 1 및 제 2 비트 라인들을 선택한다. 상기 감지 증폭기 회로는 상기 선택된 비트 라인들을 통해서 상기 제 1 및 제 2 어레이들로부터의 데이터를 감지한다. 상기 리던던트 선택 회로는 상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인들 중 적어도 두 개의 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생한다. 상기 멀티플렉서는 상기 리던던트 선택 신호에 응답해서 상기 선택된 제 1 비트 라인들의 결함 비트 라인들 대신에 선택된 제 2 비트 라인들을 통해서 감지된 데이터가 출력되도록 한다. 그리고, 상기 리던던트 선택 회로는 테스트 동작 모드 동안 상기 제 2 비트 라인들 각각이 결함 열린 지의 여부를 판별하기 위해서 상기 제 2 비트 라인들 각각을 지정하기 위한 열 어드레스 정보를 저장하며, 정상 모드 동작 동안에, 상기 제 1 비트 라인들 중 결함 열을 알리는 열 어드레스 정보를 저장하는 것을 특징으로 한다.

(작용)

이와 같은 장치에 의해서, 테스트 동작 동안에, 메인 메모리 셀들뿐만 아니라, 리던던트 메모리 셀들의 결함 여부가 테스트되므로, 반도체 메모리 장치의 신뢰성 및 반도체 제조 공정의 수율이 향상된다.

(실시예)

이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 2 내지 도 4에 의거하여 상세히 설명한다.

도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치는 메인 메모리 셀 어레이(110), 리던던트 메모리 셀 어레이(130), 행 디코더(210), 열 디코더(230), Y-게이트 회로(250), 메인 센스 앰프 및 기입 구동 회로(310), 리던던트 센스 앰프 및 기입 구동 회로(330), 리던던트 선택 회로(400), 멀티플렉서(500) 및 데이터 입/출력 버퍼(600)를 포함한다. 상기 리던던트 선택 회로(400)는 메모리 셀 어레이(410), 기입 제어 회로(420), 제 1의 디코더(430), Y-게이트 회로(440), 센스 앰프 및 기입 구동 회로(450) 및 제 2의 디코더(460)를 포함하며, 테스트 동작 동안에, 상기 메인 메모리 셀 어레이(110)와 리던던트 메모리 셀 어레이(130) 내의 메모리 셀들의 결함이 테스트되고, 기입 동작 및 독출 동작 동안에, 메인 메모리 셀 어레이(110)와 리던던트 메모리 셀 어레이(130)로부터의 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉) 및 데이터 입/출력 버퍼(600)로부터의 입력 데이터(DIN〈0:15〉)의 경로를 제어하는 복수 비트의 리던던트 선택 신호들(R〈0:15〉)을 출력한다. 상기한 바와 같이, 테스트 동작 동안에, 상기 리던던트 선택 회로(400)가 리던던트 메모리 셀들로/로부터 입/출력되는 입/출력 데이터(DIN〈0:15〉/DOUT〈0:15〉,RDOUT〈16〉)를 선택하여, 별도의 테스트 회로의 추가 없이, 메인 메모리 셀들뿐만 아니라, 리던던트 메모리 셀들의 결함 여부가 테스트됨으로써, 반도체 메모리 장치의 신뢰성 및 반도체 제조 공정의 수율이 높아진다.

도 2 및 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 메인 메모리 셀 어레이(110), 리던던트 메모리 셀 어레이(130), 행 디코더(210), 열 디코더(230), Y-게이트 회로들(250), 메인 센스 앰프 및 기입 구동 회로(310), 리던던트 센스 앰프 및 기입 구동 회로(330), 리던던트 선택 회로(400), 멀티플렉서(500), 데이터 입/출력 버퍼(600)를 포함한다. 상기 메인 메모리 셀 어레이(110)는 복수 개의 메인 메모리 셀들과 상기 메인 메모리 셀들을 따라 행의 방향으로 신장하는 복수 개의 메인 워드 라인들(main word lines; MWLs)과 상기 메인 워드 라인들(MWLs)에 교차되도록 상기 메인 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 메인 비트 라인들(main bit lines; MBLs)을 포함한다.

상기 리던던트 메모리 셀 어레이(130)는 복수 개의 리던던트 메모리 셀들과 상기 메인 워드 라인들(MWLs) 및 상기 메인 워드 라인들(MWLs)에 교차되도록 상기 메모리 셀들을 따라 열의 방향으로 신장하는 복수 개의 리던던트 비트 라인들(redundant bit lines; RBLs)을 포함한다. 그리고, 상기 메인 및 리던던트 메모리 셀 어레이들(110, 130)의 메모리 셀들은 도 3과 같이, 비트 라인 단위의 비트 세그먼트들의 형태로 구분될 수 있다. 상기 행 디코더(210)는 외부로부터의 복수 개의 행 어드레스들(RA)을 디코딩한다. 상기 열 디코더(230)는 외부로부터의 복수 개의 열 어드레스들(CA)을 디코딩한다.

상기 Y-게이트 회로(250)는 도 3과 같이, 대응되는 메인 비트 라인들(MBLs)에 연결된 Y-게이트 회로(251) 및 대응되는 리던던트 비트 라인들(RBLs)에 연결된 Y-게이트 회로(253)를 포함하며, 기입 동작 동안에, 센스 앰프 및 기입 구동 회로들(310, 330)로부터의 기입 데이터(WD〈0:15〉, RWD〈16〉)를 열 어드레스(CA)에 대응되는 비트 라인들(MBLs, RBLs)로 선택적으로 전달하고 그리고 독출 동작 동안에, 상기 열 어드레스들(CA)의 제어에 의해 메인 메모리 셀 어레이(110) 및 리던던트 메모리 셀 어레이(130)로부터 비트 라인들(MBLs, RBLs)을 통해 전달되는 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉)를 센스 앰프 및 기입 구동 회로들(310, 330)로 선택적으로 전달한다.

상기 센스 앰프 및 기입 구동 회로들(310, 330)은 도 3과 같이, 대응되는 Y-게이트 회로(251/253)에 연결된 복수 개의 센스 앰프 및 기입 구동기들(SA, WD)을 포함하며, 기입 동작 동안에, 입력 데이터(DIN〈0:15〉)를 기입 데이터(WD〈0:15〉, RWD〈16〉)로서 메인 메모리 셀 어레이(110) 및 리던던트 메모리 셀 어레이(130)로 제공하고 그리고 독출 동작 동안에, 센싱 신호(sensing signal; SEN)에 응답해서 메인 메모리 셀 어레이(110) 및 리던던트 메모리 셀 어레이(130)로부터의 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉)를 센싱한 센싱 데이터(SD〈0:15〉, RSD〈16〉)를 멀티플렉서(500)로 출력한다. 상기 센싱 신호(SEN)는 외부로부터 입력되는 어드레스들의 천이를 검출하는 어드레스 천이 검출기(address transition detector; ATD)로부터 어드레스 입력 후, 소정의 지연 시간 뒤에 출력된다.

상기 멀티플렉서(500)는 도시되지는 않았지만, 센스 앰프 및 기입 구동 회로들(310, 330)로부터의 센싱 데이터(SD〈0:15〉, RSD〈16〉)를 데이터 입/출력 버퍼(600)로 전달하는 제 1의 멀티플렉서 및 데이터 입/출력 버퍼(600)로부터의 입력 데이터(DIN〈0:15〉)를 센스 앰프 및 기입 구동 회로들(310, 330)로 전달하는 제 2의 멀티플렉서를 포함한다.

도 4를 참조하면, 상기 리던던트 선택 회로(400)는 메모리 셀 어레이(410), 기입 제어 회로(420), 디코더(430), Y-게이트 회로(440), 센스 앰프 및 기입 구동 회로(450) 그리고 리던던트 디코더(460)를 포함하며, 테스트 동작, 기입 동작 및 독출 동작 동안에, 상기 리던던트 메모리 셀 어레이(130)로부터의 출력 데이터(RDOUT〈16〉)를 선택하는 리던던트 선택 신호(R〈0:15〉)를 출력한다. 상기 메모리 셀 어레이(410)는 플로팅 게이트 타입(floating gate type)의 복수 개의 메모리 셀들과 복수 개의 워드 라인들(WLs) 및 비트 라인들(BLs)을 포함한다.

상기 기입 제어 회로(420)는 테스트 동작 중의 기입 동작 동안에, 외부로부터 워드 라인 전압(word line voltage; VWL) 및 리던던트 데이터(RD〈0:4〉)를 받아들이고, 복수 비트의 테스트 신호(TEST)에 응답해서 상기 워드 라인 전압(VWL)을 상기 디코더(430)로 그리고 상기 리던던트 데이터(RD〈0:4〉를 센스 앰프 및 기입 구동 회로(450)로 공급한다. 상기 디코더(430)는 상기 열 어드레스(CA)를 디코딩한 디코딩 행 어드레스(DRA) 및 디코딩 열 어드레스(DCA)를 출력한다. 상기 Y-게이트 회로(440)는 상기 디코딩 열 어드레스(DCA)의 제어에 의해 메모리 셀 어레이(410)로부터 출력되는 열 리던던트 출력 데이터(column redundant output data; CR_DOUT〈0:4〉)나 메모리 셀 어레이(410)에 저장될 열 리던던트 기입 데이터(column redundant write data; CR_WD〈0:4〉)를 선택적으로 Y-게이팅한다. 여기서, 상기 열 리던던트 출력 데이터(CR_DOUT〈0:4〉) 중 최상위 비트 데이터(CR_DOUT〈4〉)는 리던던트 데이터의 선택을 나타내며, 나머지 하위 비트 데이터(CR_DOUT〈0:4〉)는 리던던트 데이터(RWD/RSD〈16〉)가 입/출력될 경로를 나타낸다.

상기 센스 앰프 및 기입 구동 회로(450)는 테스트 동작 중의 기입 동작 동안에, 열 리던던트 기입 데이터(CR_WD〈0:4〉)를 Y-게이트 회로(440)를 통해 메모리 셀 어레이(410)로 제공하고 그리고 상기 테스트 동작 및 독출 동작 동안에, 상기 센싱 신호(SEN)의 제어에 의해 열 리던던트 출력 데이터(CR_DOUT〈0:4〉)를 센싱한 열 리던던트 센싱 데이터(column redundant sensing data; CR_SD〈0:4〉)를 출력한다. 상기 리던던트 디코더(460)는 상기 센스 앰프 및 기입 구동 회로(450)로부터의 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 디코딩한 상기 리던던트 선택 신호(R〈0:15〉)를 출력한다. 여기서, 상기 리던던트 선택 신호(R〈0:15〉)는 리던던트 데이터(RWD/RSD〈16〉)의 입/출력 경로를 나타낸다.

상기 멀티플렉서(500)는 기입 동작 동안에, 상기 리던던트 선택 신호(R〈0:15〉)에 응답해서 데이터 입/출력 버퍼(600)로부터의 입력 데이터(DIN〈0:15〉)를 센스 앰프 및 기입 구동 회로들(310, 330)로 선택적으로 전달하고 그리고 독출 동작 동안에, 상기 센스 앰프 및 기입 구동 회로들(310, 330)로부터의 센싱 데이터(SD〈0:15〉, RSD〈16〉)를 데이터 입/출력 버퍼(600)로 선택적으로 전달한다. 상기 데이터 입/출력 버퍼(600)는 기입 및 독출 동작 동안에, 메모리 셀 어레이들(110, 130)로부터 독출되거나, 메모리 셀 어레이들(110, 130)의 메모리 셀들에 저장될 입/출력 데이터(DIN/SD〈0:15〉)를 저장한다.

이하, 도 2 내지 도 4를 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 동작이 설명된다.

도 2 내지 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치는 상기 리던던트 선택 회로(400)를 포함하는 것을 특징으로 한다. 상기 리던던트 선택 회로(400)는 테스트, 기입 및 독출 동작 동안에, 상기 리던던트 메모리 셀 어레이(130)를 선택하는 복수 비트의 리던던트 선택 신호(R〈0:15〉)를 출력한다. 상기한 바와 같이, 테스트 동작 동안에, 복수 비트의 리던던트 선택 신호(R〈0:15〉)를 이용하여 입/출력되는 리던던트 데이터(DIN/SD〈0:15〉)의 입/출력 경로를 선택함으로써, 별도의 테스트 회로의 추가 없이도 리던던트 메모리 셀들의 결함 여부가 테스트되고 그리고 기입 및 독출 동작 동안에, 리던던트 메모리 셀에 저장된 데이터가 기입 및 독출됨으로써, 반도체 메모리 장치의 신뢰성 및 제조 공정의 수율이 향상된다.

다시, 도 2 내지 도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치 특히 노어 타입의 플래시 메모리 셀들을 가지는 노어형 플래시 메모리 장치의 동작은 크게 테스트 동작, 기입 동작 및 독출 동작으로 구분된다. 상기 테스트 동작에서는 상기 반도체 메모리 장치 내의 메인 메모리 셀들 및 리던던트 메모리 셀들의 결함 여부가 테스트된다.

〈테스트 동작〉

상기 테스트 동작 동안에는, 우선 도 2의 상기 메인 메모리 셀 어레이(110) 내의 메인 메모리 셀들의 결함 여부가 테스트된다. 상기 메인 메모리 셀들의 테스트는 메인 메모리 셀들로 소정 형태의 데이터(예를 들어, 모두 '1'이나 '0'의 데이터)를 기입한 다음, 메인 메모리 셀들에 저장된 데이터를 독출하는 순으로 수행된다. 이때, 결함이 발생된 메인 메모리 셀들로부터는 정상 메모리 셀들에 저장된 데이터와 다른 데이터(예를 들어, 정상 메모리 셀로부터 '1'의 데이터가 출력될 때, 결함 메모리 셀로부터는 '0'의 데이터가 출력된다.)가 출력된다.

상기 메인 메모리 셀 어레이(110) 내의 상기 메인 메모리 셀들의 테스트가 종료된 후, 상기 리던던트 메모리 셀 어레이(130) 내의 리던던트 메모리 셀들의 테스트가 시작되면, 상기 리던던트 선택 회로(400)의 메모리 셀 어레이(410)에는 리던던트 비트 라인(RBL)의 선택을 알리는 열 리던던트 정보가 기입된다. 이때, 도 3의 리던던트 선택 회로(400)의 상기 기입 제어 회로(420)는 상기 테스트 신호(TEST)에 응답해서 외부로부터의 리던던트 데이터(RD〈0:4〉)를 센스 앰프 및 기입 구동 회로(450)로 전달하고 그리고 워드 라인 전압(word line voltage; VWL)을 디코더(430)로 전달한다. 이때, 상기 리던던트 데이터(RD〈0:4〉)는 어드레스 입력 핀들(address pins)이나 입/출력 핀들(input/output pins) 중 어느 핀들로 입력되어도 무방하다. 상기 디코더(430)는 외부로부터의 열 어드레스들(CA)을 디코딩한 상기 디코딩 행 및 열 어드레스들(DRA, DCA)을 출력한다.

이때, 상기 디코딩 행 어드레스(DRA)에 의해 선택되는 메모리 셀 어레이(410)의 워드 라인(WL)은 프로그램 전압(program voltage; Vpgm; 예를 들어, 약 19V ∼ 20V) 레벨로 활성화된다. 그리고, 센스 앰프 및 기입 구동 회로(450)의 기입 구동 회로는 상기 리던던트 데이터(RD〈0:4〉)에 상응하는 열 리던던트 기입 데이터(CR_WD〈0:4〉)를 Y-게이트 회로(440)를 통해 메모리 셀 어레이(410)의 대응되는 비트 라인(BL)으로 제공한다. 이때, Y-게이트 회로(440)는 상기 디코딩 열 어드레스(DCA)에 응답해서 상기 열 리던던트 기입 데이터(CR_WD〈0:4〉)를 디코딩 열 어드레스(DCA)에 대응되는 비트 라인(BL)으로 전달한다.

이와 같은 방법으로, 디코딩 행 및 열 어드레스들(DRA, DCA)에 의해 선택된 워드 라인(WL) 및 비트 라인들(BLs)에 연결된 메모리 셀들에는 모든 리던던트 비트 라인들(RBLs)의 주소들에 상응하는 열 리던던트 데이터가 저장된다. 상기 메모리 셀 어레이(410)에 리던던트 메모리 셀 어레이(130)의 모든 리던던트 비트 라인들(RBLs)의 주소에 상응하는 정보가 저장되면, 리던던트 메모리 셀 어레이(130) 내의 리던던트 메모리 셀들의 테스트가 수행된다.

상기 리던던트 메모리 셀들의 테스트를 위해서는, 우선 메인 메모리 셀들과 마찬가지로 리던던트 메모리 셀들에 소정 형태의 데이터가 기입된다. 이때, 상기 리던던트 선택 회로(400)의 디코더(430)로 상기 열 어드레스(CA)가 제공된다. 상기 디코더(430)는 상기 열 어드레스(CA)를 디코딩한 디코딩 행 및 열 어드레스들(DRA, DCA)을 출력한다. 상기 디코딩 행 및 열 어드레스들(DRA, DCA)에 의해 선택된 워드 라인(WL) 및 비트 라인들(BLs)에 연결된 메모리 셀들의 열 리던던트 데이터(CR_DOUT〈0:4〉)는 상기 Y-게이트 회로(440)를 통해 센스 앰프 및 기입 구동 회로(450)로 전달된다.

상기 센스 앰프 및 기입 구동 회로(450)의 센스 앰프(SA)는 Y-게이트 회로(440)를 통해 전달되는 열 리던던트 출력 데이터(CR_DOUT〈0:4〉)를 센싱한 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 리던던트 디코더(460)로 출력한다. 상기 리던던트 디코더(460)는 상기 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 디코딩한 리던던트 선택 신호(R〈0:15〉)를 출력한다.

이때, 도 2의 상기 행 및 열 디코더들(210, 230)에도 행 및 열 어드레스들(RA, CA)이 입력된다. 그리고, 상기 데이터 입/출력 버퍼(600)에는 리던던트 메모리 셀들의 테스트를 위한 입력 데이터(예를 들어, DIN〈0〉가 리던던트 메모리 셀들에 저장될 데이터라고 가정한다.)가 저장된다. 상기 멀티플렉서(500)는 상기 리던던트 선택 신호(R〈0:15〉)의 제어에 의해 상기 데이터 입/출력 버퍼(600)에 저장된 입력 데이터(DIN〈0〉)를 센스 앰프 및 기입 구동 회로(330)로 전달한다.

상기 센스 앰프 및 기입 구동 회로(330)의 기입 구동 회로(WD)는 상기 입력 데이터(DIN〈0〉)에 상응하는 기입 데이터(WD〈0〉)를 Y-게이트 회로(253)로 공급한다. 이때, 상기 Y-게이트 회로(253)는 상기 열 디코더(230)에 의해서 디코딩된 상기 열 어드레스들(CA)에 응답해서 상기 기입 데이터(WD〈0〉)를 모든 리던던트 비트 라인들(RBLs)로 순차적으로 전달한다. 이때, 예를 들어 상기 Y-게이트 회로(251/253)가 YA 게이트들과 YB 게이트들로 구분되어 있다고 가정하면, 상기 Y-게이트 회로(253)로 공급되는 열 어드레스(CA)는 Y-게이트 회로(251)로 공급되는 YA 어드레스의 하위 비트 어드레스(예를 들어, 2 비트)와 YB 어드레스(예를 들어, 1 비트)이다. 이로 인해, 메인 메모리 셀 어레이(110) 내의 하나의 메인 비트 라인(MBL)이 선택될 때, 리던던트 메모리 셀 어레이(130) 내의 하나의 리던던트 비트 라인(RBL)이 선택된다.

이와 같이, 리던던트 비트 라인들(RBLs)을 통해 전달된 기입 데이터(RWD〈0〉)는 선택된 메인 워드 라인(MWL)에 연결된 리던던트 메모리 셀들에 순차적으로 저장된다. 상기 리던던트 메모리 셀 어레이(130) 내의 모든 리던던트 메모리 셀들에 상기 기입 데이터(RWD〈0〉)가 저장되면, 리던던트 메모리 셀들에 저장된 데이터의 독출 동작이 수행된다. 상기 독출 동작이 시작되면, 상기 행 디코더(210)는 행 어드레스(RA)를 디코딩하여 행 어드레스(RA)에 대응되는 메인 워드 라인들(MWLs)을 독출 전압(read voltage; Vread; 예를 들어, 약 5V ∼ 6V) 레벨로 활성화시킨다. 상기 열 디코더(230)는 열 어드레스(CA)를 디코딩하여 Y-게이트 회로(250) 중 열 어드레스(CA)에 대응되는 Y-게이트들을 턴-온시킨다.

이후, 상기 행 어드레스(RA)에 대응되는 메인 워드 라인(MWL)에 연결된 리던던트 메모리 셀들에 저장된 데이터(RDOUT〈16〉)는 열 어드레스(CA)에 대응되는 리던던트 비트 라인들(RBLs) 및 Y-게이트 회로(250)를 통해 센스 앰프 및 기입 구동 회로(330)의 센스 앰프(SA)로 출력된다. 상기 센스 앰프(SA)는 상기 센싱 신호(SEN)에 응답해서 Y-게이트 회로(250)를 통해 전달되는 출력 데이터(RDOUT〈16〉)를 센싱한 센싱 데이터(RSD〈16〉)를 멀티플렉서(500)로 출력한다.

이때, 상기 리던던트 선택 회로(400)의 센스 앰프 및 기입 구동 회로(450)에도 상기 센스 앰프 및 기입 구동 회로(330)와 동시에, 상기 열 어드레스(CA) 및 센싱 신호(SEN)가 공급되어, 상기 메모리 셀 어레이(410)에 저장된 리던던트 정보에 상응하는 열 리던던트 데이터(CR_SD〈0:4〉)를 디코딩한 상기 리던던트 선택 신호(R〈0:15〉)가 상기 리던던트 선택 회로(400)로부터 출력된다. 상기 멀티플렉서(500)는 상기 리던던트 선택 신호(R〈0:15〉)에 응답해서 상기 리던던트 센스 앰프 및 기입 구동 회로(330)로부터의 센싱 데이터(RSD〈16〉)를 데이터 입/출력 버퍼(600)를 통해 외부로 출력한다.

이때, 리던던트 메모리 셀들의 결함 테스트는 메인 메모리 셀들의 결함 테스트와 동일한 방법으로 수행되며, 모든 리던던트 메모리 셀들이 순차적으로 테스트된다. 상기 리던던트 메모리 셀 어레이(130) 내의 리던던트 메모리 셀들의 테스트 동작이 종료되면, 출력된 메인 메모리 셀 어레이(100)의 결함 메모리 셀들을 리던던트 메모리 셀 어레이(130)의 정상 리던던트 메모리 셀들로 리페어하는 단계가 수행된다. 이 단계에서는 리페어될 리던던트 메모리 셀 어레이(130)의 리페어 정보가 리던던트 선택 회로(400) 내의 메모리 셀 어레이(410)에 저장된다.

〈기입 동작〉

상기 테스트 동작에 의한 결함 메인 메모리 셀의 리페어가 종료되면, 본 발명에 따른 반도체 메모리 장치의 메인 메모리 셀 어레이(110) 및 리던던트 메모리 셀 어레이(130)에 데이터를 저장하는 기입 동작이 시작된다. 본 발명에 따른 반도체 메모리 장치 특히, 노어형 플래시 메모리 장치의 기입 동작은 프로그램 동작과 소거 동작으로 구분된다.

상기 소거 동작은 메인 및 리던던트 메모리 셀 어레이들(110, 130) 내의 메모리 셀들에 저장된 데이터를 소거하는 동작을 의미하며, 외부로부터 명령 레지스터(command register; 도시되지 않음)로 소거 명령(erase command)이 입력됨으로써 시작된다. 상기 소거 명령이 입력되면, 상기 명령 레지스터는 소거 명령을 제어 로직(control logic; 도시되지 않음)으로 공급하고 그리고 제어 로직은 소거 동작을 알리는 소거 제어 신호(erase control signal)를 발생한다. 이때, 상기 행 및 열 어드레스 디코더들(210, 230)에는 행 및 열 어드레스들(RA, CA)이 입력된다. 그리고, 소거 전압 발생 회로(erase voltage generate circuit; 도시되지 않음)는 상기 소거 제어 신호의 제어에 의해 소거 전압(erase voltage; Vera; 예를 들어, 약 -10V ∼ 약 -20V)을 발생한다.

상기 소거 전압(Vera)은 상기 메인 및 리던던트 메모리 셀 어레이들(110, 130) 내의 메모리 셀들의 벌크(bulk)로 인가되어, 상기 반도체 메모리 장치의 메인 및 리던던트 메모리 셀 어레이들(110, 130)의 메모리 셀들은 F-N 터널링(fowler-nordheim tunneling)을 통해 칩(chip)이나 블럭(block) 단위 또는 섹터(sector) 단위로 소거된다.

상기 프로그램 동작은 상기 메인 및 리던던트 메모리 셀 어레이들(110, 130)의 메모리 셀들로 데이터를 기입하는 동작이다. 상기 프로그램 동작 동안에, 상기 메인 메모리 셀 어레이(110) 내의 정상 메모리 셀들에는 소정의 데이터가 저장된다. 이때, 상기 메인 메모리 셀 어레이(110) 내의 결함 메모리 셀들에 저장될 데이터는 상기 리던던트 메모리 셀 어레이(130)의 메모리 셀들 중 결함이 발생되지 않은 정상 리던던트 메모리 셀들에 저장된다.

외부로부터 논리 로우 레벨(logic low level)의 칩 활성화 신호(chip enable bar ;CEB)와 기입 활성화 신호(write enable bar; WEB) 그리고 논리 하이 레벨(logic high level)의 출력 활성화 신호(output enable bar; OEB)가 명령 레지스터로 입력되면, 본 발명에 따른 반도체 메모리 장치의 프로그램 동작이 시작된다.

상기 프로그램 동작이 시작되면, 명령 레지스터로 프로그램 명령(program command)이 입력되고 그리고 행 및 열 디코더들(210, 230)로 프로그램 어드레스(program address)가 입력된다. 상기 명령 레지스터는 프로그램 명령을 제어 로직으로 공급하고, 상기 제어 로직은 프로그램 동작을 알리는 프로그램 제어 신호(program control signal)를 발생한다. 그리고, 프로그램 전압 발생 회로(program voltage generate circuit; 도시되지 않음)는 상기 프로그램 제어 신호의 제어에 의해 프로그램 전압(Vpgm; 예를 들어, 약 19V ∼ 20V)을 발생한다.

상기 프로그램 전압(Vpgm)은 상기 행 디코더(210)로 공급되어, 행 디코더(210)에 의해 선택된 메인 워드 라인(MWL)은 프로그램 전압(Vpgm) 레벨로 활성화된다. 그리고, 상기 데이터 입/출력 버퍼(600)는 프로그램 데이터 즉 입력 데이터(DIN〈0:15〉)를 받아들여서 멀티플렉서(500)로 전달한다.

이때, 상기 리던던트 선택 회로(400)의 디코더(420)는 열 어드레스(CA)를 디코딩한 디코딩 행 및 열 어드레스들(DRA, DCA)을 출력한다. 만약, 열 어드레스(CA)가 메인 메모리 셀 어레이(110) 내의 하나의 결함 메모리 셀의 주소를 가질 경우에, 상기 메모리 셀 어레이(410)로부터 결함 메모리 셀을 대체한 리던던트 메모리 셀이 연결된 리던던트 비트 라인(RBL)의 주소를 나타내는 열 리던던트 출력 데이터(CR_DOUT〈0:4〉)가 출력된다. 상기 센스 앰프 및 기입 구동 회로(450)는 상기 센싱 신호(SEN)에 응답해서 상기 출력 데이터(CR_DOUT〈0:4〉)를 센싱한 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 출력한다. 상기 리던던트 디코더(460)는 상기 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 디코딩하여, 리던던트 비트 라인(RBL)의 선택을 알리는 상기 리던던트 선택 신호들(R〈0:15〉)을 출력한다.

상기 멀티플렉서(500)는 상기 리던던트 선택 신호들(R〈0:15〉)의 제어에 의해 상기 데이터 입/출력 버퍼(600)로부터의 입력 데이터(DIN〈0:15〉)를 상기 센스 앰프 및 기입 구동 회로들(310, 330)로 공급한다. 이때, 상기 센스 앰프 및 기입 구동 회로들(310, 330) 내의 각 기입 구동 회로들은 입력 데이터(DIN〈0:15〉)에 상응하는 상기 기입 데이터(예를 들어, WD〈0〉가 결함 메인 메모리 셀에 기입될 데이터라고 가정하면, WD〈1:15〉, WD〈16〉; 여기서, WD〈16〉는 WD〈0〉이다.)를 상기 Y-게이트 회로들(210, 230)로 공급한다.

상기 Y-게이트 회로(251)는 상기 센스 앰프 및 기입 구동 회로(310)로부터의 기입 데이터(WD〈1:15〉)를 메인 메모리 셀 어레이(110)의 메인 비트 라인들(MBLs)로 전달하고 그리고 상기 Y-게이트 회로(253)는 상기 센스 앰프 및 기입 구동 회로(330)로부터의 기입 데이터(WD〈0〉)를 리던던트 메모리 셀 어레이(130)의 리던던트 비트 라인(MBL)으로 전달한다. 이와 같이, 메인 및 리던던트 비트 라인들(MBLs, RBL)을 통해 전달된 기입 데이터(WD〈1:15〉, WD〈16〉)는 메인 및 리던던트 메모리 셀 어레이들(110, 130) 내의 선택된 메인 워드 라인(MWL)에 연결된 메모리 셀들에 핫 일렉트론 인젝션(hot electron injection)을 통해 프로그램된다. 플래시 메모리 셀의 할 일렉트론 인젝션과 F-N 터널링 동작은 이 분야의 통상적인 지식을 가지는 자들에게는 자명하므로, 자세한 설명은 생략된다.

〈독출 동작〉

상기 독출 동작은 메인 및 리던던트 메모리 셀 어레이들(110, 130)에 저장된 데이터를 읽는 동작이다. 상기 독출 동작은 외부로부터 논리 로우 레벨(logic low level)의 칩 활성화 신호(chip enable bar ;CEB) 그리고 논리 하이 레벨(logic high level)의 기입 활성화 신호(write enable bar; WEB)와 출력 활성화 신호(output enable bar; OEB)가 명령 레지스터로 입력되고 그리고 행 및 열 어드레스들(RA, CA)이 행 및 열 디코더들(210, 230)로 입력되면, 본 발명에 따른 반도체 메모리 장치의 독출 동작이 시작된다.

상기 독출 동작이 시작되면, 상기 행 디코더(210)는 행 어드레스들(RA)을 디코딩하여 행 어드레스들(RA)에 대응되는 하나의 메인 워드 라인(MWL)을 독출 전압(Vread) 레벨로 활성화시킨다. 그리고 상기 열 디코더(230)는 열 어드레스들(CA)을 디코딩하여 Y-게이트 회로들(251, 253)의 Y- 게이트들 중 열 어드레스들(CA)에 대응되는 Y-게이트들을 턴-온시킨다. 상기 메인 워드 라인(MWL)에 연결된 메모리 셀들로부터의 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉)는 턴-온된 Y-게이트들을 통해 센스 앰프 및 기입 구동 회로들(310, 330)의 센스 앰프들(SAs)에 의해 센싱된다.

상기 센스 앰프 및 기입 구동 회로들(310, 330)의 각 센스 앰프(SA)는 상기 센싱 신호(SEN)에 응답해서 상기 출력 데이터(DOUT〈0:15〉, RDOUT〈16〉)를 센싱한 센싱 데이터(SD〈0:15〉, RSD〈16〉)를 상기 멀티플렉서(500)로 출력한다. 이때, 상기 열 어드레스(CA) 및 상기 센싱 신호(SEN)가 상기 리던던트 선택 회로(400)의 디코더(420)로 공급된다.

이때, 상기 리던던트 선택 회로(400)의 디코더(420)는 열 어드레스(CA)를 디코딩한 디코딩 행 및 열 어드레스들(DRA, DCA)을 출력한다. 만약, 열 어드레스(CA)가 메인 메모리 셀 어레이(110) 내의 하나의 결함 메모리 셀의 주소를 가질 경우에, 상기 메모리 셀 어레이(410)로부터 결함 메모리 셀을 대체한 리던던트 메모리 셀이 연결된 리던던트 비트 라인(RBL)의 주소를 나타내는 열 리던던트 출력 데이터(CR_DOUT〈0:4〉)가 출력된다. 상기 센스 앰프 및 기입 구동 회로(450)는 상기 센싱 신호(SEN)에 응답해서 상기 출력 데이터(CR_DOUT〈0:4〉)를 센싱한 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 출력한다. 상기 리던던트 디코더(460)는 상기 열 리던던트 센싱 데이터(CR_SD〈0:4〉)를 디코딩하여, 리던던트 비트 라인(RBL)의 선택을 알리는 상기 리던던트 선택 신호들(R〈0:15〉)을 출력한다.

상기 멀티플렉서(500)는 상기 리던던트 선택 신호들(R〈0:15〉)의 제어에 의해 상기 센스 앰프 및 기입 구동 회로들(310, 330)로부터의 센싱 데이터((예를 들어, SD〈0〉가 결함 메인 메모리 셀로부터 출력 데이터라고 가정하면, SD〈1:15〉, RSD〈16〉)를 상기 데이터 입/출력 버퍼(600)로 공급한다.

물론, 상기한 예와 같이, 메인 메모리 셀 어레이(110)로부터 출력되는 16 비트의 데이터 중 두 비트 이상의 데이터가 결함 메모리 셀들이나 결함 메인 비트 라인들로부터 출력되더라도 상기 데이터는 리던던트 메모리 셀들로부터의 데이터로 대체될 수 있다. 이를 위해서는, 리던던트 선택 회로(400) 내의 5 비트의 열 리던던트 기입 및 센싱 데이터(CR_WD〈0:4〉, CR_SD〈0:4〉)의 비트 수가 증가되어야 한다.

예를 들어, 메인 메모리 셀 어레이(110)로부터의 출력 데이터(DOUT〈0:15〉) 중 두 비트의 데이터(최하위 비트 데이터 DOUT〈0〉, 최상위 비트 데이터 DOUT〈15〉)가 결함 메모리 셀로부터 출력되는 데이터라고 가정하면, 상기 메모리 셀 어레이(410)로부터는 8 비트의 열 리던던트 데이터(CR_WD〈0:7〉, CR_SD〈0:7〉)가 출력되어야 한다. 이는, 열 리던던트 데이터(CR_WD〈0:7〉, CR_SD〈0:7〉)의 최상위 데이터(WD〈7〉, SD〈7〉)는 리페어의 유무를 알리고, 그리고 데이터(WD〈4:6〉, SD〈4:6〉)는 상위 및 하위 비트를 구분하고 그리고 데이터(WD〈0:3〉, SD〈0:3〉)는 리페어된 리던던트 비트 라인의 주소를 갖기 때문이다.

상기한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 테스트 동작 동안에, 리던던트 선택 회로(400)를 이용하여 메인 메모리 셀 어레이(110)의 메인 메모리 셀들뿐만 아니라, 리던던트 메모리 셀 어레이(130)의 리던던트 메모리 셀들의 결함 여부를 테스트한다. 또한, 독출 동작 동안에, 센스 앰프 및 기입 구동 회로들(310, 330)의 센스 앰프들(SAs)과 리던던트 선택 회로(400)의 센스 앰프 및 기입 구동 회로(450)의 센스 앰프들(SAs)이 어드레스 천이 검출기(ATD)로부터의 동일한 센싱 신호(SEN)에 의해 제어되므로, 독출 동작시 시간 지연이 발생되지 않는다.

그리고, 메인 및 리던던트 메모리 셀 어레이들(110, 130) 내의 메모리 셀들이 노어 타입의 플래시 메모리 셀들일 때, 상기 리던던트 선택 회로(400) 내의 메모리 셀 어레이(410)는 노어 타입의 플래시 메모리 셀들로 구현되는 것이 바람직하다. 이는, 메인 및 리던던트 메모리 셀 어레이들(110, 130)과 상기 리던던트 선택 회로(400) 내의 메모리 셀 어레이(410)를 별도의 공정 추가 없이 동일한 공정으로 구현할 수 있기 때문이다.

상기한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 테스트 동작 동안에, 메인 메모리 셀들뿐만 아니라, 리던던트 메모리 셀들의 결함이 테스트되므로, 반도체 메모리 장치의 신뢰성 및 반도체 제조 공정의 수율이 향상된다.

이상에서, 본 발명에 따른 반도체 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와 같이, 테스트 동작 동안에, 리던던트 메모리 셀들의 결함 여부가 테스트됨으로써, 반도체 메모리 장치의 신뢰성 및 반도체 제조 공정의 수율이 향상된다.

Claims (9)

1. 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 구비한 제 1 어레이와;

   복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 구비한 제 2 어레이와;

   열 어드레스에 응답해서 상기 제 1 비트 라인들 중 적어도 하나의 제 1 비트 라인 및 제 2 비트 라인들 중 적어도 하나의 제 2 비트 라인을 선택하는 비트 라인 선택 회로와;

   센싱 신호에 응답해서 상기 선택된 비트 라인을 통해서 상기 제 1 및 제 2 어레이로부터의 데이터를 감지하는 감지 증폭기 회로와;

   상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생하는 리던던트 선택 회로 및;

   상기 리던던트 선택 신호에 응답해서 상기 선택된 제 2 비트 라인을 통해서 감지된 데이터가 출력되도록 하는 멀티플렉서를 포함하고,

   상기 리던던트 선택 회로는, 테스트 동작 모드 동안 상기 제 2 비트 라인들 각각이 결함 열인 지의 여부를 판별하기 위해서 상기 제 2 비트 라인들 각각을 지정하기 위한 열 어드레스 정보를 저장하며, 그리고

   상기 리던던트 선택 회로는, 정상 모드 동작 동안에, 상기 제 1 비트 라인들 중 결함 열을 알리는 열 어드레스 정보를 저장하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 리던던트 선택 회로는,

   상기 열 어드레스를 디코딩한 제 1 및 제 2 어드레스를 출력하는 제 1 디코더와,

   복수 개의 메모리 셀들을 가지며, 상기 열 어드레스 정보를 저장하는 메모리 셀 어레이와,

   상기 제 2 어드레스에 응답해서 상기 메모리 셀 어레이로부터의 상기 열 어드레스 정보에 상응하는 데이터를 선택적으로 출력하는 비트 라인 선택 회로와,

   상기 센싱 신호에 응답해서 상기 비트 라인 선택 회로를 통해서 상기 메모리 셀 어레이로부터의 상기 데이터를 감지하는 감지 증폭기 회로 및,

   상기 감지 증폭기 회로로부터의 상기 데이터를 디코딩한 상기 리던던트 선택 신호들을 출력하는 제 2 디코더를 포함하는 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 제 1 및 제 2 어레이들은 노어 타입의 플래시 메모리 셀들을 포함하는 반도체 메모리 장치.
4. 제 2 항에 있어서,

   상기 메모리 셀 어레이는 노어 타입의 플래시 메모리 셀들을 포함하는 반도체 메모리 장치.
5. 제 2 항에 있어서,

   상기 리던던트 선택 회로는 상기 테스트 동작 모드 동안 상기 열 어드레스 정보를 상기 메모리 셀 어레이로 구동하는 기입 구동 회로를 더 포함하는 반도체 메모리 장치.
6. 제 5 항에 있어서,

   상기 리던던트 선택 회로는 상기 테스트 신호에 응답해서 상기 열 리던던트 데이터를 상기 기입 구동 회로로 전달하는 기입 제어 회로를 더 포함하는 반도체 메모리 장치.
7. 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 구비한 제 1 어레이와;

   복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 구비한 제 2 어레이와;

   열 어드레스에 응답해서 상기 제 1 비트 라인들 중 적어도 하나의 제 1 비트 라인 및 제 2 비트 라인들 중 적어도 하나의 제 2 비트 라인을 선택하는 비트 라인 선택 회로와;

   센싱 신호에 응답해서 상기 선택된 비트 라인을 통해서 상기 제 1 및 제 2 어레이로부터의 데이터를 감지하는 감지 증폭기 회로와;

   상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생하는 리던던트 선택 회로 및;

   상기 리던던트 선택 신호에 응답해서 상기 선택된 제 2 비트 라인을 통해서 감지된 데이터가 출력되도록 하는 멀티플렉서를 포함하고,

   상기 리던던트 선택 회로는,

   상기 열 어드레스를 디코딩한 제 1 및 제 2 어드레스를 출력하는 제 1 디코더와,

   복수 개의 메모리 셀들을 가지며, 상기 열 어드레스 정보를 저장하는 메모리 셀 어레이와,

   상기 제 2 어드레스에 응답해서 상기 메모리 셀 어레이로부터의 상기 열 어드레스 정보에 상응하는 데이터를 선택적으로 출력하는 비트 라인 선택 회로와,

   상기 센싱 신호에 응답해서 상기 비트 라인 선택 회로를 통해서 상기 메모리 셀 어레이로부터의 상기 데이터를 감지하는 감지 증폭기 회로와,

   상기 감지 증폭기 회로로부터의 상기 데이터를 디코딩한 상기 리던던트 선택 신호들을 출력하는 제 2 디코더 및,

   상기 테스트 동작 모드 동안 상기 열 어드레스 정보를 상기 메모리 셀 어레이로 구동하는 기입 구동 회로를 포함하는 반도체 메모리 장치.
8. 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 구비한 제 1 어레이와;

   복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 구비한 제 2 어레이와;

   열 어드레스에 응답해서 상기 제 1 및 제 2 비트 라인들 중 상기 열 어드레스에 대응되는 제 1 및 제 2 비트 라인들을 선택하는 비트 라인 선택 회로와;

   상기 선택된 비트 라인들을 통해서 상기 제 1 및 제 2 어레이들로부터의 데이터를 감지하는 감지 증폭기 회로와;

   상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인들 중 하나의 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생하는 리던던트 선택 회로 및;

   상기 리던던트 선택 신호에 응답해서 상기 선택된 제 1 비트 라인들 중 결함 비트 라인 대신에 제 2 비트 라인을 통해서 감지된 데이터가 출력되도록 하는 멀티플렉서를 포함하고,

   상기 리던던트 선택 회로는, 테스트 동작 모드 동안 상기 제 2 비트 라인들 각각이 결함 열린 지의 여부를 판별하기 위해서 상기 제 2 비트 라인들 각각을 지정하기 위한 열 어드레스 정보를 저장하며, 그리고

   상기 리던던트 선택 회로는, 정상 모드 동작 동안에, 상기 제 1 비트 라인들 중 결함 열을 알리는 열 어드레스 정보를 저장하는 반도체 메모리 장치.
9. 복수 개의 제 1 비트 라인들과 상기 제 1 비트 라인들에 연결된 복수 개의 메인 메모리 셀들을 구비한 제 1 어레이와;

   복수 개의 제 2 비트 라인들과 상기 제 2 비트 라인들에 연결된 복수 개의 리던던트 메모리 셀들을 구비한 제 2 어레이와;

   열 어드레스에 응답해서 상기 제 1 및 제 2 비트 라인들 중 상기 열 어드레스에 대응되는 제 1 및 제 2 비트 라인들을 선택하는 비트 라인 선택 회로와;

   상기 선택된 비트 라인들을 통해서 상기 제 1 및 제 2 어레이들로부터의 데이터를 감지하는 감지 증폭기 회로와;

   상기 열 어드레스를 받아들이고, 상기 선택된 제 1 비트 라인들 중 적어도 두 개의 비트 라인이 결함 열인 지 여부를 알리는 리던던트 선택 신호를 발생하는 리던던트 선택 회로 및;

   상기 리던던트 선택 신호에 응답해서 상기 선택된 제 1 비트 라인들의 결함 비트 라인들 대신에 선택된 제 2 비트 라인들을 통해서 감지된 데이터가 출력되도록 하는 멀티플렉서를 포함하고,

   상기 리던던트 선택 회로는, 테스트 동작 모드 동안 상기 제 2 비트 라인들 각각이 결함 열린 지의 여부를 판별하기 위해서 상기 제 2 비트 라인들 각각을 지정하기 위한 열 어드레스 정보를 저장하며, 그리고

   상기 리던던트 선택 회로는, 정상 모드 동작 동안에, 상기 제 1 비트 라인들 중 결함 열을 알리는 열 어드레스 정보를 저장하는 반도체 메모리 장치.