TWI235381B

TWI235381B - Non-volatile semiconductor memory device

Info

Publication number: TWI235381B
Application number: TW090121144A
Authority: TW
Inventors: Makoto Kojima; Hisakazu Kotani
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 2000-08-28
Filing date: 2001-08-28
Publication date: 2005-07-01
Also published as: KR20020018068A; US20020027814A1; KR100447417B1; EP1184788A3; US6496427B2; EP1184788A2

Description

A7 1235381 _____B7___ 五、發明說明（） [技術領域] 本發明爲關於在浮游閘中記憶資訊之非揮發性半導體記憶裝置。 [習知技術] 有一種根據浮游閘有無累積電荷，作爲記憶資訊之非揮發性半導體記憶體，而將記憶單元之資訊一次抹除的快閃記憶體。圖24中顯示了習知快閃記憶體之陣列結構。圖 24中，1係由浮游閘與控制閘構成之非揮發性記憶單元，2 爲連接在非揮發性記憶單元1之控制閘之字元線，3爲位元線，4爲源極線。由圖24可知，各非揮發性記憶單元1 獨立地形成在字元線2與位元線3之交點。抹除非揮發性記憶單元1之數據時，係對字元線2與源極線4施加高壓電來進行。此外，在抹除時，係對所有的字元線，透過由抹除區塊解碼器6所選擇之交換元件5 施加相同電壓VNEG。另一方面，在讀出、寫入時，係根據圖24中未顯示之控制電路，獨立地選擇各非揮發性記憶單元。源極線4亦與字元線2相同地，在抹除時係一次施加相同之電壓VPOS。亦即，在抹除時，數據會被一次地抹除。如此，爲了進行非揮發性記憶體中產生不良時的冗長救濟，會在正規記憶單元陣列7旁相鄰配置冗長記憶單元陣列8，而位元線3爲共通。此時，在使用冗長線2R時，雖不使用有不良位元之字元線，但因爲抹除電路相同’因此連接到不良字元線之細胞亦被施加抹除電壓，而比其他 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 1235381 A7 __B7___ 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 之正常字元線2過度地抹除，連接到不良字元線之記憶單元也會被抹耗，且在讀出時產生位元線漏電之誤動作之問題。爲了解決此問題，如在特開平7-230700號公報中，提出在被置換之不良細胞之源極線上，不施加抹除偏壓之方法，但使用該方法時，因爲在字元線上仍施加抹除偏壓，因此有可能會將浮游閘上之電荷排掉，產生過度抹除之可能性。此外，作爲其他方法，有如圖25所示，在每個抹除區塊中設置冗長字元線之方法。如圖25所示，在第2正規抹除區塊72有不良時，雖然第2正規抹除區塊72被置換成冗長抹除區塊8，因爲第2正規抹除區塊72不會永久地存取，因此不會加施抹除偏壓，不致產生前述過度抹除之問題。但是，通常此抹除區塊之單位，由數l〇k位元到數 100k位元之單位所形成，因此對於一個不良所須置換之單位與抹除區塊有相同之尺寸，因此產生有救濟效率非常的差之問題。 [發明欲解決之課題] 有鑒於上述問題，本發明之目的，在提供一種即使置換在字元方向之記憶單元也不會產生將資料過度抹除’且救濟效率良好之非揮發性半導體記憶裝置。爲達成上述目的，本發明之第1非揮發性半導體記憶裝置，其特徵在於，具備： 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 ___B7___ 五、發明說明（） N(N爲自然數)個正規記憶單元陣列，係由排列複數個具備控制閘及浮游閘之非揮發性記憶單元而成； 1個冗長記憶單元陣列，係由排列複數個與構成前述正規記憶單元陣列之非揮發性記憶單元相同結構之非揮發性記憶單元而成； (N+1)個抹除偏壓電路，以施加抹除前述N個正規記憶單元陣列及前述1個冗長記憶單元陣列中所記憶之數據的抹除偏壓； N個抹除解碼電路，以對不良位址資訊進行解碼；以及 N個冗長控制電路，係根據前述N個抹除解碼電路中任一個之輸出信號收納不良位址資訊，爲了根據前述不良位址資訊來切換控制(N+1)個抹除偏壓電路，而以前前段控制後段之方式串聯；前述(N+1)個抹除偏壓電路，在抹除數據時，係在以前述N個冗長控制電路進行之切換控制下，禁止對被換置爲前述1個冗長記憶單元陣列之前述N個正規記憶單元陣列之任一控制閘所連接之字元線與源極線施加抹除偏壓，且禁止對未使用之前述冗長記憶單元陣列之控制閘上所連接之字元線與源極線施加抹除偏壓。在第1非揮發性半導體記憶裝置中，前述N個正規記憶單元陣列之1個陣列尺寸，係與前述冗長記憶單元陣列之尺寸相同，且與最小抹除區塊尺寸相同、或較其爲小。此外，在第1非揮發性半導體記憶裝置中，前述(N+1) 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ^1 ϋ 11 ϋ ϋ ϋ n 一：OJI ϋ n mm— ϋ I n ft— I · A7 1235381 ___B7___ 五、發明說明（）個抹除偏壓電路，係在根據前述N個抹除解碼電路之輸出信號以前述N個冗長控制電路進行之控制切換下，對前述 N個正規記憶單元陣列與前述1個冗長記憶單元陣列之中，任意數量之記憶單元陣列施加抹除偏壓。此外，在第1非揮發性半導體記憶裝置中，前述N個冗長控制電路之每一個，具有：用以接收前述抹除解碼電路之輸出信號及不良位址程式活性化信號的輸入端子，與用以將抹除偏壓活性化信號切換輸出至相鄰一方之前述抹除偏壓電路的第1輸出端子，以及用以將抹除偏壓活性化信號切換輸出至相鄰另一方之前述抹除偏壓電路的第2輸出端子；相鄰一方之冗長控制電路之第2輸出端子，係與相鄰另一方之冗長控制電路之第1輸出端子共通連接；此外，前述N個冗長控制電路之每一個，在前述不良位址程式活性化信號被活性化時，會依據前述抹除解碼電路之輸出信號收納不良位址資訊，而前述N個冗長控制電路中收納有前述不良位址資訊之冗長控制電路，係以切換端子之方式進行控制，該端子係將前述抹除偏壓活性化信號輸出至後段之冗長控制電路。依據上述結構，因爲在沒有使用之記憶單元陣列之字元線以及源極線上沒有施加抹除偏壓，因此對於記憶單元不會產生過抹除之問題，且可以防止位元線漏電之誤動作。此外，因爲是以字元線爲單位來作正規記憶單元陣列與冗長記憶單元陣列之置換，因此與習知之以區塊爲單位之 7 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ^1 ^1 ·1 I ^1 ϋ n 一-OJ· — ϋ «I mmMK 1 1 ϋ I * A7 1235381 五、發明說明（）置換相比，可以實現較高之救濟效率。 (請先閱讀背面之注意事項再填寫本頁) 此外’在第1非揮發性半導體記憶裝置中，前述N個冗長控制電路之每一個，爲收納前述不良位址，包含具有控制閘與浮游閘之非揮發性記憶單元。此時，每一個上述前述N個冗長控制電路之每一個，具備：非揮發性記憶單元’其閘極係連接於前段之冗長控制電路，源極連接於第一電源線，汲極連接於共通節點；第1PM0S電晶體，其閘極係連接於前述非揮發性記憶單元之閘極，源極連接於第2電源線，汲極連接於前述共通節點；弟2PM0S電晶體’其聞極係連接於後段之冗長控制電路，源極連接於第2電源線，汲極連接於前述共通節點；反相器，其輸入端子係連接至前述共通節，輸出端子連接於前述第2PM0S電晶體之閘極；第1NM0S電晶體，其閘極係用來接收不良位址程式活性化信號，汲極連接於前述共通節點，源極則用來接收來自前述抹除解碼電路之不良位址資訊；第2NM0S電晶體，其閘極係連接於前述反相器之輸出端，源極係作用爲切換輸出前述抹除偏壓活性化信號之第1輸出端子，汲極則連接於前述第1NM0S電晶體之源極 :以及第3NM0S電晶體，其閘極係連接於前述反相器之輸入端子，源極係作用爲切換輸出前述抹除偏壓活性化信號 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 ______B7__ 五、發明說明（）之第2輸出端子，汲極則連接於前述第1NM0S電晶體之源極。依此結構，因爲藉由抹除解碼信號來將不良位址資訊收納到冗長控制電路’因此冗長控制信號只要是不良位址程式活性化信號FAPEN，而沒有必要準備多數個用來冗長解碼之信號，因此可以使用簡便之佈線來作以字元線爲單位之置換。此外，在第1非揮發性半導體記憶裝置中’前述N個冗長控制電路之每一個，爲收納前述不良位址資訊’包含有具備2個反相器之靜態型記憶單元。此時，前述N個冗長控制電路之每一個，具備：靜態型記憶單元，其具有第1及第2反相器，前述第 1反相器之輸入端子連接於前述第2反相器之輸出端子，前述第1反相器之輸出端子連接於前述第2反相器之輸入端子；第1NM0S電晶體，其閘極係用來接收不良位址程式活性化信號，汲極連接於前述靜態型記憶單元之一輸出入端子，源極則用來接收來自前述抹除解碼電路之不良位址資訊；第2NM0S電晶體，其閘極係連接於前述靜態型記憶單元之另一輸出入端子，源極連接於第1電源線；第3NM0S電晶體，其閘極係連接於前述冗長控制電路，汲極連接於前述共通節點，源極則連接於前述第 2NM0S電晶體之汲極； 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 1 I n H ϋ n^OJa ai I n ϋ n ϋ I * A7 1235381 __El_____ 五、發明說明（）第1PM0S電晶體，其閘極係連接於前述第3NM0S電晶體之閘極，汲極連接於前述共通節點，源極則連接於第 2電源線；第2PM0S電晶體，其閘極係連接於後端之冗長控制電路，源極連接於前述第2電源線，汲極則連接於前述共通節點；第3反相器，其輸入端子係連接於前述共通節點，輸出端子則連接於前述第2PM0S電晶體之閘極；第4NM0S電晶體，其閘極係連接於前述第3反相器之輸出端，將源極作用爲切換輸出前述抹除偏壓活性化信號之第1輸出端子，汲極則連接於前述第1NM0S電晶體之源極；以及第5NM0S電晶體，其閘極係連接於前述第3反相器之輸入端，將源極作用爲切換輸出前述抹除偏壓活性化信號之第2輸出端子，汲極則連接於前述第1NM0S電晶體之源極。依照此結構，因爲須收納不良位址資訊而使用靜態型記憶單元，因此不需要施加高壓電，亦可不使用高耐壓之元件，其結果，變成不需要用來確保耐壓之大分離寬度、長頻道長、頻道偏移等，而使得佈線簡單化。爲了達到上述目的，本發明之第2非揮發性半導體記憶裝置，其特徵在於，具備：抹除預解碼電路，其係輸入複數個抹除用位址信號，輸出複數個第1抹除用預解碼信號及複數個第2抹除用預 10 本紙張尺度適用中國國I標準（CNS)A4規格（210 X 297公f ) (請先閱讀背面之注意事項再填寫本頁)

MW t I n n ϋ I n 一：OJ· I ϋ ϋ I 1_« n I * A7 1235381 ____B7__ 五、發明說明（）解碼信號；以及抹除解碼電路，其係輸入前述複數個第1抹除用預解碼信號及複數個第2抹除用預解碼信號，輸出複數個抹除用解碼信號；藉前述複數個抹除用位址信號之任意組合’將前述第 1抹除用預解碼信號中將期望數量之抹除用預解碼信號予以活性化，且將前述第2抹除用預解碼信號中期望數量之抹除用預解碼信號予以活性化，將期望數量之抹除用解碼信號予以活性化。依此結構，可以使用相同之抹除解碼電路來將非揮發性記憶體陣列之抹除區塊尺寸很有彈性的設定，因此’根據記憶體晶片之用途，可以很容易的變更抹除電路。在上述第2之非揮發性半導體裝置中，前述抹除預解碼電路，具備：位址退縮化電路，其係輸入前述複數個抹除用位址信號，輸出與前述複數個抹除用位址信號數量相同之複數個位址退縮化信號；以及多重化預解碼電路，其係輸入前述複數個抹除用位址信號及前述複數個位址退縮化信號，輸出前述複數個抹除用預解碼信號；藉前述複數個抹除用位址信號之組合，生成任意之位址退縮化信號，並使前述複數個抹除用位址信號中任意之位址退縮，使任意之抹除用預解碼信號多重化。根據此，因爲個別設置了位址退縮化電路與多重化預 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂--------- A7 1235381 五、發明說明（）先解碼電路，因此在相同個抹除預先解碼電路中，只改變位址退縮化電路之內容而可以將抹除用預先解碼信號給予多重化之組合，因此，可以依據記億體晶片之用途而很容易地變更抹除電路。此時，前述位址退縮化電路，具備用以輸入前述複數個抹除用位址信號的解碼電路，以及輸入前述解碼電路之全部輸出、輸出前述位址退縮化信號的組合邏輯元件群。此外，構成前述組合邏輯元件群之邏輯元件係邏輯和電路。而且，構成前述組合邏輯元件群之邏輯元件係邏輯和電路，且輸入與前述複數個抹除用位址信號相同數量之控制信號，並藉前述複數個抹除用位址信號與前述複數個控制信號之組合，來輸出前述位址退縮化信號。另外，前述複數個控制信號係收納於資訊記憶機構中，該資訊記憶機構係配置在相同基板上與前述位址退縮化電路不同之位置。根據此結構，因爲可藉由在相同晶片中變更控制信號之內容，因此可以變更位址退縮之組合，且在相同晶片中，因爲可以改變抹除區塊之尺寸，因此可以使用在多中用途中。此外，在上述第2之非揮發性半導體裝置中，構成前述組合邏輯元件群之邏輯元件，係包含與前述複數個抹除用位址信號相同數量之複數個非揮發性記憶單元之邏輯和電路，對前述複數個非揮發性記憶單元之控制閘分別供給有前述複數個抹除用位址信號，而前述複數個非揮發性記憶單元之汲極係共通連接以構成前述邏輯和電路之輸出節 12 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) A7 1235381 ____B7__ 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 點，前述邏輯和電路，藉前述複數個抹除用位址信號與收納在前述複數個非揮發性記憶單元中之資訊的組合’來輸出前述位址退縮化信號。此時，前述非揮發性記憶單元之控制聞分別供給前述複數個抹除用位址柄5虎’藉封則述邏輯和電路之輸出節點施加期望之電壓，將期望之資訊收納於前述非揮發性記憶單元。依照此結構，在相同晶片中，藉由變更位址退縮化電路內之非揮發性記憶單元之內容，而可以變更位址退縮之組合，因爲在相同晶片中，可以改變抹除區塊之尺寸’因此可以對應到多種用途。此外，還可以削減多餘的控制信號線之數目，而可以縮小佈線之面積。此外，第1非揮發性半導體裝置，其具備抹除預解碼電路，此抹除預解碼電路具有：位址退縮化電路，係輸入複數個抹除用位址信號’輸出與前述複數個抹除用位址信號相同數量之複數個位址退縮化信號；以及多重化預解碼電路，係輸入複數個抹除用位址信號及前述複數個位址退縮化信號，輸出複數個第1抹除用預解碼信號及複數個第2抹除用預解碼信號；前述抹除解碼電路，係輸入來自前述抹除預解碼電路之前述第1抹除用預解碼信號及前述第2抹除用預解碼信號，藉輸出之抹除用解碼信號，將前述正規記憶單元陣列，就複數個組合之任意數量予以活性化，以救濟其中任〜正規記憶單元陣列之不良位址。此時，因爲前述抹除解碼 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 五、發明說明（）電路，係將抹除模式時與程式模式時共通、活性化之前述位址退縮化信號，以抹除模式時與程式模式加以變化，據以使程式模式時源極線之選擇數較抹除模式時少。依照此結構，因爲在程式模式時’有施加偏壓之源極線之數目可以比抹除模式時少，因此可以緩和源極線之妨礙，而可以確保其高信賴性。 [圖式之簡單說明] 圖1係本發明之第1實施形態之非揮發性半導體裝置的記憶體陣列構成圖。圖2係用以說明本發明之第1實施形態之非揮發性半導體裝置之初始化動作的圖。圖3係用以說明本發明之第1實施形態之非揮發性半導體裝置中之記憶單元無不良時之動作的圖。圖4係用以說明本發明之第1實施形態之非揮發性半導體裝置中之記憶單元有不良時之動作的圖。圖5係顯示圖1所示之冗長控制電路之內部結構的電路圖。圖6係用以說明圖1所示之冗長控制電路之初始化動作的圖。圖7係用以說明在記憶單元無不良之圖1中，冗長控制電路之動作的圖。圖8係用以說明在記憶單元有不良之圖1中，冗長控制電路之動作的圖。圖9係顯示本發明之第2實施形態之非揮發性半導體 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） * -------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 1235381 B7 五、發明說明（）裝置中，冗長控制電路之內部結構的電路圖° 圖10係用以說明圖9所示之冗長控制電路之初始化動作的圖。圖11係用以說明在記憶單元無不良之圖9所示之冗長控制電路之動作的圖。圖12係用以說明在記憶單元有不良之圖9所示之冗長控制電路之動作的圖。圖13係顯示本發明之第3實施形態中非揮發性半導體記憶裝置中，抹除解碼電路與抹除預先解碼電路之結構的方塊圖。圖14A係顯示依照習知之方式，相對抹除用位址信號之抹除用預先解碼信號之關係的圖。圖14B係顯示依照第3實施形態，相對抹除用位址信號之抹除用預先解碼信號之關係的圖。圖15係顯示圖13之具體例的電路圖。圖16係顯示圖15之OR電路30之第一具體例的內部電路圖。圖17係顯示圖15之OR電路30之第二具體例的內部電路圖。圖18係顯示圖15之OR電路30之第三具體例的內部電路圖。圖19係本發明之第3實施形態之非揮發性半導體裝置的記憶體陣列結構圖。圖20係顯示圖19之記憶體陣列結構中，記憶單元無 15 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ------訂---------線邊 A7 1235381 五、發明說明（）不良，抹除解碼電路121〜124之輸出爲多重化時之動作的圖。 (請先閱讀背面之注意事項再填寫本頁) 圖21係顯示圖19之記憶體陣列結構中，抹除解碼電路125〜128之輸出爲多重化時之動作的圖。圖22係顯示圖19之記憶體陣列結構中，正規記憶單元陣列有不良，抹除解碼電路121〜124之輸出爲多重化時之動作的圖。圖23係顯示圖19之記憶體陣列結構中，正規記憶單元陣列有不良，抹除解碼電路125〜128之輸出爲多重化時之動作的圖。圖24係依照一個習知例之非揮發性半導體記憶裝置的記憶單元陣列結構圖。圖25係依照其他的習知例之非揮發性半導體記憶裝置的記憶單元陣列結構圖。 [元件符號說明] 1 非揮發性記憶單元 2 字元線 2R 冗長字元線 3 位元線 4 源極線 4R 冗長源極線 5 交換元件 6 抹除區塊解碼器 7, 71 〜7n 正規記憶單元陣列(正規抹除區塊) 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 ___B7___ 五、發明說明（） • 8 冗長記憶單元陣列(冗長抹除區塊） 9 正規記憶單元陣列之字元線、源極線 (請先閲讀背面之注意事項再填寫本頁) 9R 冗長記憶單元陣列之字元線、源極線 101〜10η抹除偏壓電路 111〜ll(n-1)冗長控制電路 121〜12(n - 1)抹除解碼電路 13 初始化電路 14 非揮發性記憶單元 15,16 PMOS電晶體 17 反轉閘 18,19,20,23,24 NMOS 電晶體 22 靜態型記憶單元 25 抹除預先解碼電路 26 多重化預先解碼電路 27 位址退縮化電路 28 NOR電路 29A，29B AND 電路 30 邏輯元件 [發明之實施形態] 以下，參考圖式說明本發明較佳之實施形態。 (第1實施形態）圖1係本發明之第1實施形態之非揮發性半導體記憶裝置的記憶體陣列結構圖。圖1中，71, 72, 73，…，7n爲正規記憶單元陣列，8爲 17 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 ______B7_ 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 冗長記憶單元陣列、9爲正規記憶單元陣列71〜7n之字元線及源極線，9R爲冗長記憶單元陣列8之字元線及源極線，101，102，103，…，l〇n 爲抹除偏壓電路，111，112，113, …，ll(n- 1)爲冗長控制電路，121, 122, 123，…，12(n-l)爲抹除解碼電路，13爲初始化電路，FAPEN爲不良位址程式活性化信號，ERDEC爲抹除用位址線，RST爲初始化信號〇 (η- 1)個冗長控制電路111〜ll(n- 1)，如圖所示般串聯，初段之冗長控制電路111，連接到初始化電路13。此外，冗長控制電路111〜ll(n- 1)有用來收納不良位址資訊之記憶機構。正規記憶單元陣列71〜7n之任一個與冗長記憶單元陣列8之切換，係依照：串聯之冗長控制電路111 〜ll(n- 1)，初始化電路13之輸出信號13A或是冗長控制電路111〜ll(n — 2)之各輸出信號11A〜ll(n—2)，以及收納在冗長控制電路111〜ll(n- 1)中之不良位址資訊來作切換。接著，參考圖1以及圖2〜圖4來說明正規記憶單元陣列71〜7n之任一個與冗長記憶單元陣列8之切換順序。 (1)將不良位址資訊收納到冗長控制電路111〜ll(n- 1) 〇

首先，由晶片外部，或是由圖中未顯示之不良位址程式區域將不良資訊送到抹除解碼線ERDEC，則抹除解碼電路121〜12(n- 1)之各輸出信號121A〜12(n- 1)A之任一個會變成邏輯「H」，同時不良位址程式活性化信號FAPEN 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 五、發明說明（）會被活性化，然後不良位址資訊會被收納在冗長控制電路 111〜ll(n — 1)中內藏之任一不良位址收納部內。在冗長控制電路111〜ll(n- 1)之中，收納有不良資訊之一個冗長控制電路會將前段之反轉信號送到後方去，另一方面，沒有收納不良資訊之其他冗長控制電路則會將前段之相同準位之信號送到後方去。 (2) 將加在初始化電路13之初始化信號RST活性化，並將初始化電路13之輸出信號13A設爲如邏輯「L」之準位’然後將冗長控制電路111〜ll(n- 1)初始化。此時，冗長控制電路111〜11 (η - 1)之各輸出信號 111Α〜11(η— 2)全部變爲邏輯「L」（參考圖2)。 (3) 將初始化信號RST非活性化，並將初始化電路13 之輸出信號13Α設爲如邏輯「Η」之準位。此時，直接連接之冗長控制電路111〜11(η- 2)之各輸出信號111Α〜111(η- 2)雖然會陸續地被送到後方去，但其狀態則因不良資訊而異。首先’在沒有不良時，根據輸入到冗長控制電路111 之初始化電路13之「Η」準位之輸出信號13Α，「Η」準位信號111Α〜11(η- 2)Α分別被轉送到在冗長控制電路112 〜11(η — 1)中(參考圖3)。另一分面，當有不良時，如圖4所示，在冗長控制電路112中收納有不良資訊時，由冗長控制電路ι12，將由前段之冗長控制電路111送來之「Η」準位信號反轉成「乙」準位信號112Α輸出，此「L」準位信號被轉送到後段之 __ 19 本紙張尺度適f中國國家標準（CNS)A4規格（21〇 χ 297公釐）- ----------—· I----丨丨訂·--------^^^^1 (請先閱讀背面之注意事項再填寫本頁) A7 1235381 ____._Β7___ 五、發明說明（）冗長控制電路113〜ll(n — 1)中(參考圖4)。 (4)將加在抹除解碼電路121〜12(n - 1)之抹除解碼信號 ERDEC活性化，並將所有的抹除解碼電路121〜12(n- 1)之輸出信號121A〜121(n—1)A活性化(例如輸出邏輯「H」準位）。在同時，將已輸出之抹除解碼電路121〜12(n- 1)之輸出信號121A〜121(n-l)A分別輸入到冗長控制電路111〜 ll(n- 1)，當冗長控制電路111〜ll(n- 1)之中，其前段輸出信號爲「H」準位時，則輸入「H」準位信號之冗長控制電路，從與其相連之抹除偏壓電路101〜l〇n之中，如圖3 及圖4所示，將信號送到左側之抹除偏壓電路。反之，當冗長控制電路111〜ll(n- 1)之中前段輸出信號爲「L」準位時，輸入「L」準位信號之冗長控制電路，從與其相連之抹除偏壓電路l〇1〜1〇n之中，如圖3及圖4 所示，將信號送到右側之抹除偏壓電路。以上之結果，當不存在不良之情形，在抹去正規記憶單元陣列71〜7n時，只有冗長記憶單元陣列8沒有被選擇，而所有的正規記憶單元陣列71〜7n都被選擇到(圖3中以粗線選擇之範圍）。另一方面，當存在有不良時，如圖4所示，在正規記憶單元陣列71〜7n之中，只有與抹除解碼電路112相連之正規記憶單元陣列73沒有被選擇。在沒有被選擇到之正規記憶單元陣列73因爲沒有施加抹除偏壓，亦即，由於與非選擇之正規記憶單元陣列73相連之字元線與源極線之電壓 20 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) •爹訂--------- A7 1235381 _____B7__ 五、發明說明（）準位係固定於接地準位’因此不會產生過度抹除。 (請先閱讀背面之注意事項再填寫本頁) 以上，若根據本實施形態’在沒有使用之正規§5憶單元陣列之字元線與源極線上’因爲沒有施加抹除偏壓’所以對於記憶單元不會產生過度抹除’而有防止因位元線漏電造成之誤動作的效果。此外’因爲可以使用字元線爲單位來作正規記憶單元陣列與冗長記憶單元陣列之置換’因此可以實現較現有以抹除區塊爲單位之置換更高之救濟效率〇圖5係顯示圖1之非揮發性半導體記憶裝置之冗長控制電路ll(i+l)(i=〇〜（η—2))之內部結構的電路圖。圖5中，14爲非揮發性記憶單元，15, 16爲PMOS電晶體，17爲反轉閘，18, 19, 20爲NMOS電晶體。非揮發性記憶單元14與PMOS電晶體15之閘極與汲極互相連接，該等閘極接收由前段之冗長控制電路lli之輸出信號IliA，該等汲極則與PMOS電晶體16之汲極、 NMOS電晶體18之源極、以及反轉閘17之輸入端子相連接著。PMOS電晶體16之閘極則連接到反轉閘17之輸出〇反轉閘17之輸出信號ll(i+l)A爲後段之冗長控制電路ll(i+2)之輸出信號。在NMOS電晶體18之閘極，係施加不良位址程式活性化信號FAPEN，在NMOS電晶體18之汲極，則係供給抹除解碼電路12(i+l)之輸出信號I2(i+1)A。此外，抹除解碼電路12(i+l)之輸出信號12(i+l)A亦供給到NMOS電晶體 21 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 ___ B7___ 五、發明說明（） 19, 20之汲極。 (請先閱讀背面之注意事項再填寫本頁) NMOS電晶體19之源極連接到抹除偏壓電路l〇(i+l)之輸出端子，NMOS電晶體20之源極則連接到相鄰之抹除偏壓電路10(i+2)之輸出端子，NMOS電晶體19之閘極則連接到反轉閘17之輸出端子，NMOS電晶體20之閘極則連接到反轉閘17之輸入端子。VPP爲電源線，VSS爲接地線。接著，參考圖5及圖6〜圖8來說明本實施形態中冗長控制電路ll(i+l)之動作。首先，說明不良位址之收納。在非揮發性記憶單元14之閘極上，施加高壓電之信號 IliA。接著，將不良位址程式化信號FPAEN設爲邏輯「H 」準位，然後藉由NMOS電晶體18，將抹除解碼電路 12(i+l)之輸出信號12(i+l)A轉送到節點NA。在節點NA爲邏輯「H」準位時，成爲對非揮發性記憶單元14之寫入偏壓條件，將電子注入非揮發性記憶單元 14之控制閘，非揮發性記憶單元14之臨界値電壓VT上升 (收納不良資訊）。另一方面，在節點NA爲邏輯「L」準位時，不成爲對非揮發性記憶單元14之寫入偏壓條件，非揮發性記憶單元 14之臨界値電壓VT不會產生變化(不收納不良資訊）。以此方式’將不良位址資訊收納到冗長控制電路 ll(i+l)中。接著’執行初始化動作，在初始化時，冗長控制電路 ll(i+l)之輸入信號IliA爲邏輯「L」準位，其結果，節點 22 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公爱） A7 1235381 _____B7___ 五、發明說明（） ΝΑ成爲邏輯「Η」準位，使得反轉閘17之輸出信號 ll(i+l)A成爲與1ΠΑ相同之邏輯「L」準位(參考圖6)。在初始化結束時，冗長控制電路ll(i+l)之輸入信號 lliA由邏輯「L」變成「H」準位。在未收納不良位址資訊時，非揮發性記憶單元14之閘極爲邏輯「H」準位，因爲臨界値電壓VT沒有上升，因此非揮發性記憶單元14成爲導通狀態，節點NA變成與接電線VSS相同電壓準位之邏輯「L」準位，所以反轉閘17之輸出信號ll(i+l)A成爲邏輯「H」準位。也就是說，冗長控制電路ll(i+l)之輸出信號ll(i+l)A與輸入信號lliA成爲相同電壓準位。其結果，NMOS電晶體19成爲導通狀態，並將抹除解碼信號12(i+l)A轉送到連接在冗長控制電路 ll(i+l)之左側之抹除偏壓電路l〇(i+l)上。另一方面，在收納有不良位址資訊時，因爲非揮發性記憶單元14之臨界値電壓VT上升，因此即使在非揮發性記憶單元14之閘極上施加邏輯「H」準位，非揮發性記憶單元14亦是非導通狀態，此時節點NA維持在邏輯「H」準位，其結果，輸出信號ll(i+l)A成爲邏輯「L」準位。也就是說，冗長控制電路ll(i+l)之輸出信號ll(i+l)A成爲 lliA之反轉準位。其結果，NMOS電晶體20成爲導通狀態，並將抹除解碼信號12(i+l)A轉送到連接在冗長控制電路 ll(i+l)之右側之抹除偏壓電路l〇(i+2)上(參考圖8)。當某一段冗長控制電路ll(i+l)之輸出信號ll(i+l)A成爲邏輯「L」準位時，後段之冗長控制電路ll(i+2)〜ll(n- 23 (請先閱讀背面之注意事項再填寫本頁)

^1 ^1 ϋ n ϋ ϋ n 一 fOJβ ϋ I ϋ 1 ϋ n I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1235381 a7 _ _____B7______- 五、發明說明（） 2)之輸出信號ll(i+l)A〜H(n一 2) A，與非揮發性記憶單兀 14之狀態無關(當非揮發性記憶單元14之閘極成爲邏輯「L 」準位時，非揮發性記憶單元14成爲非導通狀態），成爲邏輯「L」準位，且冗長控制電路n(i+2)〜丨丨仏一1)將抹除解碼信號12(i+2)〜12(n - 1)送到連接在其右側之抹除偏壓電路 10(i+3)〜10(n)上。以上，若依照本實施形態，因爲在每一個抹除解碼電路單位，配置有一個非揮發性記憶單元’因此可以使用簡單之控制進行以每一任意個字元線爲單位之冗長置換。此外，因爲藉由抹除解碼信號來將不良資訊收納在冗長控制電路，因此冗長控制信號只有不良位址程式活性化信號FAPEN，所以用來作冗長解碼之信號’沒有必要太多，因此可以以簡單之佈線來進行以字元線爲單位之置換。 (第2實施形態）圖9係顯示本發明之第2實施形態中，非揮發性半導體記憶裝置中之冗長控制電路H(i+l)(i=〇〜（η- 2))之內部結構的電路圖。圖9中，22爲由兩個反轉閘所形成之靜態型記憶單元，15，16 爲 PMOS 電晶體，17 爲反轉聞，18，19，20，23，24 爲NMOS電晶體。 NM〇S電晶體23與PMOS電晶體15之閘極與汲極相互連接，該等閘極接收由前段之冗長控制電路11Γ之輸出信號IliA，該等汲極，連接到PMOS電晶體16之汲極與反轉閘17之輸入端子。 24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

I I n n ϋ l*^:OJ· n ϋ ϋ n ϋ n n I A7 1235381 ___B7____ 五、發明說明（） NMOS電晶體23之源極連接到NMOS電晶體24之汲極，NMOS電晶體24之源極連接到接地線VSS，NMOS電晶體24之閘極，連接到靜態型記憶單元22之節點NB。 PMOS電晶體16之閘極連接到反轉閘17之輸出端子。反轉閘17之輸出信號ll(i+l)A成爲後段之冗長控制電路 ll(i+2)’之輸入信號。在NMOS電晶體18之閘極端，供給有不良位址程式活性化信號FAPEN，在NMOS電晶體18之汲極，則供給有抹除解碼電路12(i+l)之輸出信號12(i+l)A。此外，抹除解碼電路12(i+l)之輸出信號12(i+l)A，亦供給到NMOS電晶體19、20之汲極，而NMOS電晶體19之源極連接到抹除偏壓電路10(i+l)之輸入端子，NMOS電晶體20之源極則連接到相鄰之抹除偏壓電路10(i+2)之輸入端子。NMOS電晶體19之閘極則連接到反轉閘17之輸出端子，NMOS電晶體20之閘極則連接到反轉閘17之輸入端子。VDD爲電源線。接者’參考圖9及圖10〜圖12來說明本實施形中冗長控制電路ll(i+l)’之動作。首先，說明不良位址之收納。將不良位址程式活性化信號FPAEN設爲邏輯「H」準位，藉由NMOS電晶體18，將抹除解碼電路12(i+l)之輸出信號12(i+l)A轉送到節點NC。據此，靜態型記憶單元22 之節點NC維持在邏輯「H」準位，節點NB則維持在邏輯「L」準位(收納不良位址資訊）。以此方式，將不良位址資 25 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-^1 ϋ tmmmm i ϋ ϋ ι 一 δ，0 IV I I ϋ ϋ ϋ I I A7 1235381 ___B7_____ 五、發明說明（）訊收納到冗長控制電路H(i+1)’。另外，不良位址資訊之收納，例如可以在電源打開時，將存在晶片內之別的不良位址資訊之收納區域轉送收納到附隨在陣列之冗長控制電路。接著，執行初始化動作，在初始化時’冗長控制電路 11(1+1)，之輸入信號IliA爲邏輯「L」準位，其結果，節點 ND成爲邏輯「H」準位，輸出信號ll(i+l)A則與輸入信號相同，成爲邏輯「L」準位(參考圖10)。在初始化結束時，冗長控制電路ll(i+l)’之輸入信號 IliA由邏輯「L」變成「H」準位。在沒有收納不良位址資訊時，靜態型記憶單元22之節點NB爲邏輯「H」準位，因此NMOS電晶體24成爲導通狀態，NMOS電晶體23也成爲導通狀態，因此，節點ND 成爲與接電線VSS相同電位之邏輯「L」準位，使得反轉閘17之輸出線號ll(i+l)A成爲邏輯「H」準位。亦即，冗長控制電路ll(i+l)’之輸出信號ll(i+l)A成爲與IliA相同準位。其結果，NMOS電晶體19成爲導通狀態，使得冗長控制電路11(1+1)將抹除解碼信號12(i+l)被轉送到連接在其左側之抹除偏壓電路l〇(i+l)(參考圖11)。另一方面，在收納有不良位址資訊時，靜態型記憶單元22之節點NB爲邏輯「L」準位，因此NMOS電晶體24 成爲非導通狀態，節點ND保持在初始化狀態之邏輯「H」準位，則反轉閘17之輸出線號ll(i+l)A成爲邏輯「L」準位。亦即，冗長控制電路ll(i+l)’之輸出信號ll(i+l)A成 26 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

^1 ϋ 1 1« —ϋ ϋ n a 1 I ϋ ϋ —ϋ H ϋ I %i. A7 1235381 五、發明說明（）爲與IliA反轉之準位。其結果，NMOS電晶體20成爲導通狀態，使得冗長控制電路H(i+1)將抹除解碼信號12(i+l) 轉送到連接在其右側之抹除偏壓電路l〇(i+2)(參考圖12)。當某一段冗長控制電路之輸出信號ll(i+l)A 成爲邏輯「L」準位時，後段之冗長控制電路ll(i+2)’〜 ll(n—2)，之輸出信號11(ι+2)Α〜ll(n—2) A，與靜態型記憶單元22之狀態無關，成爲邏輯「L」準位，且冗長控制電路ll(i+2)’〜ll(n—1)’將抹出解碼信號12(i+2)〜12(n—1)送到連接在其右側之抹除偏壓電路l〇(i+3)〜l〇(n)上。以上，若依照本賓施形態，因爲在每一個抹除解碼電路單位，配置有一個靜態型記憶單元，因此可以使用簡單之控制來進行以每一任意個字元線爲單位之冗長置換。此外，因爲藉由抹除解碼信號來將不良資訊收納在冗長控制電路，因此冗長控制信號只有不良位址程式活性化信號FAPEN，所以用來作冗長解碼之信號，沒有必要太多，因此可以簡單之佈線來進行以字元線爲單位之置換。再者，就不良資訊之收納機構而言，因爲使用靜態型記憶單元，因此沒有必要施加高壓電，亦可以不使用高耐壓之元件，其結果，變成不需要用來確保耐壓之大分離寬度、較長之頻道長、頻道偏移等，而有使佈線簡單化之效果。 (第3實施形態）圖13係顯示本發明第3實施形態之非揮發性半導體記憶裝置中之抹除解碼電路以及抹除預先解碼電路之結構的 27 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

--^1 ϋ mMMm ϋ n n i l n ϋ ϋ n Mmemm I A7 1235381 ____B7__ 五、發明說明（）方塊圖。 (請先閱讀背面之注意事項再填寫本頁) 圖13中，1211〜12ij爲抹除解碼電路，1211A〜12ijA 爲抹除用解碼信號，PXml〜PXmi、PXnl〜PXnj爲抹除用預先解碼信號，25爲抹除預先解碼電路，26爲多重化預先解碼電路，27爲位址退縮化電路，MPXA1〜MPXBn爲位址退縮化信號，XA1〜XBn爲抹除用位址信號。圖13中，抹除用解碼信號1211A〜12ijA爲決定抹除區塊（記憶體陣列）之信號，其根據抹除用預先解碼信號 PXml〜Pxmi、PXnl〜PXnj來決定要抹除哪個區塊。在習知之解碼方式中，PXml〜PXmi中任一條將活性化，而且 PXnl〜PXnj中任一條將活性化，依照此結構，來將多數條之抹除用解碼信號1211A〜12ijA之任一條給予活性化之方式。但是，在本實施形態中，會使PXml〜PXmi中所要之條數活性化，且會使PXnl〜PXnj中所要之條數活性化。若依照此，即能使所要條數之抹除用解碼信號活性化。亦即，可依照抹除用預先解碼信號PXml〜PXmi與PXnl〜PXnj 之任意組合，來將所希望之尺寸之區塊予以抹除。習知技術，抹除之區塊尺寸係預先固定解碼電路加以設定，若依照本實施形態，則可選擇所希望之多數條之預先成爲細條狀之抹除區塊，所以可以在不改變解碼電路之情形下’改變區塊之尺寸。根據上述結構，具有下降效果，亦即，可以很有彈性地以相同之抹除解碼電路來設定非揮發性記憶體陣列之抹 28 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） A7 1235381 ___B7___ 五、發明說明（）除區塊尺寸，且可以根據記憶體晶片之應用而很容易地變更抹除電路。接著，說明用以產生抹除用預先解碼信號PXml〜 Pxmi，PXnl〜Pxni之抹除預先解碼電路25。抹除預先解碼電路25，係接收抹除用位址信號XA1〜 XAm輸出抹除用預先解碼信號PXml〜PXmi，同時，接收抹除用位址信號XB1〜XBm輸出抹除用預先解碼信號PXnl 〜PXni。另外，抹除用位址信號XA1〜XBn，爲由外部輸入之信號，因此作爲寫入與讀出位址來共同使用亦沒有問題。如前述說明，習知技術，係藉抹除用位址信號XA1〜 XAm(XBl〜XBn)來將抹除用預先解碼信號PXml〜 PXmi(PXnl〜PXnj)中之一條活性化。本實施形態中，爲依照抹除用位址信號XA1〜XAm(XBl〜XBn)來將預先解碼信號PXml〜PXmi(PXnl〜PXnj)中之多數條活性化。圖14A及圖14B中，顯示了抹除用位址信號XA1〜 Xam，XB1〜XBn(m=2，n=2)與抹除用預先解碼信號PXml〜 Pxmi，PXnl〜PXnj(i=4，j=4)之例。圖14A爲習知之方式(抹除解碼規格1)，依照位址信號之組合來將一條預先解碼信號給活性化之情況。所對應之抹除區塊，如圖所示’由1 〜16之16種所構成。另一方面，圖14B爲本實施形態之方式(抹除解碼規格2)，爲針對輸入之位址信號來多重地將預先解碼信號給活性化之情況。例如，若觀察圖14B上之第1〜2段之數據，可知位址 29 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-1 n ϋ n n ϋ I』：OJa n I ϋ n n n I A7 1235381 _______B7_ 五、發明說明（） (請先閱讀背面之注意事項再填寫本頁) 信號XB2與「0」、「1」無關’預先解碼信號PXB3，PXB4 成爲「1」。也就是說，位址信號XB2變成爲退縮化。在抹除解碼規格2中，依據16個位址信號之組合，成爲可以選擇5個抹除區塊之結構。抹除預先解碼電路25，如圖13所示，由多重化預先解碼電路26與位址退縮化電路27所構成。多重化預先解碼電路26與退位址縮化電路27，將抹除用位址信號XA1 〜Xam，XB1〜XBn輸入。位址退縮化電路27，爲對於所輸入之位址信號之各種組合，決定將哪一個位址信號退縮化之電路。因此，位址退縮化電路27，輸出與抹除用位址 XA1〜Xam，XB1〜XBn相同數目之位址退縮化信號MPXA1 〜MPXAm，MPXB1 〜MPXBn。圖 14B 之例中，XB1，XB2 被退縮化。亦即，與輸入之抹除用位址信號XB1，XB2無關的，預先解碼信號被多重化後輸出。多重化預先解碼電路26 ，根據位址退縮化信號MPXA1〜MPXAm，MPXB1〜MPXBn ，將輸入之抹除用位址信號XA1〜Xam，XB1〜XBn之中任意之位址退縮(通常爲選擇狀態），然後輸出多重化之預先解碼信號。依據上述結構，因爲分別設有位址退縮化電路27與多重化預先解碼電路26,因此使用相同之多重化預先解碼電路26，只要改變位址退縮電路27之內容，便可以將抹除用預先解碼信號PXml〜Pxmi，PXnl〜PXnj多重化地組合，因此，可以根據記憶體晶片之應用，而有容易地改變用來設定抹除區塊尺寸之電路之效果。 30 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 1235381 __ B7 _ 五、發明說明（）此外，圖中雖未顯示，即使在抹除用位址信號XA1〜 Xam, XB1〜XBn之經過路徑上插入晶片等電路，本發明之效果亦相同。接著，使用圖15來說明本實施形態所描述內容之具體電路例。圖15係將輸入4個抹除用位址信號(XA1，XA2, XB1, XB2)時圖14B所示之抹除解碼方式，適用在圖13之電路的電路圖。圖15中，1201〜1216爲抹除解碼電路。由這些電路輸出之抹除用解碼信號，在抹除時使用在記憶體陣列之選擇，在圖14B中顯示之抹除解碼規格2中，將5區塊給活性化。PXA1〜PXA4，PXB1〜PXB4爲抹除用預先解碼信號。多重化預先解碼電路26，由NOR電路28，反轉閘17，與 AND電路29A所構成。位址退縮化電路27，由反轉閘17 ，AND電路29B，以及邏輯元件30所構成。圖15爲就邏輯元件30而言之16輸入之OR電路之例。首先，位址退縮化電路27之輸入端，爲由反轉閘17 與AND電路29B所構成之4對16之解碼電路，輸入抹除用位址信號XA1，XA2, XB1, XB2，而輸出解碼信號XAB1 〜XAB16。此16個之解碼信號XAB1〜XAB16，被送到4 個OR電路30，在該處產生位址退縮化信號MPXA1〜 MPXB2 〇在對位址XA1進行退縮化時，位址退縮化信號 MPXA1會被活性化。根據解碼信號XAB1〜XAB16之狀態來決定那一個位址信號被退縮化。亦即，可依照所輸入之 31 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -^1 ^1 1 n ϋ n n^OJ· ϋ n n ϋ 1 ϋ ϋ A7 1235381 __B7_____ 五、發明說明（）抹除用位址信號之組合來作位址之退縮。接著，位址退縮化信號MPXA1〜MPXB2輸出到多重化預先解碼電路26中。多重化預先解碼電路26，由NOR 電路28、反轉閘17、與AND電路29A所構成。在圖15之例中，多重化預先解碼電路26，爲兩個2對4之解碼電路 (XA1, XA2—PXA1 〜PXA2 及 XB1，XB2—PXB1，PXB2)。在此輸；（段，位址退縮化信號MPXA1〜MPXB2係供給至 N〇R電路28，當位址退縮化信號MPXA1〜MPXB2成爲邏輯「H」準位時，因爲輸入之抹除用位址無效，其結果可使所要之位址退縮化。圖16係顯示圖15之OR電路30之第一具體例。在圖 16中，OR電路30由直列構成之NMOS電晶體18、19共 16個所構成，上方之NMOS18之閘極，根據所組合之抹除用位址信號來連接到電源端子或是接地端子。16個NMOS 電晶體18之汲極所共通連接到共通節點XMPXi，連接有通常爲〇N之PMOS電晶體15。當兩個NMOS電晶體18，19爲〇N時，節點XMPXi之電位會放電，輸出信號MPXi成爲邏輯「H」準位。在圖 16之例中，NMOS電晶體18因爲其閘極連接到接地端子，成爲OFF狀態，因此輸出信號MPXi爲邏輯「L」準位。亦即，圖15中，若適用圖16之OR電路30之結構，則因爲 MPXA1〜MPXA4全部爲邏輯「L」準位，因此位址不會被退縮化。此外，圖中雖未顯示，但NMOS電晶體18，不需設置 32 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-n ϋ ϋ ϋ ϋ n 一一OJ· ·ϋ I n n «ϋ I ϋ I A7 1235381 _____B7__ 五、發明說明（） 16個，只要設置能使輸入之抹除用位址信號成爲邏輯「Η 」準位之組合，亦能實現相同之功能。圖17係顯示圖15之OR電路30之第2具體例。圖π 中，與圖16之結構不同處爲，在NMOS電晶體18之閘極供給有控制信號GC1〜GC16。依據此控制信號GC1〜GC16 之狀態，可改變位址退縮之組合。另外，控制信號GC1〜 GC16，雖然圖中未顯示，但可藉由在非揮發性記憶單元中寫入位址退縮之控制資訊來生成。非揮發性記憶單元，可以使用非揮發性記憶裝置之原本的記憶單元之區域，也可以另外在抹除預先解碼電路25之附近獨立地設置。如此，若根據OR電路30之第2具體例，依據改變在相同晶片上之控制信號GC1〜GC16之內容，而可以變更位址退縮之組合，因此在相同晶片上，可以改變抹除區塊之尺寸，而有可以應用在很多之用途之效果。圖18係顯示圖15之OR電路30之第3具體例。在圖 18中，與圖16及圖17之結構不同處在於，取代NMOS電晶體18, 19而並聯了非揮發性記憶單元14。圖18中，非揮發性記憶單元14之汲極，係連接在共通之節點XMPXi，其源極連接到接地端子，其閘極供給有抹除用位址信號XAB1〜XAB16。在非揮發性記憶單元14 中，根據藉由端子C1以及NMOS電晶體20所寫入之資訊，來決定以所輸入之抹除用位址信號之何種組合來將位址退縮。在將位址退縮時，可以在非揮發性記憶單元14(其閘極供給有成爲準位「H」之抹除去位址信號）中寫入資訊， 33 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-I ϋ I fli n n I ϋ ϋ ϋ n I mM— I A7 1235381 ___B7 _ 五、發明說明（）使設定爲非揮發性記憶單元14爲〇FF狀態。另外，圖18 之例中，有時候會使用在寫入資訊時，成爲狀乾之非揮發性記憶單元14。如此，若根據OR電路30之第3具體例’則可以藉由變更在相同晶片內位址退縮電路27內非揮發性記憶單元 14之內容，使得可以變更位址退縮之組合；因爲在相同晶片內抹除區塊之尺寸是可變的，所以具有可應用於多用途，且可削減多餘之控制信號線，亦可縮小佈線之面積等之效果。以上，說明了相對第1實施形態所說明之多數個記憶體陣列，選擇(抹除)所希望之數目之記憶體陣列的結構。接著，說明本實施形態與第1實施形態組合時之情形〇圖19係本實施形態之非揮發性半導體記憶裝置的記憶體陣列結構圖。圖19中之非揮發性半導體記憶裝置’由8 個正規記憶單元陣列71〜78，1個冗長記憶體陣列8，9個抹除偏壓電路101〜109，初始化電路13 ’ 8個冗長控制電路111〜118，以及8個抹除解碼電路121〜128所構成。抹除解碼電路121〜128之輸入信號爲PXAn、PXBm。接著，使用圖20、圖21來說明圖19之記憶體陣列中無不良時之動作，以及使用圖22、圖12來說明有不良時之動作。圖20係顯示抹除解碼電路121〜124之輸出被多重化時之情況。另外，圖20中，以粗線顯示處爲被活性化之儈 34 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱1 ' (請先閱讀背面之注意事項再填寫本頁) -n 1 ϋ ϋ ·ϋ 一：OJ· l ϋ I n ϋ n A7 1235381 _____B7____ 五、發明說明（）號線以及區塊。由於選擇抹除解碼信號121A〜124A，無不良，因此冗長控制信號13A，111A〜117A全部成爲邏輯「H 」準位，其結果，即選擇正規記憶單元陣列71〜74。圖21係顯示抹除解碼電路125〜128之輸出被多重化時之情況。圖21之情形也與圖20相同，因爲無不良，因此冗長控制信號13A、111A〜117A全部成爲邏輯「H」準位，其結果，即選擇正規記憶單元陣列75〜78。在圖20及圖21之例中，不選擇冗長記憶單元陣列8 ，不施加不需之抹除偏壓。接著，說明正規記憶單元陣列73中有不良之情形。圖22係顯不抹除解碼電路121〜124之輸出被多重化時之情況。選擇抹除解碼信號121A〜124A時，冗長控制信號13A，111A成爲邏輯「H」準位，收納有不良位址資訊之冗長控制電路112之後之冗長控制信號112A〜117A全部變成邏輯「L」準位，其結果，即係選擇正規記憶單元陣列 71，72, 74, 75。圖23係顯示抹除解碼電路125〜128之輸出被多重化時之情況。圖23之情況與圖22相同，冗長控制信號13A， 111A成爲邏輯「H」準位，冗長控制信號112A〜117A全部變成邏輯「L」準位，其結果，即係選擇冗長控制電路 115〜118之圖面上右側之正規記憶單元陣列76, 77, 78以及冗長記憶單元陣列8。在其他區塊上不施加抹除偏壓。如此，在一個區塊上有不良時，可知即使選擇性地選擇陣列(在圖20，圖21，圖22及圖23之例中，以每次兩個 35 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

A7 1235381 五、發明說明（）區塊選擇了 8個陣列），也可以冗長置換。如上述般，若依據本實施形態’即使選擇性地選擇陣列，因爲未在有不良之記憶單元陣列、或是沒有在未使用之冗長記憶單元陣列上施加抹除偏壓’因此具有在未使用之記憶單元中，不會產生過度抹除之效果。此外，本實施形態中’針對抹除解碼電路’雖然僅進行了抹除模式時之說明’但是亦可適用在程式模式。以下，說明程式模式時之實施形態。圖20，圖21，圖22及圖23所示之例中，說明了以四個區塊爲單位之抹除方式，在程式模式時’利用如圖17或圖18之OR電路，將位址退縮化電路27之內容變更爲抹除模式。亦即，在程式模式與抹除模式時，變化位址退縮化信號。若依此，則在程式模式時，例如不多重化地作區塊選擇，而可以每個區塊來作選擇。通常，非揮發性記憶體中，在抹除模式以及程式模式時，因爲必須在源極線上施加高壓電，因此在抹除模式以及程式模式時，會選擇相同條數之源極線(選擇相同之陣列 )來將偏壓施加到非揮發性記憶單元上。若依此，因爲在程式模式時沒有選擇（字元線未被活性化）之源極線上亦施加偏壓，因此會產生記憶單元特性變動之問題(即所謂之源極線阻擾）。但是若依照上述實施形態，有可能在程式模式時有施加偏壓之源線之數目，比抹除模式時少，因此有緩和源極線阻擾、而能確保局可靠性之效果。 36 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公餐） (請先閱讀背面之注意事項再填寫本頁)

-I ϋ ϋ 1· ϋ ϋ n 一-OJ· n i_i ϋ I n I ϋ I 1235381 A7 B7 ------------------- ' ----- 五、發明說明（）如以上之說明，根據本發明，在被置換之記憶單元陣列中，因爲未施加抹除偏壓，因此有對於沒有使用之記憶單元不會產生過度抹除，以及可以防止因爲位元線漏電所產生之誤動作等之效果。此外，因爲可以字元線爲單位進行正規記憶單元陣歹[] 以及冗長記憶單元陣列之置換，因此可以實現較習知以抹除區塊爲單位之置換更高之救濟效率。此外，非揮發性記憶體陣列之抹除區塊尺寸可以共通之抹除解碼電路來有彈性地設定，因此可以依照記憶體晶片之用途很容易地變更抹除電路。此外，因爲在相同晶片內可以改變抹除區塊之尺寸，其結果可對應多用途之使用。 Γ请先閱讀背Φ之注意事項再填寫本頁)

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Claims

1235381 - C8 D8 六、申請專利範圍與前述冗長記憶單元陣列之尺寸相同，且與最小抹除區塊尺寸相同、或較其爲小。 f (請先閲讀背面之注意事項再塡寫本頁) 3·如申請專利範圍第1項之非揮發性半導體記憶裝置，其中，前述(N+1)個抹除偏壓電路，係在根據前述N個抹除解碼電路之輸出信號以前述N個冗長控制電路進行之控制切換下，對前述N個正規記憶單元陣列與前述1個冗長記憶單元陣列之中，任意數量之記憶單元陣列施加抹除偏壓。 4·如申請專利範圍第1項之非揮發性半導體記憶裝置，其中，前述N個冗長控制電路之每一個，具有：用以接收前述抹除解碼電路之輸出信號及不良位址程式活性化信號的輸入端子，與用以將抹除偏壓活性化信號切換輸出至相鄰一方之前述抹除偏壓電路的第1輸出端子，以及用以將抹除偏壓活性化信號切換輸出至相鄰另一方之前述抹除偏壓電路的第2輸出端子；相鄰一方之冗長控制電路之第2輸出端子，係與相鄰另一方之冗長控制電路之第1輸出端子共通連接；此外，前述N個冗長控制電路之每一個，在前述不良位址程式活性化信號被活性化時，會依據前述抹除解碼電路之輸出信號收納不良位址資訊，而前述N個冗長控制電路中收納有前述不良位址資訊之冗長控制電路，係以切換端子之方式進行控制，該端子係將前述抹除偏壓活性化信號輸出至後段之冗長控制電路。 5·如申請專利範圍第1項之非揮發性半導體記憶裝置 2 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐） 3988 29 ABCD 1235381 六、申請專利範圍，其中，前述N個冗長控制電路之每一個，爲收納前述不良位址資訊，包含具有控制閘與浮游閘之非揮發性記憶單元。 6·如申請專利範圍第4項之非揮發性半導體記憶裝置，其中，前述N個冗長控制電路之每一個，具備：非揮發性記憶單元，其閘極係連接於前段之冗長控制電路，源極連接於第一電源線，汲極連接於共通節點；第1PM0S電晶體，其閘極係連接於前述非揮發性記憶單元之閘極，源極連接於第2電源線，汲極連接於前述共通節點；第2PM0S電晶體，其閘極係連接於後段之冗長控制電路，源極連接於第2電源線，汲極連接於前述共通節點；反相器，其輸入端子係連接至前述共通節，輸出端子連接於則述第2PM0S電晶體之聞極；第1NM0S電晶體，其閘極係用來接收不良位址程式活性化信號，汲極連接於前述共通節點，源極則用來接收來自前述抹除解碼電路之不良位址資訊；第2NM0S電晶體，其閘極係連接於前述反相器之輸出端，源極係作用爲切換輸出前述抹除偏壓活性化信號之第1輸出端子，汲極則連接於前述第1NM0S電晶體之源極 :以及第3NM0S電晶體，其閘極係連接於前述反相器之輸入端子，源極係作用爲切換輸出前述抹除偏壓活性化信號之第2輸出端子，汲極則連接於前述第1NM0S電晶體之源 3 紙張尺度綱;酬家標準(CNS)A4規格(210 X 297公釐) ~ ' (請先閲讀背面之注意事項再塡寫本頁) 訂： 328899 ABCD 1235381 a、申請專利範圍極。 (請先閲讀背面之注意事項再塡寫本頁) 7·如申請專利範圍第1項之非揮發性半導體記憶裝置 ’其中’前述N個冗長控制電路之每一個，爲收納前述不良位址資訊，包含有具備2個反相器之靜態型記憶單元。 8·如申請專利範圍第4項之非揮發性半導體記憶裝置，其中，前述N個冗長控制電路之每一個，具備：靜態型記憶單元，其具有第1及第2反相器，前述第 1反相器之輸入端子連接於前述第2反相器之輸出端子，前述第1反相器之輸出端子連接於前述第2反相器之輸入端子；第1NM0S電晶體，其閘極係用來接收不良位址程式活性化信號，汲極連接於前述靜態型記憶單元之一輸出入端子，源極則用來接收來自前述抹除解碼電路之不良位址資訊；第2NM0S電晶體，其閘極係連接於前述靜態型記憶單元之另一輸出入端子，源極連接於第1電源線；第3NM0S電晶體，其閘極係連接於前述冗長控制電路，汲極連接於前述共通節點，源極則連接於前述第 2NM0S電晶體之汲極；第1PM0S電晶體，其閘極係連接於前述第3NM0S電晶體之閘極，汲極連接於前述共通節點，源極則連接於第 2電源線；第2PM0S電晶體，其閘極係連接於後端之冗長控制電路，源極連接於前述第2電源線’汲極則連接於前述共通 4 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐） 1235381 A8 B8 C8 D8 六、申請專利範圍節點；第3反相器，其輸入端子係連接於前述共通節點，輸出端子則連接於前述第2PM0S電晶體之閘極；第4NM0S電晶體，其閘極係連接於前述第3反相器之輸出端，將源極作用爲切換輸出前述抹除偏壓活性化信號之第1輸出端子，汲極則連接於前述第1NM0S電晶體之源極；以及第5NM0S電晶體，其閘極係連接於前述第3反相器之輸入端，將源極作用爲切換輸出前述抹除偏壓活性化信號之第2輸出端子，汲極則連接於前述第1NM0S電晶體之源極。 9· 一種非揮發性半導體記憶裝置，其特徵在於，具備抹除預解碼電路，其係輸入複數個抹除用位址信號’ 輸出複數個第1抹除用預解碼信號及複數個第2抹除用預解碼信號；以及抹除解碼電路，其係輸入前述複數個第1抹除用預解碼信號及複數個第2抹除用預解碼信號’輸出複數個抹除用解碼信號；藉前述複數個抹除用位址信號之任意組合’將前述第 1抹除用預解碼信號中將期望數量之抹除用預解碼信號予以活性化，且將前述第2抹除用預解碼信號中期望數量之抹除用預解碼信號予以活性化，將期望數量之抹除用解碼信號予以活性化。 5 t紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐) "" ' …… ........丨： (請先閲讀背面之注意事項再塡寫本頁) 、\utx 1235381 哉 C8 D8 六、申請專利範圍 10·如申請專利範圍第9項之非揮發性半導體記憶裝置，其中，前述抹除預解碼電路，具備： (請先閲讀背面之注意事項再塡寫本頁} 位址退縮化電路，其係輸入前述複數個抹除用位址信號，輸出與前述複數個抹除用位址信號數量相同之複數個位址退縮化信號；以及多重化預解碼電路，其係輸入前述複數個抹除用位址信號及前述複數個位址退縮化信號，輸出前述複數個抹除用預解碼信號；藉前述複數個抹除用位址信號之組合，生成任意之位址退縮化信號，並使前述複數個抹除用位址信號中任意之位址退縮，使任意之抹除用預解碼信號多重化。 11 ·如申請專利範圍第10項之非揮發性半導體記憶裝置，其中，前述位址退縮化電路，具備用以輸入前述複數個抹除用位址信號的解碼電路，以及輸入前述解碼電路之全部輸出、輸出前述位址退縮化信號的組合邏輯元件群。 12 ·如申請專利範圍第11項之非揮發性半導體記憶裝置，其中，構成前述組合邏輯元件群之邏輯元件係邏輯和電路。 13 ·如申請專利範圍第11項之非揮發性半導體記憶裝置，其中，構成前述組合邏輯元件群之邏輯元件係邏輯和電路，且輸入與前述複數個抹除用位址信號相同數量之控制信號，並藉前述複數個抹除用位址信號與前述複數個控制信號之組合，來輸出前述位址退縮化信號。 14 ·如申請專利範圍第13項之非揮發性半導體記憶裝 6 本紙張尺度適用中國國家標準（CNS)A4規格(210 X 297公釐) " 8 3 5 3 2 A8B8C8D8 六、申請專利範圍置，其中，前述複數個控制信號係收納於資訊記憶機構中，該資訊記憶機構係配置在相同基板上與前述位址退縮化電路不同之位置。 15 ·如申請專利範圍第11項之非揮發性半導體記憶裝置，其中，構成前述組合邏輯元件群之邏輯元件，係包含與前述複數個抹除用位址信號相同數量之複數個非揮發性記憶單元之邏輯和電路，對前述複數個非揮發性記憶單元之控制閘分別供給有前述複數個抹除用位址信號’而前述複數個非揮發性記憶單元之汲極係共通連接以構成前述邏輯和電路之輸出節點，前述邏輯和電路，藉前述複數個抹除用位址信號與收納在前述複數個非揮發性記憶單元中之資訊的組合，來輸出前述位址退縮化信號。 16 ·如申請專利範圍第15項之非揮發性半導體記憶裝置，其中，係對前述非揮發性記憶單元之控制閘分別供給前述複數個抹除用位址信號，藉對前述邏輯和電路之輸出節點施加期望之電壓，將期望之資訊收納於前述非揮發性記憶單元。 17·如申請專利範圍第1項之非揮發性半導體記憶裝置，其具備抹除預解碼電路，此抹除預解碼電路具有：位址退縮化電路，係輸入複數個抹除用位址信號’輸出與前述複數個抹除用位址信號相同數量之複數個位址退縮化信號；以及多重化預解碼電路，係輸入複數個抹除用位址柄號及前述複數個位址退縮化信號，輸出複數個第1抹除用預解用中國國家標準（CNS)A4規格(210 X 297公釐） ........................#衣·..............、玎................ (請先閲讀背面之注意事項再塡寫本頁) 1235381 A8 C8 ' D8 六、申請專利範圍碼信號及複數個第2抹除用預解碼信號；前述抹除解碼電路，係輸入來自前述抹除預解碼電路之前述第1抹除用預解碼信號及前述第2抹除用預解碼信號，藉輸出之抹除用解碼信號，將前述正規記億單元陣列，就複數個組合之任意數量予以活性化，以救濟其中任一正規記憶單元陣列之不良位址。 18 ·如申請專利範圍第17項之非揮發性半導體記憶裝置，其中，前述抹除解碼電路，係將抹除模式時與程式模式時共通、活性化之前述位址退縮化信號’以抹除模式時與程式模式加以變化，據以使程式模式時源極線之選擇數較抹除模式時少。 ........................—— (請先閲讀背面之注意事項再塡寫本頁) 、1T: ^紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公變)