KR20220053808A - 멀티 네임스페이스 스토리지 장치, 상기 스토리지 장치를 포함하는 전자 시스템 및 상기 스토리지 장치의 동작 방법 - Google Patents

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Abstract

멀티 네임스페이스 스토리지 장치가 제공된다. 상기 멀티 네임스페이스 스토리지 장치는 제1 메모리 블록 및 제1 메모리 블록과 상이한 제2 메모리 블록을 포함하는 비휘발성 메모리 및 호스트로부터, 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 및 제1 논리 블록 넘버에 미포함되는 제2 논리 페이지 넘버를 포함하는 제2 네임스페이스 생성 요청 커맨드를 수신하고, 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드를 수신하는 메모리 컨트롤러를 포함하되, 메모리 컨트롤러는, 물리적 맵핑 커맨드에 대응하여, 제1 논리 블록 넘버에 대한 제1 맵핑 동작을 제1 메모리 블록에 대응시키고, 제2 논리 페이지 넘버에 대한 제2 맵핑 동작을 제2 메모리 블록에 포함되는 제2 메모리 페이지에 대응시킨다.

Description

멀티 네임스페이스 스토리지 장치, 상기 스토리지 장치를 포함하는 전자 시스템 및 상기 스토리지 장치의 동작 방법{MULTI-NAMESPACE STORAGE DEVICE, ELECTRONIC SYSTEM INCLUDING THE SAME STORAGE DEVICE AND THE MEHOD OF OPERATING THE SAME STORAGE DEVICE}
본 발명은 멀티 네임스페이스 스토리지 장치, 이를 포함하는 전자 시스템 및 상기 스토리지 장치의 동작 방법에 관한 것이다.
현재 NVMe 스토리지 장치 구현에 대한 연구는 멀티 터넌트(Multi-Tenant) 환경의 독립적 성능 보장(SLA, Service Level Agreement) 또는 차등 분배 (WRR, Weighted Round Robin)를 주된 방향으로 진행되고 있다. 이를 위하여 Physical Function, Virtual Function, 멀티 네임스페이스(Multi-Namespace) 등의 구조를 개선하기 위한 연구 또한 진행되고 있다.
멀티 네임스페이스와 관련하여, 단일 NVMe 스토리지 장치를 네임 스페이스 혹은 논리 어드레스로 구분되는 Partition 영역으로 구분하여 각각의 영역을 다른 목적으로 사용하는 경우가 발생할 수 있다.
예를 들어 메타 데이터 라이트 또는 저널링(Journaling)을 위한 랜덤 쓰기(Random Write)를 주로 사용하는 영역, 순차 패턴(Sequentialized Pattern)이나 백업(Back-up)과 같이 순차 쓰기(Sequential Write)를 주로 사용하는 영역 등으로 목적 구분이 가능하다. 다만 상기와 같은 영역 구분은 논리 어드레스에서만 적용될 뿐이고, 실제 물리 어드레스 상에서는 목적 구분과 상관없이 물리 어드레스를 공유하여 성능 저하가 발생하는 경우가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 호스트의 네임스페이스의 분류에 따라 맵핑의 속성을 달리하는 멀티 네임스페이스 스토리지 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 호스트의 네임스페이스의 분류에 따라 맵핑의 속성을 달리하는 멀티 네임스페이스 전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 호스트의 네임스페이스의 분류에 따라 맵핑의 속성을 달리하는 멀티 네임스페이스 스토리지 장치 동작 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 기술적 과제는, 순차 쓰기가 요구되는 네임스페이스에 관하여 전용 물리 어드레스를 맵핑하는 멀티 네임스페이스 스토리지 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 멀티 네임스페이스 스토리지 장치는 제1 메모리 블록 및 상기 제1 메모리 블록과 상이한 제2 메모리 블록을 포함하는 비휘발성 메모리 및 호스트로부터, 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 및 상기 제1 논리 블록 넘버에 미포함되는 제2 논리 페이지 넘버를 포함하는 제2 네임스페이스 생성 요청 커맨드를 수신하고, 상기 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드를 수신하는 메모리 컨트롤러를 포함하되, 상기 메모리 컨트롤러는, 상기 물리적 맵핑 커맨드에 대응하여, 제1 상기 논리 블록 넘버에 대한 제1 맵핑 동작을 상기 제1 메모리 블록에 대응시키고, 상기 제2 논리 페이지 넘버에 대한 제2 맵핑 동작을 상기 제2 메모리 블록에 포함되는 제2 메모리 페이지에 대응시킨다.
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 멀티 네임스페이스 전자 시스템은 제1 비휘발성 메모리 및 제2 비휘발성 메모리를 포함하는 복수의 비휘발성 메모리, 복수의 비휘발성 메모리를 제어하는 메모리 컨트롤러 및 메모리 컨트롤러와 연결되고, 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 및 제1 논리 블록 넘버에 미포함되는 제2 논리 페이지 넘버를 포함하는 제2 네임스페이스 생성 요청 커맨드를 송신하는 호스트를 포함하고, 호스트는 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드를 메모리 컨트롤러에 송신하고, 메모리 컨트롤러는, 물리적 맵핑 커맨드에 대응하여, 제1 논리 블록 넘버에 대한 제1 맵핑 동작을 제1 비휘발성 메모리 내 제1 메모리 블록에 대응시키고, 제2 논리 페이지 넘버에 대한 제2 맵핑 동작을 제2 비휘발성 메모리에 포함되는 제2 메모리 페이지에 대응시킨다..
상기 기술적 과제를 달성하기 위한 몇몇 실시 예에 따른 멀티 네임스페이스 스토리지 장치 동작 방법은, 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 생성 요청 커맨드를 메모리 컨트롤러에 송신하고, 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드와 함께 제1 논리 블록 넘버에 대한 제1 라이트 커맨드를 메모리 컨트롤러에 송신하고, 물리적 맵핑 커맨드에 대응하여, 제1 논리 블록 넘버와 제1 논리 블록 넘버에 대응되는 제1 메모리 블록에 대한 제1 맵핑 정보를 맵핑 테이블에 저장하고, 물리적 맵핑 커맨드에 대응하여, 제1 메모리 블록에 대한 제1 라이트 동작을 수행하고, 제1 라이트 커맨드 송신 후에, 제1 논리 블록 넘버에 대한 제2 라이트 커맨드를 메모리 컨트롤러에 송신하고, 제2 라이트 커맨드 및 맵핑 테이블을 기반으로, 제1 메모리 블록에 제2 라이트 동작을 수행하는 것을 포함한다.
도 1은 본 발명의 몇몇 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 스토리지 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 컨트롤러를 설명하기 위한 블록도이다.
도 4는 도 2의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 5는 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 예시적인 사시도이다.
도 6은 본 발명의 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 7은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 내부를 간략히 도시한 예시적인 도면이다.
도 8 및 도 9는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 도면들이다.
도 10은 본 발명의 몇몇 실시예들에 따른 전자 시스템에서 이용되는 논리 어드레스 영역을 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예들에 따른 전자 시스템에서 이용되는 혼성 맵핑(Hybrid Mapping)을 설명하기 위한 도면이다.
도 12는 도 11의 맵핑에 대응되는 맵핑 테이블을 설명하기 위한 도면이다.
도 13은 본 발명의 또 다른 몇몇 실시예들에 따른 전자 시스템에서 이용되는 논리 어드레스 영역을 설명하기 위한 도면이다.
도 14는 본 발명의 또 다른 몇몇 실시예들에 따른 전자 시스템에서 이용되는 혼성 맵핑을 설명하기 위한 도면이다.
도 15 내지 17은 본 발명의 몇몇 실시예들에 따른 전자 시스템의 효과를 설명하기 위한 그래프들이다.
도 18은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 19는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리의 내부를 간략히 도시한 예시적인 도면이다.
도 20은 본 발명의 또 다른 몇몇 실시예에 따른 메모리 셀 어레이의 일부를 도시한 예시적인 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 20의 설명에서 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호 사용하며, 해당 구성요소에 대한 중복된 설명은 생략하기로 한다. 또한 본 발명의 여러 도면에 걸쳐서, 유사한 구성요소에 대해서는 유사한 도면 부호가 사용된다.
도 1의 시스템(1000)은 기본적으로 휴대용 통신 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기 또는 IOT(internet of things) 기기와 같은 모바일(mobile) 시스템일 수 있다. 하지만 도 1의 시스템(1000)은 반드시 모바일 시스템에 한정되는 것은 아니고, 개인용 컴퓨터(personal computer), 랩탑(laptop) 컴퓨터, 서버(server), 미디어 재생기(media player) 또는 내비게이션(navigation)과 같은 차량용 장비(automotive device) 등이 될 수도 있다.
도 1을 참조하면, 시스템(1000)은 메인 프로세서(main processor)(1100), 메모리(1020a, 1020b) 및 스토리지 장치(1010a, 1010b)를 포함할 수 있으며, 추가로 촬영 장치(image capturing device)(1410), 사용자 입력 장치(user input device)(1420), 센서(1430), 통신 장치(1440), 디스플레이(1450), 스피커(1460), 전력 공급 장치(power supplying device)(1470) 및 연결 인터페이스(connecting interface)(1480) 중 하나 이상을 포함할 수 있다.
메인 프로세서(1100)는 시스템(1000)의 전반적인 동작, 보다 구체적으로는 시스템(1000)을 이루는 다른 구성 요소들의 동작을 제어할 수 있다. 이와 같은 메인 프로세서(1100)는 범용 프로세서, 전용 프로세서 또는 애플리케이션 프로세서(application processor) 등으로 구현될 수 있다.
메인 프로세서(1100)는 하나 이상의 CPU 코어(1110)를 포함할 수 있으며, 메모리(1020a, 1200b) 및/또는 스토리지 장치(1010a, 1010b)를 제어하기 위한 컨트롤러(1120)를 더 포함할 수 있다. 실시예에 따라서는, 메인 프로세서(1100)는 AI(artificial intelligence) 데이터 연산 등 고속 데이터 연산을 위한 전용 회로인 가속기(accelerator) 블록(1130)을 더 포함할 수 있다. 이와 같은 가속기 블록(1130)은 GPU(Graphics Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등을 포함할 수 있으며, 메인 프로세서(1100)의 다른 구성 요소와는 물리적으로 독립된 별개의 칩(chip)으로 구현될 수도 있다.
메모리(1020a, 1020b)는 시스템(1000)의 주기억 장치로 사용될 수 있으며, SRAM 및/또는 DRAM 등의 휘발성 메모리를 포함할 수 있으나, 플래시 메모리, PRAM 및/또는 RRAM 등의 비휘발성 메모리를 포함할 수도 있다. 메모리(1020a, 1020b)는 메인 프로세서(1100)와 동일한 패키지 내에 구현되는 것도 가능하다.
스토리지 장치(1010a, 1010b)는 전원 공급 여부와 관계 없이 데이터를 저장하는 비휘발성 저장 장치로서 기능할 수 있으며, 메모리(1020a, 1020b)에 비해 상대적으로 큰 저장 용량을 가질 수 있다. 스토리지 장치(1010a, 1010b)는 스토리지 컨트롤러(1200a, 1200b)와, 스토리지 컨트롤러(1200a, 1200b)의 제어 하에 데이터를 저장하는 비휘발성(non-volatile memory, NVM) 메모리(1300a, 1300b)를 포함할 수 있다. 비휘발성 메모리(1300a, 1300b)는 2D(2-dimensional) 구조 혹은 3D(3-dimensional) 구조의 V-NAND 플래시 메모리를 포함할 수 있으나, PRAM 및/또는 RRAM 등의 다른 종류의 비휘발성 메모리를 포함할 수도 있다.
스토리지 장치(1010a, 1010b)는 메인 프로세서(1100)와는 물리적으로 분리된 상태로 시스템(1000)에 포함될 수도 있고, 메인 프로세서(1100)와 동일한 패키지 내에 구현될 수도 있다. 또한, 스토리지 장치(1010a, 1010b)는 메모리 카드(memory card)와 같은 형태를 가짐으로써, 후술할 연결 인터페이스(1480)와 같은 인터페이스를 통해 시스템(1000)의 다른 구성 요소들과 탈부착 가능하도록 결합될 수도 있다. 이와 같은 스토리지 장치(1010a, 1010b)는 UFS(universal flash storage)와 같은 표준 규약이 적용되는 장치일 수 있으나, 반드시 이에 한정되는 건 아니다.
촬영 장치(1410)는 정지 영상 또는 동영상을 촬영할 수 있으며, 카메라(camera), 캠코더(camcorder) 및/또는 웹캠(webcam) 등일 수 있다.
사용자 입력 장치(1420)는 시스템(1000)의 사용자로부터 입력된 다양한 유형의 데이터를 수신할 수 있으며, 터치 패드(touch pad), 키패드(keyboard), 키보드(keyboard), 마우스(mouse) 및/또는 마이크(microphone) 등일 수 있다.
센서(1430)는 시스템(1000)의 외부로부터 획득될 수 있는 다양한 유형의 물리량을 감지하고, 감지된 물리량을 전기 신호로 변환할 수 있다. 이와 같은 센서(1430)는 온도 센서, 압력 센서, 조도 센서, 위치 센서, 가속도 센서, 바이오 센서(biosensor) 및/또는 자이로스코프(gyroscope) 등일 수 있다.
통신 장치(1440)는 다양한 통신 규약에 따라 시스템(1000) 외부의 다른 장치들과의 사이에서 신호의 송신 및 수신을 수행할 수 있다. 이와 같은 통신 장치(1440)는 안테나, 트랜시버(transceiver) 및/또는 모뎀(MODEM) 등을 포함하여 구현될 수 있다.
디스플레이(1450) 및 스피커(1460)는 시스템(1000)의 사용자에게 각각 시각적 정보와 청각적 정보를 출력하는 출력 장치로 기능할 수 있다.
전력 공급 장치(1470)는 시스템(1000)에 내장된 배터리(도시 안함) 및/또는외부 전원으로부터 공급되는 전력을 적절히 변환하여 시스템(1000)의 각 구성 요소들에게 공급할 수 있다.
연결 인터페이스(1480)는 시스템(1000)과, 시스템(1000)에 연결되어 시스템(1000과 데이터를 주고받을 수 있는 외부 장치 사이의 연결을 제공할 수 있다. 연결 인터페이스(1480)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
도 2는 본 발명의 몇몇 실시예들에 따른 스토리지 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 2를 참조하면, 전자 시스템(1)은 스토리지 장치(10) 및 호스트 장치(100)를 포함할 수 있다. 호스트 장치(100)는 스토리지 장치(10)의 동작을 제어할 수 있다. 스토리지 장치(10)는 도 1의 스토리지 장치(1010a, 1010b)와 대응될 수 있다.
몇몇 실시예에서, 스토리지 장치(10)는 하나 이상의 플래시 메모리 칩들을 포함하는 플래시 메모리 장치에 해당할 수 있다. 실시예에서, 스토리지 장치(10)는 전자 시스템(1)에 내장되는 임베디드(embedded) 메모리일 수 있다. 예를 들어, 스토리지 장치(10)는 eMMC(embedded Multi-Media Card) 또는 임베디드 UFS(Universal FlashStorage) 메모리 장치일 수 있다.
실시예에 따라, 스토리지 장치(10)는 전자 시스템(1)에 착탈 가능한 외장(external) 메모리일 수 있다. 예를 들어, 스토리지 장치(10)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
호스트 장치(100)는 프로세서(110), 호스트 메모리(120) 및 호스트 컨트롤러(130)를 포함할 수 있다. 프로세서(110), 호스트 메모리(120) 및 호스트 컨트롤러(130)는 내부 버스를 통해 서로 신호를 송수신할 수 있다.
프로세서(CPU core, 110)는 호스트 메모리(120)에 로드된 다양한 소프트웨어를 실행할 수 있다. 예를 들어, 프로세서(110)는 운영 체제(OS) 및 응용 프로그램들(Application Program)을 실행할 수 있다. 프로세서(110)는 동종 멀티-코어 프로세서(Homogeneous Multi-Core Processor) 또는 이종 멀티-코어 프로세서(Heterogeneous Multi-Core Processor)로 제공될 수 있다.
호스트 메모리(120)는 메인 메모리(main memory) 또는 캐시 메모리로 사용될 수 있다. 또한, 호스트 메모리(120)는 소프트웨어(software) 또는 펌웨어(firmware) 등을 구동하기 위한 구동 메모리(driving memory)로 사용될 수도 있다. 호스트 메모리(120)에는 프로세서(110)에서 처리할 응용 프로그램이나 데이터들이 로드될 수 있다. 예를 들어, 호스트 메모리(120)는 파일 시스템(121), 응용 프로그램 및 장치 드라이버 등이 로드될 수 있다.
파일 시스템(121)은 파일 또는 데이터를 스토리지 장치(10)에 저장하는 경우에 이를 조직화한다. 파일 시스템(121)은 커맨드(예를 들어, 쓰기 커맨드(WCMD) 또는 읽기 커맨드)에 따른 논리 어드레스(ADDR_L)를 스토리지 장치(100)로 제공할 수 있다. 파일 시스템(121)은 호스트 장치(100)에서 실행되는 특정한 운영 체제에 따라 사용될 수 있다.
호스트 장치(100)는 파일 시스템(121)을 이용하여 스토리지 장치(10)의 저장 공간을 관리하고, 스토리지 장치(10)에 사용자 데이터를 기입하고, 그리고 스토리지 장치(10)로부터 사용자 데이터를 읽을 수 있다. 파일 시스템(121)은 소프트웨어 또는 펌웨어 등을 통해 구현될 수 있다.
호스트 컨트롤러(130)는 호스트 장치(100)에서 발행하는 다양한 접근 요청에 대응하는 커맨드(예를 들어, WCMD, PMCMD), 논리 어드레스(ADDR_L), 데이터(DATA) 등의 데이터의 포맷을 변환하거나 교환되는 명령어의 포맷을 변환하여 스토리지 장치(10)에 전달할 수 있다. 호스트 컨트롤러(130)의 프로토콜은 도 1의 연결 인터페이스(1480)와 대응될 수 있다.
몇몇 실시예에서, 호스트 장치(100)는 쓰기 커맨드(WCMD)와 별도로 쓰기 커맨드(WCMD)와 구별되는 물리적 맵핑 커맨드(PMCMD)를 스토리지 장치(10)로 제공할 수 있다. 일 실시예에서, 물리적 맵핑 커맨드(PMCMD)는 쓰기 커맨드(WCMD)의 일부에 포함될 수 있다.
스토리지 장치(10)는 메모리 컨트롤러(200), 버퍼 메모리(202) 및 비휘발성 메모리(300)를 포함할 수 있다. 스토리지 장치(10)는 호스트 장치(100)로부터 제공되는 커맨드에 응답하여 비휘발성 메모리(300)에 접근하거나 요청된 동작들을 수행할 수 있다.
메모리 컨트롤러(200)는 채널(CH)을 통해 비휘발성 메모리(300)의 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 호스트 장치(100)로부터 쓰기 커맨드(WCMD) 및 논리 어드레스(ADDR_L)를 수신하여, 비휘발성 메모리(300)에 데이터(DATA)를 기입할 수 있다.
메모리 컨트롤러(200)는 물리적 맵핑 커맨드(PMCMD)에 응답하여 호스트에서 전달된 논리 어드레스(ADDR_L)에 대한 맵핑의 속성을 결정할 수 있다.
메모리 컨트롤러(200)의 구성 및 동작에 대한 상세한 설명은 도 3에서 후술하겠다.
버퍼 메모리(202)는 쓰기 데이터(Write data)나 읽기 데이터(Read data)를 일시적으로 저장할 수 있다. 버퍼 메모리(202)에 일시적으로 저장된 쓰기 데이터는 비휘발성 메모리(300)에 기입될 수 있고, 버퍼 메모리(202)에 일시적으로 저장된 읽기 데이터는 메모리 컨트롤러(200)를 통해 호스트 장치(100)로 전송될 수 있다.
비휘발성 메모리(300)는 메모리 컨트롤러(200)의 제어에 따라 읽기/쓰기 동작을 수행할 수 있다. 비휘발성 메모리(300)는 복수의 메모리 블록들(BLK 0 내지 BLK N-1)을 포함할 수 있고, 각각의 메모리 블록은 복수의 페이지들로 구성될 수 있다. 각각의 페이지들은 복수의 메모리 셀들로 구성될 수 있다. 일 실시예에서, 불휘발성 메모리(300)는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행할 수 있다.
물리 어드레스는 비휘발성 메모리(300)의 특정 영역에 대응될 수 있다. 예를 들어, 페이지를 선택하기 위한 물리 어드레스는 물리 페이지 넘버(PPN)일 수 있고, 메모리 블록을 선택하기 위한 물리 어드레스는 물리 블록 넘버(PBN)일 수 있다.
몇몇 실시예에서, 비휘발성 메모리(300)는 복수의 플래시 메모리 셀들을 포함할 수 있다. 예를 들어, 복수의 메모리 셀들은 낸드(NAND) 플래시 메모리 셀들일 수 있다. 그러나, 본 개시는 이에 한정되지 않고, 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM), MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.
도 3은 도 2의 메모리 컨트롤러를 설명하기 위한 블록도이다. 도 4는 도 2의 비휘발성 메모리를 설명하기 위한 블록도이다.
도 3 및 도 4를 참조하면, 메모리 컨트롤러(200)는 프로세서(210), 메모리(211), 호스트 인터페이스(212), 메모리 인터페이스(213) 및 동작 메모리(220)를 포함할 수 있다.
프로세서(210)는 중앙처리장치(Central Processing Unit, CPU), 컨트롤러(Controller), 또는 주문형 반도체(Application Specific Integrated Circuit, ASIC) 등을 포함할 수 있다. 프로세서(210)는 메모리 컨트롤러(200)의 전반적인 동작을 제어할 수 있다. 프로세서(210)는 동작 메모리(220)에 로딩된 펌웨어를 구동하여 메모리 컨트롤러(200)를 제어할 수 있다.
메모리(211)는 스토리지 장치(10, 도 2 참조)의 초기 부팅에 필요한 코드 데이터를 저장할 수 있다.
메모리 컨트롤러(200)와 호스트 장치(100)는 호스트 인터페이스(212)를 통해 연결될 수 있다. 즉, 데이터(DATA)는 호스트 인터페이스(212)를 통해 송수신될 수 있다. 호스트 인터페이스(212)는 ATA(advanced technology attachment), SATA(serial ATA), e-SATA(external SATA), USB(universal serial bus), NVMe(NVM express) 등을 포함할 수 있다.
메모리 컨트롤러(200)와 비휘발성 메모리(300)는 메모리 인터페이스(213)를 통해 연결될 수 있다. 즉, 데이터(DATA), 제어 신호(CTRL), 어드레스(ADDR), 커맨드(CMD) 등은 메모리 인터페이스(213)를 통해 송수신될 수 있다. 동작 메모리(220)는 캐시 메모리, DRAM, SRAM, 또는 플래시 메모리 등으로 구현될 수 있다.
동작 메모리(220)는 플래시 변환 레이어(flash transition layer)(FTL)를 포함할 수 있다. 플래시 변환 레이어는 비휘발성 메모리(300)의 라이트, 리드 및 이레이즈 동작 등을 관리하는 시스템 소프트웨어를 포함할 수 있다. 예를 들어, 플래시 변환 레이어는 펌웨어를 포함할 수 있다. 플래시 변환 레이어는 동작 메모리(220)에 로딩될 수 있다. 플래시 변환 레이어의 펌웨어는 프로세서(210)에 의해 실행될 수 있다.
동작 메모리(220)는 네임스페이스 매니저 모듈(221), 웨어 레벨링 매니저 모듈(222). 가비지 콜렉션 매니저 모듈(223), 맵핑 테이블 매니저 모듈(224) 및 어드레스 매핑 테이블(225)을 포함할 수 있다.
동작 메모리(220)는 어드레스 매핑 테이블(225)을 이용하여 논리 어드레스(ADDR_L)를 물리 어드레스로 변환하여 비휘발성 메모리(300)에 제공할 수 있다. 동작 메모리(220)는 비휘발성 메모리(300)의 메모리 셀에 대한 관리를 수행할 수 있다. 예를 들어, 동작 메모리(220)는 비휘발성 메모리(300)의 메모리 셀 어레이(310)의 블록들에 대한 가비지 콜렉션 및 웨어 레벨링 관리 동작을 수행할 수 있다.
네임스페이스 매니저 모듈(221)은 사용자 요청에 의해, 즉, 호스트 장치(100)로부터의 네임스페이스 생성 요청 커맨드에 응답하여 네임스페이스를 동적으로 생성할 수 있다. 이때, 네임스페이스 매니저 모듈(221)은 새로 생성될 네임스페이스의 논리 어드레스 영역을 이전에 생성된 네임스페이스의 논리 어드레스 영역과 연속적으로 할당함으로써, 네임스페이스를 생성할 수 있다. 네임스페이스 매니저 모듈(221)은 네임스페이스의 생성 동작 및 삭제 동작 시에 맵핑 테이블 매니저 모듈(224)에 요청하여 어드레스 매핑 테이블(225)을 업데이트할 수 있다.
웨어 레벨링 매니저 모듈(222)은 비휘발성 메모리(300)의 마모도(wear level)를 프로그램/이레이즈 사이클(P/E cycle)을 조정함으로써 관리할 수 있다.
메모리 컨트롤러(200)는 가비지 콜렉션 매니저 모듈(223) 등을 이용하여 비휘발성 메모리(300)의 가비지 콜렉션을 제어할 수 있다. 예를 들어, 가비지 콜렉션 매니저 모듈(223)은 메타 데이터 등을 이용하여 비휘발성 메모리(300)의 가비지 콜렉션을 제어할 수 있다.
여기서, 가비지 콜렉션은 비휘발성 메모리(300)에서의 프리 블록을 검색하거나 확보하기 위한 것이다. 데이터의 라이트의 단위는 페이지(page)이고, 데이터의 이레이즈의 단위는 블록(block)이기 때문에 이를 조절하기 위한 방법이 필요하다. 따라서, 가비지 콜렉션을 통해, 유효 페이지를 다른 블록에 라이트하고, 유효 페이지를 포함하는 블록을 이레이즈함으로써 프리 블록이 확보될 수 있다. 가비지 콜렉션의 제어를 통해 스토리지 장치(10)의 성능을 개선시킬 수 있다.
맵핑 테이블 매니저 모듈(224)은 네임스페이스의 생성/소멸, 웨어 레벨링 동작, 가비지 콜렉션 동작 등의 결과를 반영하여, 어드레스 매핑 테이블(225)을 업데이트할 수 있다.
몇몇 실시예들에 따른 맵핑 테이블 매니저 모듈(224)은 호스트 장치(100)로부터 전달받는 물리적 맵핑 커맨드(PMCMD, 도 2 참조)를 수신할 수 있고, 물리적 맵핑 커맨드(PMCMD)에 대응하여 특정 논리 어드레스와 특정 물리 어드레스에 대해 배타적으로 맵핑하는 물리적 맵핑 동작을 수행할 수 있다. 즉, 맵핑 테이블 매니저 모듈(224)은 물리적 맵핑 여부가 수정되지 않는 한, 물리적 맵핑된 특정 물리 어드레스가 다른 논리 어드레스와 맵핑 동작이 비수행되도록 관리할 수 있다.
몇몇 실시예들에 따른 맵핑 테이블 매니저 모듈(224)은 물리적 맵핑되지 않은 다른 논리 어드레스에 대해서는 가비지 콜렉션 동작과 웨어 레벨링 동작 결과에 의해 효율적으로 맵핑될 수 있는 물리적 맵핑되지 않은 물리 어드레스로 맵핑될 수 있다.
도 4를 참조하면, 비휘발성 메모리(300)는 메모리 셀 어레이(310), 어드레스 디코더(320), 전압 발생기(330), 리드 라이트 회로(340) 및 제어 로직(350)(control logic) 등을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인(WL)들을 통해 어드레스 디코더(320)에 연결될 수 있다. 메모리 셀 어레이(310)는 비트 라인(BL)들을 통해 리드 라이트 회로(340)에 연결될 수 있다. 메모리 셀 어레이(310)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 행(row) 방향으로 배열되는 메모리 셀들은 워드 라인(WL)에 연결될 수 있다. 예를 들어, 열(column) 방향으로 배열되는 메모리 셀들은 비트 라인(BL)에 연결될 수 있다.
어드레스 디코더(320)는 워드 라인(WL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 어드레스 디코더(320)는 제어 로직(350)의 제어에 응답하여 동작할 수 있다. 어드레스 디코더(320)는 메모리 컨트롤러(200)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스 디코더(320)는 전압 발생기(330)로부터 프로그램 및 리드 등의 동작에 필요한 전압을 제공받을 수 있다.
어드레스 디코더(320)는 수신한 어드레스(ADDR) 중 행 어드레스를 디코딩할 수 있다. 어드레스 디코더(320)는 디코딩된 행 어드레스를 이용하여 워드 라인(WL)을 선택할 수 있다. 디코딩된 열 어드레스(DCA)는 리드 라이트 회로(340)에 제공될 수 있다. 예를 들어, 어드레스 디코더(320)는 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
전압 발생기(330)는 제어 로직(350)의 제어에 따라 액세스 동작에 필요한 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 프로그램 동작을 수행하기 위해 필요한 프로그램 전압과 프로그램 검증 전압을 생성할 수 있다. 예를 들어, 전압 발생기(330)는 리드 동작을 수행하기 위하여 필요한 리드 전압들을 생성하고, 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압과 이레이즈 검증 전압 등을 생성할 수 있다. 또한, 전압 발생기(330)는 각 동작을 수행하기 위해 필요한 전압을 어드레스 디코더(320)에 제공할 수 있다.
리드 라이트 회로(340)는 비트 라인(BL)을 통해 메모리 셀 어레이(310)에 연결될 수 있다. 리드 라이트 회로(340)는 메모리 컨트롤러(200)와 데이터(DATA)를 주고받을 수 있다. 리드 라이트 회로(340)는 제어 로직(350)의 제어에 응답하여 동작할 수 있다. 리드 라이트 회로(340)는 어드레스 디코더(320)로부터 디코딩된 열 어드레스(DCA)를 제공받을 수 있다. 리드 라이트 회로(340)는 디코딩된 열 어드레스(DCA)를 이용하여 비트 라인(BL)을 선택할 수 있다.
예를 들어, 리드 라이트 회로(340)는 수신한 데이터(DATA)를 메모리 셀 어레이(310)에 프로그램할 수 있다. 리드 라이트 회로(340)는 메모리 셀 어레이(310)로부터 데이터를 리드하고, 리드한 데이터를 외부(예를 들어, 메모리 컨트롤러(200))에 제공할 수 있다. 예를 들어, 리드 라이트 회로(340)는 감지 증폭기, 라이트 드라이버, 열 선택 회로 및 페이지 버퍼 등과 같은 구성을 포함할 수 있다.
제어 로직(350)은 어드레스 디코더(320), 전압 발생기(330) 및 리드 라이트 회로(340)와 연결될 수 있다. 제어 로직(350)은 비휘발성 메모리(300)의 동작을 제어할 수 있다. 제어 로직(350)은 메모리 컨트롤러(200)로부터 제공된 제어 신호(CRTL) 및 커맨드(CMD)(예를 들어, 라이트 커맨드 및 리드 커맨드 등)에 응답하여 동작할 수 있다. 제어 로직(350)은 메모리 컨트롤러(200)의 제어에 의하여, 메모리 셀 어레이(310)에 대한 가비지 콜렉션을 수행할 수 있다.
도 5는 몇몇 실시예에 따른 비휘발성 메모리 장치를 도시한 예시적인 사시도이다.
도 4 및 도 5를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리(300)는 복수의 반도체 레이어들(LA1 내지 LAn)을 포함할 수 있다. 복수의 반도체 레이어들(LA1 내지 LAn) 각각은 메모리 칩(예를 들면, DRAM 메모리 칩)일 수 있으며, 또는 복수의 반도체 레이어들(LA1 내지 LAn) 중 일부는 외부 장치(예를 들어, 도 1의 호스트 장치(100))와 인터페이싱을 수행하는 마스터(master) 칩이고 나머지는 데이터를 저장하는 슬레이브(slave) 칩일 수도 있다.
예를 들어, 비휘발성 메모리(300)의 제n 레이어(LAn) 및 제1 레이어(LA1)는 메모리 셀 어레이(310)를 포함하는 반도체 칩일 수 있다. 복수의 반도체 레이어들(LA1 내지 LAn) 각각은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신할 수 있다. 몇몇 실시예들에 따른 비휘발성 메모리(300)의 구성 및 배치가 이에 제한되는 것은 아니다.
도 6은 몇몇 실시예에 따른 메모리 셀 어레이를 도시한 예시적인 회로도이다.
도 6을 참조하면, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)이 기판(도시되지 않음) 상에 제1 방향(x) 및 제2 방향(y)으로 배치될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 제3 방향(z)으로 연장된 형태를 가질 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 기판(도시되지 않음) 상에, 또는 기판(도시되지 않음) 내에 형성되는 공통 소스 라인(CSL: Common Source Line)에 공통으로 연결될 수 있다. 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 공통 소스 라인(CSL)이 연결되는 것으로 도시되어 있으나, 공통 소스 라인(CSL)은 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 제3 방향(z)으로의 최하단에 전기적으로 연결되는 것으로 충분하며, 물리적으로 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)의 하단에 위치하는 것으로 한정되지 않는다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33)은 3 x 3 배열로 배치되는 것으로 본 도면에 도시되었으나, 비휘발성 메모리 셀 어레이(310)에 배치된 복수의 셀 스트링들의 배치 형태와 수가 이에 제한되는 것은 아니다.
몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 그라운드 선택 라인(GSL: Ground Select Line)(GSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 그라운드 선택 라인(GSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 그라운드 선택 라인 (GSL3)과 연결될 수 있다.
또한, 몇몇 셀 스트링들(NS11, NS12, 및 NS13)은 제1 스트링 선택 라인(SSL: String Select Line)(SSL1)과 연결될 수 있다. 몇몇 셀 스트링들(NS21, NS22, 및 NS23)은 제2 스트링 선택 라인(SSL2)과 연결될 수 있다. 몇몇 셀 스트링들(NS31, NS32, 및 NS33)은 제3 스트링 선택 라인(SSL3)과 연결될 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 스트링 선택 라인 각각과 연결되는 스트링 선택 트랜지스터(SST: String Select Transistor)를 포함할 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 라인 각각과 연결되는 그라운드 선택 트랜지스터(GST: Ground Select Transistor)를 포함할 수 있다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 그라운드 선택 트랜지스터의 일단은 공통 소스 라인(CSL)과 연결될 수 있다. 또한, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 복수의 메모리 셀들이 제3 방향(z)으로 차례로 적층될 수 있다. 본 도면엔 도시되지 않았으나, 복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 더미 셀들이 포함될 수 있다. 또한, 각 스트링에 포함된 스트링 선택 트랜지스터의 개수가 본 도면에 제한되는 것은 아니다.
예를 들어, 셀 스트링(NS11)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST11)와, 그라운드 선택 트랜지스터(GST11) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M11_1 내지 M11_8)과, 최상단 메모리 셀(M11_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST11)를 포함할 수 있다. 또한, 셀 스트링(NS21)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST21)와, 그라운드 선택 트랜지스터(GST21) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M21_1 내지 M21_8)과, 최상단 메모리 셀(M21_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST21)를 포함할 수 있다. 또한, 셀 스트링(NS31)은 제3 방향(z)으로의 최하단에 배치된 그라운드 선택 트랜지스터(GST31)와, 그라운드 선택 트랜지스터(GST31) 상의 제3 방향(z)으로 차례로 적층된 복수의 메모리 셀들(M31_1 내지 M31_8)과, 최상단 메모리 셀(M31_8) 상의 제3 방향(z)으로 적층된 스트링 선택 트랜지스터(SST31)를 포함할 수 있다. 이하, 다른 스트링의 구성도 이와 유사할 수 있다.
기판(도시되지 않음) 또는 그라운드 선택 트랜지스터로부터 동일한 제3 방향(z)으로의 높이에 위치한 메모리 셀들은 각각의 워드 라인을 통해 전기적으로 공통으로 연결될 수 있다. 예를 들어, 메모리 셀들(M11_1, M21_1, 및 M31_1)이 형성된 높이의 메모리 셀들은 제1 워드 라인(WL1)과 연결될 수 있다. 또한, 메모리 셀들(M11_2, M21_2, 및 M31_2)이 형성된 높이의 메모리 셀들은 제2 워드 라인(WL2)과 연결될 수 있다. 이하, 제3 워드 라인(WL3) 내지 제8 워드 라인(WL8)과 연결되는 메모리 셀들의 배치 및 구조도 이와 유사하므로 설명을 생략한다.
복수의 셀 스트링들(NS11, NS21, NS31, NS12, NS22, NS32, NS13, NS23, 및 NS33) 각각의 스트링 선택 트랜지스터의 일단은 비트 라인(BL1, BL2, 및 BL3)과 연결될 수 있다. 예를 들어, 스트링 선택 트랜지스터(ST11, SST21, 및 SST31)는 제2 방향(y)으로 연장되는 비트 라인(BL1)과 연결될 수 있다. 비트 라인(BL2, 및 BL3)과 연결되는 다른 스트링 선택 트랜지스터에 대한 설명도 이와 유사하므로 설명을 생략한다.
하나의 스트링(또는 그라운드) 선택 라인 및 하나의 워드 라인에 대응하는 메모리 셀들은 하나의 페이지를 형성할 수 있다. 쓰기 동작 및 읽기 동작은 각 페이지의 단위로 수행될 수 있다. 각 페이지의 각 메모리 셀들은 둘 이상의 비트들을 저장할 수도 있다. 각 페이지의 메모리 셀들에 기입되는 비트들은 논리 페이지들을 형성할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이로 제공될 수 있다. 3차원 메모리 어레이는 기판(도시되지 않음) 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 획일적으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 획일적으로 형성되는 것은, 3차원 어레이의 각 레벨의 레이어들이 3차원 어레이의 하위 레벨의 레이어들 위에 직접 증착될 수 있음을 의미한다. 또는, 메모리 셀들의 동작에 연관된 회로가 제3 방향(z)의 최상단의 컨택 부분과 연결될 수도 있다. 이에 대해서 도 7을 통해 자세히 살펴본다.
도 7은 몇몇 실시예에 따른 비휘발성 메모리 내부를 간략히 도시한 예시적인 도면이다.
도 7을 참조하면, 몇몇 실시예들에 따른, 비휘발성 메모리(300)는 C2C(chip to chip) 구조일 수 있다. 본 도면은, 비휘발성 메모리(300)의 셀 영역(CELL)이 도 5의 메모리 셀 어레이(310)에 대응될 수 있다.
C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리(300)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(1210), 층간 절연층(1215), 제1 기판(1210)에 형성되는 복수의 회로 소자들(1220a, 1220b, 1220c), 복수의 회로 소자들(1220a, 1220b, 1220c) 각각과 연결되는 제1 메탈층(1230a, 1230b, 1230c), 제1 메탈층(1230a, 1230b, 1230c) 상에 형성되는 제2 메탈층(1240a, 1240b, 1240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(1230a, 1230b, 1230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(1240a, 1240b, 1240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(1230a, 1230b, 1230c)과 제2 메탈층(1240a, 1240b, 1240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(1240a, 1240b, 1240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(1240a, 1240b, 1240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(1240a, 1240b, 1240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(1215)은 복수의 회로 소자들(1220a, 1220b, 1220c), 제1 메탈층(1230a, 1230b, 1230c), 및 제2 메탈층(1240a, 1240b, 1240c)을 커버하도록 제1 기판(1210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(1271b, 1272b)과 상부 본딩 메탈(1371b, 1372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(1310)과 공통 소스 라인(1320, 도 5의 CSL에 해당)을 포함할 수 있다. 제2 기판(1310) 상에는, 제2 기판(1310)의 상면에 수직하는 제3 방향(z)을 따라 복수의 워드 라인들(1331-1338; 1330, 도 5의 WL1 내지 WL8에 해당)이 적층될 수 있다. 워드 라인들(1330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(1330)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(1310)의 상면에 수직하는 방향으로 연장되어 워드 라인들(1330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(1350c) 및 제2 메탈층(1360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(1350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(1360c)은 비트 라인(도 5의 BL1 내지 BL3에 해당)일 수 있다. 일 실시예에서, 비트 라인(1360c)은 제2 기판(1310)의 상면에 평행한 제2 방향(y)을 따라 연장될 수 있다.
도 7에 도시한 일 실시예에서, 채널 구조체(CH)와 비트 라인(1360c) 등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(1360c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(1360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(1371c, 1372c)과 연결되며, 상부 본딩 메탈(1371c, 1372c)은 페이지 버퍼(1393)의 회로 소자들(1220c)에 연결되는 하부 본딩 메탈(1271c, 1272c)과 연결될 수 있다.
워드 라인 본딩 영역(WLBA)에서, 워드 라인들(1330)은 제2 기판(1310)의 상면에 평행한 제1 방향(x)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(1341-1347; 1340)와 연결될 수 있다. 워드 라인들(1330)과 셀 컨택 플러그들(1340)은, 제1 방향(x)을 따라 워드 라인들(1330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(1330)에 연결되는 셀 컨택 플러그들(1340)의 상부에는 제1 메탈층(1350b)과 제2 메탈층(1360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(1340)은 워드 라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(1340)은 주변 회로 영역(PERI)에서 로우 디코더(1394)를 제공하는 회로 소자들(1220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압은, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(1393)를 제공하는 회로 소자들(1220c)의 동작 전압이 로우 디코더(1394)를 제공하는 회로 소자들(1220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(1380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(1380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(1320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(1380) 상부에는 제1 메탈층(1350a)과 제2 메탈층(1360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(1380), 제1 메탈층(1350a), 및 제2 메탈층(1360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(1205, 1305)이 배치될 수 있다. 도 7을 참조하면, 제1 기판(1210)의 하부에는 제1 기판(1210)의 하면을 덮는 하부 절연막(1201) 이 형성될 수 있으며, 하부 절연막(1201) 상에 제1 입출력 패드(1205)가 형성될 수 있다. 제1 입출력 패드(1205)는 제1 입출력 컨택 플러그(1203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결되며, 하부 절연막(1201)에 의해 제1 기판(1210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(1203)와 제1 기판(1210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(1203)와 제1 기판(1210)을 전기적으로 분리할 수 있다.
도 7을 계속하여 참조하면, 제2 기판(1310)의 상부에는 제2 기판(1310)의 상면을 덮는 상부 절연막(1301)이 형성될 수 있으며, 상부 절연막(1301) 상에 제2 입출력 패드(1305)가 배치될 수 있다. 제2 입출력 패드(1305)는 제2 입출력 컨택 플러그(1303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(1220a, 1220b, 1220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(1303)가 배치되는 영역에는 제2 기판(1310) 및 공통 소스 라인(1320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(1305)는 제3 방향(z)에서 워드 라인들(1380)과 오버랩되지 않을 수 있다. 도 7을 참조하면, 제2 입출력 컨택 플러그(1303)는 제2 기판(1310)의 상면에 평행한 방향에서 제2 기판(1310)과 분리되며, 셀 영역(CELL)의 층간 절연층(1315)을 관통하여 제2 입출력 패드(1305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(1205)와 제2 입출력 패드(1305)는 선택적으로 형성될 수 있다. 일례로, 몇몇 실시예들에 따른 비휘발성 메모리(300)는 제1 기판(1201)의 상부에 배치되는 제1 입출력 패드(1205)만을 포함하거나, 또는 제2 기판(1301)의 상부에 배치되는 제2 입출력 패드(1305)만을 포함할 수 있다. 또는, 비휘발성 메모리(300)가 제1 입출력 패드(1205)와 제2 입출력 패드(1305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
몇몇 실시예들에 따른 비휘발성 메모리(300)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(1372a)과 동일한 형태의 하부 메탈 패턴(1273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드 라인 본딩 영역(WLBA)의 제2 메탈층(1240b) 상에는 하부 본딩 메탈(1271b, 1272b)이 형성될 수 있다. 워드 라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(1271b, 1272b)은 셀 영역(CELL)의 상부 본딩 메탈(1371b, 1372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(1252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(1252)과 동일한 형태의 상부 메탈 패턴(1392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(1392) 상에는 콘택을 형성하지 않을 수 있다.
도 8 및 도 9는 본 발명의 몇몇 실시예에 따른 스토리지 장치의 동작 방법을 설명하기 위한 도면들이다. 도 10은 본 발명의 몇몇 실시예들에 따른 전자 시스템에서 이용되는 논리 어드레스 영역을 설명하기 위한 도면이다. 도 11은 본 발명의 몇몇 실시예들에 따른 전자 시스템에서 이용되는 물리적 맵핑(Physical Mapping)과 논리적 맵핑(Logical Mapping)이 함께 사용되는 혼성 맵핑(Hybrid Mapping)을 설명하기 위한 도면이다. 도 12는 도 11의 맵핑에 대응되는 맵핑 테이블을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 호스트는 메모리 컨트롤러에 복수의 네임스페이스 생성 요청 커맨드를 송신한다(S110). 도 10을 참조하면, 몇몇 실시예들에 따른 전자 시스템에서 이용되는 논리 어드레스(ADDR_L) 영역은 제1 네임스페이스(NS1), 제2 네임스페이스(NS2) 및 제3 네임스페이스(NS3)를 포함할 수 있다. 제1 네임스페이스(NS1)의 논리 어드레스 영역은 순차 쓰기가 수행되는 논리 어드레스 영역이고, 제2 네임스페이스(NS2)의 논리 어드레스 영역은 랜덤 쓰기가 수행되는 논리 어드레스 영역이고, 제3 네임스페이스(NS3)의 논리 어드레스 영역은 기타 용도로서 분류되는 논리 어드레스 영역일 수 있다. 제1 네임스페이스(NS1)의 논리 어드레스 영역은 순차 패턴(Sequentialized Pattern)이나 백업(Back-up)과 같은 순차 쓰기(Sequential Write) 액세스를 위해 사용될 수 있고, 제2 네임스페이스(NS2)의 논리 어드레스 영역은 메타 데이터 라이트 또는 저널링(Journaling)과 같은 랜덤 쓰기(Random Write) 액세스를 위해 사용될 수 있다.
제1 네임스페이스(NS1)는 제0 논리 블록 넘버(LBN0) 내지 제3 논리 블록 넘버(LBN3)를 포함할 수 있고, 제2 네임스페이스(NS2)는 제4 논리 블록 넘버(LBN4) 내지 제3 논리 블록 넘버(LBN7)를 포함할 수 있고, 제3 네임스페이스(NS3)는 제8 논리 블록 넘버(LBN8) 내지 제10 논리 블록 넘버(LBN10)를 포함할 수 있다. 제0 논리 블록 넘버(LBN0)는 제a 논리 페이지 넘버(LPNa) 내지 제b 논리 페이지 넘버(LPNb)를 포함하고, 제3 논리 블록 넘버(LBN3)는 제c 논리 페이지 넘버(LPNc) 내지 제d 논리 페이지 넘버(LPNd)를 포함하고, 제4 논리 블록 넘버(LBN4)는 제e 논리 페이지 넘버(LPNe) 내지 제f 논리 페이지 넘버(LPNf)를 포함하고, 제7 논리 블록 넘버(LBN7)는 제g 논리 페이지 넘버(LPNg) 내지 제h 논리 페이지 넘버(LPNh)를 포함하고, 제8 논리 블록 넘버(LBN8)는 제i 논리 페이지 넘버(LPNi) 내지 제j 논리 페이지 넘버(LPNj)를 포함하고, 제10 논리 블록 넘버(LBN10)는 제k 논리 페이지 넘버(LPNk) 내지 제l 논리 페이지 넘버(LPNl)를 포함할 수 있다. 상기 각각의 네임스페이스에 할당되는 논리 블록 넘버의 수, 배치 및 논리 페이지 넘버의 수, 배치는 각각의 네임스페이스가 복수의 논리 블록 넘버/논리 페이지 넘버를 포함하는 것을 설명하는 일 예시일 뿐, 상기 예시와 같은 수 혹은 배치의 예시는 본원의 기술적 사상을 제한하지 않고 논리 블록 넘버/논리 페이지 넘버의 개수가 1이상의 자연수이다.
도 3을 함께 참조하면, 메모리 컨트롤러(200, 도 2 참조) 내 네임스페이스 매니저 모듈(221)은 호스트 장치(100)로부터 제1 내지 제3 네임스페이스(NS1 내지 NS3) 생성 요청 커맨드과 함께 상기와 같은 네임스페이스-논리 블록 넘버/논리 페이지 넘버의 포함 관계를 수신하고, 상기 도 10의 포함 관계들을 반영하여 제1 내지 제3 네임스페이스(NS1 내지 NS3)를 생성할 수 있다(S111).
호스트 장치(100)는 메모리 컨트롤러(200)에 제1 네임스페이스(NS1)에 대한 제1 라이트 커맨드(WCMD)와 함께 제1 네임스페이스(NS1)에 대한 물리적 맵핑(Physical Mapping) 커맨드를 송신한다(S120).
도 11을 참조하면, 메모리 컨트롤러(200)는 제1 네임스페이스(NS1) 내 논리 블록 넘버(LBN0 내지 LBN3)와 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 대하여 물리적 맵핑을 수행한다(S130).
상기 물리적 맵핑 수행(S130)을 하기 위해, 메모리 컨트롤러(200) 내 가비지 콜렉션 매니저 모듈(223)은 제1 라이트 커맨드(WCMD)에 의해 라이트되는 데이터(DATA)의 크기에 따라 복수의 프리 블록(free block)을 검색을 하거나 생성할 수 있다(S131). 물리적 맵핑(Physical Mapping) 커맨드를 수신할 때 소거된(Erased) 상태의 프리 블록(free block)에서 수용가능한 데이터의 크기가 라이트되는 데이터(DATA)의 크기보다 큰 경우, 가비지 콜렉션 매니저 모듈(223)은 물리적 맵핑될 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)을 검색할 수 있다. 물리적 맵핑(Physical Mapping) 커맨드를 수신할 때 소거된 상태의 프리 블록에서 수용가능한 데이터의 크기가 라이트되는 데이터(DATA)의 크기보다 작을 경우, 가비지 콜렉션 매니저 모듈(223)은 가비지 컬랙션 수행하여 일부 블록에 대해 소거 동작을 수행하여 프리 블록을 추가적으로 생성할 수 있다.
맵핑 테이블 매니저 모듈(224)은 제1 네임스페이스(NS1) 내 논리 블록 넘버(LBN0 내지 LBN3)에 대하여 프리 블록인 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 대하여 물리적 맵핑을 수행할 수 있다(S132).
맵핑 테이블 매니저 모듈(224)은 물리적 맵핑 커맨드(PMCMD)에 대응하여, 제1 네임스페이스(NS1) 내 논리 블록 넘버(LBN0 내지 LBN3)에 대한 맵핑 동작을 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 배타적으로 대응시킨다. 상기 대응으로 논리 블록 넘버(LBN0 내지 LBN3)가 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 대해 전용적으로 맵핑될 수 있다.
따라서, 도 12를 함께 참조하면 맵핑 테이블 매니저 모듈(224)은 물리적 맵핑 여부가 수정되지 않는 한, 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)가 다른 논리 블록 넘버(LBN4 내지 LBN10)와 맵핑 동작이 비수행되도록 관리할 수 있고, 상기 맵핑 정보를 어드레스 매핑 테이블(225, MT)에 저장할 수 있다.
몇몇 실시예들에 따른 맵핑 테이블 매니저 모듈(224)은 논리 블록 넘버(LBN4 내지 LBN10)에 대해서는 가비지 콜렉션 동작과 웨어 레벨링 동작 결과에 의해 효율적으로 맵핑될 수 있는 제2 내지 제N-1 메모리 블록(BLK 2 내지 BLK N-1)으로 논리적 맵핑(Logical Mapping)을 수행할 수 있다. 논리적 맵핑(Logical Mapping)은 후술한다.
몇몇 실시예들에 따른 물리적 맵핑되는 블록의 수는 메모리 셀 어레이(310a 내지 310m)의 수에 의해 결정될 수 있다. 비휘발성 메모리(300)가 복수의 메모리 셀 어레이(310a 내지 310m)을 포함되는 경우, 실시예에 따라 복수의 메모리 셀 어레이(310a 내지 310m)은 병렬적으로 동작할 수 있다. 따라서, m개의 메모리 셀 어레이(310a 내지 310m) 내 각각 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)이 물리적 맵핑되기 때문에 비휘발성 메모리(300) 내 물리적 맵핑되는 메모리 블록은 2m개로 m의 배수이다(단, m은 1이상의 자연수). 다만 하나의 메모리 셀 어레이(310)에 물리적 맵핑되는 메모리 블록의 개수는 실시예에 따라 달라질 수 있다.
제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 대해 제1 라이트 동작을 수행한다(S140).
상기 제1 라이트 동작(S140)을 하기 위해, 메모리 컨트롤러(200)는 제어 로직(350)에 제0 및 제1 메모리 블록(BLK 0 및 BLK 1, ADDR)에 대한 제1 라이트 커맨드(WCMD)를 송신한다(S142). 제1 라이트 커맨드(S141)에 대응하여 제어 로직(350)은 제0 및 제1 메모리 블록(BLK 0 및 BLK 1, ADDR)에 대한 제1 라이트 동작을 수행한다(S142).
상기 제1 라이트 동작(S140)은 제1 네임스페이스(NS1)에 대한 순차 쓰기(Sequential Write)에 해당할 수 있다.
도 11 및 도 12를 참조하면, 메모리 컨트롤러(200)는 제2 및 제3 네임스페이스(NS2, NS3) 내 논리 페이지 넘버와 제2 내지 제N-1 메모리 블록(BLK 2 내지 BLK N-1) 내 메모리 페이지에 대하여 논리적 맵핑(Logical Mapping)을 수행한다(S150).
논리적 맵핑(Logical Mapping)은 호스트 장치(100)로부터 맵핑 속성과 관련된 별도의 커맨드를 제공받지 않고, 가비지 콜렉션 동작과 웨어 레벨링 동작 결과 등에 의해 비배타적으로 대응되어 물리적 맵핑된 물리 어드레스를 제외하고 광역적으로 맵핑될 수 있다. 위와 같은 특징으로 인해, 논리적 맵핑(Logical Mapping)은 블록 단위 맵핑보다 페이지 단위 맵핑이 더 바람직하고, 제2 및 제3 네임스페이스(NS2, NS3)에 대한 라이트 커맨드 수신할 때, 랜덤 쓰기(Random Write)가 수행될 수 있고, 랜덤 쓰기가 순차 쓰기에 비해 더 바람직하다.
예시적으로, 제2 메모리 블록(BLK 2) 내 제a 물리 페이지 넘버(PPNa)에 제3 네임스페이스(NS3)에 포함되는 제j 논리 페이지 넘버(LPNj)가 맵핑되고, 제2 메모리 블록(BLK 2) 내 제b 물리 페이지 넘버(PPNb)에 제3 네임스페이스(NS3)에 포함되는 제i 논리 페이지 넘버(LPNi)가 맵핑되고, 동일한 제2 메모리 블록(BLK 2) 내 제c 물리 페이지 넘버(PPNc)에 대하여 제2 네임스페이스(NS2)에 포함되는 제g 논리 페이지 넘버(LPNg)가 맵핑될 수 있다.
이후, 가비지 콜렉션 동작과 웨어 레벨링 동작에 의해 상기 맵핑 정보는 논리적 맵핑(Logical Mapping) 특징 상 업데이트될 수 있다. 따라서, 후속 논리적 맵핑 동작에 의해 제i 논리 페이지 넘버(LPNi)-제a 물리 페이지 넘버(PPNa) 및 제g 논리 페이지 넘버(LPNg)-제c 물리 페이지 넘버(PPNc)에 대한 맵핑 정보가 업데이트되어, 제g 논리 페이지 넘버(LPNg)-제a 물리 페이지 넘버(PPNa)의 맵핑 정보를 갖는 맵핑 동작이 수행될 수 있다.
제3 메모리 블록(BLK 3) 내 제d 물리 페이지 넘버(PPNd)에 제2 네임스페이스(NS2)에 포함되는 제e 논리 페이지 넘버(LPNe)가 맵핑되고, 동일한 제3 메모리 블록(BLK 3) 내 제e 물리 페이지 넘버(PPNe)에 제3 네임스페이스(NS3)에 포함되는 제l 논리 페이지 넘버(LPNl)가 맵핑되고, 동일한 제4 메모리 블록(BLK 3) 내 제f 물리 페이지 넘버(PPNf)에 대하여 제2 네임스페이스(NS2)에 포함되는 제f 논리 페이지 넘버(LPNf)가 맵핑될 수 있다.
제N-1 메모리 블록(BLK N-1) 내 제g 물리 페이지 넘버(PPNg)에 제3 네임스페이스(NS3)에 포함되는 제k 논리 페이지 넘버(LPNk)가 맵핑되고, 동일한 제N-1 메모리 블록(BLK N-1) 내 제h 물리 페이지 넘버(PPNh)에 제2 네임스페이스(NS2)에 포함되는 제h 논리 페이지 넘버(LPNh)가 맵핑될 수 있다.
도면상으로 논리적 맵핑(S150)이 물리적 맵핑(S130)보다 뒤에 수행되지만, 이는 설명을 위한 일 예시일 뿐, 본원의 기술적 사상은 상기와 같은 맵핑의 순서에 제한되지 않는다.
호스트 장치(100)는 제1 라이트 커맨드 송신(S120) 후에, 메모리 컨트롤러(200)에 제1 네임스페이스(NS1)에 대한 제2 라이트 커맨드를 송신한다(S160). 제1 라이트 커맨드 송신(S120)과 달리 별도의 맵핑 동작이 동반되지 않는다.
제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 대해 제2 라이트 동작을 수행한다(S170).
상기 제2 라이트 동작(S170)을 수행하기 위해, 제1 및 제2 메모리 블록(BLK 0 및 BLK 1)에 대하여 소거 동작을 수행한다(S171). 상기 소거 동작(S171)에 대응하여, 제어 로직(350)은 제0 및 제1 메모리 블록(BLK 0 및 BLK 1, ADDR)에 대한 제2 라이트 동작을 수행한다(S172).
상기 제2 라이트 동작(S170)은 제1 네임스페이스(NS1)에 대한 순차 쓰기(Sequential Write)에 해당할 수 있다.
도 13은 본 발명의 또 다른 몇몇 실시예들에 따른 전자 시스템에서 이용되는 논리 어드레스 영역을 설명하기 위한 도면이다. 도 14는 본 발명의 또 다른 몇몇 실시예들에 따른 전자 시스템에서 이용되는 혼성 맵핑을 설명하기 위한 도면이다.
이하에서, 도 13 및 도 14를 참조하여 본 발명의 또 다른 몇몇 실시예들에 따른 전자 시스템을 설명한다. 도 10 및 도 11에 도시된 전자 시스템과의 차이점을 중심으로 설명한다.
제1 네임스페이스(NS1)가 제4 논리 블록 넘버(LBN4) 내 제e 논리 페이지 넘버(LPNe) 및 제m 논리 페이지 넘버(LPNm)를 포함하여, 제1 네임스페이스(NS1)가 논리 블록 넘버 단위와 함께 논리 페이지 넘버 단위도 포함될 수 있다.
제4 논리 블록 넘버(LBN4) 내 나머지 논리 페이지 넘버(LPNn, LPNf)는 제2 네임스페이스(NS2)에 포함될 수 있다.
따라서, 제1 네임스페이스(NS1)에 대해 물리적 맵핑이 수행되는 경우, 맵핑 테이블 매니저 모듈(224)은 제4 논리 블록 넘버(LBN4) 내 제e 논리 페이지 넘버(LPNe) 및 제m 논리 페이지 넘버(LPNm)에 대한 맵핑 동작을 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 배타적으로 대응시킨다
도 15 내지 17은 본 발명의 몇몇 실시예들에 따른 전자 시스템의 효과를 설명하기 위한 그래프들이다.
도 15는, 본원 실시예의 맵핑 테이블 매니저 모듈(244)과 같이, 순차 쓰기가 적용되는 네임스페이스에 대해 물리적 맵핑을 수행한 스토리지 장치(10)의 순차 쓰기에 대한 라이트 속도를 나타낸 그래프이다.
도 16는 순차 쓰기가 적용되는 네임스페이스에 대해 가비지 콜렉션(GC)과 함께 논리적 맵핑을 수행한 스토리지 장치의 순차 쓰기에 대한 라이트 속도를 나타낸 그래프이다.
도 16는 순차 쓰기가 적용되는 네임스페이스에 대해 웨어 레벨링(WL)과 함께 논리적 맵핑을 수행한 스토리지 장치의 순차 쓰기에 대한 라이트 속도를 나타낸 그래프이다.
도 15를 참고하면, 본원 발명의 스토리지 장치(10)는 제1 순차 쓰기, 제2 순차 쓰기(제1 순차 쓰기 이후 동작)에 대하여 모두 순차 쓰기 수행시 적정 라이트 속도(Va)보다 높은 속도로 라이트되는 것을 알 수 있다. 이에 따라 제1 순차 쓰기, 제2 순차 쓰기의 종료 시간이 제1 시간(Ta) 인 것을 알 수 있다.
도 16을 참고하면, 순차 쓰기 수행시 가비지 콜렉션(GC)과 함께 논리적 맵핑을 수행한 스토리지 장치는 제1 순차 쓰기의 초반 제1 딥(Dip)에서 적정 라이트 속도(Va)보다 낮은 속도로 라이트되는 것을 알 수 있다. 이는 논리적 맵핑의 광역적 맵핑 특성으로 인해, 가비지 콜렉션(GC)을 위해 프리 블록을 검색 또는 생성하는데 시간이 소요되기 때문임을 알 수 있다. 그리고 제2 순차 쓰기에서도 가비지 콜렉션 동작으로 인해 중간에 복수의 딥 현상이 발생되는 것을 알 수 있다. 이에 따라 제1 순차 쓰기, 제2 순차 쓰기의 종료 시간이 제2 시간(Tb)이고, 도 15의 제1 시간(Ta)보다 증가됩니다.
도 17을 참고하면, 순차 쓰기 수행시 웨어 레벨링(WL)과 함께 논리적 맵핑을 수행한 스토리지 장치는 제1 순차 쓰기에서 반복적으로 제2 딥(Dip)이 발생되는 것을 알 수 있다. 적정 라이트 속도(Va)보다 낮은 속도로 라이트되는 것을 알 수 있다. 이는 논리적 맵핑의 광역적 맵핑 특성으로 인해, 비휘발성 메모리 내 마모도(wear)를 평균적으로 조정하기 위해 검색하고 맵핑을 새로 업데이트하는데 시간이 소요되기 때문임을 알 수 있다. 이에 따라 제1 순차 쓰기의 종료 시간인 제3 시간(Tc)이 제2 순차 쓰기의 종료 시간인 제4 시간(Td)보다 큰 것을 알 수 있다.
본원 발명의 스토리지 장치(10)느 순차 쓰기가 요구되는 네임스페이스에 대해 물리적 맵핑을 수행하여 가비지 콜렉션(GC) 및 웨어 레벨링(WL)을 위한 검색 및 맵핑 업데이트을 위한 시간을 단축시켜 순차 쓰기 동작 속도를 높여줄 수 있다.
도 18은 본 발명의 또 다른 몇몇 실시예들에 따른 스토리지 장치(10')를 포함하는 전자 시스템(2)을 설명하기 위한 블록도이다. 도 19는 본 발명의 또 다른 몇몇 실시예에 따른 비휘발성 메모리의 내부를 간략히 도시한 예시적인 도면이다. 도 20은 본 발명의 또 다른 몇몇 실시예에 따른 메모리 셀 어레이의 일부를 도시한 예시적인 회로도이다.
이하에서, 도 18 내지 도 20를 참조하여 본 발명의 또 다른 몇몇 실시예들에 따른 전자 시스템을 설명한다. 도 2에 도시된 전자 시스템(1)과의 차이점을 중심으로 설명한다.
도 18 내지 도 20을 참조하면, 스토리지 장치(10')는 제1 비휘발성 메모리(300a) 및 제2 비휘발성 메모리(300b)를 포함할 수 있다. 몇몇 실시예에 따라 제1 비휘발성 메모리(300a) 및 제2 비휘발성 메모리(300b)는 서로 다른 이종 메모리일 수 있다. 예시적으로 제1 비휘발성 메모리(300a)는 PRAM이고, 제2 비휘발성 메모리(300b) 플래시 메모리 일 수 있다.
제1 채널(CH1)을 통해 제1 비휘발성 메모리(300a)의 동작을 제어하고, 제2 채널(CH2)을 통해 제2 비휘발성 메모리(300b)의 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 호스트 장치(100)로부터 쓰기 커맨드(WCMD) 및 논리 어드레스(ADDR_L)를 수신하여, 제1 및 제2 비휘발성 메모리(300a, 300b)에 데이터(DATA)를 기입할 수 있다.
제1 비휘발성 메모리(300a) 내 비휘발성 메모리 블록들은 도 11의 제0 및 제1 메모리 블록(BLK 0 및 BLK 1)에 대응되어 물리적 맵핑될 수 있고, 제2 비휘발성 메모리(300b) 내 메모리 블록들은 도 11의 제2 내지 제N-1 메모리 블록(BLK 2 및 BLK N-1)에 대응되어 논리적 맵핑될 수 있다.
스토리지 장치(10')의 제2 비휘발성 메모리(300b)의 구조는 도 2의 비휘발성 메모리(300)의 구조에 대응될 수 있다.
도 19 및 도 20을 참조하면, 제1 비휘발성 메모리(300a)의 구조를 설명한다. 제1 비휘발성 메모리(300a)는 복수의 제0 내지 제M-1 비휘발성 메모리 블록(BLK' 0 내지 BLK' M-1)을 포함할 수 있다. 복수의 비휘발성 메모리 블록(BLK' 0 내지 BLK' M-1)들은 서로 제1 방향(X) 및/또는 제2 방향(Y)으로 이격하여 배치될 수 있다. 복수의 비휘발성 메모리 블록(BLK' 0 내지 BLK' M-1) 각각은 복수의 메모리 셀을 포함한다.
예시적으로 제0 비휘발성 메모리 블록(BLK' 0)의 구조 설명으로 나머지 비휘발성 메모리 블록들의 설명을 대체하는 것은 자명하다고 할 수 있다. 제0 비휘발성 메모리 블록(BLK' 0)은 예를 들어, PRAM(Phase-change Random Access Memory) 셀들을 포함할 수 있다.
제0 비휘발성 메모리 블록(BLK' 0)은 2차원의 메모리일 수 있다. 만약, 제0 비휘발성 메모리 블록(BLK' 0)이 다층으로 이루어질 경우, 제0 비휘발성 메모리 블록(BLK' 0)은 3차원의 메모리일 수 있다.
제0 비휘발성 메모리 블록(BLK' 0)은 복수의 워드 라인들(WL0 - WLn), 복수의 비트 라인들(BL0 - BLm) 및 복수의 메모리 셀들(MC)을 포함할 수 있다. 워드 라인들(WL)의 개수, 비트 라인들(BL)의 개수 및 메모리 셀들(MC)의 개수는 실시예에 따라 다양하게 변경될 수 있다. 또한, 동일한 워드 라인에 의해 동시에 액세스될 수 있는 메모리 셀들의 집합은 페이지(page)로 정의될 수도 있다.
본 발명의 몇몇 실시예들에 따른 제0 비휘발성 메모리 블록(BLK' 0)에서, 복수의 메모리 셀들(MC) 각각은 가변 저항 소자(R) 및 선택 소자(S)를 포함할 수 있다. 여기서, 가변 저항 소자(R)는 가변 저항체(또는, 가변 저항 물질)이라고 지칭할 수 있고, 선택 소자(S)는 스위칭 소자라고 지칭할 수 있다.
본 발명의 몇몇 실시예들에 따른 제0 비휘발성 메모리 블록(BLK' 0)에서, 선택 소자(S)는 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn, GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn 등의 화합물을 포함하는 OTS(Ovonic Threshold Switch) 셀렉터일 수 있다.
예를 들어, 가변 저항 소자(R)는 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 선택 소자(S)의 사이에 연결되며, 선택 소자(S)는 가변 저항 소자(R)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
하지만, 본 발명은 이에 한정되지 않고, 선택 소자(S)가 복수의 비트 라인들(BL0 ~ BLm) 중 하나와 가변 저항 소자(R) 사이에 연결되고, 가변 저항 소자(R)가 선택 소자(S)와 복수의 워드 라인들(WL0 ~ WLn) 중 하나의 사이에 연결될 수 있다.
선택 소자(S)는 복수의 워드 라인들(WL0 ~ WLn) 중 어느 하나와 가변 저항 소자(R) 사이에 연결될 수 있으며, 연결된 워드 라인과 비트 라인에 인가되는 전압에 따라 가변 저항 소자(R)로의 전류 공급을 제어할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 전자 시스템 10: 스토리지 장치
100: 호스트 장치 110: 프로세서
120: 호스트 메모리 121: 파일 시스템
130: 호스트 컨트롤러 200: 메모리 컨트롤러
210: 프로세서 211: 메모리
212: 호스트 인터페이스 213: 메모리 인터페이스
220: 동작 메모리(FTL) 221: 네임스페이스 매니저 모듈
222: 웨어 레베링 매니저 모듈 223: 가비지 콜렉션 매니저 모듈
224: 맵핑 테이블 매니저 모듈 225: 어드레스 맵핑 테이블
300: 비휘발성 메모리

Claims (10)

  1. 제1 메모리 블록 및 상기 제1 메모리 블록과 상이한 제2 메모리 블록을 포함하는 비휘발성 메모리; 및
    호스트로부터, 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 및 상기 제1 논리 블록 넘버에 미포함되는 제2 논리 페이지 넘버를 포함하는 제2 네임스페이스 생성 요청 커맨드를 수신하고,
    상기 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드를 수신하는 메모리 컨트롤러; 를 포함하되,
    상기 메모리 컨트롤러는, 상기 물리적 맵핑 커맨드에 대응하여, 제1 상기 논리 블록 넘버에 대한 제1 맵핑 동작을 상기 제1 메모리 블록에 대응시키고, 상기 제2 논리 페이지 넘버에 대한 제2 맵핑 동작을 상기 제2 메모리 블록에 포함되는 제2 메모리 페이지에 대응시키는 멀티 네임스페이스 스토리지 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 블록은,
    상기 제1 맵핑 동작을 통해 상기 제1 논리 블록 넘버에 배타적으로 대응되는 멀티 네임스페이스 스토리지 장치.
  3. 제1항에 있어서,
    상기 제1 맵핑 동작은,
    상기 제1 메모리 블록에 대한 소거 동작을 포함하는 멀티 네임스페이스 스토리지 장치.
  4. 제1항에 있어서,
    상기 메모리 컨트롤러는 상기 호스트로부터 상기 제1 논리 블록 넘버에 대한 제1 라이트 커맨드를 수신하고,
    상기 제2 논리 페이지 넘버에 대한 제2 라이트 커맨드를 수신하고,
    상기 제1 라이트 커맨드는 상기 제1 메모리 블록에 대하여 순차 쓰기(sequential write)로 액세스되고,
    상기 제2 라이트 커맨드는 상기 제2 메모리 페이지에 대하여 랜덤 쓰기(random write)로 액세스되는 멀티 네임스페이스 스토리지 장치.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는 제3 논리 페이지 넘버를 포함하는 제3 네임스페이스 생성 요청 커맨드를 수신하고,
    상기 메모리 컨트롤러는, 상기 물리적 맵핑 커맨드에 대응하여, 상기 제3 논리 페이지 넘버에 대한 제4 맵핑 동작을 상기 제2 메모리 블록에 포함되는 제3 메모리 페이지에 대응시키는 멀티 네임스페이스 스토리지 장치.
  6. 제1 비휘발성 메모리 및 제2 비휘발성 메모리를 포함하는 복수의 비휘발성 메모리;
    상기 복수의 비휘발성 메모리를 제어하는 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 연결되고, 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 및 상기 제1 논리 블록 넘버에 미포함되는 제2 논리 페이지 넘버를 포함하는 제2 네임스페이스 생성 요청 커맨드를 송신하는 호스트를 포함하고,
    상기 호스트는 상기 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드를 상기 메모리 컨트롤러에 송신하고,
    상기 메모리 컨트롤러는, 상기 물리적 맵핑 커맨드에 대응하여, 제1 상기 논리 블록 넘버에 대한 제1 맵핑 동작을 상기 제1 비휘발성 메모리 내 제1 메모리 블록에 대응시키고, 상기 제2 논리 페이지 넘버에 대한 제2 맵핑 동작을 상기 제2 비휘발성 메모리에 포함되는 제2 메모리 페이지에 대응시키는 멀티 네임스페이스 전자 시스템.
  7. 제6항에 있어서,
    상기 제1 비휘발성 메모리는 PRAM이고,
    상기 제2 비휘발성 메모리는 플래시 메모리인 멀티 네임스페이스 전자 시스템.
  8. 제6항에 있어서,
    상기 메모리 컨트롤러는 제3 논리 페이지 넘버를 포함하는 제3 네임스페이스 생성 요청 커맨드를 수신하고,
    상기 메모리 컨트롤러는, 상기 물리적 맵핑 커맨드에 대응하여, 상기 제3 논리 페이지 넘버에 대한 제4 맵핑 동작을 상기 제2 비휘발성 메모리에 포함되는 제3 메모리 페이지에 대응시키는 멀티 네임스페이스 전자 시스템.
  9. 제8항에 있어서,
    상기 제4 맵핑 동작은 상기 제2 맵핑 동작 후에 수행되고,
    상기 제3 메모리 페이지와 상기 제2 메모리 페이지는 동일한 멀티 네임스페이스 전자 시스템.
  10. 제1 논리 블록 넘버를 포함하는 제1 네임스페이스 생성 요청 커맨드를 메모리 컨트롤러에 송신하고,
    상기 제1 네임스페이스에 대한 물리적 맵핑을 지시하는 물리적 맵핑 커맨드와 함께 상기 제1 논리 블록 넘버에 대한 제1 라이트 커맨드를 상기 메모리 컨트롤러에 송신하고,
    상기 물리적 맵핑 커맨드에 대응하여, 상기 제1 논리 블록 넘버와 상기 제1 논리 블록 넘버에 대응되는 제1 메모리 블록에 대한 제1 맵핑 정보를 맵핑 테이블에 저장하고,
    상기 물리적 맵핑 커맨드에 대응하여, 상기 제1 메모리 블록에 대한 제1 라이트 동작을 수행하고,
    상기 제1 라이트 커맨드 송신 후에, 상기 제1 논리 블록 넘버에 대한 제2 라이트 커맨드를 상기 메모리 컨트롤러에 송신하고,
    상기 제2 라이트 커맨드 및 상기 맵핑 테이블을 기반으로, 상기 제1 메모리 블록에 제2 라이트 동작을 수행하는 것을 포함하는 멀티 네임스페이스 스토리지 장치 동작 방법.
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