CN114490427A - 多命名空间存储装置及其操作方法、多命名空间电子系统 - Google Patents

多命名空间存储装置及其操作方法、多命名空间电子系统 Download PDF

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Abstract

提供了多命名空间存储装置及其操作方法、多命名空间电子系统。所述多命名空间存储装置包括：非易失性存储器，包括第一存储器块和与第一存储器块不同的第二存储器块；以及存储器控制器，从主机接收用于请求创建第一命名空间和第二命名空间的命令，并且接收用于命令第一命名空间的物理映射的物理映射命令，第一命名空间包括第一逻辑块编号，第二命名空间包括未包含在第一逻辑块编号中的第二逻辑页编号。存储器控制器响应于物理映射命令，通过将第一逻辑块编号映射到第一存储器块来执行第一映射操作，并且通过将第二逻辑页编号映射到包括在第二存储器块中的第二存储器页来执行第二映射操作。

Description

多命名空间存储装置及其操作方法、多命名空间电子系统
本申请要求于2020年10月23日在韩国知识产权局提交的第10-2020-0137977号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开的实施例涉及多命名空间存储装置、包括该存储装置的电子系统和操作该存储装置的方法。
背景技术
当前，正在为了多租户环境中的服务等级协定(service level agreement，SLA)或加权轮转调度(weighted round robin，WRR)而进行非易失性存储器快速(NVMe)存储装置的实施的研究。为此目的，也正在进行研究以改善诸如物理功能、虚拟功能和多命令空间的结构。
针对多命名空间(multi-namespace)，单个NVMe存储装置可以被分区为作为命名空间或逻辑地址被定义的区域，并且每个区域可以用于不同的目的。
例如，区域可以按照目的被划分为诸如主要使用元数据写入或随机写入来记录日志(journaling)的区域以及主要使用顺序写入(诸如，顺序化模式或备份)的区域。然而，以上区域划分仅应用于逻辑地址，而物理地址实际上被共享而与它们的目的无关，这可导致性能劣化。
发明内容
本公开的方面提供了一种根据主机的命名空间分类而具有不同的映射属性的多命名空间存储装置。
本公开的方面还提供了一种根据主机的命名空间分类而具有不同的映射属性的多命名空间电子系统。
本公开的方面还提供了一种操作多命名空间存储装置的方法，该多命名空间存储装置根据主机的命名空间分类而具有不同的映射属性。
本公开的方面还提供了一种将专用的物理地址映射到利用顺序写入的命名空间的多命名空间存储装置。
根据本公开的一方面，多命名空间存储装置包括：非易失性存储器，包括第一存储器块和与第一存储器块不同的第二存储器块；以及存储器控制器，从主机接收用于请求创建第一命名空间和第二命名空间的命令，并且接收用于命令第一命名空间的物理映射的物理映射命令，第一命名空间包括第一逻辑块编号，第二命名空间包括未包含在第一逻辑块编号中的第二逻辑页编号。存储器控制器响应于物理映射命令，通过将第一逻辑块编号映射到第一存储器块来执行第一映射操作，并且通过将第二逻辑页编号映射到包括在第二存储器块中的第二存储器页来执行第二映射操作。
根据本公开的一方面，多命名空间电子系统包括：多个非易失性存储器，包括第一非易失性存储器和第二非易失性存储器；存储器控制器，控制所述多个非易失性存储器；以及主机，连接到存储器控制器，并且发送用于请求创建第一命名空间和第二命名空间的命令，第一命名空间包括第一逻辑块编号，第二命名空间包括未包含在第一逻辑块编号中的第二逻辑页编号。主机发送用于命令第一命名空间的物理映射的物理映射命令，并且存储器控制器响应于物理映射命令，通过将第一逻辑块编号映射到第一非易失性存储器中的第一存储器块来执行第一映射操作，并通过将第二逻辑页编号映射到包括在第二非易失性存储器中的第二存储器页来执行第二映射操作。
根据本公开的一方面，操作多命名空间存储装置的方法包括：将用于请求创建第一命名空间的命令发送到存储器控制器，第一命名空间包括第一逻辑块编号；将针对第一逻辑块编号的第一写入命令与用于命令第一命名空间的物理映射的物理映射命令一起发送到存储器控制器；响应于物理映射命令，将第一逻辑块编号到与第一逻辑块编号对应的第一存储器块的第一映射信息存储在映射表中；响应于物理映射命令，对第一存储器块执行第一写入操作；在发送第一写入命令之后，将针对第一逻辑块编号的第二写入命令发送到存储器控制器；以及基于第二写入命令和映射表，对第一存储器块执行第二写入操作。
附图说明
通过参照附图详细地描述本公开的实施例，本公开的以上和其他特征将变得更加清楚，在附图中：
图1是根据本公开的实施例的电子系统的框图；
图2是根据本公开的实施例的包括存储装置的电子系统的框图；
图3是图2的存储器控制器的框图；
图4是图2的非易失性存储器的框图；
图5是根据本公开的实施例的非易失性存储器的示例性透视图；
图6是根据本公开的实施例的存储器单元阵列的示例性电路图；
图7示意性地示出了根据本公开的实施例的非易失性存储器的内部；
图8和图9是示出根据本公开的实施例的操作存储装置的方法的示图；
图10示出了根据本公开的实施例的在电子系统中使用的逻辑地址区域；
图11是用于解释根据图10的实施例的电子系统中的物理映射和逻辑映射一起被使用的混合映射的示图；
图12示出了与图11的映射对应的映射表；
图13示出了根据本公开的实施例的在电子系统中使用的逻辑地址区域；
图14示出了根据图13的实施例的在电子系统中使用的混合映射；
图15至图17是用于解释根据本公开的实施例的电子系统的效果的曲线图；
图18是根据本公开的实施例的包括存储装置的电子系统的框图；
图19示意性地示出了根据本公开的实施例的非易失性存储器的内部；以及
图20是根据本公开的实施例的存储器单元阵列的一部分的示例性电路图。
具体实施方式
在下文中，将参照附图更充分地描述本公开的实施例。贯穿附图，相同的参考标号可以表示相同的元件。为了便于解释，先前在说明书中描述的组件和技术方面的重复描述可以随后被省略。
将理解的是，在此使用术语“第一”、“第二”、“第三”等来将一个元件与另一元件区分开，并且元件不受这些术语限制。因此，一个实施例中的“第一”元件可以在另一实施例中被描述为“第二”元件。
如在此使用的，除非上下文另外清楚地指出，否则单数形式“一”、“一个(种/者)”和“所述(该)”也意图包括复数形式。
图1是根据本公开的实施例的系统(例如，电子系统)1000的框图。图1的系统1000可以是移动系统(诸如，以便携式通信终端(移动电话)、智能电话、平板个人计算机、可穿戴装置、医疗(healthcare)装置或物联网(IOT)装置为例)。然而，图1的系统1000不必限于这样的移动系统，并且也可以是例如个人计算机、膝上型计算机、服务器、媒体播放器或车用(automotive)装置(诸如，导航装置)。
参照图1，系统1000可以包括主处理器1100、存储器1020a和1020b以及存储装置1010a和1010b，并且可以附加地包括图像拍摄装置1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、电源装置1470和连接接口1480中的一个或多个。
主处理器1100可以控制系统1000的整体操作。例如，主处理器1100可以控制构成系统1000的其他组件的操作。主处理器1100可以被实现为例如通用处理器、专用处理器或应用处理器。
主处理器1100可以包括一个或多个中央处理器(CPU)核1110，并且还可以包括用于控制存储器1020a和1020b和/或存储装置1010a和1010b的控制器1120。根据一个实施例，主处理器1100还可以包括加速器块1130，加速器块1130是用于高速数据操作(诸如，人工智能(AI)数据操作)的专用电路。加速器块1130可以包括例如图形处理器(GPU)、神经处理器(NPU)和/或数据处理器(DPU)，并且可以被实现为物理地独立于主处理器1100的其他组件的单独的芯片。
存储器1020a和1020b可以用作系统1000的主存储器装置，并且可以包括易失性存储器(诸如，以静态随机存取存储器(SRAM)和/或动态随机存取存储器(DRAM)为例)，并且也可以包括非易失性存储器(诸如，以闪存、相变随机存取存储器(PRAM)和/或电阻式随机存取存储器(RRAM)为例)。存储器1020a和1020b也可以与主处理器1100实现在相同的封装中。尽管图1示出了两个存储器1020a和1020b以及两个存储装置1010a和1010b，但实施例不限于此。例如，在一些实施例中，系统1000可以包括一个存储器或者三个或更多个存储器，系统1000可以包括一个存储装置或者三个或更多个存储装置。
存储装置1010a和1010b可以用作无论电力是否被供应都存储数据的非易失性存储装置，并且可以比存储器1020a和1020b具有相对大的存储容量。存储装置1010a和1010b可以分别包括存储控制器1200a和1200b以及非易失性存储器(NVM)1300a和1300b，非易失性存储器1300a和1300b在存储控制器1200a和1200b的控制下存储数据。非易失性存储器1300a和1300b可以包括具有二维(2D)结构或三维(3D)结构的V-NAND闪存，并且也可以包括其他类型的非易失性存储器(诸如，PRAM和/或RRAM)。
包括在系统1000中的存储装置1010a和1010b可以与主处理器1100物理地分离，或者可以与主处理器1100实现在相同的封装中。此外，存储装置1010a和1010b可以呈存储卡的形式，并且因此可以通过接口(诸如，稍后将描述的连接接口1480)可拆卸地结合到系统1000的其他组件。存储装置1010a和1010b可以是但不必限于应用了标准协议(诸如，通用闪存(UFS))的装置。
图像拍摄装置1410可以拍摄静止图像或运动图像，并且可以是例如相机、摄录像机和/或网络摄像头。
用户输入装置1420可以从系统1000的用户接收各种类型的数据，并且可以是例如触摸板、键区、键盘、鼠标和/或麦克风。
传感器1430可以检测可以从系统1000外部获得的各种类型的物理输入，并且可以将检测到的物理输入转换为电信号。传感器1430可以是例如温度传感器、压力传感器、亮度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
通信装置1440可以根据各种通信协议，将信号发送到在系统1000外部的其他装置，或者从在系统1000外部的其他装置接收信号。通信装置1440可以包括例如天线、收发器和/或调制解调器。
显示器1450可以用作将视觉信息输出给系统1000的用户的输出装置，扬声器1460可以用作将音频信息输出给系统1000的用户的输出装置。
电源装置1470可以对从内置在系统1000中的电池和/或外部电源供应的电力进行转换，并且将电力供应到系统1000的每个组件。
连接接口1480可以提供系统1000与外部装置之间的连接，外部装置连接到系统1000以与系统1000交换数据。连接接口1480可以被实现为各种接口，诸如例如，高级技术附件(ATA)接口、串行ATA(SATA)接口、外部SATA(e-SATA)接口、小型计算机系统接口(SCSI)接口、串行连接SCSI(SAS)接口、外围组件互连(PCI)接口、PCI快速(PCIe)接口、NVM快速(NVMe)接口、IEEE 1394接口、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、嵌入式多媒体卡(eMMC)接口、通用闪存(UFS)接口、嵌入式通用闪存(eUFS)接口和紧凑型闪存(CF)卡接口。
图2是根据本公开的实施例的包括存储装置10的电子系统1的框图。
参照图2，电子系统1可以包括存储装置10和主机装置(或称为主机)100。主机装置100可以控制存储装置10的操作。存储装置10可以与图1的存储装置1010a和1010b对应。
在一些实施例中，存储装置10可以是包括一个或多个闪存芯片的闪存装置。在一个实施例中，存储装置10可以是电子系统1的嵌入式存储器。例如，存储装置10可以是eMMC或嵌入式UFS存储器装置。
根据一个实施例，存储装置10可以是从电子系统1可拆卸的外部存储器。例如，存储装置10可以是UFS存储器卡、紧凑型闪存(CF)卡、安全数字(SD)卡、微型安全数字(micro-SD)卡、迷你安全数字(mini-SD)卡、极限数字(xD)卡或记忆棒。
主机装置100可以包括处理器110、主机存储器120和主机控制器130。处理器110、主机存储器120和主机控制器130可以通过内部总线将信号发送到彼此和从彼此接收信号。
处理器(CPU核)110可以执行加载到主机存储器120中的各种软件。例如，处理器110可以执行操作系统和应用程序。处理器110可以被设置为同构多核处理器或异构多核处理器。
主机存储器120可以用作主存储器或高速缓冲存储器。此外，主机存储器120可以用作用于驱动软件或固件的驱动存储器。将要由处理器110处理的应用程序或数据可以被加载到主机存储器120中。例如，文件系统121、应用程序和设备驱动程序可以被加载到主机存储器120中。
文件系统121在文件或数据被存储在存储装置10中时对文件或数据进行组织。文件系统121可以根据命令(例如，写入命令WCMD或读取命令)，将逻辑地址ADDR_L提供到存储装置10。文件系统121可以根据运行在主机装置100上的特定操作系统而被使用。
主机装置100可以通过使用文件系统121来管理存储装置10的存储空间，将用户数据写入存储装置10，并且从存储装置10读取用户数据。文件系统121可以通过软件或固件被实现。
主机控制器130可以对与由主机装置100发出的各种访问请求对应的数据(诸如，命令(例如，写入命令WCMD或物理映射命令PMCMD)、逻辑地址ADDR_L和数据DATA)的格式进行转换或者对交换的命令的格式进行转换，并且将数据或交换的命令发送到存储装置10。主机控制器130的协议可以与图1的连接接口1480对应。
在一些实施例中，主机装置100可以将区别于写入命令WCMD的物理映射命令PMCMD与写入命令WCMD分离地提供到存储装置10。在一个实施例中，物理映射命令PMCMD可以被包括在写入命令WCMD的一部分中。
存储装置10可以包括存储器控制器200、缓冲存储器202和非易失性存储器300。存储装置10可以响应于从主机装置100接收的命令，访问非易失性存储器300或执行请求的操作。
存储器控制器200可以通过通道CH控制非易失性存储器300的操作。存储器控制器200可以从主机装置100接收写入命令WCMD和逻辑地址ADDR_L，并且将数据DATA写入非易失性存储器300。
存储器控制器200可以响应于物理映射命令PMCMD，确定从主机装置100接收的逻辑地址ADDR_L的映射属性。
稍后将参照图3详细地描述存储器控制器200的配置和操作。
缓冲存储器202可以临时存储写入数据或读取数据。临时存储在缓冲存储器202中的写入数据可以被写入非易失性存储器300，临时存储在缓冲存储器202中的读取数据可以通过存储器控制器200被发送到主机装置100。
非易失性存储器300可以在存储器控制器200的控制下执行读取/写入操作。非易失性存储器300可以包括多个存储器块BLK 0至BLK N-1，存储器块BLK 0至BLK N-1中的每个可以包括多个页。每个页可以包括多个存储器单元。在一个实施例中，非易失性存储器300可以逐存储器块地执行擦除操作，并且逐页地执行写入或读取操作。
物理地址可以对应于非易失性存储器300的特定区域。例如，用于选择页的物理地址可以是物理页编号PPN，用于选择存储器块的物理地址可以是物理块编号PBN。
在一些实施例中，非易失性存储器300可以包括多个存储器单元。例如，存储器单元可为NAND闪存单元。然而，本公开不限于此，并且存储器单元也可以是例如电阻式存储器单元(诸如，RRAM、PRAM或磁性RAM(MRAM))。
图3是图2的存储器控制器200的框图。图4是图2的非易失性存储器300的框图。
参照图3和图4，存储器控制器200可以包括处理器210、存储器211、主机接口(I/F)212、存储器接口(I/F)213和工作存储器220。
处理器210可以包括例如CPU、控制器或专用集成电路(ASIC)。处理器210可以控制存储器控制器200的整体操作。处理器210可以通过驱动加载到工作存储器220中的固件，来控制存储器控制器200。
存储器211可以存储用于存储装置10(见图2)的初始启动(initial booting)的代码数据。
存储器控制器200和主机装置100可以通过主机接口212连接。也就是说，数据DATA可以通过主机接口212被发送和接收。主机接口212可以包括例如ATA、SATA、e-SATA、USB或NVMe。
存储器控制器200和非易失性存储器300可以通过存储器接口213连接。也就是说，数据DATA、控制信号CTRL、地址ADDR、命令CMD等可以通过存储器接口213被发送和接收。工作存储器220可以被实现为例如高速缓冲存储器、DRAM、SRAM或闪存。
工作存储器220可以包括闪存转换层(FTL)。FTL可以包括管理非易失性存储器300的写入操作、读取操作和擦除操作的系统软件。例如，FTL可以包括固件。FTL可以被加载到工作存储器220中。FTL的固件可以由处理器210执行。
工作存储器220可以包括命名空间管理器模块221、损耗均衡(wear leveling)管理器模块222、垃圾收集(garbage collection)管理器模块223、映射表管理器模块224和地址映射表(或称为映射表)225。
工作存储器220可以通过使用地址映射表225来将逻辑地址ADDR_L转换为物理地址，并且将物理地址提供到非易失性存储器300。工作存储器220可以管理非易失性存储器300的存储器单元。例如，工作存储器220可以对非易失性存储器300的存储器单元阵列(例如，又称为存储器阵列)310的块执行垃圾收集操作和损耗均衡管理操作。
命名空间管理器模块221可以响应于来自主机装置100的用户的请求(即，命名空间创建请求命令)而动态地创建命名空间。这里，命名空间管理器模块221可以通过相继于先前创建的命名空间的逻辑地址区域而分配新创建的命名空间的逻辑地址区域，来创建命名空间。命名空间管理器模块221可以通过在命名空间创建操作和命名空间删除操作期间对映射表管理器模块224进行请求，来更新地址映射表225。
损耗均衡管理器模块222可以通过调整编程/擦除(P/E)循环来管理非易失性存储器300的损耗水平。
存储器控制器200可以通过使用垃圾收集管理器模块223来控制非易失性存储器300的垃圾收集。例如，垃圾收集管理器模块223可以通过使用元数据等来控制非易失性存储器300的垃圾收集。
这里，垃圾收集被执行以搜索或确保非易失性存储器300中的自由(free)块。因为数据逐页地被写入但逐块地被擦除，所以调整方法可以被利用。因此，通过垃圾收集，可以通过将有效页写入另一块并擦除包括有效页的块来确保自由块。存储装置10的性能可以通过垃圾收集的控制而被改善。
映射表管理器模块224可以通过反映例如命名空间创建/删除、损耗均衡操作、垃圾收集操作等的结果，来更新地址映射表225。
根据实施例的映射表管理器模块224可以从主机装置100接收物理映射命令PMCMD(见图2)，并且响应于物理映射命令PMCMD而将特定逻辑地址专有地(exclusively)物理映射到特定物理地址。也就是说，除非物理映射被修改，否则映射表管理器模块224可以防止物理映射的物理地址被映射到其他逻辑地址。
根据一些实施例的映射表管理器模块224可以根据垃圾收集操作和损耗均衡操作的结果，将其他物理未映射的逻辑地址映射到可以被有效地映射的物理未映射的物理地址。
参照图4，非易失性存储器300可以包括存储器单元阵列310、地址解码器320、电压生成器330、读取/写入电路340和控制逻辑350。
存储器单元阵列310可以通过字线WL连接到地址解码器320。存储器单元阵列310可以通过位线BL连接到读取/写入电路340。存储器单元阵列310可以包括多个存储器单元。例如，在行方向上布置的存储器单元可以连接到字线WL。例如，在列方向上布置的存储器单元可以连接到位线BL。
地址解码器320可以通过字线WL连接到存储器单元阵列310。地址解码器320可以响应于控制逻辑350的控制而操作。地址解码器320可以从存储器控制器200接收地址ADDR。地址解码器320可以从电压生成器330接收用于编程操作和读取操作的电压。
地址解码器320可以对接收的地址ADDR之中的行地址进行解码。地址解码器320可以使用解码的行地址来选择字线WL。解码的列地址DCA可以被提供到读取/写入电路340。例如，地址解码器320可以包括行解码器、列解码器和地址缓冲器。
电压生成器330可以在控制逻辑350的控制下生成用于访问操作的电压。例如，电压生成器330可以生成用于执行编程操作的编程电压和编程验证电压。例如，电压生成器330可以生成用于执行读取操作的读取电压，并且生成用于执行擦除操作的擦除电压和擦除验证电压。此外，电压生成器330可以将用于执行每个操作的电压提供到地址解码器320。
读取/写入电路340可以通过位线BL连接到存储器单元阵列310。读取/写入电路340可以与存储器控制器200交换数据DATA。读取/写入电路340可以响应于控制逻辑350的控制而操作。读取/写入电路340可以从地址解码器320接收解码的列地址DCA。读取/写入电路340可以使用解码的列地址DCA来选择位线BL。
例如，读取/写入电路340可以将接收的数据DATA编程到存储器单元阵列310。读取/写入电路340可以从存储器单元阵列310读取数据，并且将读取的数据提供到外部装置(例如，存储器控制器200)。例如，读取/写入电路340可以包括感测放大器、写入驱动器、列选择电路和页缓冲器。
控制逻辑350可以连接到地址解码器320、电压生成器330和读取/写入电路340。控制逻辑350可以控制非易失性存储器300的操作。控制逻辑350可以响应于从存储器控制器200接收的控制信号CTRL和命令CMD(例如，写入命令和读取命令)而操作。控制逻辑350可以在存储器控制器200的控制下对存储器单元阵列310执行垃圾收集。
图5是根据本公开的实施例的非易失性存储器300的示例性透视图。
参照图4和图5，根据一些实施例的非易失性存储器300可以包括多个半导体层LA1至LAn。半导体层LA1至LAn中的每个可以是存储器芯片(例如，DRAM存储器芯片)。可选地，半导体层LA1至LAn中的一些可以是执行与外部装置(例如，图1的主机装置100)的接口通信的主芯片，半导体层LA1至LAn中的其他半导体层可以是存储数据的从芯片。
例如，非易失性存储器300的第n半导体层LAn和第一半导体层LA1可以是均包括存储器单元阵列310的半导体芯片。半导体层LA1至LAn可以通过贯穿硅过孔(或称为“硅通孔”)TSV将信号发送到彼此和从彼此接收信号。根据本公开的实施例的非易失性存储器300的配置和布置不限于以上示例。
图6是根据本公开的实施例的存储器单元阵列310的示例性电路图。
参照图6，多个单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33可以在第一方向X和第二方向Y上设置在基底上。单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33可以在第三方向Z上延伸。单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33可以共同地连接到形成在基底上或在基底中的共源极线CSL。尽管在图6中，共源极线CSL连接到单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33的在第三方向Z上的最下端，但本公开的实施例不限于此。例如，在一些实施例中，共源极线CSL可以电连接到单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33的在第三方向Z上的最下端，并且共源极线CSL不物理地位于单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33的底部。此外，尽管在图6中，单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33被布置为3×3阵列，但设置在非易失性的存储器单元阵列310中的单元串的布置和数量不限于此。
一些单元串NS11、NS12和NS13可以连接到第一地选择线GSL1。一些单元串NS21、NS22和NS23可以连接到第二地选择线GSL2。一些单元串NS31、NS32和NS33可以连接到第三地选择线GSL3。
此外，一些单元串NS11、NS12和NS13可以连接到第一串选择线SSL1。一些单元串NS21、NS22和NS23可以连接到第二串选择线SSL2。一些单元串NS31、NS32和NS33可以连接到第三串选择线SSL3。
单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可以包括连接到串选择线的串选择晶体管(SST)。此外，单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可以包括连接到地选择线的地选择晶体管(GST)。
单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个的地选择晶体管的端部可以连接到共源极线CSL。此外，单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可以包括在地选择晶体管与串选择晶体管之间在第三方向Z上顺序地堆叠的多个存储器单元。在一些实施例中，单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个可以包括在地选择晶体管与串选择晶体管之间的虚设单元。此外，包括在每个串中的串选择晶体管的数量不限于图6中示出的数量。
例如，单元串NS11可以包括设置在第三方向Z上的底部处的地选择晶体管GST11、在第三方向Z上顺序地堆叠在地选择晶体管GST11上的多个存储器单元M11_1至M11_8、以及堆叠在第三方向Z上的最上面的存储器单元M11_8上的串选择晶体管SST11。此外，单元串NS21可以包括设置在第三方向Z上的底部处的地选择晶体管GST21、在第三方向Z上顺序地堆叠在地选择晶体管GST21上的多个存储器单元M21_1至M21_8、以及堆叠在第三方向Z上的最上面的存储器单元M21_8上的串选择晶体管SST21。此外，单元串NS31可以包括设置在第三方向z上的底部处的地选择晶体管GST31、在第三方向Z上顺序地堆叠在地选择晶体管GST31上的多个存储器单元M31_1至M31_8、以及堆叠在第三方向Z上的最上面的存储器单元M31_8上的串选择晶体管SST31。其他串也可以以相似的方式被配置。
位于在第三方向Z上距基底或地选择晶体管相同的高度处的存储器单元可以通过字线共同地电连接。例如，在形成有存储器单元M11_1、M21_1和M31_1的高度处的存储器单元可以连接到第一字线WL1。此外，在形成有存储器单元M11_2、M21_2和M31_2的高度处的存储器单元可以连接到第二字线WL2。连接到第三字线WL3至第八字线WL8的存储器单元的布置和结构也与以上示例相似，因此将不再进行描述。
单元串NS11、NS21、NS31、NS12、NS22、NS32、NS13、NS23和NS33中的每个的串选择晶体管的端部可以连接到位线BL1、BL2或BL3。例如，串选择晶体管SST11、SST21和SST31可以连接到在第二方向Y上延伸的位线BL1。对连接到位线BL2和BL3的其他串选择晶体管的描述与以上描述相似，因此将被省略。
与一条串选择线(或地选择线)和一条字线对应的存储器单元可以形成一个页。写入操作和读取操作可以逐页地被执行。每个页的每个存储器单元可以存储两个或更多个位。写入每个页的存储器单元的位可以形成逻辑页。
存储器单元阵列310可以设置为3D存储器阵列。在3D存储器阵列中，具有设置在基底上的有源区域的存储器单元的阵列以及与存储器单元的操作相关的电路单片地(monolithically)形成在一个或多个物理层级(level)处。与存储器单元的操作相关的电路可以位于基底中或位于基底上。术语“单片地形成”表示3D阵列的每个层级处的层直接沉积在3D阵列的较低层级处的层上。可选地，与存储器单元的操作相关的电路可以连接到在第三方向Z上的顶部处的接触部。这将参照图7详细地进行描述。
图7示意性地示出了根据本公开的实施例的非易失性存储器300的内部。
参照图7，根据本公开的实施例的非易失性存储器300可以具有芯片到芯片(C2C)结构。在图7中，非易失性存储器300的单元区域CELL可以与图5的存储器单元阵列310对应。
C2C结构可以通过如下方法来形成：在第一晶片上制造包括单元区域CELL的上芯片，在与第一晶片不同的第二晶片上制造包括外围电路区域PERI的下芯片，然后使用接合方法将上芯片和下芯片连接。例如，接合方法可以指将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，当接合金属由铜(Cu)制成时，接合方法可以是Cu-Cu接合方法。接合金属也可以由铝或钨制成。
根据本公开的实施例的非易失性存储器300的外围电路区域PERI和单元区域CELL中的每个可以包括外部垫(pad，或称为“焊盘”或“焊垫”)接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一基底1210、层间绝缘层1215、形成在第一基底1210上的多个电路元件1220a至1220c、分别连接到电路元件1220a至1220c的第一金属层1230a至1230c、以及形成在第一金属层1230a至1230c上的第二金属层1240a至1240c。在一个实施例中，第一金属层1230a至1230c可以由具有相对高的电阻的钨制成，第二金属层1240a至1240c可以由具有相对低的电阻的铜制成。
尽管在此仅示出和描述了第一金属层1230a至1230c和第二金属层1240a至1240c，但本公开的实施例不限于此。例如，在一些实施例中，一个或多个金属层也可以进一步形成在第二金属层1240a至1240c上。形成在第二金属层1240a至1240c上的金属层中的至少一些可以由具有比形成第二金属层1240a至1240c的铜的电阻低的电阻的铝制成。
层间绝缘层1215可以设置在第一基底1210上以覆盖电路元件1220a至1220c、第一金属层1230a至1230c和第二金属层1240a至1240c，并且可以包括绝缘材料(诸如，以氧化硅或氮化硅为例)。
下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元区域CELL的上接合金属1371b和1372b，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由例如铝、铜或钨制成。
单元区域CELL可以提供至少一个存储器块。单元区域CELL可以包括第二基底1310和共源极线1320(对应于图5的CSL)。多条字线1331至1338(1330，对应于图5的WL1至WL8)可以沿着与第二基底1310的上表面垂直的第三方向Z堆叠在第二基底1310上。串选择线和地选择线可以分别设置在字线1330上方和下方，字线1330可以设置在串选择线与地选择线之间。
在位线接合区域BLBA中，沟道结构CHS可以在与第二基底1310的上表面垂直的方向上延伸以穿透字线1330、串选择线和地选择线。沟道结构CHS中的每个可以包括数据存储层、沟道层和掩埋绝缘层，沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触件，第二金属层1360c可以是位线(对应于图5的BL1至BL3)。在一个实施例中，位线1360c可以沿着与第二基底1310的上表面平行的第二方向Y延伸。
在图7中示出的实施例中，设置有沟道结构CHS和位线1360c的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线1360c中的一条可以电连接到在外围电路区域PERI中提供页缓冲器1393的电路元件1220c。例如，位线1360c中的一条可以连接到外围电路区域PERI中的上接合金属1371c和1372c，上接合金属1371c和1372c可以连接到下接合金属1271c和1272c，下接合金属1271c和1272c连接到页缓冲器1393的电路元件1220c。
在字线接合区域WLBA中，字线1330可以沿着与第二基底1310的上表面平行的第一方向X延伸，并且可以连接到多个单元接触插塞1341至1347(1340)。字线1330和单元接触插塞1340可以通过由沿着第一方向X延伸为不同长度的字线1330中的至少一些提供的垫彼此连接。第一金属层1350b和第二金属层1360b可以顺序地连接到与字线1330连接的单元接触插塞1340上。在字线接合区域WLBA中，单元接触插塞1340可以通过单元区域CELL的上接合金属1371b和1372b以及外围电路区域PERI的下接合金属1271b和1272b连接到外围电路区域PERI。
单元接触插塞1340可以电连接到在外围电路区域PERI中提供行解码器1394的电路元件1220b。在一个实施例中，提供行解码器1394的电路元件1220b的操作电压可以与提供页缓冲器1393的电路元件1220c的操作电压不同。例如，提供页缓冲器1393的电路元件1220c的操作电压可以比提供行解码器1394的电路元件1220b的操作电压大。
共源极线接触插塞1380可以设置在外部垫接合区域PA中。共源极线接触插塞1380可以由导电材料(诸如，以金属、金属化合物或多晶硅为例)制成，并且可以电连接到共源极线1320。第一金属层1350a和第二金属层1360a可以顺序地堆叠在共源极线接触插塞1380上。例如，设置有共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部垫接合区域PA。
输入/输出垫1205和1305可以设置在外部垫接合区域PA中。参照图7，下绝缘层1201可以形成在第一基底1210下方以覆盖第一基底1210的下表面，第一输入/输出垫1205可以形成在下绝缘层1201上。第一输入/输出垫1205可以通过第一输入/输出接触插塞1203连接到设置在外围电路区域PERI中的电路元件1220a至1220c中的至少一个，并且可以通过下绝缘层1201与第一基底1210分离。此外，侧绝缘层可以设置在第一输入/输出接触插塞1203与第一基底1210之间，以使第一输入/输出接触插塞1203和第一基底1210电分离。
仍然参照图7，上绝缘层1301可以形成在第二基底1310上以覆盖第二基底1310的上表面，第二输入/输出垫1305可以设置在上绝缘层1301上。第二输入/输出垫1305可以通过第二输入/输出接触插塞1303连接到设置在外围电路区域PERI中的电路元件1220a至1220c中的至少一个。
根据实施例，第二基底1310和共源极线1320不设置在设置有第二输入/输出接触插塞1303的区域中。此外，根据实施例，第二输入/输出垫1305在第三方向Z上不与字线1330重叠。参照图7，第二输入/输出接触插塞1303可以在与第二基底1310的上表面平行的方向上与第二基底1310分离，并且可以穿透单元区域CELL的层间绝缘层1315并连接到第二输入/输出垫1305。
根据实施例，第一输入/输出垫1205和第二输入/输出垫1305可以选择性地形成。例如，根据一些实施例的非易失性存储器300可以仅包括设置在第一基底1210上的第一输入/输出垫1205，或者可以仅包括设置在第二基底1310上的第二输入/输出垫1305。可选地，非易失性存储器300可以包括第一输入/输出垫1205和第二输入/输出垫1305两者。
在单元区域CELL和外围电路区域PERI中的每个中所包括的外部垫接合区域PA和位线接合区域BLBA中的每个中，最上面的金属层的金属图案可以作为虚设图案存在，或者上金属层可以是空的。
在根据本公开的实施例的非易失性存储器300的外部垫接合区域PA中，与单元区域CELL的上金属图案1372a具有相同的形状的下金属图案1273a可以形成在外围电路区域PERI的最上面的金属层中，以与形成在单元区域CELL的最上面的金属层中的上金属图案1372a对应。根据实施例，形成在外围电路区域PERI的最上面的金属层中的下金属图案1273a不连接到外围电路区域PERI中的单独的接触件。相似地，在外部垫接合区域PA中，与外围电路区域PERI的下金属图案具有相同的形状的上金属图案可以形成在单元区域CELL的最上面的金属层中，以与形成在外围电路区域PERI的最上面的金属层中的下金属图案对应。
下接合金属1271b和1272b可以形成在字线接合区域WLBA的第二金属层1240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属1271b和1272b可以通过接合方法电连接到单元区域CELL的上接合金属1371b和1372b。
此外，在位线接合区域BLBA中，与外围电路区域PERI的下金属图案1252具有相同的形状的上金属图案1392可以形成在单元区域CELL的最上面的金属层中，以与形成在外围电路区域PERI的最上面的金属层中的下金属图案1252对应。根据实施例，接触件不形成在形成于单元区域CELL的最上面的金属层中的上金属图案1392上。
图8和图9是示出根据本公开的实施例的操作存储装置的方法的示图。图10示出了根据本公开的实施例的在电子系统中使用的逻辑地址ADDR_L区域。图11是用于解释根据本公开的实施例的电子系统中的物理映射和逻辑映射一起被使用的混合映射的示图。图12示出了与图11的映射对应的映射表MT。
参照图8和图9，主机将用于请求创建多个命名空间的命令发送到存储器控制器(操作S110)。参照图10，根据一些实施例的在电子系统中使用的逻辑地址ADDR_L区域可以包括第一命名空间NS1、第二命名空间NS2和第三命名空间NS3。第一命名空间的逻辑地址区域可以是顺序写入被执行所处的逻辑地址区域，第二命名空间NS2的逻辑地址区域可以是随机写入被执行所处的逻辑地址区域，第三命名空间NS3的逻辑地址区域可以是针对其他用途被分类的逻辑地址区域。第一命名空间NS1的逻辑地址区域可以用于顺序写入访问(诸如，顺序化模式或备份)，第二命名空间NS2的逻辑地址区域可以用于元数据写入或随机写入访问(诸如，记录日志)。
第一命名空间NS1可以包括第零逻辑块编号LBN0至第三逻辑块编号LBN3，第二命名空间NS2可以包括第四逻辑块编号LBN4至第七逻辑块编号LBN7，第三命名空间NS3可以包括第八逻辑块编号LBN8至第十逻辑块编号LBN10。第零逻辑块编号LBN0可以包括第a逻辑页编号LPNa至第b逻辑页编号LPNb，第三逻辑块编号LBN3可以包括第c逻辑页编号LPNc至第d逻辑页编号LPNd，第四逻辑块编号LBN4可以包括第e逻辑页编号LPNe至第f逻辑页编号LPNf，第七逻辑块编号LBN7可以包括第g逻辑页编号LPNg至第h逻辑页编号LPNh，第八逻辑块编号LBN8可以包括第i逻辑页编号LPNi至第j逻辑页编号LPNj，第十逻辑块编号LBN10可以包括第k逻辑页编号LPNk至第l逻辑页编号LPNl。分配给每个命名空间的逻辑块编号的以上数量和布置以及逻辑页编号的数量和布置仅是用于解释每个命名空间包括多个逻辑块编号/逻辑页编号的示例，本公开的实施例不限于以上示例数量或布置。逻辑块编号/逻辑页编号的数量是1或更大的自然数。
还参照图3，存储器控制器200(见图2)中的命名空间管理器模块221可以从主机装置100接收命名空间与逻辑块编号/逻辑页编号之间的包含关系以及用于请求创建第一命名空间NS1至第三命名空间NS3的命令，并且可以通过反映图10的包含关系来创建第一命名空间NS1至第三命名空间NS3(操作S111)。
主机装置100将针对第一命名空间NS1的物理映射命令与针对第一命名空间NS1的第一写入命令一起发送到存储器控制器200(操作S120)。
参照图11，存储器控制器200将第一命名空间NS1中的逻辑块编号LBN0至LBN3物理映射到第零存储器块BLK 0和第一存储器块BLK 1(操作S130)。
为了执行物理映射(操作S130)，存储器控制器200中的垃圾收集管理器模块223可以根据将要由第一写入命令写入的数据DATA的大小来搜索或创建多个自由块(操作S131)。当物理映射命令被接收到时，如果可以容纳在处于擦除状态的自由块中的数据的大小比将要写入的数据DATA的大小大，则垃圾收集管理器模块223可以搜索将要被物理映射的第零存储器块BLK 0和第一存储器块BLK 1。当物理映射命令被接收到时，如果可以容纳在处于擦除状态的自由块中的数据的大小比将要写入的数据DATA的大小小，则垃圾收集管理器模块223可以执行垃圾收集以擦除一些块，从而附加地创建自由块。
映射表管理器模块224可以将第一命名空间NS1中的逻辑块编号LBN0至LBN3物理映射到作为自由块的第零存储器块BLK 0和第一存储器块BLK1(操作S132)。
响应于物理映射命令，映射表管理器模块224将第一命名空间NS1中的逻辑块编号LBN0至LBN3专有地映射到第零存储器块BLK 0和第一存储器块BLK 1。因此，逻辑块编号LBN0至LBN3可以被专有地映射到第零存储器块BLK 0和第一存储器块BLK 1。
因此，还参照图12，映射表管理器模块224可以防止第零存储器块BLK0和第一存储器块BLK 1被映射到其他逻辑块编号LBN4至LBN10(除非物理映射被修改)，并且可以将以上映射信息存储在地址映射表MT(图3中的225)中。
根据实施例的映射表管理器模块224可以将逻辑块编号LBN4至LBN10逻辑映射到第二存储器块BLK2至第N-1存储器块BLK N-1，第二存储器块BLK2至第N-1存储器块BLK N-1可以根据垃圾收集操作和损耗均衡操作的结果而被有效地映射。稍后将描述逻辑映射。
根据实施例的物理映射的块的数量可以由存储器单元阵列310a至310m的数量确定。当非易失性存储器300包括多个存储器单元阵列310a至310m时，存储器单元阵列310a至310m可以根据实施例而并行操作。因此，因为m个存储器单元阵列310a至310m中的每个中的第零存储器块BLK 0和第一存储器块BLK 1被物理映射，所以非易失性存储器300中的物理映射的存储器块的数量是作为m的倍数(其中，m是1或更大的自然数)的2m。然而，一个存储器单元阵列310中的物理映射的存储器块的数量可以根据本公开的实施例而变化。例如，在实施例中，非易失性存储器300中的物理映射的存储器块的数量可以是包括在非易失性存储器300中的存储器单元阵列的正整数倍。
对第零存储器块BLK 0和第一存储器块BLK 1执行第一写入操作(操作S140)。
为了执行第一写入操作(S140)，存储器控制器200将针对第零存储器块BLK 0和第一存储器块BLK 1的第一写入命令发送到控制逻辑350(操作S141)。响应于第一写入命令(操作S141)，控制逻辑350对第零存储器块BLK 0和第一存储器块BLK 1执行第一写入操作(操作S142)。
第一写入操作(操作S140)可以与到第一命名空间NS1的顺序写入对应。
参照图11和图12，存储器控制器200将第二命名空间NS2和第三命名空间NS3中的逻辑页编号逻辑映射到第二存储器块BLK 2至第N-1存储器块BLK N-1中的存储器页(操作S150)。
可以在不从主机装置100接收与映射属性相关的单独的命令的情况下，根据垃圾收集操作和损耗均衡操作的结果，对除了物理映射的物理地址之外的广域(wide area)非专有地(non-exclusively)执行逻辑映射。由于以上特性，一些实施例可以在逻辑映射中利用逐页映射而不是逐块映射。当接收到针对第二命名空间NS2和第三命名空间NS3的写入命令时，可以执行随机写入而不是顺序写入。
例如，包括在第三命名空间NS3中的第j逻辑页编号LPNj可以被映射到第二存储器块BLK2中的第a物理页编号PPNa，包括在第三命名空间NS3中的第i逻辑页编号LPNi可以被映射到相同的第二存储器块BLK2中的第b物理页编号PPNb，包括在第二命名空间NS2中的第g逻辑页编号LPNg可以被映射到相同的第二存储器块BLK2中的第c物理页编号PPNc。
然后，由于逻辑映射的本质，以上映射信息可以通过垃圾收集操作和损耗均衡操作被更新。因此，第i逻辑页编号LPNi到第b物理页编号PPNb以及第g逻辑页编号LPNg到第c物理页编号PPNc的映射信息可以通过随后的逻辑映射操作被更新。因此，与第g逻辑页编号LPNg到第c物理页编号PPNc的映射信息不同的映射操作可以被执行。
包括在第二命名空间NS2中的第e逻辑页编号LPNe可以被映射到第三存储器块BLK3中的第d物理页编号PPNd，包括在第三命名空间NS3中的第l逻辑页编号LPNl可以被映射到相同的第三存储器块BLK3中的第e物理页编号PPNe，包括在第二命名空间NS2中的第f逻辑页编号LPNf可以被映射到相同的第三存储器块BLK3中的第f物理页编号PPNf。
包括在第三命名空间NS3中的第k逻辑页编号LPNk可以被映射到第N-1存储器块BLK N-1中的第g物理页编号PPNg，包括在第二命名空间NS2中的第h逻辑页编号LPNh可以被映射到相同的第N-1存储器块BLK N-1中的第h物理页编号PPNh。
尽管在附图中，逻辑映射(操作S150)在物理映射(操作S130)之后被执行，但这仅是示例，并且本公开的实施例不限于以上映射顺序。
在发送第一写入命令(操作S120)之后，主机装置100将针对第一命名空间NS1的第二写入命令发送到存储器控制器200(操作S160)。与第一写入命令的发送(操作S120)不同，单独的映射操作不被执行。
对第零存储器块BLK 0和第一存储器块BLK 1执行第二写入操作(操作S170)。在一些实施例中，第二写入操作可以基于第二写入命令和映射表被执行。此外，例如，第二写入操作可以对第零存储器块BLK 0和第一存储器块BLK 1执行，同时关于第零存储器块BLK 0和第一存储器块BLK 1的映射信息可以被保持。
为了执行第二写入操作(操作S170)，对第零存储器块BLK 0和第一存储器块BLK 1执行擦除操作(操作S171)。响应于擦除操作(操作S171)，控制逻辑350对第零存储器块BLK0和第一存储器块BLK 1执行第二写入操作(操作S172)。
第二写入操作(操作S170)可以与到第一命名空间NS1的顺序写入对应。
图13示出了根据本公开的实施例的在电子系统中使用的逻辑地址区域。图14示出了根据本公开的实施例的在电子系统中使用的混合映射。
现在将参照图13和图14描述根据本公开的实施例的电子系统。下面的描述将集中于与图10和图11中示出的电子系统的差异，并且为了便于解释，将省略对先前描述的组件和技术方面的进一步描述。
第一命名空间NS1包括第四逻辑块编号LBN4中的第e逻辑页编号LPNe和第m逻辑页编号LPNm。因此，第一命名空间NS1可以包括逻辑页编号以及逻辑块编号。
第四逻辑块编号LBN4中的其他逻辑页编号LPNn和LPNf可以被包括在第二命名空间NS2中。
因此，当对第一命名空间NS1执行物理映射时，映射表管理器模块224将第四逻辑块编号LBN4中的第e逻辑页编号LPNe和第m逻辑页编号LPNm专有地映射到第零存储器块BLK0和第一存储器块BLK 1。此外，在这样的实施例中，第四逻辑块编号LBN4中的逻辑页编号LPNn和LPNf可以分别被映射到第三存储器块BLK 3的第d物理页编号PPNd和第f物理页编号PPNf，第五逻辑块编号LBN5中的逻辑页编号LPNo和LPNp可以分别被映射到第N-1存储器块BLK N-1的第i物理页编号PPNi和第j物理页编号PPNj。
图15至图17是用于解释根据本公开的实施例的电子系统的效果的曲线图。
图15是示出如当前实施例的映射表管理器模块224一样对顺序写入所应用于的命名空间执行物理映射的存储装置10的顺序写入速度的曲线图。
图16是示出对顺序写入所应用于的命名空间执行垃圾收集GC和逻辑映射的存储装置的顺序写入速度的曲线图。
图17是示出对顺序写入所应用于的命名空间执行损耗均衡WL和逻辑映射的存储装置的顺序写入速度的曲线图。
参照图15，可以看到，在第一顺序写入和第二顺序写入(在第一顺序写入之后的操作)两者期间，根据本公开的实施例的存储装置10以比适当的写入速度Va高的速度被写入。因此，第一顺序写入和第二顺序写入中的每个的结束时间为第一时间TA。
参照图16，可以看到，在顺序写入期间执行逻辑映射以及垃圾收集GC的存储装置在第一顺序写入开始时在第一下降(dip)处以比适当的写入速度Va低的速度被写入。这是因为由于逻辑映射的广域映射特性而花费时间来针对垃圾收集GC搜索或创建自由块。此外，由于垃圾收集操作，在执行第二顺序写入的中间发生多个下降。因此，第一顺序写入和第二顺序写入中的每个的结束时间为比图15的第一时间TA大的第二时间TB。
参照图17，可以看到，在顺序写入期间执行逻辑映射以及损耗均衡WL的存储装置在第一顺序写入期间反复地经历第二下降，并且以比适当的写入速度Va低的速度被写入。这是因为由于逻辑映射的广域映射特性而花费时间来进行搜索和对映射进行新的更新，以平均地调整非易失性存储器的损耗。因此，作为第一顺序写入的结束时间的第三时间TC比作为第二顺序写入的结束时间的第四时间TD大。
本公开的实施例的存储装置10对利用顺序写入的命名空间执行物理映射。这减少了用于垃圾收集GC和损耗均衡WL的搜索和映射更新的时间，从而增大了顺序写入操作的速度。
图18是根据本公开的实施例的包括存储装置10'的电子系统2的框图。图19示意性地示出了根据本公开的实施例的非易失性存储器的内部。图20是根据本公开的实施例的存储器单元阵列的一部分的示例性电路图。
现在将参照图18至图20描述根据本公开的实施例的电子系统2。下面的描述将集中于与图2中示出的电子系统1的差异，并且为了便于解释，将省略对先前描述的组件和技术方面的进一步描述。
参照图18至图20，存储装置10'可以包括第一非易失性存储器(NVM1)300a和第二非易失性存储器(NVM2)300b。根据实施例，第一非易失性存储器300a和第二非易失性存储器300b可以是异构存储器。例如，第一非易失性存储器300a可以是PRAM，第二非易失性存储器300b可以是闪存。
第一非易失性存储器300a的操作可以通过第一通道CH1被控制，第二非易失性存储器300b的操作可以通过第二通道CH2被控制。存储器控制器200可以从主机装置100接收写入命令WCMD和逻辑地址ADDR_L，并且将数据DATA写入第一非易失性存储器300a和第二非易失性存储器300b。
第一非易失性存储器300a中的存储器块可以被物理映射到图11或图14的第零存储器块BLK 0和第一存储器块BLK 1，第二非易失性存储器300b中的存储器块可以被逻辑映射到图11或图14的第二存储器块BLK 2至第N-1存储器块BLK N-1。
存储装置10'的第二非易失性存储器300b的结构可以与图2的非易失性存储器300的结构对应。此外，图18中的主机存储器140和文件系统141可以分别与图2中的主机存储器120和文件系统121基本相同或相似。
参照图19和图20，将描述第一非易失性存储器300a的结构。第一非易失性存储器300a可以包括第零非易失性存储器块BLK'0至第M-1非易失性存储器块BLK'M-1。第零非易失性存储器块BLK'0至第M-1非易失性存储器块BLK'M-1可以在第一方向X和/或第二方向Y上彼此间隔开。第零非易失性存储器块BLK'0至第M-1非易失性存储器块BLK'M-1中的每个包括多个存储器单元。
将通过示例的方式来描述第零非易失性存储器块BLK'0的结构。将理解的是，对第零非易失性存储器块BLK'0的描述也适用于其他非易失性存储器块。第零非易失性存储器块BLK'0可以包括例如PRAM单元。
第零非易失性存储器块BLK'0可以是2D存储器。如果第零非易失性存储器块BLK'0包括多个层，则第零非易失性存储器块BLK'0可以是3D存储器。
第零非易失性存储器块BLK'0可以包括多条字线WL0至WLn、多条位线BL0至BLm和多个存储器单元MC。字线WL的数量、位线BL的数量和存储器单元MC的数量可以根据本公开的实施例而变化。通过相同的字线可同时访问的一组存储器单元可以被定义为页。
在根据本公开的实施例的第零非易失性存储器块BLK'0中，存储器单元MC中的每个可以包括可变电阻元件R和选择元件S。这里，可变电阻元件R可以被称为可变电阻器(或可变电阻材料)，选择元件S可以被称为开关元件。
在根据本公开的实施例的第零非易失性存储器块BLK'0中，选择元件S可以是双向阈值开关(OTS)选择器，OTS选择器包括诸如以GeSe、GeS、AsSe、AsTe、AsS、SiTe、SiSe、SiS、GeAs、SiAs、SnSe、SnTe、GeAsTe、GeAsSe、AlAsTe、AlAsSe、SiAsSe、SiAsTe、GeSeTe、GeSeSb、GaAsSe、GaAsTe、InAsSe、InAsTe、SnAsSe、SnAsTe、GeSiAsTe、GeSiAsSe、GeSiSeTe、GeSeTeSb、GeSiSeSb、GeSiTeSb、GeSeTeBi、GeSiSeBi、GeSiTeBi、GeAsSeSb、GeAsTeSb、GeAsTeBi、GeAsSeBi、GeAsSeIn、GeAsSeGa、GeAsSeAl、GeAsSeTl、GeAsSeSn、GeAsSeZn、GeAsTeIn、GeAsTeGa、GeAsTeAl、GeAsTeTl、GeAsTeSn、GeAsTeZn、GeSiAsSeTe、GeAsSeTeS、GeSiAsSeS、GeSiAsTeS、GeSiSeTeS、GeSiAsSeP、GeSiAsTeP、GeAsSeTeP、GeSiAsSeIn、GeSiAsSeGa、GeSiAsSeAl、GeSiAsSeTl、GeSiAsSeZn、GeSiAsSeSn、GeSiAsTeIn、GeSiAsTeGa、GeSiAsTeAl、GeSiAsTeTl、GeSiAsTeZn、GeSiAsTeSn、GeAsSeTeIn、GeAsSeTeGa、GeAsSeTeAl、GeAsSeTeTl、GeAsSeTeZn、GeAsSeTeSn、GeAsSeSIn、GeAsSeSGa、GeAsSeSAl、GeAsSeSTl、GeAsSeSZn、GeAsSeSSn、GeAsTeSIn、GeAsTeSGa、GeAsTeSAl、GeAsTeSTl、GeAsTeSZn、GeAsTeSSn、GeAsSeInGa、GeAsSeInAl、GeAsSeInTl、GeAsSeInZn、GeAsSeInSn、GeAsSeGaAl、GeAsSeGaTl、GeAsSeGaZn、GeAsSeGaSn、GeAsSeAlTl、GeAsSeAlZn、GeAsSEAlSn、GeAsSeTlZn、GeAsSeTlSn、GeAsSeZnSn、GeSiAsSeTeS、GeSiAsSeTeIn、GeSiAsSeTeGa、GeSiAsSeTeAl、GeSiAsSeTeTl、GeSiAsSeTeZn、GeSiAsSeTeSn、GeSiAsSeTeP、GeSiAsSeSIn、GeSiAsSeSGa、GeSiAsSeSAl、GeSiAsSeSTl、GeSiAsSeSZn、GeSiAsSeSSn、GeAsSeTeSIn、GeAsSeTeSGa、GeAsSeTeSAl、GeAsSeTeSTl、GeAsSeTeSZn、GeAsSeTeSSn、GeAsSeTePIn、GeAsSeTePGa、GeAsSeTePAl、GeAsSeTePTl、GeAsSeTePZn、GeAsSeTePSn、GeSiAsSeInGa、GeSiAsSeInAl、GeSiAsSeInTl、GeSiAsSeInZn、GeSiAsSeInSn、GeSiAsSeGaAl、GeSiAsSeGaTl、GeSiAsSeGaZn、GeSiAsSeGaSn、GeSiAsSeAlSn、GeAsSeTeInGa、GeAsSeTeInAl、GeAsSeTeInTl、GeAsSeTeInZn、GeAsSeTeInSn、GeAsSeTeGaAl、GeAsSeTeGaTl、GeAsSeTeGaZn、GeAsSeTeGaSn、GeAsSeTeAlSn、GeAsSeSInGa、GeAsSeSInAl、GeAsSeSInTl、GeAsSeSInZn、GeAsSeSInSn、GeAsSeSGaAl、GeAsSeSGaTl、GeAsSeSGaZn、GeAsSeSGaSn或GeAsSeSAlSn为例的化合物。
例如，可变电阻元件R可以连接在位线BL0至BLm中的一条与选择元件S之间，选择元件S可以连接在可变电阻元件R与字线WL0至WLn中的一条之间。
然而，本公开的实施例不限于此，并且在一些实施例中，选择元件S也可以连接在位线BL0至BLm中的一条与可变电阻元件R之间，可变电阻元件R可以连接在选择元件S与字线WL0至WLn中的一条之间。
选择元件S可以连接在字线WL0至WLn中的任何一条与可变电阻元件R之间，并且可以根据施加到连接的字线和位线的电压来控制到可变电阻元件R的电流的供应。
如在本公开的领域中传统的一样，实施例可以以功能块、单元和/或模块的方式被描述并被示出在附图中。本领域技术人员将理解的是，这些块、单元和/或模块通过电子(或光学)电路(诸如，逻辑电路)、离散组件、微处理器、硬线电路、存储器元件、布线连接等被物理地实现，其可以使用基于半导体的制造技术或其他制造技术来形成。在块、单元和/或模块通过微处理器或类似物被实现的情况下，块、单元和/或模块可以使用软件(例如，微代码)被编程为执行在此讨论的各种功能，并且可以任选地由固件和/或软件驱动。可选地，每个块、单元和/或模块可以通过专用硬件被实现，或者被实现为用于执行一些功能的专用硬件与用于执行其他功能的处理器(一个或更多个编程的微处理器和相关联的电路)的组合。
在本公开的实施例中，提供了三维(3D)存储器阵列。3D存储器阵列单片地形成在具有设置在硅基底上方的有源区域以及与那些存储器单元的操作相关联的电路的存储器单元的阵列的一个或更多个物理层级中，而无论这样的相关联的电路是在这样的基底上方还是在这样的基底内。术语“单片(monolithic)”意味着阵列的每个层级的层直接沉积在阵列的每个在下层级的层上。在本公开的实施例中，3D存储器阵列包括垂直NAND串，垂直NAND串竖直地取向而使得至少一个存储器单元位于另一存储器单元之上。该至少一个存储器单元包括电荷捕获层。通过引用包含于此的下面的专利文件描述了用于三维存储器阵列的合适的配置，其中，三维存储器阵列被配置为多个层级且字线和/或位线在层级之间被共享：第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利、第8,559,235号美国专利和第2011/0233648号美国专利公开。
尽管已经参照本公开的实施例具体地示出和描述了本公开，但本领域普通技术人员将理解的是，在不脱离如由所附权利要求限定的本公开的精神和范围的情况下，可以在其中做出形式上和细节上的各种变化。

Claims (20)

1.一种多命名空间存储装置，所述多命名空间存储装置包括：
非易失性存储器，包括第一存储器块和与第一存储器块不同的第二存储器块；以及
存储器控制器，从主机接收用于请求创建第一命名空间和第二命名空间的命令，并且接收用于命令第一命名空间的物理映射的物理映射命令，第一命名空间包括第一逻辑块编号，第二命名空间包括未包含在第一逻辑块编号中的第二逻辑页编号，
其中，存储器控制器响应于物理映射命令，通过将第一逻辑块编号映射到第一存储器块来执行第一映射操作，并且通过将第二逻辑页编号映射到包括在第二存储器块中的第二存储器页来执行第二映射操作。
2.根据权利要求1所述的多命名空间存储装置，其中，第一存储器块通过第一映射操作而专有地对应于第一逻辑块编号。
3.根据权利要求2所述的多命名空间存储装置，其中，第二映射操作不对第一存储器块执行。
4.根据权利要求1所述的多命名空间存储装置，其中，第一逻辑块编号包括第1_0逻辑块编号至第1_N-1逻辑块编号，第一存储器块包括第1_0存储器块至第1_M-1存储器块，其中，N和M是等于1或更大的自然数。
5.根据权利要求4所述的多命名空间存储装置，其中，非易失性存储器包括m个存储器阵列，并且M是m的正整数倍。
6.根据权利要求1所述的多命名空间存储装置，其中，当存储器控制器接收到物理映射命令时，第一存储器块处于擦除状态。
7.根据权利要求1所述的多命名空间存储装置，其中，第一映射操作包括对第一存储器块执行的擦除操作。
8.根据权利要求1所述的多命名空间存储装置，其中，存储器控制器从主机接收针对第一逻辑块编号的第一写入命令和针对第二逻辑页编号的第二写入命令，第一写入命令作为对第一存储器块的顺序写入而被执行，第二写入命令作为对第二存储器页的随机写入而被执行。
9.根据权利要求1所述的多命名空间存储装置，其中，第一命名空间包括未包含在第一逻辑块编号中的第一逻辑页编号，并且存储器控制器通过与第一映射操作一起将第一逻辑页编号映射到第一存储器块来执行第三映射操作。
10.根据权利要求1至9中的任一项所述的多命名空间存储装置，其中，存储器控制器接收用于请求创建包括第三逻辑页编号的第三命名空间的命令，并且存储器控制器响应于物理映射命令，通过将第三逻辑页编号映射到包括在第二存储器块中的第三存储器页来执行第四映射操作。
11.一种多命名空间电子系统，所述多命名空间电子系统包括：
多个非易失性存储器，包括第一非易失性存储器和第二非易失性存储器；
存储器控制器，控制所述多个非易失性存储器；以及
主机，连接到存储器控制器，并且发送用于请求创建第一命名空间和第二命名空间的命令，第一命名空间包括第一逻辑块编号，第二命名空间包括未包含在第一逻辑块编号中的第二逻辑页编号，
其中，主机发送用于命令第一命名空间的物理映射的物理映射命令，并且存储器控制器响应于物理映射命令，通过将第一逻辑块编号映射到第一非易失性存储器中的第一存储器块来执行第一映射操作，并通过将第二逻辑页编号映射到包括在第二非易失性存储器中的第二存储器页来执行第二映射操作。
12.根据权利要求11所述的多命名空间电子系统，其中，第一非易失性存储器是相变随机存取存储器，第二非易失性存储器是闪存。
13.根据权利要求11所述的多命名空间电子系统，其中，第一存储器块通过第一映射操作而专有地对应于第一逻辑块编号。
14.根据权利要求11所述的多命名空间电子系统，其中，第一命名空间包括未包含在第一逻辑块编号中的第一逻辑页编号，并且存储器控制器通过与第一映射操作一起将第一逻辑页编号映射到第一存储器块来执行第三映射操作。
15.根据权利要求11至14中的任一项所述的多命名空间电子系统，其中，存储器控制器接收用于请求创建包括第三逻辑页编号的第三命名空间的命令，并且存储器控制器响应于物理映射命令，通过将第三逻辑页编号映射到包括在第二非易失性存储器中的第三存储器页来执行第四映射操作。
16.根据权利要求15所述的多命名空间电子系统，其中，第四映射操作在第二映射操作之后被执行，并且第三存储器页和第二存储器页是相同的。
17.一种操作多命名空间存储装置的方法，所述方法包括：
将用于请求创建第一命名空间的命令发送到存储器控制器，第一命名空间包括第一逻辑块编号；
将针对第一逻辑块编号的第一写入命令与用于命令第一命名空间的物理映射的物理映射命令一起发送到存储器控制器；
响应于物理映射命令，将第一逻辑块编号到与第一逻辑块编号对应的第一存储器块的第一映射信息存储在映射表中；
响应于第一写入命令，对第一存储器块执行第一写入操作；
在发送第一写入命令之后，将针对第一逻辑块编号的第二写入命令发送到存储器控制器；以及
基于第二写入命令和映射表，对第一存储器块执行第二写入操作。
18.根据权利要求17所述的方法，其中，第二写入操作被执行，同时第一映射信息被保持。
19.根据权利要求17所述的方法，其中，第一写入操作和第二写入操作作为对第一存储器块的顺序写入而被执行。
20.根据权利要求17至19中的任一项所述的方法，所述方法还包括：
接收用于请求创建第二命名空间和第三命名空间的命令，第二命名空间包括第二逻辑页编号，第三命名空间包括第三逻辑页编号；
将第二逻辑页编号到第二存储器块中的第二存储器页的第二映射信息存储在映射表中，第二存储器块与第一存储器块不同；以及
将第三逻辑页编号到第二存储器块中的第三存储器页的第三映射信息存储在映射表中。
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