CN108055873B - 半导体存储装置 - Google Patents

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Abstract

一实施方式的半导体存储装置具备行解码器及存储单元阵列，所述存储单元阵列具备第1功能块。第1功能块具备：第1区域(CEL)；第2区域(WLHU)，在第1方向(Y方向)上与第1区域(CEL)相邻；及第3区域(CNCT)，连接第1区域(CEL)与第2区域(WLHU)。存储单元阵列还具备：第1绝缘层(730)，填埋第1区域(CEL)与第2区域(WLHU)之间的第1槽(DY)，且与第3区域(CNCT)相接；第1接触插塞(CP12)，设置在第1绝缘层(730)中，且与行解码器电连接；及第1配线层(IC1)，连接选择栅极线(SGD)与第1接触插塞(CP12)。

Description

半导体存储装置
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种将存储单元三维排列的NAND型闪速存储器。
发明内容
[发明所要解决的问题]
本发明提供一种可缩小功能块尺寸的半导体存储装置。
[解决问题的技术手段]
本实施方式的半导体存储装置具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在行解码器的上方，且具备第1功能块。第1功能块具备：第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着第2方向具有第1宽度，所述第1方向是半导体衬底的面内方向，所述第2方向是所述面内方向且与第1方向不同；第2区域，沿着第1平面扩展，沿着第2方向具有大于所述第1宽度的第2宽度，且在第1方向上与所述第1区域相邻；及第3区域，沿着第1平面扩展，沿着第2方向具有小于所述第1宽度的第3宽度，且位于第1区域与第2区域之间而将两者连接。第1到第3区域包含沿着半导体衬底的铅垂方向也就是第3方向积层的多条第1字线。第1区域还包含设置在最上层的第1字线的第1选择栅极线。存储单元阵列还具备：第1绝缘层，填埋第1区域与第2区域之间的第1槽，且在第2方向上与第3区域相接；第1接触插塞，设置在第1绝缘层中，且电连接行解码器；及第1配线层，连接第1选择栅极线与第1接触插塞。
附图说明
图1是第1实施方式的存储系统的框图。
图2是第1实施方式的半导体存储装置具备的功能块的电路图。
图3是第1实施方式的行解码器的电路图。
图4是第1实施方式的读出放大器的电路图。
图5是第1实施方式的存储单元阵列及驱动电路的平面布局图。
图6是第1实施方式的存储单元阵列的平面布局图。
图7是第1实施方式的存储单元阵列下区域的平面布局图。
图8是示意性表示第1实施方式的存储单元阵列与存储单元阵列下区域的剖视图。
图9是第1实施方式的子阵列的平面布局图。
图10是第1实施方式的单元组的平面布局图。
图11是第1实施方式的单元组的平面布局图
图12是第1实施方式的单元区域及带道(lane)R的平面布局图。
图13是第1实施方式的单元区域及带道(lane)R的平面布局图。
图14是沿着图6的14-14线的剖视图。
图15是沿着图11的15-15线的剖视图。
图16是沿着图11的16-16线的区域的局部剖视图。
图17是沿着图11的17-17线的剖视图。
图18是沿着图11的18-18线的剖视图。
图19是沿着图11的19-19线的剖视图。
图20是沿着图11的20-20线的剖视图。
图21是沿着图12及图13的21-21线的剖视图。
图22是表示第1实施方式的字线与行解码器的连接关系的布局图。
图23是第2实施方式的存储单元阵列下区域的平面布局图。
图24是详细地表示图23的区域R2的平面布局图。
图25是第3实施方式的单元区域的平面布局图。
图26是沿着图25的26A-26A线及26B-26B线的剖视图。
图27是第1实施方式的第1变化例的带道R的平面布局图。
图28是第1实施方式的第2变化例的带道R的平面布局图。
图29是第3实施方式的第1变化例的单元区域的平面布局图。
图30是第3实施方式的第2变化例的单元区域的平面布局图。
图31是第3实施方式的第3变化例的单元区域的平面布局图。
具体实施方式
以下，参照附图对实施方式进行说明。另外，在以下的说明中，对于具有相同功能及构成的构成要素标注共用的参照符号。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元三维地积层到半导体衬底上方的三维积层型NAND型闪速存储器为例进行说明。
1.1关于构成
1.1.1关于存储系统的整体构成
首先，使用图1对本实施方式的包含半导体存储装置的存储系统的大致整体构成进行说明。图1是本实施方式的存储系统的框图。
如图所示，存储系统1具备NAND型闪速存储器100与控制器200。NAND型闪速存储器100与控制器200例如可通过组合而构成一个半导体装置，作为这个例子列举如SDTM卡的存储卡、或SSD(solid state drive：固态驱动器)等。
NAND型闪速存储器100具备多个存储单元，且非易失性地存储数据。控制器200通过NAND总线连接于NAND型闪速存储器100，且通过主机总线连接于主机设备300。并且，控制器200控制NAND型闪速存储器100，且响应从主机设备300接收到的命令，而对NAND型闪速存储器100进行访问。主机设备300是例如数码相机或个人电脑等，主机总线是例如依据SDTM接口的总线。
NAND总线进行依据NAND接口的信号的收发。所述信号的具体例子为指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、就绪/忙碌信号RBn、及输入输出信号I/O。
信号CLE及ALE是向NAND型闪速存储器100通知NAND型闪速存储器100的输入信号I/O分别为指令及地址的信号。信号WEn是在低(low)电平确立，且用来将输入信号I/O提取到NAND型闪速存储器100的信号。另外，“确立”意指将信号(或者逻辑)设为有效(激活)的状态，作为与其相反的用语“否定”意指将信号(或者逻辑)设为无效(非激活)的状态。信号REn也是在低电平确立、并且用来从NAND型闪速存储器100读出输出信号I/O的信号。就绪/忙碌信号RBn表示NAND型闪速存储器100是处于就绪状态(可接收来自控制器200的命令的状态)，还是处于忙碌状态(无法接收来自控制器200的命令的状态)的信号，且低电平表示忙碌状态。输入输出信号I/O是例如8比特信号。并且，输入输出信号I/O是在NAND型闪速存储器100与控制器200之间进行收发的数据的实体，是指令、地址、写入数据、及读出数据等。
1.1.2关于控制器200的构成
接着使用图1对控制器200的构成的细节进行说明。如图1所示，控制器200具备主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250、及ECC电路260。
主机接口电路210经由主机总线与主机设备300连接，将从主机设备300接收到的命令及数据分别传输到处理器230及缓冲存储器240。此外，响应处理器230的命令，将缓冲存储器240内的数据向主机设备300传输。
处理器230对控制器200整体的动作进行控制。例如，处理器230在从主机设备300接收到写入命令时，响应所述命令，对NAND接口电路250发布写入命令。读出及删除时也是一样的。另外，处理器230执行损耗平均等用来管理NAND型闪速存储器100的各种处理。
NAND接口电路250经由NAND总线与NAND型闪速存储器100连接，负责与NAND型闪速存储器100的通讯。并且，基于从处理器230接收到的命令，将信号ALE、CLE、WEn、及REn向NAND型闪速存储器100输出。另外，在写入时，将处理器230发布的写入指令、及缓冲存储器240内的写入数据作为输入输出信号I/O向NAND型闪速存储器100传输。此外，在读出时，将处理器230发布的读出指令作为输入输出信号I/O向NAND型闪速存储器100传输，进一步将从NAND型闪速存储器100读出的数据作为输入输出信号I/O接收，并将所述数据向缓冲存储器240传输。
缓冲存储器240暂时保存写入数据或读出数据。
内置存储器220为例如DRAM等半导体存储器，且作为处理器230的作业区域使用。并且内置存储器220保存用来管理NAND型闪速存储器100的固件、或各种管理表等。
ECC电路260执行数据的错误订正(ECC：Error Checking and Correcting，错误检查与订正)处理。也就是说，ECC电路260在数据写入时基于写入数据产生奇偶校验，在读出时从奇偶校验产生校验子而检测错误，并订正所述错误。另外，CPU230也可具有ECC电路260的功能。
1.1.3.1关于NAND型闪速存储器100的构成
接下来，对NAND型闪速存储器100的构成进行说明。如图1所示，NAND型闪速存储器100具备存储单元阵列110、行解码器120(120-0～120-3)、驱动电路130、读出放大器140、地址寄存器150、指令寄存器160、及序列发生器170。
存储单元阵列110具备包含多个非易失性的存储单元的例如4个功能块BLK(BLK0～BLK3)。并且存储单元阵列110存储从控制器200赋予的数据。
行解码器120-0～120-3分别与功能块BLK0～BLK3对应地设置，且选择对应的功能块BLK。另外，多个功能块BLK可由1个行解码器选择，此种构成例如记载在2013年3月4日提出申请的美国专利申请案13/784,512号“非易失性半导体存储装置(NONVOLATILESEMICONDUCTOR MEMORY DEVICE)”。所述申请案的全部内容通过参照而引用到本申请说明书。
驱动电路130经由行解码器120-0～120-3，对任一个选择的功能块BLK0～BLK3输出电压。
读出放大器140在数据读出时，感测从存储单元阵列110读出的数据，并将所述数据DAT输出到控制器。在数据写入时，将从控制器200接收到的写入数据DAT传输到存储单元阵列110。
地址寄存器150保存从控制器200接收到的地址ADD。指令寄存器160保存从控制器200接收到的指令CMD。
序列发生器170基于指令寄存器160所保存的指令CMD，控制NAND型闪速存储器100整体的动作。另外，在设定ROM熔丝的情况下，将ROM熔丝数据的地址保存到地址寄存器150，且基于所述信息，对序列发生器170内的ROM熔丝寄存器进行访问，而变更所述寄存器的值。NAND接口的SetFeature(设定特征)指令也相同。SetFeature指令是由控制器200发布、并且用来设定NAND型闪速存储器100的各种参数的指令。如果将SetFeature指令设定到指令寄存器，那么继SetFeature指令后从控制器200发送的参数数据会被设定到序列发生器170内的各种寄存器。
1.1.3.2关于存储单元阵列110的电路构成。
接下来，对所述存储单元阵列110的电路构成进行说明。图2是任一个功能块BLK的电路图，其他功能块BLK也具有相同的构成。
如图所示，功能块BLK包含例如4个串单元SU(SU0～SU3)。另外，各个串单元SU包含多个NAND串111。
NAND串111各自包含例如19个存储单元晶体管MT(MT0～MT18)、与选择晶体管ST(ST1、ST2)。
存储单元晶体管MT具备包含控制栅极与电荷储存层的积层栅极，且非易失地保存数据。存储单元晶体管MT的个数不限于19个，其个数并无限定。另外，电荷储存层既可在导电层形成(FG结构)，也可在绝缘层形成(MONOS结构)。多个存储单元晶体管MT将电流路径串联连接于选择晶体管ST1、ST2间。所述串联连接的一端侧的存储单元晶体管MT18的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接于选择晶体管ST2的电流路径的一端。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别共用地连接于选择栅极线SGD0～SGD3。另一方面，选择晶体管ST2的栅极在多个串单元间共用地连接于同一条选择栅极线SGS。另外，位于同一功能块内的存储单元晶体管MT0～MT18的控制栅极分别共用地连接于字线WL0～WL18。
也就是说，字线WL0～WL18及选择栅极线SGS在同一功能块BLK内的多个串单元SU0～SU3间共用地连接，相对于此，即便在同一功能块中，选择栅极线SGD按照每个串单元SU0～SU3而独立。
另外，在存储单元阵列110内矩阵状配置的NAND串111中，位于同一列的NAND串111的选择晶体管ST1的电流路径的另一端共用地连接于任一条位线BL(BL0～BL(L－1)，(L－1)为1以上的自然数)。也就是说，位线BL在多个串单元SU间共用地连接NAND串111，此外，在多个功能块BLK间也共用地连接NAND串111。另外，选择晶体管ST2的电流路径的另一端共用地连接于源极线SL。源极线SL例如在多个功能块间共用地连接NAND串111。
位于同一功能块内的存储单元晶体管MT的数据可整批删除。相对于此，资料的读出及写入是针对任一个功能块的任一个串单元SU中的共用地连接于任一条字线WL的多个存储单元晶体管MT整批地进行。
另外，数据的删除可以功能块BLK单位、或比功能块BLK小的单位进行。关于删除方法，例如记载于2011年9月18日提出申请的美国专利申请案13/235,389号“非易失性半导体存储装置(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)”。另外，记载于2010年1月27日提出申请的美国专利申请案12/694,690号“非易失性半导体储存装置(NON-VOLATILESEMICONDUCTOR STORAGE DEVICE)”。此外，记载于2012年5月30日提出申请的美国专利申请案13/483,610号“非易失性半导体存储装置及其数据删除方法(NONVOLATILESEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF)”。所述申请案的全部内容通过参照引用到本申请说明书中。
1.1.3.3关于行解码器120的电路构成
接下来，使用图3对行解码器120的电路构成进行说明。如图所示，行解码器120具备功能块解码器40及高耐压n通道MOS晶体管50(50-0～50-23)。
首先，对功能块解码器40进行说明。功能块解码器40在数据写入、读出、及删除时，对从地址寄存器150接收到的功能块地址BA进行解码。并且，在功能块地址BA与对应的功能块BLK一致时，使信号TG确立。确立的信号TG的电位被设为将晶体管50设为接通状态的电压。另一方面，在功能块地址BA与所述功能块BLK不一致时，将信号TG否定，且电位被设为将晶体管50设为断开状态的电压(例如0V)。
接下来，对晶体管50进行说明。晶体管50-0～50-18用来对选择功能块BLK的字线WL0～WL18传输电压。晶体管50-0～50-18各自将电流路径的一端分别连接于对应的功能块BLK的字线WL0～WL18，将另一端分别连接于信号线CG0～CG18，将栅极共用地连接于信号线TG。
晶体管50-19～50-22用来对选择功能块BLK的选择栅极线SGD0～SGD3传输电压。晶体管50-19～50-22各自将电流路径的一端连接于对应的功能块BLK的选择栅极线SGD0～SGD3，将另一端连接于信号线SGDD0～SGDD3，将栅极共用地连接于信号线TG。
晶体管50-23用来对选择功能块BLK的选择栅极线SGS传输电压。晶体管50-23将电流路径的一端连接于对应的功能块BLK的选择栅极线SGS，将另一端连接于信号线SGSD，将栅极共用地连接于信号线TG。
因此，例如在对应于选择功能块BLK的行解码器120中，将晶体管50-0～50-23设为接通状态。由此，字线WL0～WL18连接于信号线CG0～CG18，选择栅极线SGD0～SGD3连接于信号线SGDD0～SGDD3，选择栅极线SGS连接于信号线SGSD。
另一方面，在对应于非选择功能块BLK的行解码器120中，将晶体管50-0～50-23设为断开状态。由此，将字线WL及选择栅极线SGD、及SGS从信号线CG、SGDD、及SGSD分离。
信号线CG、SGDD、及SGSD在行解码器120-1～120-3中被共用地使用。并且，驱动电路130按照从地址寄存器150接收到的页地址PA，对信号线CG、SGDD、及SGS施加电压。也就是说，将从驱动电路130输出的电压经由对应于选择功能块的任一个行解码器120内的晶体管50传输到选择功能块内的配线WL、SGD、及SGS。
1.1.3.4关于读出放大器140的电路构成
接下来，对读出放大器140的电路构成进行说明。作为本例的读出放大器140，以下虽列举通过感测在位线流通的电流而判别数据的构成为例，但也可为感测电压的构成。
读出放大器140具备设置在每条位线BL的感测电路10。图4是所述电路10电路图。
如图所示，感测电路10大致具备读出放大部11、锁存电路12、及连接部13。另外，在各个存储单元晶体管保存2比特以上的数据时等，将锁存电路设置2个以上。
连接部13连接对应的位线BL与读出放大部11而控制位线BL的电位。连接部13具备n通道MOS晶体管14及15。晶体管14将信号BLS施加到栅极，将源极连接于对应的位线BL。晶体管15将源极连接于晶体管14的漏极，将信号BLC施加到栅极，将漏极连接于节点SCOM。晶体管15用来将对应的位线BL钳位为对应于信号BLC的电位。
读出放大部11感测被读出到位线BL的数据。读出放大部11具备n通道MOS晶体管20～26、p通道MOS晶体管27、及电容元件28。
晶体管27用来对位线BL及电容元件28充电，且在栅极连接着节点INV_S，将漏极连接于节点SSRC，在源极被赋予电源电压VDD。晶体管20用来对位线BL预充电，且在栅极被赋予信号BLX，将漏极连接于节点SSRC，将源极连接于节点SCOM。晶体管22用来对电容元件28充电，且在栅极被赋予信号HLL，将漏极连接于节点SSRC，将源极连接于节点SEN。晶体管21用来在数据感测时对节点SEN放电，且在栅极被赋予信号XXL，将漏极连接于节点SEN，将源极连接于节点SCOM。晶体管26用来将位线BL固定为固定电位，且将栅极连接于节点INV_S，将漏极连接于节点SCOM，将源极连接于节点SRCGND。
电容元件28在位线BL预充电时被充电，且将一个电极连接于节点SEN，在另一个电极被赋予信号CLK。
晶体管23在栅极被赋予信号BLQ，且将源极连接于节点SEN，将漏极连接于节点LBUS。节点LBUS是用来连接读出放大部11与锁存电路12的信号路径。晶体管24决定数据的感测时间，且用来将读出的数据储存到锁存电路12，在栅极被赋予信号STB，将漏极连接于节点LBUS。
晶体管25用来感测读出资料是“0”还是“1”，且将栅极连接于节点SEN，将漏极连接于晶体管24的源极，将源极接地。
节点INV_S是锁存电路12内的节点，可取得对应于锁存电路12的保存数据的电平。例如，如果在数据读出时选择存储单元为接通状态，且节点SEN充分降低，那么节点INV_S成“H”电平。另一方面，如果选择存储单元为断开状态，且节点SEN保持固定电位，那么节点INV_S成“L”电平。
在以上构成中，在信号STB确立的时间，晶体管25基于节点SEN的电位感测读出数据，晶体管24将读出数据传输到锁存电路12。包含信号STB在内的各种控制信号例如由序列发生器170赋予。
另外，作为感测电路10可应用各种构成，例如可应用标题为“存储单元的阈值检测方法及验证方法(THRESHOLD DETECTING METHOD AND VERIFY METHOD OF MEMORY CELL)”的2011年3月21日提出申请的美国专利申请案13/052,148所记载的构成。所述申请案的全部内容通过参照引用到本申请说明书中。
1.2关于NAND型闪速存储器100的平面布局及截面构成
接下来，就所述构成的NAND型闪速存储器100的平面布局及截面构成的一个具体例子，下面着眼于存储单元阵列110、行解码器120、及读出放大器140进行说明。
1.2.1关于整体构成
首先，使用图5就大致的平面布局及截面构成进行说明。图5表示存储单元阵列110及驱动电路130的平面布局。如图所示，存储单元阵列110具备在X轴方向上排列的例如4个逻辑平面LP(LP0～LP3)。逻辑平面LP是对存储单元阵列110的逻辑访问单位，且可同时访问多个逻辑平面LP。
另外，正交于X轴方向的Z轴方向是相对于形成着NAND型闪速存储器100的半导体衬底的表面垂直的方向。另外，X轴方向正交于Z轴方向，且为半导体衬底的面内方向之一。并且，Y轴方向正交于Z轴方向及X轴方向，且为在半导体衬底的面内方向上与X轴方向不同的方向。
各逻辑平面LP具备沿着Y轴方向排列的例如4个子阵列SBARY。因此，如果是图5的例子，那么存储单元阵列110内在XY平面内具备(4×4)个子阵列SBARY。
子阵列SBARY各自具备例如4个单元区域、2个带道C、及2个带道R。4个单元区域在XY平面上矩阵状(2×2)地配置，在沿着X轴方向相邻的2个单元区域间设置着带道C，在沿着Y轴方向相邻的2个单元区域间设置着带道R。单元区域是实际上形成着存储单元晶体管MT的区域。并且，在单元区域内，通过沿着Z轴方向积层存储单元晶体管MT形成NAND串111，且通过所述NAND串111的集合形成多个功能块BLK。相对于此，带道C是与位线BL等列系配线相关的连接部，带道R是与字线或信号线CG等行系配线相关的连接部。
另外，带道C及带道R不仅设置在子阵列内，还设置在相邻的子阵列间。图6中表示所述状态。图6详细地表示图5的区域R1。如图所示，带道R还设置在属于互不相同的子阵列SBARY且在Y轴方向上相邻的单元区域间。另外，带道C还设置在属于互不相同的子阵列SBARY(换句话说也就是逻辑平面LP)且在X轴方向上相邻的单元区域间。
图7表示行解码器120及读出放大器140的平面布局(从XY平面观察的配置)。行解码器120及读出放大器140位于存储单元阵列110的正下方。在图7中，表示与2个逻辑平面LP(也就是(4×2)个子阵列SBARY)与在Z轴方向上重合(overlap)的区域的行解码器120及读出放大器140的配置例。另外，行解码器120及读出放大器140分割成多个区域而形成在半导体衬底上。以下将所述分割的各区域称为行解码器RD及读出放大器SA。另外，虽在图4中省略说明，但感测电路10具备多个锁存电路，且具备使用锁存电路保存的数据进行运算的运算电路。在图7中将所述运算电路表示成运算电路YLOG。
如图7所示，在1个子阵列SBARY正下方，配置着2个读出放大电路SA、4个行解码器RD、及2个运算电路YLOG。并且，在着眼于某个子阵列SBARY的情况下，如果是图7的例子，那么在位于记载图7的纸面中左上方的单元区域60-1正下方配置着读出放大器SA。另外，在Y轴方向上隔着带道R与单元区域60-1相邻的单元区域60-2正下方，沿着Y轴方向依序配置行解码器RD、运算电路YLOG、及行解码器RD。此外，在X轴方向上隔着带道C与单元区域60-1相邻的单元区域60-3正下方，沿着Y轴方向依序配置行解码器RD、运算电路YLOG、及行解码器RD。并且，在Y轴方向上与单元区域60-3相邻的单元区域60-4正下方，配置着读出放大器SA。
也就是说，在存储单元阵列110的正下方区域，规则地排列着读出放大器SA、行解码器RD、及运算电路YLOG。也就是说，读出放大器SA在Y轴方向及X轴方向中的任一个方向上，均与2个行解码器RD及运算电路YLOG的组合相邻。另外，所述行解码器RD与运算电路YLOG的组合在Y轴方向及X轴方向中的任一个方向上，均与读出放大器SA相邻。也就是说，在存储单元阵列110的正下方区域中，在X轴方向及Y轴方向两个方向上，交错地排列着读出放大器SA、行解码器RD及运算电路YLOG的组合。并且，1个读出放大器SA与1个单元区域60重合，行解码器RD与运算电路YLOG的1个组合与1个单元区域60重合。
图8是存储单元阵列110及存储单元阵列110正下方的区域的剖视图，且表示子阵列SBARY的典型构成。
如图所示，在半导体衬底500上形成着读出放大器140及行解码器120。并且，以被覆所述放大器与行解码器的方式在半导体衬底500上形成层间绝缘膜501，并在层间绝缘膜501上形成存储单元阵列110。并且，在层间绝缘膜501上，以被覆存储单元阵列110的方式形成层间绝缘膜502。
也就是说，在半导体衬底500上，形成着读出放大器140及行解码器120所包含的半导体元件(MOS晶体管等)。在被覆所述半导体元件的层间绝缘膜501中，形成着例如2层的金属配线层(单元下配线M0及M1)。配线M1形成在比配线M0更上层。并且，通过配线M0及M1，进行读出放大器140内及行解码器120内的半导体元件间的电连接，此外，进行读出放大器140及行解码器120与存储单元阵列110的电连接。配线M0与半导体衬底500或栅极GC之间通过接触插塞CS连接，此外，配线M0与M1之间通过接触插塞V1连接。
在层间绝缘膜501上，形成着存储单元阵列110。在单元区域中，首先在层间绝缘膜501上，形成作为源极线SL发挥功能的导电层(例如多晶硅层或金属层)，且在源极线SL上，形成成为NAND串111的电流路径(形成着存储单元晶体管MT以及选择晶体管ST1及ST2的信道的区域)的硅支柱MH。此外，在源极线SL上，隔着绝缘膜形成作为选择栅极线SGS、字线WL、及选择栅极线SGD发挥功能的多层导电层(例如多晶硅层)。另外，在选择栅极线SGS及字线WL与硅支柱MH之间，以包围硅支柱MH周围的方式形成着电荷储存层。电荷储存层是例如以导电层(多晶硅层等)形成的浮动栅极电极FG。但是，电荷储存层也可由绝缘膜形成。在硅支柱MH与浮动栅极电极FG之间设置着栅极绝缘膜，另外，在浮动栅极电极FG与选择栅极GSGS及字线WL之间设置着功能块绝缘膜。
另外，在单元区域，设置着从最上层的字线贯通到源极线SL的槽DY，且所述槽DY内由层间绝缘膜502填埋。在图8所示的区域中，通过槽DY将作为字线WL、选择栅极线SGS、及源极线SL发挥功能的导电层分割成2个区域，但将两者可在未图示的区域连接(后述的连接部CNCT)。另外，在槽DY内，设置着连接于配线M1的接触插塞C0。
面向带道R的选择栅极线SGS及字线WL的端部具有阶梯状的形状。也就是说，将选择栅极线SGS及字线WL的端部以不与上层的配线(字线WL)重合的方式加工。在所述区域中，在选择栅极线SGS、SGD及字线WL上形成着接触插塞CC。
在带道R及带道C中，将连接于配线M1的接触插塞C0形成到层间绝缘膜502内。
在硅支柱MH及接触插塞CC上形成接触插塞C1。此外，以被覆所述构成的方式形成层间绝缘膜502。
在层间绝缘膜502上形成着层间绝缘膜503，在层间绝缘膜503内形成着2层金属配线层(单元上配线D1及D2)。配线D2形成在比配线D1更上层。例如通过配线D1进行存储单元阵列110与行解码器120及读出放大器140的电连接，通过配线D2传输控制行解码器120或读出放大器140的信号。
在单元区域内，在层间绝缘膜502上形成连接于接触插塞C1的配线D1，且这些作为选择栅极线SGD及SGS、字线WL、位线BL、以及源极线SL发挥功能。另外，配线D2通过未图示的接触插塞C2连接于配线D1。
1.2.2关于子阵列SBARY的细节
接下来，对所述子阵列SBARY的构成的细节进行说明。
1.2.2.1关于子阵列SBARY的平面构成
首先，对子阵列SBARY的平面构成的细节进行说明。
＜关于单元区域的平面构成＞
图9表示图5所示的任一个子阵列SBARY，且更详细地表示单元区域的构成。如图所示，子阵列SBARY所含的各个单元区域具备多个单元组CU。单元组CU各自包含2个功能块BLK(功能块1、功能块2)。并且各功能块BLK包含单元部CEL、字线接线部WLHU、及连接部CNCT。
单元部CEL是包含图8所说明的源极线SL、选择栅极线SGS及SGD、以及字线WL的积层体，是进一步在内部包含存储孔MH、形成有NAND串111的区域。
接线部WLHU是用来在字线WL及选择栅极线SGS上形成接触插塞的区域。经由所述接触插塞，将字线WL电连接行解码器RD的晶体管50。另外，不在接线部WLHU设置选择栅极线SGD。细节予以后述，但原因在于：如图8所示，选择栅极线SGD经由单元区域内的槽DY连接于行解码器RD的晶体管50。
连接部CNCT是用来将单元部CEL的字线WL及选择栅极线、与接线部WLHU的字线WL及选择栅极线SGS物理连接的区域。
此外，在各功能块BLK中，沿着Y方向排列着单元部CEL、连接部CNCT、及接线部WLHU。此时，在一个功能块BLK中，沿着Y方向依序排列单元部CEL、连接部CNCT、及接线部WLHU，相对于此，在另一个功能块BLK中，反向依序排列接线部WLHU、连接部CNCT、及单元部CEL。
并且，在各单元组CU内2个单元部CEL沿着X方向相邻。所述2个单元部CEL通过沿着Y方向设置的狭缝SLT2物理分离。狭缝SLT2具有将绝缘层填埋到贯穿单元部CEL的选择栅极线SGS及SGD以及字线WL的槽内的结构。
另外，各单元组CU内的2个接线部WLHU以隔着在所述X方向上排列的2个单元部CEL而在Y方向上相对的方式配置。接线部WLHU的沿着X方向的宽度为例如2个单元部CEL的沿着X方向的宽度、与狭缝SLT2的沿着X方向的宽度大致相等。并且，在Y方向上相邻的接线部WLHU与单元部CEL通过沿着X方向设置的槽DY物理分离。槽DY具有将绝缘层填埋到贯穿源极线SL、选择栅极线SGS及SGD、以及字线WL的槽内的结构。
连接部CNCT设置在属于同一功能块的单元部CEL与接线区域WLHU之间。通过所述连接部CNCT，如上所述，将单元部CEL的选择栅极线SGS及字线WL与属于与所述单元部CEL同一功能块BLK的选择栅极线SGS及字线WL物理连接。另外，连接部CNCT的沿着X方向的宽度小于单元部CEL的沿着X方向的宽度。因此，在同一功能块BLK内的单元部CEL与接线部WLHU之间也存在槽DY。换句话说也就是在某个单元组CU中，单元部CEL的沿着Y方向的两端中的面向属于与所述单元部CEL不同功能块BLK的接线部WLHU的端部整面面向槽DY。另一方面，面向属于与所述单元部CEL相同功能块BLK的接线部WLHU(换句话说也就是通过所述连接部CNCT与所述单元部CEL物理连接的接线部)的端部仅一部分面向槽DY(其余的区域连接于连接部CNCT)。进一步换句话说也就是从XY平面观察功能块BLK时的结构在连接部CNCT中具有中间变细的形状。
在各单元区域中，具有所述构成的多个单元组CU通过沿着Y方向设置的狭缝SLT1物理分离。狭缝SLT1具有将绝缘层填埋到贯穿选择栅极线SGS及SGD以及字线WL的槽内的结构，且从单元组CU的一个功能块BLK的接线部WLHU的端部经由单元部CEL遍及另一个功能块BLK的接线部WLHU的端部而设置。另外，槽DY以从选择栅极线SGD贯穿源极线SL的方式形成，但狭缝SLT1及SLT2只要分离选择栅极线SGD及字线WL即可，也可为不分离源极线SL的情况。
隔着所述狭缝SLT1相邻的单元组CU的XY平面的形状设为相对于狭缝SLT1成线对称。也就是说，如果在着眼于某2个单元组CU的情况下，那么一个单元组CU的功能块BLK1、与在X方向上相邻的不同单元组CU的功能块BLK1以彼此的槽DY隔着狭缝SLT1面对面的方式配置。在所述区域中，面对面的2条槽DY通过以与狭缝SLT1交叉的方式进行的蚀刻步骤，及将通过所述蚀刻步骤形成的槽以绝缘层填埋而形成。并且，两个单元部CEL以中间隔着另一个功能块BLK2的单元部CEL相对的方式设置。
相对于此，功能块BLK2以彼此的连接部CNCT及单元部CEL隔着狭缝SLT1面对面的方式配置。相反，在两个槽DY之间隔着连接部CNCT。因此，所述2个功能块BLK2的槽DY与上文所述的BLK1不同，所述槽在蚀刻步骤中作为物理上不同的槽而形成。
所述狭缝SLT1也设置于在X方向上相邻的单元区域间，所述区域是带道C。设置在带道C的狭缝SLT1具有也贯穿源极线SL的结构。带道C在单元区域间沿着Y方向设置。
另外，在Y方向上相邻的单元区域，也设置着去除所述源极线SL、选择栅极线SGS及SGD、及字线WL，且将去除的区域由绝缘层填埋的区域，所述区域是带道R。带道R在单元区域间沿着X方向设置。
使用图10及图11就单元区域的平面构成更详细地进行说明。图10表示2个单元组CU的平面布局，图11表示在图10中进一步由单元上配线形成的配线层。另外，在图10中，省略形成在槽DY的接触插塞CP12的图示。
首先，对单元部CEL进行说明。如图10及图11所示，在单元部CEL中，积层着在XY平面上扩展的平板状的选择栅极线SGS及字线WL，且在字线WL的积层体的最上层设置字线WL18。在字线WL18上，设置长度方向沿着Y方向的条状选择栅极线SGD(SGD0～SGD3)。选择栅极线SGD的侧面在XY平面上具有凹凸的形状，更具体来说具有波形的形状。
在所述选择栅极线SGD上，形成着图8说明的硅支柱MH。所述硅支柱MH以从选择栅极线SGD到达源极线SL的方式形成。另外，如图10所示，硅支柱MH在选择栅极线SGD上设置成锯齿状。
并且，在硅支柱MH上，形成着沿着X方向的条状的金属配线层IC0。所述金属配线层IC0相当于图8说明的单元上配线D1，且作为位线BL发挥功能。
此外，在选择栅极线SGD的沿着Y方向的两端部中的接近连接部CNCT侧的端部，设置接触插塞CP10。接触插塞CP10用来将选择栅极线SGD连接于行解码器RD的晶体管50，更具体来说用来将作为选择栅极线SGD发挥功能的导电层连接于单元上配线D1。此外，在槽DY内设置接触插塞CP12。另外，使用单元上配线D1形成连接接触插塞CP10与CP12的金属配线层IC1。接触插塞CP12形成在槽DY内的绝缘层内，且连接于单元下配线M1。经由所述接触插塞CP10、CP12及配线层IC1，将选择栅极线SGD电连接行解码器RD的晶体管50。
另外，将设置在属于某个功能块BLK的单元部CEL的接触插塞CP10连接于设置在与属于相同功能块BLK的接线部WLHU之间的槽DY内的接触插塞CP12。也就是说，虽然单元部CEL在沿着Y方向的两端上与槽DY相接，但连接于设置在所述2条槽DY中的与接触插塞CP10的距离较近侧的槽DY的接触插塞CP12。
另外，如果是图10及图11的例子，那么不在某个单元部CEL、与属于与所述单元部CEL所属的功能块BLK不同的功能块BLK的接线部WLHU之间的槽DY上设置接触插塞CP12。但是，也可在所述槽DY内设置接触插塞CP12的一部分。
接下来，对接线部WLHU进行说明。如图10及图11所示，在接线部WLHU中，也积层着在XY平面上扩展的平板状的选择栅极线SGS及字线WL。并且，接线区域WLHU包含例如(5×4)个矩形区域，且在各区域中，选择栅极线SGS及字线WL0～WL18的表面露出。如果是图10及图11的例子，那么在各列中配线层每隔1层地露出。
更具体来说，在某列(将所述列称为第1列)中，选择栅极线SGS、字线WL1、WL3、WL5、及WL7的上表面露出。在与第1列相邻的列(将所述列称为第2列)中，字线WL0、WL2、WL4、WL6、及WL8的上表面露出。在隔着第1列与第2列相邻的列(将所述列称为第3列)中，字线WL9、WL11、WL13、WL15、及WL17的上表面露出。并且，在隔着第2列与第1列相邻的列(将所述列称为第4列)中字线WL10、WL12、WL14、WL16、及WL18的上表面露出。
另外，在各列中，越接近连接部CNCT的区域，位于上层的配线层越露出。也就是说，在最接近连接部CNCT的行中，字线WL7、WL8、WL17、及WL18的上表面露出，在最远离连接部CNCT的行中，选择栅极栅极线SGS、字线WL0、WL9、及WL10的上表面露出。
并且，在(5×4)个区域上分别形成接触插塞CP11。接触插塞CP11连接于使用单元上配线D1形成的金属配线层IC2。金属配线层IC2从接线部WLHU引出至带道R。并且在带道R与行解码器RD的晶体管50连接(关于这点予以后述)。
＜关于带道R的平面构成＞
接下来，使用图12及图13就带道R的平面构成的细节进行说明。图12及图13表示3个单元部CEL、及位于所述单元部之间的2个带道R的平面布局(XY平面)，图12的Y轴方向端部的单点划线与图13的Y轴方向端部的单点划线表示相同位置。
如使用图9说明，在带道R中，在Y方向上相邻的单元区域的接线部WLHU相对。并且在带道R中，将形成在一个接线部WLHU的金属配线层IC2、与形成在另一个接线部WLHU的金属配线层IC2连接。此外，在设置在带道R的绝缘层内设置接触插塞CP21。接触插塞CP21用来将字线WL连接于行解码器RD的晶体管50，更具体来说用来将连接于字线WL的金属配线层IC2连接于单元下配线M1。接触插塞CP21分别连接于对应的金属配线层IC2，且进一步连接于单元下配线M1。经由所述配线层IC2及接触插塞CP21，将选择栅极线SGS及字线WL电连接行解码器RD的晶体管50。
也就是说，积层在单元部CEL内的选择栅极线SGS、SGD、及字线WL中的选择栅极线SGD经由形成在设置于单元部CEL内的槽DY的接触插塞CP12电连接存储单元阵列下的区域。另一方面，选择栅极线SGS及字线WL经由形成在带道R的接触插塞CP21电连接存储单元阵列下的区域。
另外，在带道C中，虽将位线BL电连接存储单元阵列下的区域，但因所述位线的平面构成与带道R大致相同，故省略详细的说明。
1.2.2.2关于子阵列SBARY的截面构成
接下来，对就所述平面构成说明的所述子阵列SBARY的截面构成的细节进行说明。
＜关于单元区域的截面构成＞
首先，对单元区域的截面构成进行说明。图14是沿着图6的14-14线的剖视图，图15是沿着图11的15-15线的剖视图。
如上所述，在半导体衬底500上形成着行解码器120及读出放大器140，且在这些的上方区域形成单元区域。在单元部中，首先，在未图示的层间绝缘膜上设置源极线SL，在源极线SL上形成选择栅极线SGS，在选择栅极线SGS上积层多条字线WL，且在所述字线上设置选择栅极线SGD。各配线层间通过绝缘层电分离。
此外，以贯通所述选择栅极线SGD及字线WL到达源极线SL的方式设置硅支柱MH。在硅支柱MH上设置接触插塞CP13，在接触插塞CP13上设置作为位线BL发挥功能的金属配线层IC0。
接下来，使用图15对接线部WLHU进行说明。接线部WLJU也与单元部CEL同样，在被覆行解码器120及读出放大器140的层间绝缘膜上设置源极线SL，在源极线SL上形成选择栅极线SGS，在选择栅极线SGS上积层多条字线WL。在接线部WLHU中，选择栅极线SGS上及字线WL的面向带道R的端部具有阶梯状的形状。也就是说，越下层的配线层，沿着Y方向的长度越长，而具有与上层的配线层不重合的区域。
在图16到图20表示所述状态。图16到图20是沿着图11的16-16线、17-17线、18-18线、19-19线、及20-20线的剖视图。如图所示，下层配线层与上层配线层不重合的区域相当于图10说明的(5×4)个中的形成着接触插塞CP11的区域。另外，虽在图16到图20中省略图示，但在接触插塞CP11的周围填埋着绝缘层，而将接触插塞CP11彼此间电绝缘。
接下来，对槽DY进行说明。如图13所示，槽DY在单元部CEL与接线部WLHU之间，将源极线SL、选择栅极线SGS、及字线WL物理分断。如上文所述，在所述槽DY内填埋绝缘层。并且，在所述绝缘层内形成接触插塞CP12。接触插塞CP12从单元上配线D1(金属配线层IC1)层级到达单元下配线M1层级。并且，进一步经由单元下配线M0连接于行解码器RD的晶体管50。晶体管50位于对应的单元区域的正下方。
＜关于带道C的截面构成＞
接下来，使用图14就带道C的截面构成进行说明。如上所述，在带道C中，与带道R同样，去除从源极线SL到达选择栅极线SGD的积层结构，且由绝缘层填埋。在带道C中，在所述绝缘层内设置接触插塞CP20。
如图14所示，接触插塞CP20从单元上配线D1(金属配线层IC0：位线BL)层级到达单元下配线M1层级。并且，进一步经由单元下配线M0连接于读出放大器SA的晶体管14。读出放大器14位于对应的单元区域的正下方。
＜关于带道R的截面构成＞
接下来，使用图21就带道R的截面构成进行说明。图21是沿着图12及图13的21-21线的剖视图。在如上所述的带道R中，去除从源极线SL到达选择栅极线SGD的积层结构，且由绝缘层填埋。在带道R中，在所述绝缘层内设置接触插塞CP21。
此外，如图21所示，隔着带道R对向的选择栅极线SGS及字线WL分别经由接触插塞CP11共用地连接于金属配线层IC2。并且，在带道R中，金属配线层IC2连接于接触插塞CP21。
接触插塞CP20从单元上配线D1(金属配线层IC2)层级到达单元下配线M1层级。并且，进一步经由单元下配线M0连接于行解码器RD的晶体管50。所述晶体管50也与连接于选择栅极线SGD的晶体管50同样地，位于对应的单元区域的正下方。
另外，形成在位于读出放大器SA上方的单元区域的槽DY的接触插塞CP21也通过单元下配线M1或M0，经由带道R下部的区域而电连接位于相邻的单元区域正下方的行解码器RD。
1.2.2.3关于带道R及带道C的连接关系
如所述1.2.2.1及1.2.2.2说明，选择栅极线SGS及字线WL在带道R中被引出至存储单元阵列下，且连接于行解码器RD。另外，位线BL在带道C中被引出至存储单元阵列下，且连接于读出放大器SA。此外，选择栅极线SGD在单元区域内的槽DY中被引出至存储单元阵列下，且连接于行解码器RD。
此时，单元区域有在正下方存在行解码器RD的区域、与存在读出放大器SA的区域。因此，在选择栅极线SGS、SGD、及字线WL在单元区域正下方存在行解码器RD的情况下，只要连接于所述行解码器RD即可，但在不存在行解码器RD而存在读出放大器SA的情况下，那么连接于相邻单元区域正下方的行解码器RD。
另外，在存储单元阵列内设置多个带道C，且将位线BL在所述多个带道C中的任一个连接于读出放大器SA，而分散位线BL与读出放大器SA的连接部位。
使用图22就以上这个点进行说明。图22表示子阵列SBARY的平面布局。如图所示，子阵列SBARY包含单元区域60-1～60-4，且在单元区域60-1及60-4正下方设置读出放大器SA，在单元区域60-2及60-3正下方设置行解码器RD与运算电路YLOG的组合。
单元区域60-1的功能块BLKa与单元区域60-3的功能块BLKa隔着带道RA相对，所述功能块的字线WL及选择栅极线SGS通过金属配线层IC2A相互连接，而经由带道RA连接于单元区域60-3正下方的行解码器RDa(晶体管50)。另外，单元区域60-1的功能块BLKa的选择栅极线SGD、与单元区域60-3的功能块BLKa的选择栅极线SGD也经由槽DY连接于单元区域60-3正下方的行解码器RDa。也就是说，2个功能块BLKa共用晶体管50。
在单元区域60-3中，与功能块BLKa一同形成单元组CU的功能块BLKb的字线WL及选择栅极线SGS与隔着带道RC在Y轴方向上相邻的另一个子阵列SBARY的功能块BLKb通过金属配线层IC2C相互连接，而经由带道RC连接于单元区域60-3正下方的行解码器RDb(晶体管50)。另外，功能块BLKb的选择栅极线SGD也经由槽DY，连接于单元区域60-3正下方的行解码器RDb。也就是说，2个功能块BLKb共用晶体管50。
另外，单元区域60-1的功能块BLKb的字线及选择栅极线SGS与隔着带道RB在Y轴方向上相邻的另一个子阵列SBARY的功能块BLKb通过金属配线层IC2B相互连接，且经由带道RB连接于相邻的子阵列SBARY正下方的行解码器RDb。另外，功能块BLKb的选择栅极线SGD也经由槽DY连接于相邻的子阵列SBARY正下方的行解码器RDb。
关于单元区域60-2及60-4也是一样的。也就是说，单元区域60-2的功能块BLKa与单元区域60-4的功能块BLKa隔着带道RA相对，将所述功能块的字线WL及选择栅极线SGS通过金属配线层IC2A相互连接，且经由带道RA连接于单元区域60-2正下方的行解码器RDa。另外，单元区域60-2的功能块BLKa的选择栅极线SGD、与单元区域60-4的功能块BLKa的选择栅极线SGD也经由槽DY连接于单元区域60-2正下方的行解码器RDa。
在单元区域60-2中，功能块BLKb的字线WL及选择栅极线SGS与隔着带道RB在Y轴方向上相邻的另一个子阵列SBARY的功能块BLKb通过金属配线层IC2B相互连接，且经由带道RB连接于单元区域60-2正下方的行解码器RDb。另外，功能块BLKb的选择栅极线SGD也经由槽DY连接于单元区域60-2正下方的行解码器RDb。
另外，单元区域60-4功能块BLKb的字线及选择栅极线SGS与隔着带道RC在Y轴方向上相邻的另一个子阵列SBARY的功能块BLKb通过金属配线层IC2C相互连接，且经由带道RC连接于相邻的子阵列SBARY正下方的行解码器RDb。另外，功能块BLKb的选择栅极线SGD也经由槽DY连接于相邻的子阵列SBARY正下方的行解码器RDb。
在带道C中，位线BL连接于读出放大器SA。如果是图22的例子，那么将通过单元区域60-1及60-2的位线BL0～BL3中的位线BL0及BL1经由带道CA连接于单元区域60-1正下方的读出放大器SA。另一方面，将位线BL2及BL3经由带道CB连接于单元区域60-1正下方的读出放大器SA。
1.3本实施方式的效果
根据本实施方式的构成，可缩小存储单元阵列的功能块尺寸。以下就本效果进行说明。
在NAND型闪速存储器中，由于功能块尺寸也会成为例如删除数据时的单位，故需根据情况而考虑欲缩小功能块尺寸的要求。
此时，为了活用积层字线WL的类型的三维积层型存储器的特长，考虑不减少字线WL的积层数，而减少串单元数。在所述情况下，虽可缩小功能块尺寸，但由于字线WL的积层数未改变，故字线的接线区域的尺寸成为与缩小功能块尺寸前相同程度的面积。如此一来，单纯减少串单元数会有产生无用的区域从而造成集成度下降的担忧。
关于所述点，根据本实施方式的构成，如图9到图13说明，以单元部CEL在X轴方向上相邻，且字线接线区域WLHU在Y轴方向上相对的方式配置功能块BLK。因此，根据本构成，抑制产生无用的空区域，而可有效地配置功能块BLK，同时缩小功能块尺寸。
本实施方式的功能块BLK的平面结构可通过在层间绝缘膜501上形成作为源极线SL、选择栅极线SGS、字线WL、及选择栅极线SGD发挥功能的配线层后进行的例如如下的蚀刻步骤而形成。也就是说：
(1)用来形成带道C及带道R的所述配线层的蚀刻步骤
(2)用来在单元区域内，形成将单元组间分离的狭缝SLT1的所述配线层的蚀刻步骤
(3)用来在各单元组CU内形成将单元部间分离的狭缝SLT2的所述配线层的蚀刻步骤
(4)用来在各单元组CU内形成设置着选择栅极线SGD的接点的槽DY的所述配线层的蚀刻步骤
另外，进行所述蚀刻步骤的顺序能最大限度地置换，另外，也可同时进行多个蚀刻步骤。另外，也可在(2)及(3)中不蚀刻源极线SL。
作为结果，在Y轴方向上相邻的单元组CU在任一部位上在接线区域WLHU内皆面对面。并且，面对面的2个接线区域的字线WL共用地连接于带道R，而连接于行解码器RD。另外，槽DY以与狭缝SLT1及SLT2相交，且还与带道C相交的方式形成。
另外，在本说明书中，平面布局及截面构成图的“字线WL”例如在图8等中，意指形成在层间绝缘膜502中、设置在作为源极线发挥功能的导电层、与配线D1之间的导电层，且所述导电层是经由栅极绝缘膜、电荷储存层、及功能块绝缘膜与存储孔MH相接的导电层。这一点对于选择栅极线SGD及SGS也是一样的。关于字线WL，进一步换句话说也就是指沿着Z轴方向，在作为选择栅极线SGS发挥功能的导电层、与作为选择栅极线SGD发挥功能的导电层之间积层多层的导电层，例如多晶硅层。
2.第2实施方式
接下来，对第2实施方式的半导体存储装置进行说明。本实施方式是关于所述第1实施方式的设置在存储单元阵列110端部的行解码器RD的构成。以下仅对与第1实施方式不同的点进行说明。
2.1关于存储单元阵列下区域的平面布局
图23表示本实施方式的存储单元阵列下区域的平面布局，换句话说也就是读出放大器SA、行解码器RD、及运算电路YLOG的平面布局。
如图所示，在与存储单元阵列110重合的区域在Y轴方向上相邻的区域，设置着行解码器RD'与虚设区域DMY。行解码器RD'设置在与读出放大器SA相邻的区域，虚设区域DMY设置在与行解码器RD相邻的区域。
图24详细地表示图23的区域R2。如图所示，行解码器RD'包含晶体管50，且具有与设置在与存储单元阵列110重合的区域的行解码器RD相同的构成。并且，经由带道R连接于在Y轴方向上与行解码器RD'相邻的读出放大器SA的上方所设置的功能块BLKb的字线WL及选择栅极线SGS。
另一方面，在虚设区域DMY形成虚设的元件区域AA、与栅极电极(半导体层)GC。这些是为了例如在形成行解码器RD、RD'或读出放大器SA时的蚀刻步骤时，防止蚀刻图案大幅崩塌而设置，而非作为尤其有效的半导体元件发挥功能的部件。
2.2本实施方式的效果
在用于第1实施方式说明的功能块布局的情况下，如果要将位于读出放大器SA上方的单元区域的功能块BLKb的字线WL连接于单元区域正下方的行解码器RD，那么必须由例如单元下配线纵向贯穿读出放大器SA。对于这一点，根据本实施方式，可通过在存储单元阵列外侧设置功能块BLKb用的行解码器RD'，而抑制单元下配线的混杂。
另外，基本上读出放大器SA及行解码器RD在Z轴方向上与存储单元阵列110重合，所以从XY平面观察时，读出放大器SA及行解码器RD被存储单元阵列110被覆而无法看到。但根据本实施方式，可看到沿着X轴方向以相同的重复周期形成沿着X轴方向的宽度与单元区域60大致相同的行解码器RD'的状态。
此外，在相邻的行解码器RD'间，优选设置虚设区域DMY。虚设区域DMY内的元件区域AA与栅极电极GC也可设为电浮动。另外，既可固定为某个固定电位(例如0V)，也可相对于周围的行解码器RD、RD'或读出放大器SA而电独立。
3.第3实施方式
接下来，对第3实施方式的半导体存储装置进行说明。本实施方式在所述第1、第2实施方式中，形成包围单元区域周围的环形状的积层结构。以下仅对与第1、第2实施方式不同的点进行说明。
3.1关于平面布局
图25表示单元区域、与设置在所述单元区域周围的积层结构的平面布局。
如图所示，在单元区域的周围，以包围单元区域的方式设置着环形状的积层结构700。积层结构700例如与单元部CEL同样，具有将形成在与作为源极线SL、选择栅极线SGS、字线WL、及选择栅极线SGD发挥功能的配线层同层的导电层积层的结构。相邻的单元组CU与积层结构700的间隔例如与狭缝SLT1、带道C、或带道R的宽度为相同程度。所述区域例如由绝缘膜填埋，而将单元区域与积层结构700电分离。
积层结构700在面向单元区域的一侧的侧壁具有凹陷。所述凹陷如图25中作为区域R3图示的那样，形成在与槽DY在X轴方向上相邻的区域。所述凹陷从积层结构700的最上层遍及最下层而形成，所述凹陷的内部例如由绝缘膜填埋。
图26是图25的剖视图，上图是沿着26A-26A线的剖视图，下图是沿着26B-26B线的剖视图。并且，图26的上图与下图表示X方向上的相同位置。
如图所示，在单元部CEL中，在源极线SL上隔着绝缘层710设置着选择栅极线SGS、字线WL0～WL18、及选择栅极线SGD。积层结构700也具有与单元部相同的积层结构。也就是说，在配线层IC10上，隔着绝缘层720形成着配线层IC11、IC12-0～IC12-18、及IC13。配线层IC10是与源极线SL相同的层级(高度)，例如由相同材料同时形成。配线层IC11是与选择栅极线SGS相同的层级(高度)，例如由相同材料同时形成。配线层IC12-0～IC12-18是与字线WL0～WL18相同的层级(高度)，例如由相同材料同时形成。并且配线层IC13是与选择栅极线SGD相同的层级(高度)，例如由相同材料同时形成。另外，也可为不形成配线层IC13的情况。并且，在积层结构700与单元部CEL(及接线部WLHU以及连接部CNCT)之间填埋着绝缘层730。
积层结构700并非实际上作为任何半导体元件发挥功能的结构。因此，积层结构700所含的配线IC11、IC12-0～IC12-18、及IC13与源极线SL、选择栅极线SGS、字线WL、及选择栅极线SGD电分离，且既可固定为某固定电位(例如0V)，也可电浮动。
在本构成中，如图26下图所示，在面向槽DY的部分形成着凹陷R3，且在凹陷内填埋着绝缘层730。换句话说，积层结构700的沿着X方向的宽度在面向槽DY的区域中小于其他区域(例如面向单元部CEL的区域)。
3.2本实施方式的效果
如第1实施方式中说明，作为源极线SL、选择栅极线SGS、字线WL、及选择栅极线SGD发挥功能的配线层在形成带道C及带道R时被蚀刻。此时，在存储单元阵列110内部，由于应蚀刻的区域等间隔地设置，且蚀刻宽度也相等，所以可以高精度进行加工。但是，在存储单元阵列110端部进行的蚀刻与其说是出于形成带道C及带道R的目的，倒不如说是出于将存储单元阵列110以外的多余区域的配线层全部去除的目的而进行。因此，在存储单元阵列110端部，有蚀刻图案的周期性混乱、加工精度降低的担忧。
对此，在本实施方式中，通过在存储单元阵列110周围设置与单元区域同样的积层结构700，可进行与存储单元阵列110内部的带道C及带道R相同图案的蚀刻。由此，在存储单元阵列110端部，也可以高精度加工配线层。
另外，通常在用来形成带道C及带道R的蚀刻步骤后进行用来形成槽DY的蚀刻步骤。因此，在设置着积层结构700的情况下，在槽DY形成时，也会蚀刻积层结构700的一部分。作为结果，如图25所示，在环形状的积层结构的内周面的与槽DY对向的区域形成凹陷R3。
4.变化例等
如以上所述，如果是所述实施方式的半导体存储装置，那么具备：行解码器，设置在半导体衬底上；及存储单元阵列，设置在行解码器上方，且具备第1功能块。第1功能块具备：第1区域(图10中的CEL)，沿着由半导体衬底的面内方向也就是第1方向(图10中的Y方向)、及面内方向且与第1方向不同的第2方向(图10中的X方向)形成的第1平面扩展，且沿着第2方向(图10中的X方向)具有第1宽度；第2区域(图10中的WLHU)，沿着第1平面扩展，沿着第2方向(图10中的X方向)具有大于第1宽度的第2宽度，且在第1方向(图10中的Y方向)与第1区域(图10中的CEL)相邻；及第3区域(图10中的CNCT)，沿着第1平面扩展，沿着第2方向(图10中的X方向)具有小于第1宽度的第3宽度，且位于第1区域(图10中CEL)与第2区域(图10中WLHU)之间而将两者连接。第1到第3区域包含沿着半导体衬底的铅垂方向也就是第3方向(图10中的Z方向)积层的多条第1字线(图15中的WL)。第1区域还具备设置在最上层的第1字线的第1选择栅极线(图15中的SGD)。存储单元阵列还具备：第1绝缘层(图26中的730)，填埋第1区域(图10中的CEL)与第2区域(图10中的WLHU)之间的第1槽(图10中的DY)，且在第2方向(图10中的X方向)上与第3区域(图10中的CNCT)相接；第1接触插塞(图10、26中的CP12)，设置在第1绝缘层(图26中的730)中，且与行解码器电连接；及第1配线层(图11、15中的IC1)，连接第1选择栅极线(图11、15中的SGD)与第1接触插塞(图11、15中的CP12)。
另外，所述实施方式的半导体存储装置具备：行解码器(120)，设置在具有第1面的半导体衬底上；及存储单元阵列，设置在行解码器上方，具备矩阵状配置的单元区域(60)的组，包含与行解码器连接的配线(WL)，且在沿着所述第1面的平面中与行解码器(120、RD)重合。并且，行解码器(120)包含：第1晶体管(图23-24中的RD'、50)，在沿着第1面的平面中设置在单元区域组的外周的外侧。
此外，所述实施方式的半导体存储装置具备：存储单元阵列(图25中的110)，包含设置在半导体衬底第1面的上方的源极线(SL)，及设置在源极线上方的字线(WL)；壁(图25中的700)，沿着沿着第1面的平面包围存储单元阵列(110)，包含从源极线的层级遍及字线的层级排列在与半导体衬底的第1面相交的方向的多层导电层，且包含从上表面遍及下表面从内周的面朝向外周延伸的凹陷(图25中的R3)；及绝缘层，从壁的上表面位置遍及下表面位置设置，且在凹陷中与壁的内周的面相接。
另外，实施方式不限定于所述说明的形态，可进行各种变化。例如，在所述实施方式中列举字线WL的积层数为19层的情况为例进行说明，但并不限于所述数量，一般为2n条(n为自然数)。另外，在所述实施方式中，以图10等所示的将存储孔MH锯齿状配置的情况为例进行说明，但也可为在Y轴方向上排成一列的情况。
另外，在第1实施方式说明的图12及图13中，以将带道R内的接触插塞CP21沿着X轴方向排列在一条直线上的情况为例进行了说明。但也可如图27所示将接触插塞CP21在XY平面上排列在相对于X轴方向及Y轴方向倾斜的方向的方式设置。在所述情况下，如图28所示，对应于在X方向上相邻的多个功能块BLK的接触插塞CP21的排列方向可彼此相反。换句话说，可以使连结接触插塞CP21的线在功能块BLK边界弯曲的方式配置。
此外，第3实施方式中说明的图25的构成也可为例如图29到图31所示的构成。也就是说，积层结构700以在X方向上对向的2个面与槽DY面对面。此时，积层结构700可在一个面中，与一个功能块BLKa(在Y轴方向上位于上方向的功能块)的接线部WLHU与另一个功能块BLKb(在Y轴方向上位于下方向的功能块)的单元部CEL之间的槽DY面对面，在另一个面中，也与功能块BLKa的接线部WLHU与功能块BLKb的单元部CEL之间的槽DY面对面。
另外，如图30所示，积层结构700可一个面中，与功能块BLKa的单元部CEL与功能块BLKb的接线部WLHU之间的槽DY面对面，在另一个面中，也与功能块BLKa的单元部CEL与功能块BLKb的接线部WLHU之间的槽DY面对面。
或者，如图31所示，积层结构700也可在一个面中，与功能块BLKa的单元部CEL与功能块BLKb的接线部WLHU之间的槽DY面对面，在另一个面中，与功能块BLKa的接线部WLHU与功能块BLKb的单元部CEL之间的槽DY面对面。
另外，各实施方式既可分别单独地实施，也可组合实施。也就是说，第2、第3实施方式可独立进行。另外，在将第3实施方式与第2实施方式组合实施的情况下，积层结构700可与行解码器RD'的至少一部分重合。另外，两个也可完全重合，在所述情况下，在图24所示的XY平面中，行解码器RD'及虚设区域DMY被积层结构700被覆而无法看到。
另外，存储单元阵列110可应用各种构成。关于存储单元阵列110的构成，例如记载在2009年3月19日提出申请的美国专利申请案12/407,403号“三维积层非易失性半导体存储器”。另外，记载在2009年3月18日提出申请的美国专利申请案12/406,524号“三维积层非易失性半导体存储器”、2010年3月25日提出申请的美国专利申请案12/679,991号“非易失性半导体存储装置及其制造方法”、及2009年3月23日提出申请的美国专利申请案12/532,030号“半导体存储及其制造方法”。所述申请案的全部内容通过参照引用到本申请说明书。
此外，在本实施方式使用的用语“连接”及“耦合”包含以下两种情况：直接连接的情况、及中间隔着任意构成要素的情况。
另外，在1个存储单元晶体管MT保存2比特数据的情况下，其阈值电压根据保存数据采取4种电平中的任一种。在将4种电平从较低者依序设为删除电平、A电平、B电平、及C电平的情况下，在A电平的读出动作时施加到选择字线的电压例如为0V～0.55V之间。但是并不限定于此，也可为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等中的任一个之间。在B电平的读出时施加到选择字线的电压例如为1.5V～2.3V之间。但是并不限定于此，也可为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等中的任一个之间。在C电平的读出动作时施加选择字线的电压例如为3.0V～4.0V之间。但是并不限定于此，也可为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、3.6V～4.0V等中的任一个之间。作为读出动作的时间(tR)，例如可为25μs～38μs、38μs～70μs、70μs～80μs等中的任一个之间。
写入动作包含编程与编程验证。在写入动作中，最先施加到编程时选择的字线的电压为例如13.7V～14.3V之间。但是并不限定于此，也可为例如13.7V～14.0V、14.0V～14.6V等中的任一个之间，且可使最先施加到对奇数条字线进行写入时的选择的字线的电压，与最先施加到对偶数条字线进行写入时的选择的字线的电压不同。在将编程动作设为ISPP方式(Incremental Step Pulse Program：增量步进脉冲编程)时，作为升压电压，列举例如0.5V左右。作为施加到非选择的字线的电压，可为例如6.0V～7.3V之间。但是并不限定于此，例如既可为7.3V～8.4V之间，也可为6.0V以下。还可根据非选择的字线是奇数条字线还是偶数条字线，而使施加的总线电压不同。作为写入动作的时间(tProg)，例如可为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。
在删除动作中，最先施加到配置在半导体衬底上部、且将存储单元配置在上方的井的电压例如为12V～13.6V之间。但是并不限定于此，也可为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V、19.8V～21V等中的任一个之间。作为删除动作的时间(tErase)，例如可为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。
另外，存储单元可为例如以下的结构。存储单元具有隔着膜厚为4nm～10nm的穿隧绝缘膜配置的电荷储存膜。所述电荷储存膜可设为膜厚为2nm～3nm的氮化硅(SiN)膜、或氮氧化硅(SiON)膜等绝缘膜、与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的积层结构。在多晶硅膜中，还可添加钌(Ru)等金属。存储单元在电荷储存膜上方具有绝缘膜。所述绝缘膜具有例如被膜厚为3nm～10nm的下层High-k膜、与膜厚为3nm～10nm的上层High-K膜夹着的膜厚为4nm～10nm的氧化硅(SiO)膜。作为High-k膜的材料，可列举氧化铪(HfO)等。另外，氧化硅膜的厚度可设为比High-K膜的膜厚更厚。在绝缘膜上，隔着膜厚为3nm～10nm的功函数调整用膜，设置膜厚为30nm～70nm的控制电极。此处，功函数调整用膜例如为氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜。可对控制电极使用钨(W)等。在存储单元间可配置气隙。
虽说明了本发明的若干实施方式，但所述实施方式是作为例子而提出的，并不意图限定发明的范围。所述实施方式可以其他各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。所述实施方式或其变化包含在发明的范围或主旨，同样地，也包含在权利要求书记载的发明及与其均等的范围内。
[符号的说明]
10 感测电路
11 读出放大部
12 锁存电路
13 连接部
14、15、20～27、50 MOS晶体管
28 电容元件
40 功能块解码器
60 单元区域
100 NAND型闪速存储器
110 存储单元阵列
111 NAND串
120 行解码器
130 驱动电路
140 读出放大器
150、160 寄存器
170 序列发生器
500 半导体衬底
501～503 层间绝缘膜

Claims (12)

1.一种半导体存储装置，其特征在于具备：
行解码器，设置在半导体衬底上；及
存储单元阵列，设置在所述行解码器的上方，且具备第1功能块；且
所述第1功能块具备：
第1区域，沿着由第1方向及第2方向形成的第1平面扩展，且沿着所述第2方向具有第1宽度，所述第1方向是所述半导体衬底的面内方向，所述第2方向是所述面内方向且与所述第1方向不同；
第2区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第1宽度的第2宽度，且在所述第1方向上与所述第1区域相邻；及
第3区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第1宽度的第3宽度，且位于所述第1区域与所述第2区域之间而将两者连接；
所述第1到第3区域包含沿着所述半导体衬底的铅垂方向也就是第3方向积层的多条第1字线，所述第1区域还具备设置在最上层的第1字线上的第1选择栅极线，且
所述存储单元阵列还具备：
第1绝缘层，填埋所述第1区域与所述第2区域之间的第1槽，且在所述第2方向上与所述第3区域相接；
第1接触插塞，设置在所述第1绝缘层中，且电连接所述行解码器；及
第1配线层，连接所述第1选择栅极线与所述第1接触插塞。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述存储单元阵列还具备第2功能块，
所述第2功能块具备：
第4区域，沿着所述第1平面扩展，且沿着所述第2方向具有第4宽度；
第5区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第4宽度的第5宽度，且在所述第1方向上与所述第4区域相邻；及
第6区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第4宽度的第6宽度，且位于第4区域与第5区域之间而将两者连接；
所述第4到第6区域包含沿着所述第3方向积层的多条第2字线，且所述第4区域还具备设置在最上层的第2字线上的第2选择栅极线，
所述存储单元阵列进一步具备：
第2绝缘层，填埋所述第4区域与所述第5区域之间的第2槽，且在所述第2方向上与所述第6区域相接；
第2接触插塞，设置在所述第2绝缘层中，且电连接所述行解码器；及
第2配线层，连接所述第2选择栅极线与所述第2接触插塞；并且
所述第1区域与所述第4区域隔着填埋所述第1区域与第4区域间的第3槽的第3绝缘层而在所述第2方向上相邻，
所述第2区域与所述第5区域隔着所述第1区域与所述第4区域而在所述第1方向上相对，
所述第1槽延伸到所述第2区域与所述第4区域之间，第2区域与所述第4区域之间通过所述第1绝缘层分离，
所述第2槽延伸到所述第1区域与所述第5区域之间，所述第1区域与所述第5区域之间通过所述第2绝缘层分离。
3.根据权利要求2所述的半导体存储装置，其特征在于：所述存储单元阵列还具备第3功能块，且
所述第3功能块具备：
第7区域，沿着所述第1平面扩展，且沿着所述第2方向具有第7宽度；
第8区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第7宽度的第8宽度，且在所述第1方向上与所述第7区域相邻；及
第9区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第7宽度的第9宽度，且位于第7区域与第8区域之间而将两者连接；
所述第7到第9区域包含沿着所述第3方向积层的多条第3字线，且所述第7区域还具备设置在最上层的第3字线的第3选择栅极线；
所述存储单元阵列还具备：
第4绝缘层，填埋所述第7区域与所述第8区域之间的第4槽，且在所述第2方向上与所述第9区域相接；
第3接触插塞，设置在所述第4绝缘层中，且电连接所述行解码器；及
第3配线层，连接所述第3选择栅极线与所述第3接触插塞；并且
所述第2区域与所述第8区域隔着填埋所述第2区域与第8区域间的第5槽的第5绝缘层而在所述第2方向上相邻；
所述第1槽与所述第4槽沿着所述第2方向位于同一线上。
4.根据权利要求3所述的半导体存储装置，其特征在于还具备：
多条位线，在所述第3方向上，设置在所述第1区域、所述第4区域、及所述第7区域的上方，且为沿着所述第2方向的条形状；及
第4接触插塞，设置在填埋所述第5槽的所述第5绝缘层内，且连接于所述多条位线中的任一条；并且
所述位线经由所述第4接触插塞电连接读出放大器。
5.根据权利要求2所述的半导体存储装置，其特征在于：所述存储单元阵列还具备第3功能块，且
所述第3功能块包含：
第7区域，沿着所述第1平面扩展，沿着所述第2方向具有第7宽度；
第8区域，沿着所述第1平面扩展，沿着所述第2方向具有大于所述第7宽度的第8宽度，且在所述第1方向上与所述第7区域相邻；及
第9区域，沿着所述第1平面扩展，沿着所述第2方向具有小于所述第7宽度的第9宽度，且位于第7区域与第8区域之间而将两者连接；
所述第7到第9区域包含沿着所述第3方向积层的多条第3字线，且所述第7区域还具备设置在最上层的第3字线的第3选择栅极线；
所述存储单元阵列还具备：
第4绝缘层，填埋所述第7区域与所述第8区域之间的第4槽，且在所述第2方向上与所述第9区域相接；
第3接触插塞，设置在所述第4绝缘层中，且电连接所述行解码器；及
第3配线层，连接所述第3选择栅极线与所述第3接触插塞；并且
所述第2区域与所述第8区域隔着填埋所述第2区域与第8区域间的第5槽的第5绝缘层而在所述第1方向上相邻。
6.根据权利要求5所述的半导体存储装置，其特征在于，所述存储单元阵列还具备：
第4接触插塞，设置在所述第5绝缘层内；及
第5配线层，连接于所述第4接触插塞，且长度方向沿着所述第1方向；
所述第1功能块在所述第2区域中，还具备设置在所述第1字线上的第5接触插塞；
所述第3功能块在所述第8区域中，还具备设置在所述第3字线上的第6接触插塞；并且
所述第5配线层被引出至所述第2区域及第8区域，且连接于所述第5接触插塞与所述第6接触插塞；所述第1字线及所述第3字线经由所述第5配线层及所述第4接触插塞电连接所述行解码器。
7.根据权利要求6所述的半导体存储装置，其特征在于：所述第2区域沿着所述第1方向具有多个阶梯面，且所述阶梯面具有随着靠近所述第5绝缘层而高度降低的形状；
在所述阶梯面露出所述第1字线中的任一条；
所述第8区域沿着所述第1方向具有多个阶梯面，且所述阶梯面具有随着靠近所述第5绝缘层而高度降低的形状；并且
在所述阶梯面露出所述第3字线中的任一条。
8.根据权利要求1所述的半导体存储装置，其特征在于：还具备第2配线层，所述第2配线层设置在所述半导体衬底与所述存储单元阵列之间的区域；
所述第1字线之中的最下层的第1字线设置在源极线上；
所述第1槽形成为从最上层的所述第1字线的上表面至少到达所述源极线的底面的深度；并且
所述第1接触插塞形成为从所述第1配线层到达所述第2配线层的深度。
9.根据权利要求2所述的半导体存储装置，其特征在于：所述第1字线之中的最下层的第1字线设置在第1源极线上；
所述第2字线之中的最下层的第2字线设置在第2源极线上；并且
所述第1源极线与所述第2源极线共用地连接于所述第3槽正下方的区域。
10.根据权利要求3所述的半导体存储装置，其特征在于：第1字线之中的最下层的第1字线设置在第1源极线上；
第3字线之中的最下层的第3字线设置在第3源极线上；并且
第1源极线及所述第3源极线共用地连接于所述第5槽正下方的区域。
11.根据权利要求4所述的半导体存储装置，其特征在于：还具备第4配线层，所述第4配线层设置在所述半导体衬底与所述存储单元阵列之间的区域，且
所述第1字线之中的最下层的第1字线设置在第1源极线上；
所述第3字线之中的最下层的第3字线设置在第3源极线上；
所述第5槽形成为从最上层的所述第1字线及第3字线的上表面至少到达所述第1源极线及所述第3源极线的底面的深度；并且
第4接触插塞形成为从所述位线到达所述第4配线层的深度。
12.根据权利要求6所述的半导体存储装置，其特征在于：还具备第6配线层，所述第6配线层设置在所述半导体衬底与所述存储单元阵列之间的区域，且
所述第1字线之中的最下层的第1字线设置在第1源极线上；
所述第3字线之中的最下层的第3字线设置在第3源极线上；
所述第5槽形成为从最上层的所述第1字线及第3字线的上表面至少到达所述第1源极线及所述第3源极线的底面的深度；并且
所述第4接触插塞形成为从所述第5配线层到达所述第6配线层的深度。
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