KR20200072883A - 반도체 장치 - Google Patents

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KR20200072883A
KR20200072883A KR1020180160954A KR20180160954A KR20200072883A KR 20200072883 A KR20200072883 A KR 20200072883A KR 1020180160954 A KR1020180160954 A KR 1020180160954A KR 20180160954 A KR20180160954 A KR 20180160954A KR 20200072883 A KR20200072883 A KR 20200072883A
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정형수
이강식
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Abstract

페일 어드레스 정보를 저장하고, 부트 업 동작시 저장된 정보를 퓨즈 데이터로서 출력하는 퓨즈 어레이; 상기 퓨즈 데이터를 저장하고, 저장된 데이터를 저장 신호로서 출력하는 저장 회로; 상기 저장 신호에 기초하여 패리티 연산을 수행하고, 패리티 연산 결과를 패리티 신호로서 출력하는 패리티 회로; 상기 퓨즈 데이터를 입력 받아 저장하고, 저장된 데이터를 퓨즈 레지스터 출력 신호로서 출력하는 퓨즈 데이터 레지스터; 상기 패리티 신호를 입력 받아 저장하고, 저장된 신호를 패리티 레지스터 출력 신호로서 출력하는 패리티 데이터 레지스터; 및 상기 패리티 레지스터 출력 신호에 기초하여 상기 퓨즈 레지스터 출력 신호의 에러를 보정하고, 보정된 신호를 리페어 정보 신호로서 출력하는 에러 보정 회로를 포함한다.

Description

반도체 장치 {SEMICONDUCTOR APPARATUS}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
메모리 장치는 매트릭스 형태로 배열되는 복수개의 메모리 셀들로 구성된다. 많은 메모리 셀들 중 일부의 메모리 셀에 결함이 발생하면 메모리 장치는 정상적으로 동작하지 못한다.
메모리 장치의 고집적화로 인해 메모리 셀의 결함이 발생할 확률이 높아지고 있으며, 결함이 발생한 메모리 셀을 리페어하기 위한 많은 연구가 이루어지고 있다.
본 발명은 정확하고 빠른 리페어 동작 및 부트 업 동작을 수행할 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 페일 어드레스 정보를 저장하고, 부트 업 동작시 저장된 정보를 퓨즈 데이터로서 출력하는 퓨즈 어레이; 상기 퓨즈 데이터를 저장하고, 저장된 데이터를 저장 신호로서 출력하는 저장 회로; 상기 저장 신호에 기초하여 패리티 연산을 수행하고, 패리티 연산 결과를 패리티 신호로서 출력하는 패리티 회로; 상기 퓨즈 데이터를 입력 받아 저장하고, 저장된 데이터를 퓨즈 레지스터 출력 신호로서 출력하는 퓨즈 데이터 레지스터; 상기 패리티 신호를 입력 받아 저장하고, 저장된 신호를 패리티 레지스터 출력 신호로서 출력하는 패리티 데이터 레지스터; 및 상기 패리티 레지스터 출력 신호에 기초하여 상기 퓨즈 레지스터 출력 신호의 에러를 보정하고, 보정된 신호를 리페어 정보 신호로서 출력하는 에러 보정 회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는 부트 업 동작시 퓨즈 클럭 및 퓨즈 어드레스를 생성하는 부트 업 제어 회로; 페일 어드레스 정보가 저장된 복수의 퓨즈셋을 구비하고, 상기 퓨즈 어드레스에 기초하여 복수의 퓨즈셋에 저장된 정보를 퓨즈 데이터로서 출력하는 퓨즈 어레이; 선택 신호에 기초하여 상기 퓨즈 데이터를 퓨즈 데이터 레지스터에 입력시키거나 패리티 신호를 패리티 데이터 레지스터에 입력시키는 선택 입력 회로; 카운팅 코드에 기초하여 상기 퓨즈 데이터를 입력 받아 저장하고, 저장된 신호를 저장 신호로서 패리티 회로에 전달하는 저장 회로; 상기 저장 신호에 기초하여 패리티 연산을 수행하고, 패리티 연산 결과를 상기 패리티 신호로서 출력하는 패리티 회로; 및상기 퓨즈 데이터 레지스터 및 상기 패리티 데이터 레지스터의 출력에 기초하여 리페어 정보를 생성하는 에러 보정 회로를 포함한다.
본 발명에 따른 반도체 장치는 정확하고 빠른 리페어 동작 및 부트 업 동작을 수행할 수 있어, 반도체 장치의 데이터 신뢰도를 향상시키는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 3은 도 2의 데이터 제어 회로의 구성도이다.
도 1은 본 발명의 실시예에 따른 반도체 장치(1000)의 구성도이다.
본 발명의 실시예에 따른 반도체 장치(1000)는 도 1에 도시된 바와 같이, 퓨즈 어레이(100), 저장 회로(200), 패리티 회로(300), 퓨즈 데이터 레지스터(400), 패리티 데이터 레지스터(500) 및 에러 보정 회로(600)를 포함할 수 있다.
퓨즈 어레이(100)는 복수의 퓨즈셋을 포함할 수 있다. 퓨즈 어레이(100)는 복수의 퓨즈셋 각각에 모든 페일 어드레스의 각 비트에 대한 정보를 저장할 수 있다. 상기 퓨즈 어레이(100)는 부트 업 동작시 저장된 정보를 퓨즈 데이터(F_data)로서 출력할 수 있다. 이때, 복수의 퓨즈셋 각각은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍하는 전기 퓨즈(E-fuse)로 구성될 수 있다.
저장 회로(200)는 상기 퓨즈 어레이(100)로부터 출력된 퓨즈 데이터(F_data)를 입력 받아 저장할 수 있다. 상기 저장 회로(200)는 저장된 정보를 저장 신호(S_s)로서 출력할 수 있다.
상기 패리티 회로(300)는 상기 저장 회로(200)로부터 출력된 저장 신호(S_s)를 입력 받아, 상기 저장 신호(S_s)에 대한 패리티 연산을 수행할 수 있다. 상기 패리티 회로(300)는 패리티 연산의 결과를 패리티 신호(P_s)로서 출력할 수 있다.
상기 퓨즈 데이터 레지스터(400)는 상기 퓨즈 어레이(100)로부터 출력된 상기 퓨즈 데이터(F_data)를 입력 받아 저장할 수 있다. 상기 퓨즈 데이터 레지스터(400)는 저장된 정보를 퓨즈 레지스터 출력 신호(F_r)로서 출력할 수 있다.
상기 패리티 데이터 레지스터(500)는 상기 패리티 회로(300)로부터 출력된 상기 패리티 신호(P_s)를 입력 받아 저장할 수 있다. 상기 패리티 데이터 레지스터(500)는 저장된 정보를 패리티 레지스터 출력 신호(P_r)로서 출력할 수 있다.
상기 에러 보정 회로(600)는 상기 퓨즈 데이터 레지스터(400)로부터 출력된 상기 퓨즈 레지스터 출력 신호(F_r) 및 상기 패리티 데이터 레지스터(500)로부터 출력된 상기 패리티 레지스터 출력 신호(P_r)를 입력 받을 수 있다. 상기 에러 보정 회로(600)는 상기 패리티 레지스터 출력 신호(P_r)에 기초하여 상기 퓨즈 레지스터 출력 신호(F_r)의 에러를 보정할 수 있다. 상기 에러 보정 회로(600)는 에러가 보정된 퓨즈 레지스터 출력 신호(F_r)를 리페어 정보(Rep_inf)로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치(1000)의 동작을 설명하면 다음과 같다.
퓨즈 어레이(100)는 페일이 발생한 모든 어드레스에 대한 정보가 저장될 수 있으며, 저장된 정보를 퓨즈 데이터(F_data)로서 퓨즈 데이터 레지스터(400) 및 저장 회로(200)에 출력할 수 있다.
저장 회로(200)는 상기 퓨즈 데이터(F_data)를 입력 받아 저장하고, 패리티 회로(300)에 저장된 정보를 저장 신호(S_s)로서 출력할 수 있다. 이때, 저장 회로(200)는 패리티 회로(300)가 패리티 연산을 수행할 수 있는 만큼의 정보를 상기 저장 신호(S_s)로서 상기 패리티 회로(200)에 출력할 수 있다. 예를 들어, 상기 퓨즈 데이터(F_data)의 용량이 상기 패리티 회로(300)가 처리할 수 있는 용량보다 크면, 상기 저장 회로(200)는 상기 퓨즈 데이터(F_data)를 저장한 정보를 나누어 상기 패리티 회로(300)에 상기 저장 신호(S_s)로서 출력할 수 있다. 한편, 상기 퓨즈 데이터(F_data)의 용량이 상기 패리티 회로(300)가 처리할 수 있는 용량보다 작으면, 상기 저장 회로(200)는 상기 퓨즈 데이터(F_data)를 추가로 저장한 이후 상기 패리티 회로(300)에 상기 저장 신호(S_s)로서 출력할 수 있다.
패리티 회로(300)는 입력 받은 상기 저장 신호(S_s)에 대해 패리티 연산을 수행하고, 수행된 결과를 패리티 신호(P_s)로서 출력할 수 있다.
퓨즈 데이터 레지스터(400)는 상기 퓨즈 어레이(100)로부터 출력된 상기 퓨즈 데이터(F_data)를 입력 받아 저장하고, 퓨즈 레지스터 출력 신호(F_r)로서 출력할 수 있다.
패리티 데이터 레지스터(500)는 상기 패리티 회로(300)로부터 출력된 상기 패리티 신호(P_s)를 입력 받아 저장하고, 패리티 레지스터 출력 신호(P_r)로서 출력할 수 있다.
에러 보정 회로(600)는 상기 패리티 레지스터 출력 신호(P_r)에 기초하여 상기 퓨즈 레지스터 출력 신호(F_r)의 에러를 보정하고, 보정된 정보를 리페어 정보(Rep_inf)로서 출력할 수 있다.
본 발명의 실시예에 따른 반도체 장치(1000)는 전기 퓨즈(E-fuse)를 포함하는 상기 퓨즈 어레이(100)의 동작 속도가 느리기 때문에, 부트 업시 상기 퓨즈 어레이(100)에 프로그래밍된 페일 어드레스의 정보를 퓨즈 데이터 레지스터(400)에 모두 저장시킬 수 있어, 리페어 동작의 속도를 향상시킬 수 있다. 더불어, 부트 업 동작시 상기 퓨즈 어레이(100)에 프로그래밍된 페일 어드레스의 정보에 대한 패리티 연산을 수행하고, 패리티 연산 결과를 모두 패리티 데이터 레지스터(500)에 저장시킬 수 있으며, 상기 퓨즈 데이터 레지스터(400)에 저장된 정보를 상기 패리티 데이터 레지스터(500)에 저장된 정보에 기초하여 보정하고 리페어 정보(Rep_inf)로서 출력함으로써, 반도체 장치의 리페어 신뢰도를 향상시킬 수 있다.
결국, 본 발명의 실시예에 다른 반도체 장치는 리페어 동작의 속도 및 신뢰도를 향상시킬 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(2000)의 구성도이다.
본 발명의 실시예에 따른 반도체 장치(2000)는 도 2에 도시된 바와 같이, 부트 업 제어부(10), 디코더(20), 데이터 제어 회로(30), 선택 입력 회로(40), 퓨즈 어레이(101), 저장 회로(201), 패리티 회로(301), 퓨즈 데이터 레지스터(401), 패리티 데이터 레지스터(501) 및 에러 보정 회로(601)를 포함할 수 있다.
상기 부트 업 제어 회로(10)는 부트 업 동작시 퓨즈 어드레스(F_add) 및 퓨즈 클럭(F_clk)을 생성할 수 있다. 상기 부트 업 제어 회로(10)는 부트 업 신호(B_up)에 기초하여 상기 퓨즈 클럭(F_clk) 및 상기 퓨즈 어드레스(F_add)를 생성할 수 있다. 상기 부트 업 제어 회로(100)는 상기 부트 업 신호(B_up)의 인에이블 구간동안 주기적으로 천이하는 상기 퓨즈 클럭(F_clk)을 생성할 수 있다. 상기 부트 업 제어 회로(10)는 상기 부트 업 신호(B_up)의 인에이블 구간동안 상기 퓨즈 클럭(F_clk)을 카운팅하여 순차적으로 증가하는 카운팅 코드를 생성하고, 카운팅 코드를 퓨즈 어드레스(F_add)로서 출력할 수 있다.
상기 디코더(20)는 상기 부트 업 제어 회로(10)로부터 출력된 상기 퓨즈 어드레스(F_add)를 입력 받아 디코딩 동작을 수행한다. 상기 디코더(20)는 디코딩 결과에 기초하여 워드라인(WL)을 인에이블시킨다. 예를 들어, 상기 디코더(20)는 상기 퓨즈 어드레스(F_add)에 해당하는 워드라인(WL)을 인에이블시킨다. 그러므로, 부트 업 동작시 순차적으로 증가하는 값을 갖는 상기 퓨즈 어드레스(F_add)를 디코딩하는 상기 디코더(20)는 워드라인(WL)을 순차적으로 인에이블시킬 수 있다.
상기 데이터 제어 회로(30)는 상기 부트업 제어 회로(10)로부터 출력된 상기 퓨즈 클럭(F_clk)을 입력 받아, 선택 신호(Sel_s) 및 카운팅 코드(CNT_code)를 출력할 수 있다. 예를 들어, 상기 데이터 제어 회로(30)는 상기 퓨즈 클럭(F_clk)을 카운팅하여 코드 값이 순차적으로 증가하는 상기 카운팅 코드(CNT_code)를 생성할 수 있으며, 상기 카운팅 코드(CNT_code)의 코드 값이 설정된 코드 값에 도달하면 상기 선택 신호(Sel_s)를 인에이블시킬 수 있다. 이때, 상기 카우팅 코드(CNT_code)는 코드 값이 설정된 코드 값에 도달하면 코드 값이 초기화될 수 있다.
상기 선택 입력 회로(40)는 상기 선택 신호(Sel_s)에 기초하여 퓨즈 데이터(F_data)를 상기 퓨즈 데이터 레지스터(401)에 전달할 수 있으며, 상기 선택 신호(Sel_s)에 기초하여 패리티 신호(P_s)를 상기 패리티 데이터 레지스터(501)에 전달할 수 있다. 예를 들어, 상기 선택 입력 회로(40)는 상기 선택 신호(Sel_s)가 디스에이블되면 상기 퓨즈 데이터(F_data)를 상기 퓨즈 데이터 레지스터(401)에 전달하고, 상기 선택 신호(Sel_s)가 인에이블되면 상기 패리티 신호(P_s)를 상기 패리티 데이터 레지스터(501)에 전달할 수 있다.
상기 퓨즈 어레이(101)는 복수의 퓨즈셋(101-1, 101-2)을 구비할 수 있으며, 페일이 발생한 어드레스를 저장할 수 있다. 이때, 상기 복수의 퓨즈셋(101-1, 101-2) 각각은 과전류로 퓨즈를 녹이는 방식으로 정보를 프로그래밍하는 전기 퓨즈(E-fuse)로 구성될 수 있다. 상기 퓨즈 어레이(101)는 상기 디코더(20)로부터 출력되는 워드라인(WL)에 기초하여 선택된 퓨즈셋의 정보를 퓨즈 데이터(F_data)로서 출력할 수 있다.
상기 저장 회로(201)는 상기 카운팅 코드(CNT_code)에 기초하여 상기 퓨즈 데이터(F_data)를 입력 받아 저장할 수 있다. 상기 저장 회로(201)는 상기 카운팅 코드(CNT_code)의 코드 값이 설정한 코드 값에 도달할 때까지 상기 퓨즈 데이터(F_data)를 입력 받아 저장할 수 있다. 상기 저장 회로(201)는 상기 카운팅 코드(CNT_code)의 코드 값이 설정한 코드 값에 도달하면 저장된 정보를 저장 신호(S_s)로서 출력할 수 있다.
상기 패리티 회로(301)는 상기 저장 회로(201)로부터 입력되는 상기 저장 신호(S_s)를 패리티 연산할 수 있다. 상기 패리티 회로(301)는 패리티 연산 결과를 패리티 신호(P_s)로서 출력할 수 있다.
상기 퓨즈 데이터 레지스터(401)는 상기 선택 입력 회로(40)로부터 전달되는 신호(F_data)를 입력 받아 저장할 수 있다. 상기 퓨즈 데이터 레지스터(401)는 저장된 정보(F_data)를 퓨즈 레지스터 출력 신호(F_r)로서 출력할 수 있다.
상기 패리티 데이터 레지스터(501)는 상기 선택 입력 회로(40)로부터 전달되는 신호(P_s)를 입력 받아 저장할 수 있다. 상기 패리티 데이터 레지스터(501)는 저장된 정보(P_s)를 패리티 레지스터 출력 신호(P_r)로서 출력할 수 있다.
상기 에러 보정 회로(601)는 상기 퓨즈 데이터 레지스터(401)로부터 출력된 상기 퓨즈 레지스터 출력 신호(F_r) 및 상기 패리티 데이터 레지스터(501)로부터 출력된 상기 패리티 레지스터 출력 신호(P_r)를 입력 받을 수 있다. 상기 에러 보정 회로(601)는 상기 패리티 레지스터 출력 신호(P_r)에 기초하여 상기 퓨즈 레지스터 출력 신호(F_r)의 에러를 보정할 수 있다. 상기 에러 보정 회로(600)는 에러가 보정된 퓨즈 레지스터 출력 신호(F_r)를 리페어 정보(Rep_inf)로서 출력할 수 있다.
도 3은 도 2에 도시된 데이터 제어 회로(30)의 구성도이다.
데이터 제어 회로(30)는 카운터(31) 및 펄스 생성 회로(32)를 포함할 수 있다.
상기 카운터(31)는 상기 퓨즈 클럭(F_clk)에 기초하여 카운팅 동작을 수행할 수 있다. 상기 카운터(31)는 카운팅 동작의 결과를 카운팅 코드(CNT_code)로서 출력할 수 있다. 이때, 상기 카운터(31)는 코드 값이 순차적으로 증가하는 상기 카운팅 코드(CNT_code)를 생성할 수 있으며, 리셋 신호(R_s)가 입력되면 상기 카운팅 코드(CNT_code)의 코드 값을 초기화시킬 수 있다.
상기 펄스 생성 회로(32)는 상기 카운팅 코드(CNT_code)의 코드 값이 설정된 코드 값에 도달하면 상기 선택 신호(Sel_s) 및 상기 리셋 신호(R_s)를 소정시간동안 인에이블시킬 수 있다. 이때, 상기 펄스 생성 회로(32)는 상기 카운팅 코드(CNT_code)의 코드 값이 설정된 코드 값에 도달한 이후 소정시간이 경과하면 상기 선택 신호(Sel_s) 및 상기 리셋 신호(R_s)를 디스에이블시킬 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 설명하면 다음과 같다.
부트 업 동작시 부트 업 신호(B_up)는 인에이블될 수 있다.
인에이블된 부트 업 신호(B_up)가 부트 업 제어 회로(10)에 입력되면, 상기 부트 업 제어 회로(10)는 퓨즈 어드레스(F_add) 및 퓨즈 클럭(F_clk)을 출력할 수 있다. 예를 들어, 상기 부트 업 제어 회로(10)는 상기 부트 업 신호(B_up)의 인에이블 구간동안 상기 퓨즈 클럭(F_clk)을 출력하고, 상기 퓨즈 클럭(F_clk)에 기초하여 카운팅 동작을 수행할 수 있다. 상기 부트 업 제어 회로(10)는 카운팅 동작의 결과를 상기 퓨즈 어드레스(F_add)로서 출력할 수 있다. 이때, 상기 퓨즈 어드레스(F_add)는 순차적으로 증가하는 값을 가질 수 있다.
디코더(20)는 순차적으로 증가하는 값을 갖는 상기 퓨즈 어드레스(F_add)에 기초하여 디코딩 동작을 수행할 수 있고, 디코딩 동작의 결과로서 워드라인(WL)을 선택적으로 인에이블시킬 수 있다.
데이터 제어 회로(30)는 상기 퓨즈 클럭(F_clk)에 기초하여 카운팅 코드(CNT_code)의 코드 값을 순차적으로 증가시킬 수 있다. 상기 데이터 제어 회로(30)는 상기 카운팅 코드(CNT_code)의 코드 값이 설정된 값에 도달하면 상기 카운팅 코드(CNT_code)의 코드 값을 초기화시키고, 선택 신호(Sel_s)를 소정시간 인에이블시킬 수 있다.
퓨즈 어레이(101)는 인에이블되는 워드라인(WL)에 기초하여 해당하는 퓨즈셋에 저장된 정보를 퓨즈 데이터(F_data)로서 출력할 수 있다.
저장 회로(201)는 상기 카운팅 코드(CNT_code)의 코드 값이 설정된 코드 값에 도달하기 전까지 상기 퓨즈 데이터(F_data)를 입력 받아 저장하고, 상기 카운팅 코드(CNT_code)의 코드 값이 설정된 코드 값에 도달하면 저장된 정보를 저장 신호(S_s)로서 출력할 수 있다.
패리티 회로(301)는 상기 저장 신호(S_s)를 패리티 연산하고, 연산 결과를 패리티 신호(P_s)로서 출력할 수 있다.
선택 입력 회로(40)는 상기 선택 신호(Sel_s)가 디스에이블되면 상기 퓨즈 데이터(F_data)를 상기 퓨즈 데이터 레지스터(401)에 전달하고, 상기 선택 신호(Sel_s)가 인에이블되면 상기 패리티 신호(P_s)를 상기 패리티 데이터 레지스터(501)에 전달할 수 있다.
상기 퓨즈 데이터 레지스터(401)는 상기 선택 입력 회로(40)로부터 입력되는 신호를 저장할 수 있다. 상기 퓨즈 데이터 레지스터(401)는 저장된 정보를 퓨즈 레지스터 출력 신호(F_r)로서 출력할 수 있다.
상기 패리티 데이터 레지스터(501)는 상기 선택 입력 회로(40)로부터 입력되는 신호를 저장할 수 있다. 상기 패리티 데이터 레지스터(501)는 저장된 정보를 패리티 레지스터 출력 신호(P_r)로서 출력할 수 있다.
에러 보정 회로(601)는 상기 패리티 레지스터 출력 신호(P_r)에 기초하여 상기 퓨즈 레지스터 출력 신호(F_r)의 에러를 보정하고, 보정된 정보를 리페어 정보(Rep_inf)로서 출력할 수 있다.
더욱 상세히 예를 들어, 본 발명의 실시예에 따른 반도체 장치(2000)의 동작을 설명하면 다음과 같다.
패리티 회로(301)는 64 비트의 데이터를 패리티 연산할 수 있다고 가정하고, 퓨즈셋은 16 비트의 데이터를 저장할 수 있다고 가정한다. 이때, 데이터 제어 회로(30)는 상기 퓨즈 클럭(F_clk)에 기초하여 카운팅 코드(CNT_code)의 코드 값을 증가시키고, 상기 퓨즈 클럭(F_clk)의 4주기가 경과하면 상기 카운팅 코드(CNT_code)의 코드 값을 초기화시키며, 선택 신호(Sel_s)를 소정시간동안 인에이블시킨다.
부트 업 동작시 부트 업 제어 회로(10)는 퓨즈 클럭(F_clk)과 퓨즈 어드레스(F_add)를 출력한다.
디코더(20) 및 퓨즈 어레이(101)는 상기 퓨즈 어드레스(F_add)에 기초하여 퓨즈셋을 선택하고 선택된 퓨즈셋의 정보를 퓨즈 데이터(F_data)로서 출력한다. 디코더(20) 및 퓨즈 어레이(101)는 상기 퓨즈 클럭(F_clk)의 4주기 동안 4개의 퓨즈셋에 저장된 정보를 상기 퓨즈 데이터(F_data)로서 저장 회로(201)에 출력할 수 있다.
상기 저장 회로(201)는 상기 퓨즈 클럭(F_clk)의 4주기 동안 증가된 상기 카운팅 코드(CNT_code)의 코드 값에 기초하여 4개의 퓨즈셋에서 출력된 정보를 상기 퓨즈 데이터(F_data)로서 저장할 수 있다. 상기 저장 회로(201)는 상기 퓨즈 클럭(F_clk)의 4주기가 경과하여 상기 카운팅 코드(CNT_code)가 설정된 코드 값에 도달하면 저장된 정보를 저장 신호(S_s)로서 패리티 회로(301)에 출력할 수 있다. 따라서, 4개의 퓨즈셋에서 출력된 총 64비트의 퓨즈 데이터가 저장 신호(S_s)로서 패리티 회로(301)에 전달될 수 있다.
패리티 회로(301)는 입력 받은 저장 신호(S_s)에 기초하여 패리티 연산을 수행하고, 패리티 연산 수행 결과를 패리티 신호(P_s)로서 출력할 수 있다.
선택 입력 회로(40)는 상기 퓨즈 클럭(F_clk)의 4주기가 경과하기 전 즉, 상기 선택 신호(Sel_s)가 디스에이블된 상태에서 상기 퓨즈 데이터(F_data)를 퓨즈 데이터 레지스터(401)에 전달할 수 있다. 또한 상기 선택 입력 회로(40)는 상기 퓨즈 클럭(F_clk)의 4주기가 경과한 후 즉, 상기 선택 신호(Sel_s)가 인에이블된 상태에서 상기 패리티 신호(P_s)를 패리티 데이터 레지스터(501)에 전달할 수 있다.
그러므로, 본 발명의 실시예에 따른 반도체 장치(2000)는 패리티 회로(301)의 데이터 처리 용량에 따라 설정된 개수의 퓨즈셋에 저장된 정보를 패리티 회로(301)에 전달할 수 있다.
본 발명의 실시예에 따른 반도체 장치(2000)는 전기 퓨즈(E-fuse)를 포함하는 상기 퓨즈 어레이(101)의 동작 속도가 느리기 때문에, 부트 업시 상기 퓨즈 어레이(101)에 프로그래밍된 페일 어드레스의 정보를 퓨즈 데이터 레지스터(401)에 모두 저장시킬 수 있어, 리페어 동작의 속도를 향상시킬 수 있다. 더불어, 부트 업 동작시 상기 퓨즈 어레이(101)에 프로그래밍된 페일 어드레스의 정보에 대한 패리티 연산을 수행하고, 패리티 연산 결과를 모두 패리티 데이터 레지스터(500)에 저장시킬 수 있으며, 상기 퓨즈 데이터 레지스터(401)에 저장된 정보를 상기 패리티 데이터 레지스터(500)에 저장된 정보에 기초하여 보정하고 리페어 정보(Rep_inf)로서 출력함으로써, 반도체 장치의 리페어 신뢰도를 향상시킬 수 있다.
결국, 본 발명의 실시예에 다른 반도체 장치는 리페어 동작의 속도 및 신뢰도를 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 페일 어드레스 정보를 저장하고, 부트 업 동작시 저장된 정보를 퓨즈 데이터로서 출력하는 퓨즈 어레이;
    상기 퓨즈 데이터를 저장하고, 저장된 데이터를 저장 신호로서 출력하는 저장 회로;
    상기 저장 신호에 기초하여 패리티 연산을 수행하고, 패리티 연산 결과를 패리티 신호로서 출력하는 패리티 회로;
    상기 퓨즈 데이터를 입력 받아 저장하고, 저장된 데이터를 퓨즈 레지스터 출력 신호로서 출력하는 퓨즈 데이터 레지스터;
    상기 패리티 신호를 입력 받아 저장하고, 저장된 신호를 패리티 레지스터 출력 신호로서 출력하는 패리티 데이터 레지스터; 및
    상기 패리티 레지스터 출력 신호에 기초하여 상기 퓨즈 레지스터 출력 신호의 에러를 보정하고, 보정된 신호를 리페어 정보 신호로서 출력하는 에러 보정 회로를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 어레이는
    복수의 퓨즈셋을 구비하며, 각 퓨즈셋은 전기 퓨즈로 구성된 반도체 장치.
  3. 제 1 항에 있어서,
    상기 저장 회로는
    상기 패리티 회로가 패리티 연산을 수행할 수 있는 용량만큼의 상기 퓨즈 데이터를 저장하고, 저장된 데이터를 상기 저장 신호로서 출력하는 반도체 장치.
  4. 부트 업 동작시 퓨즈 클럭 및 퓨즈 어드레스를 생성하는 부트 업 제어 회로;
    페일 어드레스 정보가 저장된 복수의 퓨즈셋을 구비하고, 상기 퓨즈 어드레스에 기초하여 복수의 퓨즈셋에 저장된 정보를 퓨즈 데이터로서 출력하는 퓨즈 어레이;
    선택 신호에 기초하여 상기 퓨즈 데이터를 퓨즈 데이터 레지스터에 입력시키거나 패리티 신호를 패리티 데이터 레지스터에 입력시키는 선택 입력 회로;
    카운팅 코드에 기초하여 상기 퓨즈 데이터를 입력 받아 저장하고, 저장된 신호를 저장 신호로서 패리티 회로에 전달하는 저장 회로;
    상기 저장 신호에 기초하여 패리티 연산을 수행하고, 패리티 연산 결과를 상기 패리티 신호로서 출력하는 패리티 회로; 및
    상기 퓨즈 데이터 레지스터 및 상기 패리티 데이터 레지스터의 출력에 기초하여 리페어 정보를 생성하는 에러 보정 회로를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 부트 업 제어 회로는
    부트 업 신호의 인에이블 구간동안 주기적으로 천이하는 퓨즈 클럭을 생성하고, 상기 퓨즈 클럭을 카운팅하여 퓨즈 어드레스를 생성하는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 복수의 퓨즈셋 각각은
    전기 퓨즈를 구비하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 선택 입력 회로는
    상기 선택 신호가 디스에이블되면 상기 퓨즈 데이터를 상기 퓨즈 데이터 레지스터에 전달하고,
    상기 선택 신호가 인에이블되면 상기 패리티 신호를 상기 패리티 데이터 레지스터에 전달하는 반도체 장치.
  8. 제 4 항에 있어서,
    상기 저장 회로는
    상기 카운팅 코드의 코드 값이 설정된 값에 도달하기 전까지 상기 퓨즈 데이터을 입력 받아 저장하고, 상기 카운팅 코드의 코드 값이 설정된 값에 도달하면 저장된 데이터를 상기 저장 신호로서 출력하는 반도체 장치.
  9. 제 4 항에 있어서,
    상기 퓨즈 클럭에 기초하여 상기 카운팅 코드 및 상기 선택 신호를 생성하는 데이터 제어 회로를 더 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 데이터 제어 회로는
    상기 퓨즈 클럭에 기초하여 상기 카운팅 코드를 생성하고, 상기 카운팅 코드에 기초하여 상기 선택 신호를 생성하는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 데이터 제어 회로는
    상기 퓨즈 클럭을 카운팅하여 코드 값이 증가하는 상기 카운팅 코드를 생성하고, 상기 카운팅 코드의 코드 값이 설정된 값에 도달하면 상기 카운팅 코드를 초기화시키고 상기 선택 신호를 소정시간 인에이블시키는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 데이터 제어 회로는
    상기 퓨즈 클럭에 기초하여 상기 카운팅 코드를 생성하는 카운터; 및
    상기 카운팅 코드의 코드 값이 상기 설정된 값에 도달하면 리셋 신호 및 상기 선택 신호를 인에이블시키는 펄스 생성 회로를 포함하는 반도체 장치.
  13. 제 13 항에 있어서,
    상기 카운터는
    상기 리셋 신호가 인에이블되면 상기 카운팅 코드의 코드 값을 초기화시키는 반도체 장치.
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