CN111326204B - 半导体装置 - Google Patents

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CN111326204B CN201910966323.9A CN201910966323A CN111326204B CN 111326204 B CN111326204 B CN 111326204B CN 201910966323 A CN201910966323 A CN 201910966323A CN 111326204 B CN111326204 B CN 111326204B
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Abstract

半导体装置包括熔丝阵列、储存电路、奇偶校验电路、熔丝数据寄存器、奇偶校验数据寄存器和错误校正电路。熔丝阵列储存有关故障地址的信息，并在启动操作期间将储存的信息输出为熔丝数据。储存电路储存熔丝数据并将储存的熔丝数据输出为储存信号。奇偶校验电路基于储存信号执行奇偶校验操作，并将奇偶校验操作的结果输出为奇偶校验信号。熔丝数据寄存器接收熔丝数据并将其储存在其中以及将所储存的数据输出为熔丝寄存器输出信号。奇偶校验数据寄存器接收奇偶校验信号并将其储存在其中以及将所储存的信息输出为奇偶校验寄存器输出信号。错误校正电路基于奇偶校验寄存器输出信号来校正熔丝寄存器输出信号的错误并将错误已校正的信号输出为修复信息。

Description

半导体装置
相关申请的交叉引用
本申请要求2018年12月13日向韩国知识产权局提交的申请号为10-2018-0160954的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例涉及一种半导体集成电路，并且更具体地，涉及一种半导体装置。
背景技术
存储装置包括多个阵列式存储单元。当大量存储单元中的一些发生缺陷时，该存储装置不能正常工作。
由于对存储装置的更高密度集成，在存储单元中出现缺陷的可能性增大，并且目前正在对修复具有缺陷的存储单元进行研究。
发明内容
在本公开的一个实施例中，一种半导体装置可以包括熔丝阵列、储存电路、奇偶校验电路、熔丝数据寄存器、奇偶校验数据寄存器和错误校正电路。熔丝阵列可以被配置为储存关于故障地址的信息，并且在启动操作期间将所储存的信息输出为熔丝数据。储存电路可以被配置为储存熔丝数据并将所储存的熔丝数据输出为储存信号。奇偶校验电路可以被配置为基于储存信号来执行奇偶校验操作，并且将奇偶校验操作的结果输出为奇偶校验信号。熔丝数据寄存器可以被配置为接收熔丝数据并将所述熔丝数据储存在其中，以及将所储存的熔丝数据输出为熔丝寄存器输出信号。奇偶校验数据寄存器可以被配置为接收奇偶校验信号并将所述奇偶校验信号储存在其中，以及将所储存的奇偶校验信号输出为奇偶校验寄存器输出信号。错误校正电路可以被配置为基于奇偶校验寄存器输出信号来校正熔丝寄存器输出信号的错误，以及将错误已校正的信号输出为修复信息。
在本公开的一个实施例中，一种半导体装置可以包括启动控制电路、熔丝阵列、熔丝数据寄存器、奇偶校验数据寄存器、选择性输入电路、储存电路、奇偶校验电路和错误校正电路。启动控制电路可以被配置为在启动操作期间产生熔丝地址和熔丝时钟。熔丝阵列可以包括其中储存有故障地址信息的多个熔丝组，并且可以被配置为基于熔丝地址来将储存在多个熔丝组中的故障地址信息输出为熔丝数据。选择性输入电路可以被配置为基于选择信号来将熔丝数据输入到熔丝数据寄存器或将奇偶校验信号输入到奇偶校验数据寄存器。储存电路可以被配置为基于计数码来接收熔丝数据并将所述熔丝数据储存在其中，以及将所储存的熔丝数据作为储存信号输出到奇偶校验电路。奇偶校验电路可以被配置为基于储存信号来执行奇偶校验操作，以及将奇偶校验操作的结果输出为奇偶校验信号。错误校正电路可以被配置为基于熔丝数据寄存器的输出和奇偶校验数据寄存器的输出来产生修复信息。
附图说明
结合附图描述特征、方面和实施例。
图1是示出根据一个实施例的半导体装置的配置的示图。
图2是示出根据一个实施例的半导体装置的配置的示图。
图3是示出图2所示的数据控制电路的配置的示图。
具体实施方式
在下文中，将参考附图来描述根据本公开的半导体装置。
图1是示出根据一个实施例的半导体装置1000的配置的示图。
参考图1，半导体装置1000可以包括熔丝阵列100、储存电路200、奇偶校验电路300、熔丝数据寄存器400、奇偶校验数据寄存器500和错误校正电路600。
熔丝阵列100可以包括多个熔丝组。熔丝阵列100可以将所有故障地址的比特位信息分别储存到多个熔丝组中。故障地址可以是指向发生故障的存储器位置的地址。熔丝阵列100可以在启动操作期间将所储存的信息输出为熔丝数据F_data。多个熔丝组中的每个可以是电熔丝(E-熔丝)，在所述电熔丝中通过过电流使熔丝熔化来对信息进行编程。
储存电路200可以接收从熔丝阵列100提供的熔丝数据F_data并将所述熔丝数据F_data储存在其中。储存电路200可以将所储存的信息输出为储存信号S_s。
奇偶校验电路300可以接收从储存电路200提供的储存信号S_s，并且可以对储存信号S_s执行奇偶校验操作。奇偶校验电路300可以将奇偶校验操作的结果输出为奇偶校验信号P_s。
熔丝数据寄存器400可以接收从熔丝阵列100提供的熔丝数据F_data并将所述熔丝数据F_data储存在其中。熔丝数据寄存器400可以将所储存的信息输出为熔丝寄存器输出信号F_r。
奇偶校验数据寄存器500可以接收从奇偶校验电路300提供的奇偶校验信号P_s并将所述奇偶校验信号P_s储存在其中。奇偶校验数据寄存器500可以将所储存的信息输出为奇偶校验寄存器输出信号P_r。
错误校正电路600可以接收从熔丝数据寄存器400提供的熔丝寄存器输出信号F_r以及从奇偶校验数据寄存器500提供的奇偶校验寄存器输出信号P_r。错误校正电路600可以基于奇偶校验寄存器输出信号P_r来校正熔丝寄存器输出信号F_r的错误。错误校正电路600可以将错误已校正的熔丝寄存器输出信号F_r输出为修复信息Rep_inf。
根据一个实施例的这种结构的半导体装置1000的操作可以如下。
熔丝阵列100可以在其中储存关于所有故障地址的信息，并且可以将所储存的信息作为熔丝数据F_data输出到储存电路200和熔丝数据寄存器400。
储存电路200可以接收熔丝数据F_data并将所述熔丝数据F_data储存在其中，以及可以将所储存的信息作为储存信号S_s输出到奇偶校验电路300。储存电路200可以将所储存的信息(其数量适用于奇偶校验电路300执行奇偶校验操作)作为储存信号S_s输出到奇偶校验电路300。例如，当熔丝数据F_data的大小比奇偶校验电路300的处理能力大时，储存电路200可以分割所储存的熔丝数据F_data并将已分割的信息作为储存信号S_s输出到奇偶校验电路300。当熔丝数据F_data的大小比奇偶校验电路300的处理能力小时，储存电路200可以储存另外的熔丝数据F_data，然后可以将所储存的信息作为储存信号S_s输出到奇偶校验电路300。
奇偶校验电路300可以对所提供的储存信号S_s执行奇偶校验操作，并且可以将奇偶校验操作的结果输出为奇偶校验信号P_s。
熔丝数据寄存器400可以接收从熔丝阵列100提供的熔丝数据F_data并将所述熔丝数据F_data储存在其中，以及可以将所储存的信息输出为熔丝寄存器输出信号F_r。
奇偶校验数据寄存器500可以接收从奇偶校验电路300提供的奇偶校验信号P_s并将所述奇偶校验信号P_s储存在其中，以及可以将所储存的信息输出为奇偶校验寄存器输出信号P_r。
错误校正电路600可以基于奇偶校验寄存器输出信号P_r来校正熔丝寄存器输出信号F_r的错误，并且可以将错误已校正的信息输出为修复信息Rep_inf。
根据一个实施例，因为包括电熔丝(E-熔丝)的熔丝阵列100运行缓慢并且因此在熔丝阵列100中被编程的故障地址的所有信息可以在启动期间被储存在熔丝数据寄存器400中，所以半导体装置1000可以提高修复操作的操作速度。此外，因为在启动操作期间对在熔丝阵列100中被编程的故障地址的信息执行奇偶校验操作并且奇偶校验操作的所有结果被储存在奇偶校验数据寄存器500中，以及储存在熔丝数据寄存器400中的信息基于储存在奇偶校验数据寄存器500中的信息而被错误校正并且所述错误校正结果被输出为修复信息Rep_inf，所以可以提高半导体装置1000的修复可靠性。
因此，根据一个实施例，半导体装置1000可以提高修复操作的可靠性和操作速度。
图2是示出根据一个实施例的半导体装置2000的配置的示图。
参考图2，半导体装置2000可以包括启动控制电路10、解码器20、数据控制电路30、选择性输入电路40、熔丝阵列101、储存电路201、奇偶校验电路301、熔丝数据寄存器401、奇偶校验数据寄存器501和错误校正电路601。
启动控制电路10可以产生熔丝地址F_add和熔丝时钟F_clk。启动控制电路10可以基于启动信号B_up来产生熔丝地址F_add和熔丝时钟F_clk。启动控制电路10可以产生在启动信号B_up被使能时周期性转变的熔丝时钟F_clk。在启动信号B_up被使能时，启动控制电路10可以通过对熔丝时钟F_clk进行计数来产生依次增加的计数码，并且可以将计数码输出为熔丝地址F_add。
解码器20可以通过接收从启动控制电路10提供的熔丝地址F_add来执行解码操作。解码器20可以基于解码操作的结果来将字线WL使能。例如，解码器20可以将与熔丝地址F_add相对应的字线WL使能。因此，解码器20可以在启动操作期间通过对具有依次增加的值的熔丝地址F_add进行解码来依次地使能字线WL。
数据控制电路30可以接收从启动控制电路10提供的熔丝时钟F_clk，并且可以输出选择信号Sel_s和计数码CNT_code。例如，数据控制电路30可以通过对熔丝时钟F_clk进行计数来产生码值依次增加的计数码CNT_code，并且可以在计数码CNT_code的码值达到预定码值时将选择信号Sel_s使能。当计数码CNT_code的码值达到预定码值时，计数码CNT_code的码值可以被初始化。
选择性输入电路40可以基于选择信号Sel_s来将熔丝数据F_data传输至熔丝数据寄存器401，并且可以基于选择信号Sel_s来将奇偶校验信号P_s传输至奇偶校验数据寄存器501。例如，选择性输入电路40可以在选择信号Sel_s被禁止时将熔丝数据F_data传输至熔丝数据寄存器401，并且可以在选择信号Sel_s被使能时将奇偶校验信号P_s传输至奇偶校验数据寄存器501。
熔丝阵列101可以包括多个熔丝组101-1和101-2，并且可以在其中储存故障地址。多个熔丝组101-1和101-2中的每个可以是电熔丝(E-熔丝)，在所述电熔丝中通过过电流使熔丝熔化来对信息进行编程。熔丝阵列101可以将基于由解码器20使能的字线WL而选定的熔丝组中储存的信息输出为熔丝数据F_data。
储存电路201可以基于计数码CNT_code来接收熔丝数据F_data并将所述熔丝数据F_data储存在其中。储存电路201可以接收并在其中储存熔丝数据F_data，直到计数码CNT_code的码值达到预定码值为止。当计数码CNT_code的码值达到预定码值时，储存电路201可以将所储存的信息输出为储存信号S_s。
奇偶校验电路301可以接收从储存电路201提供的储存信号S_s，并且可以对储存信号S_s执行奇偶校验操作。奇偶校验电路300可以将奇偶校验操作的结果输出为奇偶校验信号P_s。
熔丝数据寄存器401可以接收从选择性输入电路40提供的熔丝数据F_data并将所述熔丝数据F_data储存在其中。熔丝数据寄存器401可以将所储存的信息输出为熔丝寄存器输出信号F_r。
奇偶校验数据寄存器501可以接收从选择性输入电路40提供的奇偶校验信号P_s并将所述奇偶校验信号P_s储存在其中。奇偶校验数据寄存器501可以将所储存的信息输出为奇偶校验寄存器输出信号P_r。
错误校正电路601可以接收从熔丝数据寄存器401提供的熔丝寄存器输出信号F_r和从奇偶校验数据寄存器501提供的奇偶校验寄存器输出信号P_r。错误校正电路601可以基于奇偶校验寄存器输出信号P_r来校正熔丝寄存器输出信号F_r的错误。错误校正电路601可以将错误已校正的熔丝寄存器输出信号F_r输出为修复信息Rep_inf。
图3是示出图2所示的数据控制电路30的配置的示图。
数据控制电路30可以包括计数器31和脉冲发生电路32。
计数器31可以基于熔丝时钟F_clk来执行计数操作。计数器31可以将计数操作的结果输出为计数码CNT_code。计数器31可以产生码值依次增加的计数码CNT_code，并且可以在接收到复位信号R_s时将计数码CNT_code的码值初始化。
当计数码CNT_code的码值达到预定码值时，脉冲发生电路32可以将选择信号Sel_s和复位信号R_s使能预定时间。当在计数码CNT_code的码值达到预定码值之后经过了预定时间时，脉冲发生电路32可以将选择信号Sel_s和复位信号R_s禁止。
根据一个实施例的这种结构的半导体装置2000的操作可以如下。
在启动操作期间，启动信号B_up可以被使能。
当被使能的启动信号B_up被提供给启动控制电路10时，启动控制电路10可以输出熔丝地址F_add和熔丝时钟F_clk。例如，启动控制电路10可以在启动信号B_up被使能时输出熔丝时钟F_clk，并且可以基于熔丝时钟F_clk来执行计数操作。启动控制电路10可以将计数操作的结果输出为熔丝地址F_add。熔丝地址F_add可以具有依次增加的值。
解码器20可以基于具有依次增加的值的熔丝地址F_add来执行解码操作，并且可以基于解码操作的结果来选择性地将字线WL使能。
数据控制电路30可以基于熔丝时钟F_clk来使计数码CNT_code的码值依次增加。当计数码CNT_code的码值达到预定码值时，数据控制电路30可以将计数码CNT_code的码值初始化，并且可以将选择信号Sel_s使能预定时间。
熔丝阵列101可以基于被使能的字线WL来将储存在对应的熔丝组中的信息输出为熔丝数据F_data。
储存电路201可以接收并在其中储存熔丝数据F_data，直到计数码CNT_code的码值达到预定码值为止，并且可以在计数码CNT_code的码值达到预定码值时将所储存的信息输出为储存信号S_s。
奇偶校验电路301可以对储存信号S_s执行奇偶校验操作，并且可以将奇偶校验操作的结果输出为奇偶校验信号P_s。
选择性输入电路40可以在选择信号Sel_s被禁止时将熔丝数据F_data传输至熔丝数据寄存器401，并且可以在选择信号Sel_s被使能时将奇偶校验信号P_s传输至奇偶校验数据寄存器501。
熔丝数据寄存器401可以接收从选择性输入电路40提供的信号并将所述信号储存在其中。熔丝数据寄存器401可以将所储存的信息输出为熔丝寄存器输出信号F_r。
奇偶校验数据寄存器501可以接收从选择性输入电路40提供的信号并将所述信号储存在其中。奇偶校验数据寄存器501可以将所储存的信息输出为奇偶校验寄存器输出信号P_r。
错误校正电路601可以基于奇偶校验寄存器输出信号P_r来校正熔丝寄存器输出信号F_r的错误，并且可以将错误已校正的熔丝寄存器输出信号F_r输出为修复信息Rep_inf。
根据一个实施例的这种结构的半导体装置2000的详细操作可以如下。
假设奇偶校验电路301可以对64比特位的数据执行奇偶校验操作，并且熔丝组可以储存16比特位的数据。数据控制电路30可以基于熔丝时钟F_clk来增加计数码CNT_code的码值，并且当经过了熔丝时钟F_clk的四个周期时，可以将计数码CNT_code的码值初始化并且可以将选择信号Sel_s使能预定时间。
在启动操作期间，启动控制电路10可以输出熔丝时钟F_clk和熔丝地址F_add。
解码器20和熔丝阵列101可以基于熔丝地址F_add来选择熔丝组，并且可以将在选定的熔丝组中储存的信息输出为熔丝数据F_data。解码器20和熔丝阵列101可以将在熔丝时钟F_clk的四个周期期间储存在四个熔丝组中的信息作为熔丝数据F_data输出到储存电路201。
储存电路201可以基于在熔丝时钟F_clk的四个周期期间增加的计数码CNT_code的码值来将从四个熔丝组提供的信息储存为熔丝数据F_data。当计数码CNT_code的码值随着经过了熔丝时钟F_clk的四个周期达到预定码值时，储存电路201可以将所储存的信息作为储存信号S_s输出到奇偶校验电路301。因此，从四个熔丝组提供的总共64比特位的熔丝数据F_data可以作为储存信号S_s被提供给奇偶校验电路301。
奇偶校验电路301可以对所提供的储存信号S_s执行奇偶校验操作，并且可以将奇偶校验操作的结果输出为奇偶校验信号P_s。
在经过熔丝时钟F_clk的四个周期之前，即，在选择信号Sel_s被禁止时，选择性输入电路40可以将熔丝数据F_data传输至熔丝数据寄存器401。此外，在经过熔丝时钟F_clk的四个周期之后，即，在选择信号Sel_s被使能时，选择性输入电路40可以将奇偶校验信号P_s传输至奇偶校验数据寄存器501。
因此，根据一个实施例，半导体装置2000可以根据奇偶校验电路301的数据处理能力而向奇偶校验电路301提供储存在预定数量的熔丝组中的信息。
根据一个实施例，因为包括电熔丝(E-熔丝)的熔丝阵列101运行缓慢并且因此在熔丝阵列101中被编程的故障地址的所有信息可以在启动期间被储存在熔丝数据寄存器401中，所以半导体装置2000可以提高修复操作的操作速度。此外，因为在启动操作期间对在熔丝阵列101中被编程的故障地址的信息执行奇偶校验操作并且奇偶校验操作的所有结果都被储存在奇偶校验数据寄存器500中，以及储存在熔丝数据寄存器401中的信息基于储存在奇偶校验数据寄存器500中的信息而被错误校正并且所述错误校正的结果被输出为修复信息Rep_inf，所以可以提高半导体装置2000的修复可靠性。
因此，根据一个实施例，半导体装置2000可以提高修复操作的可靠性和操作速度。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，不应基于所描述的实施例来限制半导体装置。反之，在结合以上描述和附图一起考虑时，本文中所描述的半导体装置应仅受到所附权利要求的限制。

Claims (13)

1.一种半导体装置，包括：
熔丝阵列，其被配置为储存关于故障地址的信息，并且在启动操作期间将所储存的信息输出为熔丝数据；
储存电路，其被配置为储存所述熔丝数据并将所储存的熔丝数据输出为储存信号；
奇偶校验电路，其被配置为基于所述储存信号来执行奇偶校验操作，并且将所述奇偶校验操作的结果输出为奇偶校验信号；
熔丝数据寄存器，其被配置为接收所述熔丝数据并将所述熔丝数据储存在其中，以及将所储存的熔丝数据输出为熔丝寄存器输出信号；
奇偶校验数据寄存器，其被配置为接收所述奇偶校验信号并将所述所述奇偶校验信号储存在其中，以及将所储存的奇偶校验信号输出为奇偶校验寄存器输出信号；以及
错误校正电路，其被配置为基于所述奇偶校验寄存器输出信号来校正所述熔丝寄存器输出信号的错误，以及将错误已校正的信号输出为修复信息。
2.如权利要求1所述的半导体装置，其中，所述熔丝阵列包括多个熔丝组，其中所述多个熔丝组中的每个熔丝组包括电熔丝。
3.如权利要求1所述的半导体装置，其中，所述储存电路储存其数量适用于所述奇偶校验电路执行所述奇偶校验操作的所述熔丝数据，以及将所储存的熔丝数据输出为所述储存信号。
4.一种半导体装置，包括：
启动控制电路，其被配置为在启动操作期间产生熔丝地址和熔丝时钟；
熔丝阵列，其包括储存有故障地址信息的多个熔丝组，其中所述熔丝组被配置为基于所述熔丝地址来将储存在所述多个熔丝组中的所述故障地址信息输出为熔丝数据；
熔丝数据寄存器；
奇偶校验数据寄存器；
选择性输入电路，其被配置为基于选择信号来将所述熔丝数据输入到所述熔丝数据寄存器或将奇偶校验信号输入到所述奇偶校验数据寄存器；
储存电路，其被配置为基于计数码来接收所述熔丝数据并将所述熔丝数据储存在其中，以及将所储存的熔丝数据输出为储存信号；
奇偶校验电路，其被配置为基于所述储存信号来执行奇偶校验操作，以及将所述奇偶校验操作的结果输出为所述奇偶校验信号；以及
错误校正电路，其被配置为基于所述熔丝数据寄存器的输出和所述奇偶校验数据寄存器的输出来产生修复信息。
5.如权利要求4所述的半导体装置，其中，所述启动控制电路产生在启动信号被使能时周期性转变的所述熔丝时钟，并且通过对所述熔丝时钟进行计数来产生所述熔丝地址。
6.如权利要求4所述的半导体装置，其中，所述多个熔丝组中的每个熔丝组包括电熔丝。
7.如权利要求4所述的半导体装置，其中，所述选择性输入电路在所述选择信号被禁止时将所述熔丝数据传输至所述熔丝数据寄存器，而在所述选择信号被使能时将所述奇偶校验信号传输至所述奇偶校验数据寄存器。
8.如权利要求4所述的半导体装置，其中，所述储存电路接收所述熔丝数据并将所述熔丝数据储存在其中，直到所述计数码的码值达到预定值为止，并且当所述计数码的码值达到所述预定值时，所述储存电路将所储存的熔丝数据输出为所述储存信号。
9.如权利要求4所述的半导体装置，还包括：数据控制电路，其被配置为基于所述熔丝时钟来产生所述计数码和所述选择信号。
10.如权利要求9所述的半导体装置，其中，所述数据控制电路基于所述熔丝时钟来产生所述计数码，并且基于所述计数码来产生所述选择信号。
11.如权利要求10所述的半导体装置，其中，所述数据控制电路通过对所述熔丝时钟进行计数来产生码值增加的所述计数码，并且当所述计数码的码值达到预定值时，所述数据控制电路将所述计数码初始化并将所述选择信号使能预定时间。
12.如权利要求11所述的半导体装置，其中，所述数据控制电路包括：
计数器，其被配置为基于所述熔丝时钟来产生所述计数码；以及
脉冲发生电路，其被配置为当所述计数码的码值达到所述预定值时，将复位信号和所述选择信号使能。
13.如权利要求12所述的半导体装置，其中，当所述复位信号被使能时，所述计数器将所述计数码的码值初始化。
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