KR20190068101A - 반도체 장치 - Google Patents

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KR20190068101A KR1020170168159A KR20170168159A KR20190068101A KR 20190068101 A KR20190068101 A KR 20190068101A KR 1020170168159 A KR1020170168159 A KR 1020170168159A KR 20170168159 A KR20170168159 A KR 20170168159A KR 20190068101 A KR20190068101 A KR 20190068101A
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Abstract

외부 리페어 정보에 응답하여 제 1 퓨즈 어레이 신호 및 제 2 퓨즈 어레이 신호를 생성하는 퓨즈 회로; 상기 제 1 및 제 2 퓨즈 어레이 신호를 저장하고 저장된 신호들을 제 1 및 제 2 퓨즈 정보로서 출력하는 레지스터들; 상기 제 1 및 제2 퓨즈 정보에 응답하여 에러 정정 정보를 생성하는 에러 정정 회로; 및 어드레스 및 상기 에러 정정 정보에 응답하여 내부 리페어 정보를 생성하는 리페어 회로를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 장치에 관한 것이다.
반도체 장치는 전기적 신호를 입력 받고, 입력 받은 신호를 저장하며, 저장된 신호를 출력하도록 구성된다.
반도체 장치는 전기적 신호를 저장하기 위하여 노멀 메모리 셀들과 리던던시 메모리 셀들을 구비하며, 노멀 메모리 셀에 불량이 발생할 경우 불량이 발생한 메모리 셀과 리던던시 메모리 셀을 치환하는 리페어 동작을 수행한다.
본 발명은 정확한 리페어 동작이 수행될 수 있는 반도체 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 장치는 외부 리페어 정보에 응답하여 제 1 퓨즈 어레이 신호 및 제 2 퓨즈 어레이 신호를 생성하는 퓨즈 회로; 상기 제 1 및 제 2 퓨즈 어레이 신호를 저장하고 저장된 신호들을 제 1 및 제 2 퓨즈 정보로서 출력하는 레지스터들; 상기 제 1 및 제2 퓨즈 정보에 응답하여 에러 정정 정보를 생성하는 에러 정정 회로; 및 어드레스 및 상기 에러 정정 정보에 응답하여 내부 리페어 정보를 생성하는 리페어 회로를 포함한다. 본 발명의 실시예에 따른 반도체 장치는 외부 리페어 정보에 응답하여 퓨즈 어레이 신호를 생성하는 퓨즈 회로; 상기 퓨즈 어레이 신호의 에러를 정정하여 제 1 에러 정정 정보를 출력하는 제 1 에러 정정 회로; 상기 제 1 에러 정정 정보를 저장하고, 저장된 신호를 퓨즈 정보로서 출력하는 레지스터; 상기 퓨즈 정보의 에러를 정정하여 제 2 에러 정정 정보를 출력하는 제 2 에러 정정 회로; 및 상기 제 2 에러 정정 정보 및 어드레스에 응답하여 내부 리페어 정보를 출력하는 리페어 회로를 포함한다.
본 발명에 따른 반도체 장치는 정확한 리페어 동작을 수행할 수 있어, 반도체 장치의 신뢰성을 향상시킬 수 있는 장점이 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도,
도 2는 도 1의 퓨즈 회로의 실시예에 따른 구성도,
도 3은 도 1의 퓨즈 회로의 실시예에 따른 구성도,
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 도 1에 도시된 바와 같이, 퓨즈 회로(100), 제 1 및 제 2 레지스터(210, 220), 에러 정정 회로(300), 및 리페어 회로(400)를 포함할 수 있다.
상기 퓨즈 회로(100)는 외부 리페어 정보(Rep_ext)에 응답하여 제 1 퓨즈 어레이 신호(F_asA) 및 제 2 퓨즈 어레이 신호(F_asB)를 생성하여 출력할 수 있다. 예를 들어, 상기 퓨즈 회로(100)는 외부 리페어 정보(Rep_ext)에 응답하여 퓨즈 럽쳐 동작을 수행하고, 럽쳐된 신호를 상기 제 1 퓨즈 어레이 신호(F_asA) 및 상기 제 2 퓨즈 어레이 신호(F_asB)로서 출력할 수 있다. 이때, 상기 제 1 퓨즈 어레이 신호(F_asA)는 상기 외부 리페어 정보(Rep_ext)를 포함할 수 있고, 상기 제 2 퓨즈 어레이 신호(F_asB)는 상기 외부 리페어 정보(Rep_ext)에 대한 특정 연산 동작의 결과를 포함할 수 있다. 상기 특정 연산 동작은 페러티(parity) 연산 동작을 포함할 수 있다.
상기 제 1 레지스터(210)는 상기 제 1 퓨즈 어레이 신호(F_asA)를 저장하고, 저장된 신호를 제 1 퓨즈 정보 신호(F_infA)로서 출력할 수 있다.
상기 제 2 레지스터(220)는 상기 제 2 퓨즈 어레이 신호(F_asB)를 저장하고, 저장된 신호를 제 2 퓨즈 정보 신호(F_infB)로서 출력할 수 있다.
상기 에러 정정 회로(300)는 상기 제 1 및 제 2 퓨즈 정보(F_infA, F_infB)에 응답하여 에러 정정 정보(ECC_inf)를 생성하여 출력할 수 있다. 예를 들어, 상기 에러 정정 회로(300)는 상기 제 1 및 제2 퓨즈 정보(F_infA, F_infB)에 응답하여 에러 정정 동작을 수행하며, 에러 정정 동작의 결과로서 상기 에러 정정 정보(Ecc_inf)를 생성하여 출력할 수 있다. 이때, 상기 에러 정정 회로(300)은 ECC 회로를 포함할 수 있다. 또한 상기 에러 정정 회로(300)는 ECC 코드 또는 페러티 비트(parity bit)를 사용하여 에러 정정 동작을 수행하는 회로를 예로 하여 설명하지만, 해밍 코드(hamming code), 허프만 코드(Huffman code), 터보 코드(turbo code), 순환 코드(cyclic code), 리드-뭘러 코드(Reed-Muller code), 리드-솔로몬 에러 수정 코드(Reed-Solomon error correction code) 등의 어떤 형태의 코드 방식을 이용하여 에러 정정 동작을 수행하는 모든 에러 정정 회로도 적용 가능하다. 이때, 상기 에러 정정 회로(300)에서 이용되는 코드 방식에 따라 상기 퓨즈 회로(100)에서 수행하는 페러티 동작은 다른 코드를 생성하는 동작으로 가변 가능하다.
상기 리페어 회로(400)는 상기 에러 정정 정보(ECC_inf) 및 어드레스(ADD)에 응답하여 내부 리페어 정보(Rep_int)를 생성하여 출력할 수 있다. 예를 들어, 상기 리페어 회로(400)는 상기 에러 정정 정보(ECC_inf)와 상기 어드레스(ADD)를 비교하여, 상기 에러 정정 정보(ECC_inf)가 상기 어드레스(ADD)와 대응되면 상기 내부 리페어 정보(Rep_int)를 생성하여 출력할 수 있다.
상기 퓨즈 회로(100)는 도 2에 도시된 바와 같이, 페러티 연산 회로(110), 제 1 퓨즈 어레이(120) 및 제 2 퓨즈 어레이(130)를 포함할 수 있다.
상기 페러티 연산 회로(110)는 상기 외부 리페어 정보(Rep_ext)에 응답하여 페러티 연산을 수행하고, 페러티 연산 수행 결과를 페러티 정보(P_inf)로서 출력할 수 있다.
상기 제 1 퓨즈 어레이(120)는 복수개의 퓨즈들을 포함할 수 있다.
상기 제 1 퓨즈 어레이(120)는 상기 외부 리페어 정보(Rep_ext)에 응답하여 상기 복수개의 퓨즈들을 럽쳐(rupture)하고, 럽쳐된 신호들을 상기 제 1 퓨즈 어레이 신호(F_asA)로서 출력할 수 있다.
상기 제 2 퓨즈 어레이(130)는 복수개의 퓨즈들을 포함할 수 있다.
상기 제 2 퓨즈 어레이(130)는 상기 페러티 정보(P_inf)에 응답하여 상기 복수개의 퓨즈들을 럽쳐하고, 럽쳐된 신호들을 상기 제 2 퓨즈 어레이 신호(F_asB)로서 출력할 수 있다. 이때, 상기 제 1 및 제 2 퓨즈 어레이(120, 130) 각각이 포함하는 퓨즈들은 저항성 퓨즈 소자로서, 럽쳐(프로그램)되지 않은 상태에서는 높은 저항을 가지며, 럽쳐된 상태(프로그램된 상태) 이후에는 낮은 저항을 가질 수 있다. 또한 저항성 퓨즈 소자는 전극/절연물/전극의 구조를 가질 수 있으며, 전연물은 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide), ONO(silicon dioxide - silicon nitride - silicon dioxide)등일 수 있다. 퓨즈 럽쳐 동작은 충분한 시간동안 전극에 고전압을 인가하여 퓨즈를 구성하는 절연물을 파괴하는 동작을 포함할 수 있다.
도 2에 도시된 바와 같이 구성된 상기 퓨즈 회로(100)는 상기 페러티 연산 회로(110)를 포함하여, 상기 외부 리페어 정보(Rep_ext)에 따른 상기 페러티 정보(P_inf)를 생성하고, 상기 페러티 정보(P_inf)를 상기 제 2 퓨즈 정보(F_infB)로서 출력할 수 있다.
도 3에 도시된 상기 퓨즈 회로(100)는 상기 외부 리페어 정보(Rep_ext)에 상기 페러티 정보(P_inf)가 포함되어 있을 경우의 구성도를 개시한 것이다.
제 1 퓨즈 어레이(110)는 상기 외부 리페어 정보(Rep_ext)에 포함된 상기 페러티 정보(P_inf)를 제외한 정보에 응답하여 퓨즈 럽쳐 동작을 수행하고, 럽쳐된 신호를 제 1 퓨즈 어레이 신호(F_asA)로서 출력할 수 있다.
제 2 퓨즈 어레이(120)는 상기 외부 리페어 정보(Rep_ext)에 포함된 상기 페러티 정보(P_inf)에 응답하여 퓨즈 럽쳐 동작을 수행하고, 럽쳐된 신호를 제 2 퓨즈 어레이 신호(F_asB)로서 출력할 수 있다.
이와 같이 도 3에 도시된 바와 같이 구성된 상기 퓨즈 회로(100)는 상기 외부 리페어 정보(Rep_ext)에 상기 페러티 정보(P_inf)가 포함되어, 상기 퓨즈 회로(100)가 페러티 연산 회로를 포함하지 않을 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.퓨즈 회로(100)는 외부 리페어 정보(Rep_ext)에 응답하여 제 1 및 제 2 퓨즈 어레이 신호(F_asA, F_asB)를 생성하고 출력할 수 있다. 상기 퓨즈 회로(100)는 상기 외부 리페어 정보(Rep_ext)를 상기 제 1 퓨즈 어레이 신호(F_asA)로서 출력할 수 있고, 상기 외부 리페어 정보(Rep_ext)의 페러티 연산 결과를 상기 제 2 퓨즈 어레이 신호(F_asB)로서 출력할 수 있다.
상기 퓨즈 회로(100)는 상기 외부 리페어 정보(Rep_ext)에 페러티 연산 결과가 포함되지 않았으면, 도 2에 도시된 바와 같이 페러티 연산 회로(110)를 포함할 수 있다. 또한 상기 퓨즈 회로(100)는 상기 외부 리페어 정보(Rep_ext)에 페러티 연산 결과가 포함되었으면, 도 3에 도시된 바와 같이 페러티 연산 회로를 포함하지 않을 수 있다.
도 2를 참조하여 상기 퓨즈 회로(100)의 동작을 설명한다. 상기 퓨즈 회로(100)는 외부 장비 또는 외부 회로에서 입력되는 상기 외부 리페어 정보(Rep_ext)를 제 1 퓨즈 어레이(120)에 저장할 수 있다. 상기 제 1 퓨즈 어레이(120)는 상기 외부 리페어 정보(Rep_ext)에 응답하여 퓨즈들의 럽쳐 동작을 수행하고, 럽쳐된 퓨즈들의 정보를 제 1 퓨즈 어레이 신호(F_asA)로서 출력할 수 있다.
페러티 연산 회로(110)는 상기 외부 리페어 정보(Rep_ext)를 페러티 연산하고, 페러티 연산 결과를 페러티 정보(P_inf)로서 출력할 수 있다.
제 2 퓨즈 어레이(130)는 상기 페러티 정보(P_inf)를 저장할 수 있다, 상기 제 2 퓨즈 어레이(130)는 상기 페러티 정보(P_inf)에 응답하여 퓨즈들의 럽쳐 동작을 수행하고, 럽쳐된 퓨즈들의 정보를 제 2 퓨즈 어레이 신호(F_asB)로서 출력할 수 있다.
상기 퓨즈 회로(100)에서 출력된 상기 제 1 및 제 2 퓨즈 어레이 신호(F_asA, F_asB)는 제 1 및 제 2 레지스터(210, 220)에 각각 입력될 수 있다.
상기 제 1 레지스터(210)는 상기 제 1 퓨즈 어레이 신호(F_asA)를 저장하고, 저장된 정보를 상기 제 1 퓨즈 정보(F_infA)로서 출력할 수 있다.
상기 제 2 레지스터(220)는 상기 제 2 퓨즈 어레이 신호(F_asB)를 저장하고, 저장된 정보를 상기 제 2 퓨즈 정보(F_infB)로서 출력할 수 있다. 이때, 상기 제 1 및 제2 레지스터(210, 220)는 반도체 장치의 부트 업(boot up) 동작시 상기 제 1 및 제 2 퓨즈 어레이(120, 130)로부터 상기 제 1 및 제 2 퓨즈 어레이 신호(F_asA, F_asB)를 전달받아 저장하고, 저장된 신호를 상기 제 1 및 제 2 퓨즈 정보(F_infA, F_infB)로서 출력할 수 있다.
에러 정정 회로(300)는 상기 제 1 및 제 2 퓨즈 정보(F_infA, F_infB)에 응답하여 에러 정정 정보(ECC_inf)를 생성할 수 있다. 예를 들어, 상기 제 1 퓨즈 정보(F_infA)에는 상기 외부 리페어 정보(Rep_ext)가 포함되어 있고, 상기 제 2 퓨즈 정보(F_infB)에는 상기 외부 리페어 정보(Rep_ext)의 페러티 연산 결과가 포함되어 있다고 가정하면, 상기 에러 정정 회로(200)는 상기 제 2 퓨즈 정보(F_infB)를 기반으로 상기 제 1 퓨즈 정보(F_infA)의 에러를 정정하고, 정정된 정보를 상기 에러 정정 정보(ECC_inf)로서 출력할 수 있다.
리페어 회로(400)는 상기 에러 정정 정보(ECC_inf) 및 어드레스(ADD)에 응답하여 내부 리페어 정보(Rep_int)를 생성하고 출력할 수 있다. 예를 들어, 상기 리페어 회로(400)는 상기 에러 정정 정보(ECC_inf)와 상기 어드레스(ADD)를 비교하여, 상기 에러 정정 정보(ECC_inf)가 상기 어드레스(ADD)와 대응되면 기설정된 정보에 따라 상기 내부 리페어 정보(Rep_int)를 생성하여 출력할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 리페어 동작의 신뢰성을 높이기 위하여, 외부에서 입력되는 리페어 정보에 대한 에러 정정 동작을 수행하고, 에러 정정 동작이 수행된 리페어 정보와 어드레스를 비교하여 리페어 동작을 수행한다. 특히, 도 1에 도시된 바와 같이, 리페어 회로(400) 바로 이전단에 상기 에러 정정 회로(300)를 배치함으로써, 리페어 회로(400)에 입력되는 신호의 에러들을 제거할 수 있어 리페어 동작의 신뢰성을 더욱 높일 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치를 개시한 것으로, 반도체 장치는 퓨즈 회로(100-1), 제 1 에러 정정 회로(200-1), 레지스터(300-1), 제 2 에러 정정 회로(400-1) 및 리페어 회로(500-1)를 포함할 수 있다.
상기 퓨즈 회로(100-1)는 복수개의 퓨즈를 포함하며, 외부 리페어 정보(Rep_ext)에 응답하여 상기 복수개의 퓨즈의 럽쳐 동작을 수행하고, 럽쳐 동작의 결과를 퓨즈 어레이 신호(F_as)로서 출력할 수 있다. 상기 퓨즈 회로(100-1)는 도 2 및 도 3에 도시된 퓨즈 회로(100)와 동일하게 구성될 수 있다. 그러므로, 상기 퓨즈 어레이 신호(F_as)는 페러티 정보와 리페어 정보가 모두 포함될 수 있다.
상기 제 1 에러 정정 회로(200-1)는 상기 퓨즈 어레이 신호(F_as)에 대해 에러 정정 동작을 수행하고, 에러가 정정된 신호를 제 1 에러 정정 정보(Ecc_infA)로서 출력할 수 있다.
상기 레지스터(300-1)는 상기 제 1 에러 정정 정보(ECC_infA)를 저장하고, 저장된 신호를 퓨즈 정보 신호(F_inf)로서 출력할 수 있다. 이때, 상기 레지스터(300-1)는 도 1에 도시된 바와 같이 제 1 및 제 2 레지스터(210, 220)를 포함할 수 있다.
상기 제 2 에러 정정 회로(400-1)는 상기 퓨즈 정보 신호(F_inf)에 대해 에러 정정 동작을 수행하고, 에러가 정정된 신호를 제 2 에러 정정 정보(Ecc_infB)로서 출력할 수 있다.
상기 리페어 회로(500-1)는 상기 제 2 에러 정정 정보(Ecc_infB)와 어드레스(ADD)를 비교하여 내부 리페어 정보(Rep_int)로서 출력할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 퓨즈 회로와 레지스터 사이에 에러 정정 회로를 배치함으로써, 퓨즈 회로에서 발생할 수 있는 에러를 정정할 수 있다. 또한, 레지스터와 리페어 회로 사이에 에러 정정 회로를 배치함으로써, 레지스터에서 발생할 수 있는 에러를 정정하여 리페어 동작을 수행할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 도 1에 도시된 반도체 장치에 비해 에러 정정 회로를 퓨즈 회로와 레지스터 사이에 추가로 배치함으로써, 에러 정정 능력을 향상시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (13)

  1. 외부 리페어 정보에 응답하여 제 1 퓨즈 어레이 신호 및 제 2 퓨즈 어레이 신호를 생성하는 퓨즈 회로;
    상기 제 1 및 제 2 퓨즈 어레이 신호를 저장하고 저장된 신호들을 제 1 및 제 2 퓨즈 정보로서 출력하는 레지스터들;
    상기 제 1 및 제2 퓨즈 정보에 응답하여 에러 정정 정보를 생성하는 에러 정정 회로; 및
    어드레스 및 상기 에러 정정 정보에 응답하여 내부 리페어 정보를 생성하는 리페어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 회로는
    상기 외부 리페어 정보를 포함하는 상기 제 1 퓨즈 어레이 신호를 출력하고,
    상기 외부 리페어 정보의 페러티 정보를 포함하는 상기 제 2 퓨즈 어레이 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 회로는
    상기 외부 리페어 정보를 페러티 연산하여 상기 페러티 정보를 생성하는 페러티 연산 회로,
    상기 외부 리페어 정보에 응답하여 퓨즈 럽쳐 동작을 수행하고, 퓨즈 럽쳐 동작의 결과로 제 1 퓨즈 어레이 신호를 생성하는 제 1 퓨즈 어레이, 및
    상기 페러티 정보에 응답하여 퓨즈 럽쳐 동작을 수행하고, 퓨즈 럽쳐 동작의 결과로 제 2 퓨즈 어레이 신호를 생성하는 제 2 퓨즈 어레이를포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 퓨즈 어레이 각각은
    복수개의 저항성 퓨즈 소자들을 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제2 레지스터는
    상기 반도체 장치의 부트 업 동작시 상기 제 1 및 제 2 퓨즈 어레이 신호를 저장하고 출력하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 퓨즈 회로는
    상기 페러티 정보를 제외한 상기 외부 리페어 정보에 응답하여 퓨즈 럽쳐 동작을 수행하고, 퓨즈 럽쳐 동작의 결과로 제 1 퓨즈 어레이 신호를 생성하는 제 1 퓨즈 어레이, 및
    상기 외부 리페어 정보에 포함된 상기 페러티 정보에 응답하여 퓨즈 럽쳐 동작을 수행하고, 퓨즈 럽쳐 동작의 결과로 제 2 퓨즈 어레이 신호를 생성하는 제 2 퓨즈 어레이를포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 에러 정정 회로는
    상기 제 2 퓨즈 정보를 기반으로 상기 제 1 퓨즈 정보에 대한 에러 정정 동작을 수행하고, 에러 정정 동작의 결과로서 상기 에러 정정 정보를 생성하는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 리페어 회로는
    상기 에러 정정 정보와 상기 어드레스를 비교하여, 상기 에러 정정 정보가 상기 어드레스와 대응되면 기설정된 정보에 따라 상기 내부 리페어 정보를 생성하여 출력하는 것을 특징으로 하는 반도체 장치.
  9. 외부 리페어 정보에 응답하여 퓨즈 어레이 신호를 생성하는 퓨즈 회로;
    상기 퓨즈 어레이 신호의 에러를 정정하여 제 1 에러 정정 정보를 출력하는 제 1 에러 정정 회로;
    상기 제 1 에러 정정 정보를 저장하고, 저장된 신호를 퓨즈 정보로서 출력하는 레지스터;
    상기 퓨즈 정보의 에러를 정정하여 제 2 에러 정정 정보를 출력하는 제 2 에러 정정 회로; 및
    상기 제 2 에러 정정 정보 및 어드레스에 응답하여 내부 리페어 정보를 출력하는 리페어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 퓨즈 회로는
    복수개의 퓨즈들을 포함하며,
    상기 외부 리페어 정보에 따라 상기 복수개의 퓨즈들의 럽쳐 동작을 수행하고, 럽쳐 동작 결과를 상기 퓨즈 어레이 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 레지스터는
    상기 반도체 장치의 부트 업 동작시 상기 퓨즈 어레이 신호를 저장하고 저장된 신호를 퓨즈 정보로서 출력하는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 1 및 제 2 에러 정정 회로 각각은
    ECC 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 9 항에 있어서,
    상기 리페어 회로는
    상기 제 2 에러 정정 정보와 상기 어드레스를 비교하여, 상기 제 2 에러 정정 정보가 상기 어드레스와 대응되면 기설정된 정보에 따라 상기 내부 리페어 정보를 생성하여 출력하는 것을 특징으로 하는 반도체 장치
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