KR100610026B1 - 반도체 메모리 장치 및 그의 서브 워드라인 드라이버 제어방법 - Google Patents

반도체 메모리 장치 및 그의 서브 워드라인 드라이버 제어방법 Download PDF

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Abstract

서브 워드라인들 중의 하나를 메인 워드라인에 선택적으로 연결하여 전원전압 이상의 승압 전압을 선택된 서브 워드라인에 인가하는 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀과 연결되는 비트라인과 센스 앰프 사이를 전기적으로 분리하기 위해 인가되는 아이솔레이션 신호를 수신하여, 상기 서브 워드라인 드라이버의 동작 유무를 결정하는 드라이버 제어신호를 생성하는 서브 워드라인 드라이버 제어신호 생성부를 구비한다. 그리하여 본 발명은 개선된 서브 워드라인 드라이버 제어신호 생성부를 갖는 반도체 메모리 장치를 제공함으로써, 부가되어 형성되는 라인을 감소시켜 상기 서브 워드라인 드라이버 제어신호 생성부 측에서 바라본 부하를 줄일 수 있어 반도체 메모리 장치의 동작시 전력 소모를 줄일 수 있다.
서브 워드라인, 드라이버, 비트라인 격리부, 아이솔레이션, 센스 앰프

Description

반도체 메모리 장치 및 그의 서브 워드라인 드라이버 제어 방법{Semiconductor memory device and method for controlling sub word line driver thereof}
도 1은 종래의 서브 워드라인 드라이버 제어신호 생성부를 구비한 반도체 메모리 장치를 개략적으로 보인 블록도.
도 2는 도 1에서의 센스 앰프 영역과 SWD 제어신호 생성부의 연결을 상세히 보인 회로도.
도 3은 도 2에서의 SWD 제어신호 생성부의 등가 회로도.
도 4는 본 발명에 따른 SWD 제어신호 생성부를 구비한 반도체 메모리 장치의 구조를 나타낸 회로도.
도 5는 본 발명의 제1 실시예에 따른 SWD 제어신호 생성부를 상세히 나타낸 등가 회로도.
도 6은 본 발명의 제2 실시예에 따른 SWD 제어신호 생성부를 상세히 나타낸 등가 회로도.
<도면의 주요부분에 대한 부호의 설명>
112, 114 : 비트라인 격리부 116, 118 : 메모리 셀 어레이
SA : 센스 앰프 BL, BLB : 비트라인
SWL :서브 워드라인 PXI : 서브 워드라인 디코딩 신호
SWD, SWDL0, SWDL1, SDWR0, SWDR1 : 서브 워드라인 드라이버
TR1 ~ TR6, TR11 ~ TR16 : 트랜지스터
PXID_GEN : SWD 제어신호 생성부
BISL, BISR : 아이솔레이션 신호
PXIDL, PXIDH : SWD 제어신호, 서브 워드라인 구동 제어신호
52 : 승압 전압 공급부
54, 64 : 제1 서브 워드라인 구동 제어신호 출력부
56, 66 : 제2 서브 워드라인 구동 제어신호 출력부
N51, N52, N54, N56, N64, N66 : 접점
NM51, NM54, NM56, NM57, NM58 : N형 모스 트랜지스터
PM51, PM52, PM54, PM56 : P형 모스 트랜지스터
NM62, NM64, NM66 : N형 모스 트랜지스터
PM64, PM65, PM66, PM67 : P형 모스 트랜지스터
INV51 : 인버터
VPP : 승압 전압 VSS : 접지 전압
57, 58 : 플로팅 방지부
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치에서 메모리 셀에 연결된 서브 워드라인을 구동하는 서브 워드라인 드라이버를 제어하기 위한 서브 워드라인 드라이버 제어신호 생성부 및 그에 의한 제어 방법에 관한 것이다.
일반적으로 디램(Dynamic Random Access Memory;DRAM)이 대용량화됨에 따라 배선의 저항 문제로 인해 메모리 셀 어레이 자체에서의 지연 시간보다 신호를 전달하는데 걸리는 시간이 더 증가한다. 따라서, 배선의 길이를 적절히 분할하여 지연 시간을 최적화할 필요가 생기게 되었다. 이러한 측면에서, 메모리 셀 어레이에서 로우(row)를 선택하기 위한 워드라인(word line)도 적절하게 분할하게 되었다.
워드라인은 메모리 셀의 트랜지스터의 게이트 단자에 연결되며, 대개 폴리 실리콘으로 형성된다. 폴리실리콘의 비저항은 상당히 크며, 더구나 워드라인이 셀 트랜지스터의 게이트 옥사이드 위를 지나므로 커패시턴스(capacitance)도 매우 크다. 따라서, 워드라인의 저항이 커지면 RC 딜레이가 증가하고 워드라인을 구동하는 디코더 출력단이 커야 하므로 면적 소모도 증가하며, 워드라인 전체를 높은 전압으로 충전하고 방전하는데 많은 전력이 소모된다. 따라서 워드라인의 길이를 최적화하여 저항을 감소시킬 필요가 있게 되었다.
이를 해결하기 위해 워드라인을 적절한 길이로 분할해서 서브 워드라인들 (sub word lines)을 형성하고, 로우 디코더의 메인 워드라인과 서브 워드라인 드라이버의 서브 워드라인의 조합으로 서브 워드라인을 구동하는 계층적 워드라인 구동 방법이 사용되고 있다.
이하에서는 상기와 같은 계층적 워드라인 구조를 갖는 종래의 반도체 메모리 장치에 대하여 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 종래의 서브 워드라인 드라이버 제어신호 생성부(이하에서는 'SWD 제어신호 생성부'라고도 함)를 구비한 반도체 메모리 장치를 개략적으로 보인 블록도이고, 도 2는 도 1에서의 센스 앰프 영역(SAs, 20)과 SWD 제어신호 생성부(PXID_GEN)의 연결을 상세히 보인 회로도이며, 도 3은 도 2에서의 SWD 제어신호 생성부(PXID_GEN)의 등가 회로도이다.
먼저, 도 1을 참조하면, 종래의 반도체 메모리 장치는 메모리 셀 어레이(MCA, 14), 메인 워드라인 디코더(12), 센스 앰프 영역(20), 서브 워드라인 드라이버 제어신호 생성부 영역(18) 및 서브 워드라인 드라이버 영역(SWDs, 16)을 구비한다.
상기 메모리 셀 어레이(14) 내에는 복수 개의 메모리 셀들(MC)과 이에 연결된 비트라인(BL, BLB)이 있다. 상기 메모리 셀(MC) 각각은 서브 워드라인(SWL)과 비트라인(BL or BLB)의 교차점에 위치한다.
상기 메인 워드라인 디코더(12)는 입력되는 로우 어드레스 중 특정 어드레스(예를 들면, RA2 ~ RA8)를 수신한 후, 이를 디코딩하여 복수 개의 메인 워드라인(MWL)들 중에서 하나의 메인 워드라인에 전원 전압(VDD)보다 높은 승압 전압(VPP) 을 공급한다.
상기 센스 앰프 영역(20)은 메모리 셀 어레이들 사이에 위치하며, 비트라인(BL, BLB)의 신호를 감지 증폭하기 위한 복수 개의 센스 앰프(SA)가 형성된다.
상기 서브 워드라인 드라이버 영역(16)은 메모리 셀 어레이들 사이에 위치하며, SWD 제어신호(PXID)와 MWL 신호에 의해 구동되는 복수 개의 서브 워드라인 드라이버(SWD)가 형성된다.
상기 SWD 제어신호 생성부 영역(18)은 상기 센스 앰프 영역들 사이, 즉 컨정션 영역(CONJ)에 위치하며, SWD 제어신호(PXID)를 생성한다.
상기 SWD 제어신호 생성부(PXID_GEN)는 서브 워드라인 디코더(PXI_GEN, 11)에 의해 생성된 서브 워드라인 디코딩 신호(PXI)를 수신하여, 대응되는 서브 워드라인 드라이버(SWD)에 SWD 제어신호(PXID)를 인가한다. 상기 서브 워드라인 디코더(11)는 특정 로우 어드레스들(예를 들면, RA0, RA1)을 수신한 후 이를 디코딩하여 복수 개의 디코딩 신호들(PXI)을 생성한다.
도 2를 참조하면, 센스 앰프 영역(20), 메모리 셀 어레이(14a, 14b) 및 SWD 제어신호 생성부(PXID_GEN), 복수 개의 서브 워드라인 드라이버(SWD)가 도시되어 있다. 여기서, 도 1에 도시된 두 개의 서브 워드라인 디코딩 신호(PXI)는 두 개의 신호 중 하나만 상기 SWD 제어신호 생성부(PXID_GEN)로 인가되는 것으로 나타내었다.
상기 센스 앰프 영역(20)에는 복수 개의 센스 앰프(SA) 및 비트라인 격리부(24,26)가 형성된다. 상기 센스 앰프 영역(20)에서의 센스 앰프(SA)들은 아이솔레 이션 신호(BISL or BISR)에 의해 인접한 메모리 셀 어레이(14a, 14b) 내의 메모리 셀(도 1의 MC)에 연결된 비트 라인 쌍(BL, BLB) 중 한 쪽의 비트 라인 쌍(BL, BLB)과 연결되어, 연결된 비트 라인 쌍에 실린 신호의 레벨을 감지 증폭한다.
예를 들어, 메모리 셀 어레이(14b) 내의 서브 워드라인(SWL)이 활성화되는 경우에는 아이솔레이션 신호 BISR이 하이 레벨이 되고 아이솔이션 신호 BISL은 로우 레벨이 된다. 즉, 상기 메모리 셀 어레이(14b)의 비트라인 쌍(BL, BLB)과 복수 개의 센스 앰프(SA) 사이에 위치한 비트라인 격리부(24)의 트랜지스터들(TR1, TR2, TR3, TR4)이 턴 온(turn-on)된다. 그리하여, 상기 메모리 셀 어레이(14b) 측의 비트라인 쌍(BL, BLB)과 센스 앰프(SA)들이 연결된다. 한편, 메모리 셀 어레이(14a)의 비트라인 쌍(BL, BLB)과 복수 개의 센스 앰프(SA) 사이에 위치한 비트라인 격리부(26)의 트랜지스터들(TR11, TR12, TR13, TR14)은 턴 오프(turn-off)된다. 그리하여, 상기 메모리 셀 어레이(14a)의 비트라인 쌍(BL, BLB)과 센스 앰프(SA) 간의 연결은 차단된다. 상기와 같이 하나의 센스 앰프 영역을 인접한 두 메모리 셀 어레이가 공유하는 배치 방식을 공유 센스 앰프(shared sense amplifier) 방식이라 한다. 이는 센스 앰프의 면적을 감소시켜 고집적화에 유리한 장점이 있어 널리 사용되는 방식이다.
도 3을 참조하면, SWD 제어신호 생성부(PXID_GEN)는 서브 워드라인 디코딩 신호(PXI)를 수신하여 SWD 제어신호(PXID)를 생성한다. 서브 워드라인 디코딩 신호(PXI)가 하이 레벨인 경우 SWD 제어신호 생성부(PXID_GEN)의 인버터(INV1, INV2)에 의해 SWD 제어신호(PXID)는 승압 전압(VPP)이 된다. 여기서, 상기 인버터(INV1, INV2)는 각각 P형 모스 트랜지스터(PM1, PM2)와 N형 모스 트랜지스터(NM1, NM2)의 쌍으로 이루어져 있다. 즉, INV1은 PM1과 NM1으로 구성되고, INV2는 PM2와 NM2로 구성된다.
상기 SWD 제어신호(PXID)는 상기 서브 워드라인 드라이버 영역(16)에 형성된 복수 개의 서브 워드라인 드라이버들(SWD)을 제어한다. 예를 들어, 상기 서브 워드라인 드라이버는 메인 워드라인 디코더(12)에 의해 활성화된 메인 워드라인(MWL)과 상기 활성화된 SWD 제어신호(PXID)에 의해 서브 워드라인(SWL)을 전원 전압(VDD) 이상의 승압 전압(VPP)으로 활성화한다.
상기 반도체 메모리 장치에 있어서, 예를 들어 도 2에서 메모리 셀 어레이 14b에 대응되는 서브 워드라인들이 활성화되는 경우를 살펴보면, 상기 메모리 셀 어레이 14b내의 메모리 셀들을 선택하기 위해 메인 워드라인(MWL)으로 인가된 신호 및 서브 워드라인 디코딩 신호(PXI)에 응답하여 메모리 셀 어레이 14b에 대응되는 서브 워드라인 중 하나의 서브 워드라인이 활성화된다. 이 경우, 메모리 셀 어레이 14a 측으로는 SWD 제어신호(PXID)가 인가되는 것이 불필요하다.
하지만, 도 2의 SWD 제어신호(PXID)는 상기 센스 앰프(SA) 양측으로 배치된 셀 어레이(14a, 14b)에 대응되는 복수 개의 서브 워드라인 드라이버들(SWD)을 인에이블시키게 된다.
따라서, 상기 SWD 제어신호 생성부(PXID_GEN)의 부하가 매우 커, SWD 제어신호(PXID)의 활성화시에 소모되는 전력이 큰 문제점이 발생한다. 특히, 저소비전력을 필요로 하는 모바일(mobile) 기기 등의 동작 특성에 나쁜 영향을 미치게 된다.
따라서, 본 발명의 목적은 상기한 바와 같이 서브 워드라인 드라이버 제어신호 생성부에 걸리는 부하를 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 별도의 신호선 및 부가되는 회로 소자를 감소 또는 최소화하여 고밀도화, 고집적화된 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 서브 워드라인 드라이버 제어신호 생성부에 걸리는 부하를 줄임으로써 동작시 소모 전력을 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 서브 워드라인 드라이버 제어신호 생성부에 걸리는 부하를 줄일 수 있는 서브 워드라인 드라이버 제어 방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 서브 워드라인들 중의 하나를 메인 워드라인에 선택적으로 연결하여 전원전압 이상의 승압 전압을 선택된 서브 워드라인에 인가하는 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치는, 상기 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀과 연결되는 비트라인과 센스 앰프 사이를 전기적으로 분리하기 위해 인가되는 아이솔레이션 신호를 수신하여, 상기 서브 워드라인 드라이버의 동작 유무를 결정하는 드라이버 제어신호를 생성하는 서브 워드라인 드라이버 제어신호 생성부를 구비하는 것을 특징으로 한다.
여기서, 상기 서브 워드라인 드라이버 제어신호 생성부는 상기 아이솔레이션 신호에 의해 전기적으로 분리된 비트라인에 연결된 메모리 셀에 대응되는 서브 워드라인 드라이버는 동작하지 않도록 할 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 복수 개의 단위 메모리 셀들이 매트릭스 형태로 배열된 서브 메모리 셀 어레이들이 센스 앰프를 공유하는 구조를 갖는 반도체 메모리 장치는, 아이솔레이션 신호에 의해 제어되며, 상기 센스 앰프에 인접하게 배치되어 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이들 중 하나의 서브 메모리 셀 어레이와 상기 센스 앰프간을 절연하는 비트라인 격리부; 대응되는 서브 워드라인에 연결된 메모리 셀들을 선택하는 경우에 해당 서브 워드라인으로 서브 워드라인 전압을 인가하며, 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이들에 각기 대응되어 분할 배치되는 서브 워드라인 드라이버들; 및 해당 서브 워드라인을 선택하기 위한 서브 워드라인 디코딩 신호 및 상기 아이솔레이션 신호를 수신하여 상기 센스 앰프에 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들 중 하나의 서브 워드라인 드라이버를 활성화하고, 나머지 서브 워드라인 드라이버들을 활성화하지 않기 위한 서브 워드라인 드라이버 제어신호 생성부를 구비함을 특징으로 한다.
또한, 상기 서브 워드라인 드라이버 제어신호 생성부는 상기 센스 앰프가 형성된 영역에 인접한 컨정션 영역에 형성될 수 있다.
또한, 상기 서브 워드라인 드라이버 제어신호 생성부는, 상기 서브 워드라인 디코딩 신호가 하이 레벨인 경우에 전원 전압보다 높은 승압 전압을 출력하는 승압 전압 공급부를 구비할 수 있다.
또한, 상기 서브 워드라인 드라이버 제어신호 생성부는, 제1 P형 모스 트랜지스터의 게이트 단자에는 상기 아이솔레이션 신호 중 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이와 상기 센스 앰프 간을 절연하기 위한 제2 아이솔레이션 신호가 인가되고, 상기 제1 P형 모스 트랜지스터의 소스 단자에는 상기 승압 전압 공급부의 출력 전압이 인가되며, 상기 제1 P형 모스 트랜지스터의 드레인 단자는 제1 N형 모스 트랜지스터의 드레인 단자와 연결되며, 상기 제1 N형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호의 반전 신호가 인가되고 상기 제1 N형 모스 트랜지스터의 소스 단자에는 접지 전압이 인가되며, 상기 제1 P형 모스 트랜지스터의 드레인 단자와 상기 제1 N형 모스 트랜지스터의 드레인 단자의 접점인 제1 접점의 전압을 출력하는 제1 서브 워드라인 구동 제어신호 출력부를 구비할 수 있다.
또한, 상기 서브 워드라인 드라이버 제어신호 생성부는, 제2 P형 모스 트랜지스터의 게이트 단자에는 상기 아이솔레이션 신호 중 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이와 상기 센스 앰프를 연결하기 위한 제1 아이솔레이션 신호가 인가되고, 상기 제2 P형 모스 트랜지스터의 소스 단자에는 상기 승압 전압 공급부의 출력 전압이 인가되며 상기 제2 P형 모스 트랜지스터의 드레인 단자는 제2 N형 모스 트랜지스터의 드레인 단자와 연결되며, 상기 제2 N형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호의 반전 신호가 인가되고 상기 제2 N형 모스 트랜지스터의 소스 단자에는 접지 전압이 인가되며, 상기 제2 P형 모스 트랜지스터의 드레인 단자와 상기 제2 N형 모스 트랜지스터의 드레인 단자의 접점 인 제2 접점의 전압을 출력하는 제2 서브 워드라인 구동 제어신호 출력부를 구비할 수 있다.
또한, 상기 서브 워드라인 드라이버 제어신호 생성부는, 상기 제1 접점이 플로팅되는 것을 방지하기 위한 제1 플로팅 방지부; 및 상기 제2 접점이 플로팅되는 것을 방지하기 위한 제2 플로팅 방지부를 구비할 수 있다.
또한, 상기 제1 플로팅 방지부는 상기 제1 P형 모스 트랜지스터가 턴온되지 않는 경우 상기 제1 접점에 접지전압을 공급하고, 상기 제2 플로팅 방지부는 상기 제2 P형 모스 트랜지스터가 턴온되지 않는 경우 상기 제2 접점에 접지전압을 공급할 수 있다.
또한, 상기 제2 플로팅 방지부는 상기 제2 아이솔레이션 신호에 의해 제어될 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 복수 개의 단위 메모리 셀들이 매트릭스 형태로 배열된 서브 메모리 셀 어레이들이 센스 앰프를 공유하는 구조를 갖는 반도체 메모리 장치는, 센스 앰프를 공유하는 서브 메모리 셀 어레이들 중 하나의 서브 메모리 셀 어레이가 상기 센스 앰프에 연결되게 하는 제1 아이솔레이션 신호 및 다른 하나의 서브 메모리 셀 어레이가 상기 센스 앰프에 연결되지 않게 하는 제2 아이솔레이션 신호에 응답하고, 해당 서브 워드라인을 선택하기 위한 서브 워드라인 디코딩 신호에 응답하여, 상기 센스 앰프에 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들 중 하나의 서브 워드라인 드라이버를 활성화하기 위한 서브 워드라인 구동 제어신호를 생성하는 서브 워드라 인 드라이버 제어신호 생성부를 구비함을 특징으로 한다.
여기서, 상기 서브 워드라인 드라이버 제어신호 생성부는, 상기 제1 아이솔레이션 신호를 수신하여 상기 센스 앰프에 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들에 제1 서브 워드라인 구동 제어신호를 제공하는 제1 서브 워드라인 구동 제어신호 출력부; 및 상기 제2 아이솔레이션 신호를 수신하여 상기 센스 앰프에 연결된 서브 메모리 셀 어레이 이외의 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들에 제2 서브 워드라인 구동 제어신호를 제공하는 제2 서브 워드라인 구동 제어신호 출력부를 구비할 수 있다.
또한, 상기 제1 서브 워드라인 구동 제어신호 출력부는, 상기 서브 워드라인 디코딩 신호가 하이 레벨인 경우 상기 제1 아이솔레이션 신호에 의해 턴온되어 제1 P형 모스 트랜지스터의 드레인 단자와 제 2 P형 모스 트랜지스터의 드레인 단자의 접점인 제1 접점이 접지 전압을 갖도록 하는 제1 N형 모스 트랜지스터; 및 상기 제1 접점의 전압을 인버팅하여 상기 제1 서브 워드라인 구동 제어신호를 출력하기 위한 제1 인버터를 구비할 수 있다.
또한, 상기 제1 P형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호가 인가되며 소스 단자에는 전원 전압보다 높은 승압 전압이 인가되고, 상기 제2 P형 모스 트랜지스터의 게이트 단자에는 상기 제1 서브 워드라인 구동 제어신호가 인가되며 소스 단자에는 승압 전압이 인가될 수 있다.
또한, 상기 제1 접점은 상기 서브 워드라인 디코딩 신호가 로우 레벨인 경우 승압 전압을 갖게 되어 상기 제1 서브 워드라인 구동 제어신호는 로우 레벨로 될 수 있다.
또한, 상기 제2 서브 워드라인 구동 제어신호 출력부는, 상기 서브 워드라인 디코딩 신호가 하이 레벨인 경우 상기 제2 아이솔레이션 신호에 의해 턴오프되어 제3 P형 모스 트랜지스터의 드레인 단자와 제4 P형 모스 트랜지스터의 드레인 단자의 접점인 제2 접점이 승압 전압을 갖도록 하는 제2 N형 모스 트랜지스터; 및 상기 제2 접점의 전압을 인버팅하여 상기 제2 서브 워드라인 구동 제어신호를 출력하기 위한 제2 인버터를 구비할 수 있다.
또한, 상기 제3 P형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호가 인가되며 소스 단자에는 전원 전압보다 높은 승압 전압이 인가되고, 상기 제4 P형 모스 트랜지스터의 게이트 단자에는 상기 제2 서브 워드라인 구동 제어신호가 인가되며 소스 단자에는 승압 전압이 인가될 수 있다.
또한, 상기 제2 접점은 상기 서브 워드라인 디코딩 신호가 로우 레벨인 경우 승압 전압을 갖게 되어 상기 제2 서브 워드라인 구동 제어신호는 로우 레벨로 될 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 서브 워드라인들 중의 하나를 메인 워드라인에 선택적으로 연결하여 전원 전압 이상의 승압 전압을 선택된 서브 워드라인에 인가하는 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치에서, 상기 서브 워드라인 드라이버를 제어하기 위한 방법은 상기 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀과 연결되는 비트라인과, 센스 앰프 사이를 전기적으로 분리하기 위해 인가되는 절연신호를 이용하여 상기 서브 워드라인 드라이버의 동작 유무가 결정되도록 하는 것을 특징으로 한다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 대응되는 메모리 셀에 연결된 서브 워드라인이 선택될 경우에 해당 서브 워드라인으로 서브 워드라인 전압을 인가하는 서브 워드라인 드라이버들이, 센스 앰프를 공유하는 서브 메모리 셀 어레이들에 각기 대응되어 분할 배치되는 구조를 갖는 반도체 메모리 장치에서, 상기 서브 워드라인 드라이버들을 서브 워드라인 드라이버 제어신호에 의해 제어하는 방법은, 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이들 중 선택된 서브 메모리 셀 어레이와 상기 센스 앰프를 연결하는 제1 아이솔레이션 신호 및 선택되지 않은 서브 메모리 셀 어레이와 상기 센스 앰프 간을 절연하는 제2 아이솔레이션 신호에 응답하고, 서브 워드라인 디코딩 신호에 응답하여 상기 선택된 서브 메모리 셀 어레이에 대응되는 서브 워드라인들 중 하나의 서브 워드라인을 활성화하는 것을 특징으로 한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 4는 본 발명에 따른 서브 워드라인 드라이버 제어신호 생성부(PXID_GEN) 를 구비한 반도체 메모리 장치의 구조를 나타낸 회로도이다.
도 4를 참조하면, 본 발명에 따른 반도체 메모리 장치는 메모리 셀 어레이, 공유 센스 앰프부, 서브 워드라인 드라이버 제어신호 생성부 및 서브 워드라인 드라이버를 포함한다.
상기 메모리 셀 어레이와 공유 센스 앰프의 구성은 도 2와 동일한 구성을 가지므로 상세한 설명은 생략한다.
상기 서브 워드라인 드라이버 제어신호 생성부(PXID_GEN)는 서브 워드라인 디코딩 신호(PXI)와 아이솔레이션 신호(BISL, BISR)에 응답해서 제1 서브 워드라인 구동신호(PXIDL)와 제2 서브 워드라인 구동신호(PXIDR)를 각각 출력한다.
상기 서브 워드라인 드라이버(SWD)는 메인 워드라인 신호들(MWLL0~n)과 제1 서브 워드라인 구동신호(PXIDL)에 응답하는 서브 워드라인 드라이버들(SWDL)과 메인 워드라인 신호들(MWLR0~n)과 제2 서브 워드라인 구동신호(PXIDR)에 응답하는 서브 워드라인 드라이버들(SWDR)을 구비한다.
도 5는 본 발명의 제1 실시예에 따른 SWD 제어신호 생성부를 상세히 나타낸 등가 회로도이다.
도 4 및 도 5를 참조하면, 상기 SWD 제어신호 생성부(PXID_GEN)는 승압 전압 공급부(52), 제1 서브 워드라인 구동 제어신호 출력부(54), 제2 서브 워드라인 구동 제어신호 출력부(56) 및 플로팅 방지부(57, 58)를 구비한다.
상기 승압 전압 공급부(72)는 서브 워드라인 디코딩 신호(PXI)가 하이 레벨인 경우에 전원 전압(VDD)보다 높은 승압 전압(VPP)을 상기 제1 서브 워드라인 구 동 제어신호 출력부(54) 및 상기 제2 서브 워드라인 구동 제어신호 출력부(56)로 출력한다. 즉, 상기 서브 워드라인 디코딩 신호(PXI)가 하이 레벨인 경우, 접점(N51)의 전압은 인버터(INV71)에 의해 상기 서브 워드라인 디코딩 신호(PXI)가 인버팅되어 로우 레벨로 된다. 그리고, 상기 접점(N51)의 전압에 의해 상기 승압 전압 공급부(52)의 P형 모스 트랜지스터(PM52)가 턴온되어 접점(N52)으로 승압 전압(VPP)을 출력한다. 상기 접점(N52)은 상기 제1 서브 워드라인 구동 제어신호 출력부(54) 및 상기 제2 서브 워드라인 구동 제어신호 출력부(54)의 소스 전압을 인가하는 부분이다. 상기 서브 워드라인 디코딩 신호(PXI)는 특정 로우 어드레스들(예를 들면, 상위 로우 어드레스(도 1의 RA0, RA1))을 수신한 후 이를 디코딩하는 서브 워드라인 디코딩 신호 생성부(도 1의 PXI_GEN)에 의해 출력되는 신호이다.
상기 제1 서브 워드라인 구동 제어신호 출력부(54)는 제1 P형 모스 트랜지스터(PM54)와 제1 N형 모스 트랜지스터(NM54)를 구비한다. 상기 제1 P형 모스 트랜지스터(PM54)의 게이트 단자에는 아이솔레이션 신호(BISL, BISR) 중 상기 센스 앰프(도 4의 SA)와 서브 메모리 셀 어레이(116, 118) 간의 연결을 차단하는 아이솔레이션 신호(BISR)가 인가된다. 그리고, 상기 제1 P형 모스 트랜지스터(PM54)의 소스 단자에는 상기 승압 전압 공급부(52)의 출력 전압인 접점(N52)의 전압이 인가된다. 그리고, 상기 제1 P형 모스 트랜지스터(PM54)의 드레인 단자는 상기 제1 N형 모스 트랜지스터(NM54)의 드레인 단자와 연결된다. 그리고, 상기 제1 N형 모스 트랜지스터(NM54)의 게이트 단자에는 상기 서브 워드라인 디코딩 신호(PXI)의 반전 신호가 인가되고 상기 제1 N형 모스 트랜지스터(NM54)의 소스 단자에는 접지 전압(VSS)이 인가된다. 여기서, 상기 서브 워드라인 디코딩 신호(PXI)의 반전 신호는 상기 서브 워드라인 디코딩 신호(PXI)를 수신하여 반전된 신호를 출력하는 인버터(INV51)에 의하여 생성된다. 그리하여, 상기 제1 서브 워드라인 구동 제어신호(PXIDL)는 상기 제1 P형 모스 트랜지스터(PM54)의 드레인 단자와 상기 제1 N형 모스 트랜지스터(NM54)의 드레인 단자의 연결 부분인 접점(N54)으로부터 출력된다.
상기 제2 서브 워드라인 구동 제어신호 출력부(56)는 제2 P형 모스 트랜지스터(PM56)와 제2 N형 모스 트랜지스터(NM56)를 구비한다. 그리고, 상기 제2 P형 모스 트랜지스터(PM56)의 게이트 단자에는 상기 아이솔레이션 신호(BISL, BISR) 중 상기 센스 앰프(SA)와 서브 메모리 셀 어레이(116, 118)가 연결되도록 하는 아이솔레이션 신호(BISL)가 인가된다. 그리고, 상기 제2 P형 모스 트랜지스터(PM56)의 소스 단자에는 상기 승압 전압 공급부(52)의 출력 전압인 접점(N52)의 전압이 인가되며 상기 제2 P형 모스 트랜지스터(PM56)의 드레인 단자는 상기 제2 N형 모스 트랜지스터(NM56)의 드레인 단자와 연결된다. 그리고, 상기 제2 N형 모스 트랜지스터(NM56)의 게이트 단자에는 상기 서브 워드라인 디코딩 신호(PXI)의 반전 신호가 인가되고, 상기 제2 N형 모스 트랜지스터(NM56)의 소스 단자에는 접지 전압(VSS)이 인가된다. 그리하여, 상기 제2 서브 워드라인 구동 제어신호(PXIDR)는 상기 제2 P형 모스 트랜지스터(PM56)의 드레인 단자와 상기 제2 N형 모스 트랜지스터(NM56)의 드레인 단자와의 연결 부분인 접점(N56)으로부터 출력된다.
예를 들어, 상기 서브 워드라인 디코딩 신호(PXI)가 하이 레벨이고 아이솔레이션 신호 중 제2 아이솔레이션 신호(BISR)가 로우 레벨이며 제1 아이솔레이션 신 호(BISL)가 하이 레벨인 경우를 가정하면, 접점(N51)은 로우 레벨이 되고 승압 전압 공급부의 P형 모스 트랜지스터(PM52)는 턴온되며 제1 P형 모스 트랜지스터(PM54)도 턴온된다. 그리고, 제2 P형 모스 트랜지스터(PM76)은 턴오프되며, 제1, 2 N형 모스 트랜지스터(NM54, NM56)는 턴오프된다. 따라서, 제1 서브 워드라인 구동 제어신호 출력부(54)의 접점(N54)은 승압 전압(VPP)으로 되고, 제2 서브 워드라인 구동 제어신호 출력부(56)의 접점(N56)은 종전의 전압을 유지하게 된다. 여기서 종전의 전압이라 함은 서브 워드라인 디코딩 신호(PXI)가 로우 레벨인 경우 제2 N형 모스 트랜지스터(NM56)가 턴온되어, 제2 서브 워드라인 구동 제어신호 출력부(56)의 접점(N56)이 접지 전압(VSS)을 갖는 상태이다. 그리하여, 제1 아이솔레이션 신호(BISL)에 의해 센스 앰프들과 연결되는 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들(도 4의 SWDL0, SWDL1)에 제1 서브 워드라인 구동 제어신호(PXIDL)인 승압 전압(VPP)이 제공되어, 센스 앰프들과 연결되는 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들(도 4의 SWDL0, SWDL1)이 구동된다. 한편, 제2 서브 워드라인 구동 제어신호(PXIDR)는 접지 전압(VSS)이 된다. 따라서, 제2 아이솔레이션 신호(BISR)에 의해 센스 앰프들과 연결되지 않는 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들(도 4의 SWDR0, SWDR1)은 구동되지 않는다.
상기 플로팅 방지부(57, 58)는 서브 워드라인 구동 제어신호 출력부(54, 56) 중 승압 전압(VPP)이 공급되지 않는 SWD 제어신호 출력부가 플로팅(floating)되는 것을 방지한다.
상기 플로팅 방지부 중 제1 플로팅 방지부(57)는 제2 서브 워드라인 구동 제어신호 출력부(56)가 승압 전압(VPP)을 출력하는 경우, 즉 접점 N56이 승압 전압(VPP)을 갖게 되고 접점 N54가 플로팅 상태로 되는 경우 상기 접점 N54에 기준 전압을 제공하기 위한 부분이다. 즉, 상기 제1 플로팅 방지부(57)는 아이솔레이션 신호 중 서브 메모리 셀 어레이와 상기 센스 앰프 간의 연결을 차단하기 위한 신호인 제2 아이솔레이션 신호(BISR)에 의해 제어되어 상기 제1 P형 모스 트랜지스터(PM54)가 턴온되지 않는 경우 상기 접점 N54에 기준 전압을 제공한다. 여기서, 상기 기준 전압은 접지 전압(VSS)일 수 있다.
상기 플로팅 방지부 중 제2 플로팅 방지부(58)는 제1 서브 워드라인 구동 제어신호 출력부(54)가 승압 전압(VPP)을 출력하는 경우, 즉 접점 N54가 승압 전압(VPP)을 갖게 되고 접점 N56이 플로팅 상태로 되는 경우 상기 접점 N56에 기준 전압을 제공하기 위한 부분이다. 즉, 상기 제2 플로팅 방지부(58)는 상기 제2 P형 모스 트랜지스터가 턴온되지 않는 경우 상기 접점 N56에 기준 전압을 제공하여 상기 접점 N56이 상기 제2 P형 모스 트랜지스터(PM56)가 턴오프되는 경우에 플로팅되는 것을 방지하게 된다. 여기서, 상기 기준 전압은 접지 전압(VSS)일 수 있다.
상기 제1 플로팅 방지부(58) 및 제2 플로팅 방지부(58)는 컨정션 영역 중 상기 SWD 제어신호 생성부(PXID_GEN)가 형성되지 않는 컨정션 영역에 형성될 수 있다.
상기 제1 플로팅 방지부(57) 및 제2 플로팅 방지부(58)는 각각 제2 아이솔레이션 신호(BISR)에 의해 제어되는 N형 모스 트랜지스터(NM57) 및 제1 아이솔레이션 신호(BISL)에 의해 제어되는 N형 모스 트랜지스터(NM58)를 구비한다. 예를 들어, 상기 제1 플로팅 방지부(57)는 상기 제1 서브 워드라인 구동 제어신호 출력부(54)의 접점(N54)에 연결되어 제2 아이솔레이션 신호(BISR)가 하이 레벨인 경우 제1 서브 워드라인 구동 제어신호 출력부(54)의 P형 모스 트랜지스터(PM54)가 턴오프됨으로 인해 제1 서브 워드라인 구동 제어신호 출력부(54)의 접점(N54)가 플로팅될 때의 기준 전압을 제공한다. 즉, 상기 제1 플로팅 방지부(57)의 N형 모스 트랜지스터(NM57)는 센스 앰프와 서브 메모리 셀 어레이 간의 연결을 차단하기 위한 제2 아이솔레이션 신호(BISR)에 의해 제어되어 제1 서브 워드라인 구동 제어신호 출력부(54)의 접점(N54)에 기준 전압을 제공한다. 이 경우, 상기 제2 플로팅 방지부(58)는 제1 아이솔레이션 신호(BISL)에 의해 제어되어 제2 서브 워드라인 구동 제어신호 출력부(56)의 접점(N56)에 기준 전압을 제공하지 않는다. 왜냐하면, 상기 접점(N56)은 제2 서브 워드라인 구동 제어신호 출력부(56)의 P형 모스 트랜지스터(PM56)가 턴온되어 있음으로 인해 플로팅되지 않기 때문이다.
상술한 바와 같이, 승압 전압(VPP)가 공급되지 않아야 할 서브 워드라인 드라이버들에 기준 전압을 제공하여, 서브 워드라인 구동 제어신호 출력부가 플로팅되어 이에 연결된 서브 워드라인 드라이버들이 임의의 플로팅 전압에 의해 구동되는 것을 방지하게 된다.
도 6은 본 발명의 제2 실시예에 따른 SWD 제어신호 생성부(PXID_GEN)를 상세히 나타낸 등가 회로도이다.
도 4 및 도 6을 참조하면, 상기 SWD 제어신호 생성부(PXID_GEN)는 센스 앰프 (SA)를 공유하는 서브 메모리 셀 어레이들 중 하나의 서브 메모리 셀 어레이(118)가 상기 센스 앰프(SA)에 연결되게 하는 제1 아이솔레이션 신호(BISL), 및 상기 센스 앰프에 연결된 서브 메모리 셀 어레이 이외의 서브 메모리 셀 어레이(116)가 상기 센스 앰프에 연결되지 않게 하는 제2 아이솔레이션 신호(BISR)를 이용한다. 그리하여, 상기 SWD 제어신호 생성부(PXID_GEN)는 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이(118)에 대응되는 서브 워드라인 드라이버들(SWDL0, SWDL1)은 구동되게 하고 상기 센스 앰프(SA)에 연결되지 않은 서브 메모리 셀 어레이(116)에 대응되는 서브 워드라인 드라이버들(SWDR0, SWDR1)은 구동되지 않게 한다.
상기 SWD 제어신호 생성부(PXID_GEN)는 제1 서브 워드라인 구동 제어신호 출력부(64) 및 제2 서브 워드라인 구동 제어신호 출력부(66)를 구비한다.
상기 제1 서브 워드라인 구동 제어신호 출력부(94)는 상기 제1 아이솔레이션 신호(BISL)를 수신하여 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이(118)에 대응되는 서브 워드라인 드라이버들(SWDL0, SWDL1)에 제1 서브 워드라인 구동 제어신호(PXIDL)를 제공한다. 상기 제1 서브 워드라인 구동 제어신호(PXIDL)는 승압 전압(VPP)으로서, 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이(118)에 대응되는 서브 워드라인 드라이버들(SWDL0, SWDL1)을 구동시켜 이에 연결된 서브 워드라인(SWL)들을 각각 구동시킨다.
상기 제1 서브 워드라인 구동 제어신호 출력부(64)는 제1 N형 모스 트랜지스터(NM64), 제1 P형 모스 트랜지스터(PM65), 제2 P형 모스 트랜지스터(PM64) 및 제1 인버터(INV64)를 구비한다.
상기 제1 N형 모스 트랜지스터(NM64)는 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이의 메모리 셀들을 선택하기 위한 서브 워드라인 디코딩 신호(PXI)가 하이 레벨인 경우 상기 제1 아이솔레이션 신호(BISL)에 의해 턴온되어 제1 P형 모스 트랜지스터(PM65)의 드레인 단자와 제2 P형 모스 트랜지스터(PM64)의 드레인 단자의 접점인 제1 접점(N64)이 접지 전압(VSS)을 갖도록 한다.
상기 제1 인버터(INV64)는 상기 제1 접점(N64)의 전압을 수신하여 상기 제1 서브 워드라인 구동 제어신호(PXIDL)를 출력한다.
상기 제1 P형 모스 트랜지스터(PM65)의 게이트 단자에는 상기 서브 워드라인 디코딩 신호(PXI)가 인가되며 소스 단자에는 전원 전압(VDD)보다 높은 승압 전압(VPP)이 인가된다.
상기 제2 P형 모스 트랜지스터(PM64)의 게이트 단자에는 상기 제1 서브 워드라인 구동 제어신호(PXIDL)가 인가되며 소스 단자에는 승압 전압(VPP)이 인가된다. 즉, 상기 제2 P형 모스 트랜지스터(PM64)의 게이트 단자는 상기 제1 인버터(INV64)의 출력단과 연결된다.
따라서, 상기 제1 접점(N64)은 상기 서브 워드라인 디코딩 신호(PXI)가 로우 레벨인 경우 상기 제1 P형 모스 트랜지스터(PM65)가 턴온되는 결과, 승압 전압(VPP)을 갖게 된다. 그리고, 상기 제1 서브 워드라인 구동 제어신호(PXIDL)는 상기 제1 인버터(INV64)에 의해 로우 레벨로 된다.
상기 제2 서브 워드라인 구동 제어신호 출력부(66)는 상기 제2 아이솔레이션 신호(BISR)를 수신하여 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이(116) 에 대응되는 서브 워드라인 드라이버들(SWDR0, SWDR1)에 제2 서브 워드라인 구동 제어신호(PXIDR)를 제공한다.
상기 제2 서브 워드라인 구동 제어신호(PXIDR)는 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이(118)의 메모리 셀들을 선택하기 위한 서브 워드라인 디코딩 신호(PXI)가 하이 레벨로 되기 전인 로우 레벨인 경우의 상기 제2 서브 워드라인 구동 제어신호 출력부(66)의 접점(N66)의 반전신호이다. 따라서, 상기 제2 서브 워드라인 구동 제어신호(PXIDR)는 로우 레벨로서, 상기 제2 서브 워드라인 구동 제어신호(PXIDR)에 연결된 서브 워드라인 드라이버들(SWDR0, SWDR1)은 구동되지 않는다.
상기 제2 서브 워드라인 구동 제어신호 출력부(66)는 제2 N형 모스 트랜지스터(NM66), 제3 P형 모스 트랜지스터(PM67), 제4 P형 모스 트랜지스터(PM66) 및 제2 인버터(INV66)를 구비한다.
상기 제2 N형 모스 트랜지스터(NM66)는 상기 센스 앰프(SA)에 연결된 서브 메모리 셀 어레이의 메모리 셀들을 선택하기 위한 서브 워드라인 디코딩 신호(PXI)가 하이 레벨인 경우 상기 제2 아이솔레이션 신호(BISR)에 의해 턴오프되어 상기 제3 P형 모스 트랜지스터(PM67)의 드레인 단자와 제4 P형 모스 트랜지스터(PM66)의 드레인 단자의 접점인 제2 접점(N66)이 승압 전압(VPP)을 갖도록 한다.
상기 제2 인버터(INV66)는 상기 제2 접점(N66)의 전압을 수신하여 상기 제2 서브 워드라인 구동 제어신호(PXIDR)를 출력한다.
상기 제3 P형 모스 트랜지스터(PM67)의 게이트 단자에는 상기 서브 워드라인 디코딩 신호(PXI)가 인가되며 소스 단자에는 전원 전압(VDD)보다 높은 승압 전압(VPP)이 인가된다.
상기 제4 P형 모스 트랜지스터(PM66)의 게이트 단자에는 상기 제2 서브 워드라인 구동 제어신호(PXI)가 인가되며 소스 단자에는 승압 전압(VPP)이 인가된다. 즉, 상기 제4 P형 모스 트랜지스터(PM66)의 게이트 단자는 상기 제1 인버터(INV66)의 출력단과 연결된다.
상기 제2 접점(N66)은 상기 서브 워드라인 디코딩 신호(PXI)가 로우 레벨인 경우에 승압 전압(VPP)을 갖게 되고, 이후 상기 서브 워드라인 디코딩 신호(PXI)가 하이 레벨로 되고 상기 제2 아이솔레이션 신호(BISR)가 로우 레벨인 경우 상기 승압 전압(VPP)을 계속 유지하게 된다. 즉, 제2 접점(N66)의 전압은 상기 서브 워드라인 디코딩 신호(PXI)가 로우 레벨인 경우의 전압인 승압 전압(VPP)을 계속 유지하게 된다. 따라서, 상기 제2 접점(N66)이 플로팅됨으로 인해 상기 제2 서브 워드라인 구동 제어신호 출력부(66)에 연결된 서브 워드라인 드라이버들(도 6의 SWDR0, SWDR1)이 구동될 수 있는 레벨의 전압이 상기 제2 서브 워드라인 구동 제어신호(PXIDR)로 되는 것을 방지할 수 있다. 그리고, 상기 제2 인버터(INV66)에 의해 반전되어 상기 제2 서브 워드라인 구동 제어신호(PXIDR)는 로우 레벨로 된다.
본 발명의 제2 실시예에 따른 SWD 제어신호 생성부(PXID_GEN)의 동작을 설명하면 이하와 같다.
서브 워드라인 디코딩 신호(PXI)가 로우 레벨인 경우에는 N형 모스 트랜지스터 NM62가 턴오프되고, 제1 P형 모스 트랜지스터(PM65) 및 제3 P형 모스 트랜지스 터(PM67)가 턴온된다. 접점 N64, N66은 승압 전압(VPP)으로 되고, 상기 접점 N64, N66의 전압은 인버터 INV64, INV66에 의해 반전되어 제1, 2 서브 워드라인 구동 제어신호(PXIDL, PXIDR)는 로우 레벨로 된다. 따라서, 이 경우에는 제1, 2 서브 워드라인 구동 제어신호 출력부(64, 66)에 연결된 서브 워드라인 드라이버들(SWD)은 모두 동작하지 않는다.
상기 서브 워드라인 디코딩 신호(PXI)가 하이 레벨로 되고, 아이솔레이션 신호 중 제1 아이솔레이션 신호(BISL)가 하이 레벨이고 제2 아이솔레이션 신호(BISR)가 로우 레벨인 경우, 제1, 2 서브 워드라인 구동 제어신호 출력부(64, 66)는 서로 다르게 동작한다.
먼저, 제1 서브 워드라인 구동 제어신호 출력부(64)의 동작을 살펴보면, 제1 P형 모스 트랜지스터(PM65)는 턴오프되고 제1 N형 모스 트랜지스터(NM64)가 턴온되어 제1 접점(N64)는 접지 전압(VSS)으로 된다. 제1 인버터(INV64)는 상기 제1 접점(N64)의 접지 전압(VSS)을 인가 받아 반전된 신호를 제1 서브 워드라인 구동 제어신호(PXIDL)로 출력한다. 여기서, 상기 제1 서브 워드라인 구동 제어신호(PXIDL)는 승압 전압(VPP)인 것이 바람직하다. 이 경우, 제2 P형 모스 트랜지스터(PM64)는 턴오프 상태이다.
다음으로, 제2 서브 워드라인 구동 제어신호 출력부(66)의 동작을 살펴보면, 제3 P형 모스 트랜지스터(PM67)는 턴오프되고 제1 N형 모스 트랜지스(NM66)도 턴오프 상태에 있게 된다. 따라서, 제2 접점(N66)은 상기 서브 워드라인 디코딩 신호(PXI)가 로우 레벨이었을 경우의 전압인 승압 전압(VPP)이 된다. 제2 인버터 (INV66)는 상기 제2 접점(N66)의 전압인 승압 전압(VPP)을 인가받아 반전된 신호를 제2 서브 워드라인 구동 제어신호(PXIDR)를 출력한다. 여기서, 상기 제2 서브 워드라인 구동 제어신호(PXIDR)는 접지 전압(VSS)일 수 있다. 그리고, 상기 제2 서브 워드라인 구동 제어신호(PXIDR)가 제4 P형 모스 트랜지스터(PM66)의 게이트 단자에 인가되어 상기 제2 접점(N66)은 승압 전압(VPP)을 계속 유지하게 된다.
따라서, 상기 SWD 제어신호 생성부(PXID_GEN)는 센스 앰프(도 4의 SA)를 공유하는 서브 메모리 셀 어레이들(도 4의 116, 118) 중 하나의 서브 메모리 셀 어레이(도 4의 118)가 상기 센스 앰프(도 4의 SA)에 연결되게 하는 제1 아이솔레이션 신호(BISL)를 수신하여 상기 서브 메모리 셀 어레이(도 4의 118)에 대응되는 서브 워드라인 드라이버들(도 4의 SWDL0, SWDL1)을 구동하기 위한 신호인 제1 서브 워드라인 구동 제어신호(PXIDL)가 승압 전압(VPP)을 갖게 한다. 그리고, 상기 센스 앰프(도 4의 SA)에 연결된 서브 메모리 셀 어레이 이외의 서브 메모리 셀 어레이(도 4의 116)가 상기 센스 앰프(도 4의 SA)에 연결되지 않게 하는 제2 아이솔레이션 신호(BISR)를 수신하여, 상기 서브 메모리 셀 어레이(도 4의 116)에 대응되는 서브 워드라인 드라이버들(도 4의 SWDR0, SWDR1)을 구동하기 위한 신호인 제2 서브 워드라인 구동 제어신호(PXIDR)가 접지 전압(VSS)을 갖게 한다. 또한, 이 경우의 제2 서브 워드라인 구동 제어신호(PXIDR)가 접지 전압(VSS)을 계속 유지하도록 하기 위해, 제4 P형 모스 트랜지스터(PM66)에서 상기 제2 인버터(INV66)의 입력단인 제2 접점(N66)에 승압 전압(VPP)을 계속 제공해 준다. 따라서, 상기 제2 접점(N66)의 전압이 특정 전압 이하로 하강하여 상기 제2 서브 워드라인 구동 제어신호(PXIDR) 가 승압 전압(VPP)을 갖게 되는 것을 방지할 수 있다.
도 4 내지 도 6을 참조하여, 본 발명에 따른 SWD 제어방법을 설명하면 이하와 같다.
공유 센스 앰프 방식의 반도체 메모리 장치에서 서브 워드라인 드라이버(SWD) 들을 서브 워드라인 구동 제어신호(PXIDL, PXIDR)에 의해 제어하는 방법은, 아이솔레이션 신호(BISL, BISR)를 이용하여 센스 앰프(SA)와 연결된 서브 메모리 셀 어레이에 대응되는 워드라인 드라이버들(SWD)에는 서브 워드라인 구동 제어신호 PXIDL를 인가하고, 상기 센스 앰프(SA)와 연결되지 않은 나머지 서브 메모리 셀 어레이에 대응되는 워드라인 드라이버들에는 서브 워드라인 구동 제어신호 PXIDL를 인가하지 않고 서브 워드라인 구동 제어신호 PXIDR을 인가한다.
상기 아이솔레이션 신호(BISL, BISR)는 상기 센스 앰프(SA)를 공유하는 서브 메모리 셀 어레이들(116, 118) 중 하나의 서브 메모리 셀 어레이가 상기 센스 앰프와 연결되게 하는 제1 아이솔레이션 신호(BISL), 및 나머지 서브 메모리 셀 어레이가 상기 센스 앰프(SA)와 연결되지 않게 하는 제2 아이솔레이션 신호(BISR)로 구별됨은 이미 설명된 바와 같다.
그리고, 본 발명의 제1 실시예에서 설명된 바와 같이, 본 발명에 따른 SWD 제어 방법은 상기 제2 아이솔레이션 신호(BISR)를 수신하여 상기 센스 앰프(SA)와 연결된 서브 메모리 셀 어레이(118)에 대응되는 서브 워드라인 드라이버들(SWDL0, SWDL1)에 상기 서브 워드라인 구동 제어신호(PXIDL)를 인가하고, 상기 제1 아이솔레이션 신호(BISL)를 수신하여 상기 센스 앰프(SA)와 연결이 차단된 서브 메모리 셀 어레이(116)에 대응되는 서브 워드라인 드라이버들(SWDR0, SWDR1)에 상기 서브 워드라인 구동 제어신호(PXIDR)를 인가할 수 있다.
또한, 본 발명의 제2 실시예에서 설명된 바와 같이, 본 발명에 따른 SWD 제어 방법은 상기 제1 아이솔레이션 신호(BISL)를 수신하여 상기 센스 앰프(SA)와 연결된 서브 메모리 셀 어레이(118)에 대응되는 서브 워드라인 드라이버들(SWDL0, SWDL1)에 상기 서브 워드라인 구동 제어신호(PXIDL)를 인가하고, 상기 제2 아이솔레이션 신호(BISR)를 수신하여 상기 센스 앰프(SA)와 연결이 차단된 서브 메모리 셀 어레이(116)에 대응되는 서브 워드라인 드라이버들(SWDR0, SWDR1)에 상기 서브 워드라인 구동 제어신호(PXIDR)을 인가할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치에서의 SWD 제어신호 생성부는 서브 워드라인을 구동하기 위해 상기 서브 워드라인에 연결된 서브 워드라인 드라이버들을 센스앰프와 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들과 센스 앰프와 연결되지 않은 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들로 구별되게 제어함으로써, 상기 SWD 제어신호 생성부의 부하를 줄일 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치 및 SWD 제어방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 아이솔레이션 신호에 의해 제어되는 서브 워드라인 드라이버 제어신호 생성부를 갖는 반도체 메모리 장치를 제공함으로써, 상기 서브 워드라인 드라이버 제어신호 생성부의 부하를 줄일 수 있는 효과를 갖는다.
또한, 본 발명은 아이솔레이션 신호이외의 별도의 신호를 사용함이 없이 서브 워드라인 드라이버 제어신호 생성부의 부하를 줄일 수 있는 효과가 있다.
또한, 본 발명은 서브 워드라인 드라이버 제어신호 생성부의 부하를 줄임으로써 반도체 메모리 장치의 동작시 소모 전력을 감소 또는 최소화할 수 있으며, 특히 저소비전력 환경에서 동작하는 모바일 기기 등의 동작 특성을 좋게하는 효과가 있다.

Claims (20)

  1. 서브 워드라인들 중의 하나를 메인 워드라인에 선택적으로 연결하여 전원전압 이상의 승압 전압을 선택된 서브 워드라인에 인가하는 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀과 연결되는 비트라인과 센스 앰프 사이를 전기적으로 분리하기 위해 인가되는 아이솔레이션 신호를 수신하여, 상기 서브 워드라인 드라이버의 동작 유무를 결정하는 드라이버 제어신호를 생성하는 서브 워드라인 드라이버 제어신호 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는 상기 아이솔레이션 신호에 의해 전기적으로 분리된 비트라인에 연결된 메모리 셀에 대응되는 서브 워드라인 드라이버는 동작하지 않도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 복수 개의 단위 메모리 셀들이 매트릭스 형태로 배열된 서브 메모리 셀 어레이들이 센스 앰프를 공유하는 구조를 갖는 반도체 메모리 장치에 있어서:
    아이솔레이션 신호에 의해 제어되며, 상기 센스 앰프에 인접하게 배치되어 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이들 중 하나의 서브 메모리 셀 어레이와 상기 센스 앰프간을 절연하는 비트라인 격리부;
    상기 센스 앰프를 공유하는 서브 메모리 셀 어레이들에 각기 대응되어 분할 배치되는 서브 워드라인 드라이버들; 및
    선택된 서브 메모리 셀 어레이의 해당 서브 워드라인을 선택하기 위한 서브 워드라인 디코딩 신호 및 상기 아이솔레이션 신호를 수신하여 상기 센스 앰프에 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들 중 하나의 서브 워드라인 드라이버를 활성화하고, 나머지 서브 워드라인 드라이버들을 활성화하지 않기 위한 서브 워드라인 드라이버 제어신호 생성부를 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는 상기 센스 앰프가 형성된 영역에 인접한 컨정션 영역에 형성됨을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는, 상기 서브 워드라인 디코 딩 신호가 하이 레벨인 경우에 전원 전압보다 높은 승압 전압을 출력하는 승압 전압 공급부를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는,
    제1 P형 모스 트랜지스터의 게이트 단자에는 상기 아이솔레이션 신호 중 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이와 상기 센스 앰프 간을 절연하기 위한 제2 아이솔레이션 신호가 인가되고, 상기 제1 P형 모스 트랜지스터의 소스 단자에는 상기 승압 전압 공급부의 출력 전압이 인가되며, 상기 제1 P형 모스 트랜지스터의 드레인 단자는 제1 N형 모스 트랜지스터의 드레인 단자와 연결되며, 상기 제1 N형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호의 반전 신호가 인가되고 상기 제1 N형 모스 트랜지스터의 소스 단자에는 접지 전압이 인가되며, 상기 제1 P형 모스 트랜지스터의 드레인 단자와 상기 제1 N형 모스 트랜지스터의 드레인 단자의 접점인 제1 접점의 전압을 출력하는 제1 서브 워드라인 구동 제어신호 출력부를 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는,
    제2 P형 모스 트랜지스터의 게이트 단자에는 상기 아이솔레이션 신호 중 상기 센스 앰프를 공유하는 서브 메모리 셀 어레이와 상기 센스 앰프를 연결하기 위한 제1 아이솔레이션 신호가 인가되고, 상기 제2 P형 모스 트랜지스터의 소스 단자에는 상기 승압 전압 공급부의 출력 전압이 인가되며 상기 제2 P형 모스 트랜지스터의 드레인 단자는 제2 N형 모스 트랜지스터의 드레인 단자와 연결되며, 상기 제2 N형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호의 반전 신호가 인가되고 상기 제2 N형 모스 트랜지스터의 소스 단자에는 접지 전압이 인가되며, 상기 제2 P형 모스 트랜지스터의 드레인 단자와 상기 제2 N형 모스 트랜지스터의 드레인 단자의 접점인 제2 접점의 전압을 출력하는 제2 서브 워드라인 구동 제어신호 출력부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는,
    상기 제1 접점이 플로팅되는 것을 방지하기 위한 제1 플로팅 방지부; 및
    상기 제2 접점이 플로팅되는 것을 방지하기 위한 제2 플로팅 방지부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 제1 플로팅 방지부는 상기 제1 P형 모스 트랜지스터가 턴온되지 않는 경우 상기 제1 접점에 접지전압을 공급함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제2 플로팅 방지부는 상기 제2 P형 모스 트랜지스터가 턴온되지 않는 경우 상기 제2 접점에 접지전압을 공급함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 플로팅 방지부는 상기 제2 아이솔레이션 신호에 의해 제어됨을 특징으로 하는 반도체 메모리 장치.
  12. 복수 개의 단위 메모리 셀들이 매트릭스 형태로 배열된 서브 메모리 셀 어레이들이 센스 앰프를 공유하는 구조를 갖는 반도체 메모리 장치에 있어서:
    센스 앰프를 공유하는 서브 메모리 셀 어레이들 중 하나의 서브 메모리 셀 어레이가 상기 센스 앰프에 연결되게 하는 제1 아이솔레이션 신호 및 다른 하나의 서브 메모리 셀 어레이가 상기 센스 앰프에 연결되지 않게 하는 제2 아이솔레이션 신호에 응답하고, 해당 서브 워드라인을 선택하기 위한 서브 워드라인 디코딩 신호 에 응답하여, 상기 센스 앰프에 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들 중 하나의 서브 워드라인 드라이버를 활성화하기 위한 서브 워드라인 구동 제어신호를 생성하는 서브 워드라인 드라이버 제어신호 생성부를 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 서브 워드라인 드라이버 제어신호 생성부는,
    상기 제1 아이솔레이션 신호를 수신하여 상기 센스 앰프에 연결된 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들에 제1 서브 워드라인 구동 제어신호를 제공하는 제1 서브 워드라인 구동 제어신호 출력부; 및
    상기 제2 아이솔레이션 신호를 수신하여 상기 센스 앰프에 연결된 서브 메모리 셀 어레이 이외의 서브 메모리 셀 어레이에 대응되는 서브 워드라인 드라이버들에 제2 서브 워드라인 구동 제어신호를 제공하는 제2 서브 워드라인 구동 제어신호 출력부를 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제1 서브 워드라인 구동 제어신호 출력부는,
    상기 서브 워드라인 디코딩 신호가 하이 레벨인 경우 상기 제1 아이솔레이션 신호에 의해 턴온되어 제1 P형 모스 트랜지스터의 드레인 단자와 제 2 P형 모스 트랜지스터의 드레인 단자의 접점인 제1 접점이 접지 전압을 갖도록 하는 제1 N형 모스 트랜지스터; 및
    상기 제1 접점의 전압을 인버팅하여 상기 제1 서브 워드라인 구동 제어신호를 출력하기 위한 제1 인버터를 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 P형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호가 인가되며 소스 단자에는 전원 전압보다 높은 승압 전압이 인가되고, 상기 제2 P형 모스 트랜지스터의 게이트 단자에는 상기 제1 서브 워드라인 구동 제어신호가 인가되며 소스 단자에는 승압 전압이 인가됨을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 접점은 상기 서브 워드라인 디코딩 신호가 로우 레벨인 경우 승압 전압을 갖게 되어 상기 제1 서브 워드라인 구동 제어신호는 로우 레벨로 되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제2 서브 워드라인 구동 제어신호 출력부는,
    상기 서브 워드라인 디코딩 신호가 하이 레벨인 경우 상기 제2 아이솔레이션 신호에 의해 턴오프되어 제3 P형 모스 트랜지스터의 드레인 단자와 제4 P형 모스 트랜지스터의 드레인 단자의 접점인 제2 접점이 승압 전압을 갖도록 하는 제2 N형 모스 트랜지스터; 및
    상기 제2 접점의 전압을 인버팅하여 상기 제2 서브 워드라인 구동 제어신호를 출력하기 위한 제2 인버터를 구비함을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제3 P형 모스 트랜지스터의 게이트 단자에는 상기 서브 워드라인 디코딩 신호가 인가되며 소스 단자에는 전원 전압보다 높은 승압 전압이 인가되고, 상기 제4 P형 모스 트랜지스터의 게이트 단자에는 상기 제2 서브 워드라인 구동 제어신호가 인가되며 소스 단자에는 승압 전압이 인가됨을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 제2 접점은 상기 서브 워드라인 디코딩 신호가 로우 레벨인 경우 승압 전압을 갖게 되어 상기 제2 서브 워드라인 구동 제어신호는 로우 레벨로 되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 서브 워드라인들 중의 하나를 메인 워드라인에 선택적으로 연결하여 전원 전압 이상의 승압 전압을 선택된 서브 워드라인에 인가하는 서브 워드라인 드라이버를 구비하는 반도체 메모리 장치에서, 상기 서브 워드라인 드라이버를 제어하기 위한 방법에 있어서:
    상기 반도체 메모리 장치의 메모리 셀 어레이를 구성하는 메모리 셀과 연결되는 비트라인과, 센스 앰프 사이를 전기적으로 분리하기 위해 인가되는 절연신호를 이용하여 상기 서브 워드라인 드라이버의 동작 유무가 결정되도록 하는 것을 특징으로 하는 서브 워드라인 드라이버 제어 방법.
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