CN1734665A - 铁电存储器及其驱动方法 - Google Patents

Abstract

本发明公开了一种可作为伪SRAM利用的的铁电存储器。该铁电存储器包括：包括：多个存储单元；以及控制部，在写入控制信号从第一逻辑值变化到第二逻辑值时，使存储单元存储数据信号所表示的存储数据，其中，在写入控制信号表示第一逻辑值时，控制部在第一存储单元上写入预备数据；在写入控制信号从第一逻辑值变化到第二逻辑值时，控制部使第一存储单元保持预备数据，或者在第一存储单元上写入存储数据，使存储数据存储在第一存储单元上。

Description

铁电存储器及其驱动方法

技术领域

本发明涉及铁电存储器及其驱动方法。尤其涉及可作为伪SRAM(静态存储器)利用的铁电存储器及其驱动方法。

背景技术

特开2003-308692号公报(专利文献1)中公开了一种现有的半导体集成电路装置。在上述专利文献1中披露的半导体集成电路装置包括检测光学使能信号/WE等的迁移的ATD电路，以及根据ATD电路的检测结果控制存储单元阵列的存取的控制电路，该半导体集成电路装置作为伪SRAM使用。

专利文献1：特开2003-308692号公报

不过，上述专利文献1披露的现有的半导体集成电路装置，因为光学使能信号/WE迁移后的写入动作慢，所以存在难以使其作为伪SRAM高速动作的问题。

发明内容

本发明的目的在于提供克服了以上技术缺陷的铁电存储器及其驱动方法。通过将权利要求范围内的独立权利要求所描述的技术特征进行组合来实现该目的。而且，从属权利要求规定了本发明的优选实施例。

为了解决上述技术问题，根据本发明的第一方面，提供了一种铁电存储器，包括：多个存储单元；以及控制部，在写入控制信号从第一逻辑值变化到第二逻辑值时使存储单元存储数据信号所表示的存储数据，其中，控制部，在所述写入控制信号表示第一逻辑值时，在第一存储单元上写入预备数据；在写入控制信号从第一逻辑值变化到第二逻辑值时，使第一存储单元保持预备数据，或者在第一存储单元上写入存储数据，使存储数据存储在第一存储单元上。

在上述结构中，在写入控制信号表示第一逻辑值的期间，在存储单元上写入第一数据，在写入控制信号从第一逻辑值变化到第二逻辑值时，保持第一数据或写入第二数据，也就是说，随着该期间的终止，数据信号所表示的、应该写入到该存储单元的数据被写入到该存储单元。例如，在将对存储单元的数据的写入动作分为第一数据的写入和第二数据的写入两次进行、并在该存储单元上写入希望的数据时，在写入控制信号表示第一逻辑值的期间终止前进行该写入动作。因此，根据上述结构，能够在写入控制信号从第一逻辑值变化到第二逻辑值后的极短时间中使存储单元存储该存储数据，所以能够趁着还没来得及影响写入期间后的读出动作的时候，以高速使写入动作终止。因此，根据上述结构，能够提供可作为伪SRAM利用的铁电存储器。

上述的铁电存储器还包括：连接至第一存储单元的板线和第一位线，其中，第一存储单元包括第一铁电电容器，第一铁电电容器的一端通过晶体管连接至位线，另一端连接至板线，控制部包括：板线控制电路，控制板线的电位，使所述板线的电位高于所述第一位线的电位，以在第一铁电电容器上写入预备数据；以及位线控制电路，控制位线的电位，使第一位线的电位高于板线的电位，以在第一铁电电容器上写入存储数据。

在上述的结构中，通过在第一铁电电容器的一端和另一端之间设置预定(规定)的电位差，从而控制该第一铁电电容器的极化状态，写入预定的数据。而且，因为加在板线上的负载大于加在第一位线上的负载，所以控制板线的电位的时间长于控制第一位线的电位的时间，在上述结构中，在第一铁电电容器上写入预备数据时控制板线的电位，写入存储数据时控制第一位线的电位。因此，根据上述结构，写入控制信号从第一逻辑值变化到第二逻辑值后，根据需要控制第一位线的电位，在存储单元上写入存储数据，所以能够在极短的时间内使存储单元存储该存储数据。

在上述的铁电存储器中，优选在预备数据写入到第一铁电电容器时，板线控制电路和位线线控制电路分别控制板线和第一位线的电位，使第一铁电电容器的一端和另一端处于大致相同的电位。

在上述的结构中，在第一铁电电容器上写入预备数据后到在写入存储数据之前的期间中，能够将施加在第一铁电电容器上的电压约设为0V。也就是说，在不进行数据的写入期间中，能够将施加在第一铁电电容器上的电压约设为0V。因此，根据上述结构，能够抑制第一铁电电容器的疲劳，同时能够防止基于刻印的读出安全系数的降低。

上述的铁电存储器优选还包括：数据管脚，从铁电存储器的外部接收数据信号；以及传输电路，对是否将数据管脚所接收的数据信号传输给位线控制电路进行切换，其中，所述位线控制电路包括：第一写入电路，保持所述数据信号；以及第一开关，设置在第一位线和第一写入电路之间，其中，在写入控制信号表示所述第一逻辑值时，传输电路将数据信号传输给第一写入电路，在写入控制信号从第一逻辑值变化到第二逻辑值时，第一开关连接第一写入电路和第一位线，在第一写入电路与第一位线连接时，第一写入电路根据传输到的数据信号控制所述第一位线的电位，使第一存储单元存储该存储数据。

在上述结构中，在写入控制信号从第一逻辑值变化到第二逻辑值时，第一写入电路根据在该写入控制信号表示第一逻辑值的期间预先传输并保持的数据信号，使存储数据存储在第一铁电电容器上。也就是说，根据上述结构，第一写入电路在写入控制信号从第一逻辑值变化到第二逻辑值时，不必等待存储数据的传输就能够使存储数据存储在第一铁电电容器上。因此，根据上述结构，还能够使存储数据高速存储在第一铁电电容器上。

上述的铁电存储器优选还包括主位线，连接有包含第一位线的多条辅助位线，第一开关设置在主位线和第一位线之间，第一写入电路通过主位线和第一开关连接至第一位线。

根据上述结构，能够提供可作为伪SRAM使用的、大容量的铁电存储器。

在上述铁电存储器中，优选位线控制电路还包括接地电路，接地电路对是否将第一位线接地进行切换，其中，在传输电路将数据信号传输给第一写入电路时，第一开关将第一位线从第一写入电路上断开，在传输电路将数据信号传输给写入电路时，接地电路和板线控制电路将第一位线和板线的电位设为接地电位。

在上述结构中，在传输电路将数据信号传输给第一写入电路时，该第一写入电路从第一位线上断开，而且，连接至第一位线和板线的第一铁电电容器的两端接地。也就是说，在上述结构中，不涉及传输给第一写入电路的数据信号所表示的数据，能够将施加在第一铁电电容器两端的电压大致设为0V。因此，根据上述结构，在伪SRAM中，例如即使在写入期间非常长的情况下，在将数据信号传输给写入电路的同时，能够抑制第一铁电电容器的疲劳特性，而且，能够防止基于印记的读出安全系数的降低。

在上述的铁电存储器中，优选位线控制电路还包括接地电路，该接地电路连接至第一位线，对是否将该第一位线接地进行切换，其中，在第一开关将第一位线从第一写入电路上断开时，接地电路将第一位线接地，将预备数据写入到第一铁电电容器，而且，传输电路开始向写入电路传输数据信号。

在上述结构中，在第一开关将第一位线和第一写入电路断开时，接地电路和板线控制电路将预备数据写入到第一铁电电容器，而且，传输电路向第一写入电路传输数据信号。也就是说，在上述结构中，在预备数据写入到第一铁电电容器期间，传输电路能够开始数据信号的传输。因此，根据上述结构，例如写入控制信号在紧接着将预备数据写入到第一铁电电容器之后，在从第一逻辑值变化到第二逻辑值时，第一写入电路能够快速将存储数据写入到第一铁电电容器。

在上述的铁电存储器中，优选还包括第二存储单元，其中，在第一存储单元上写入预备数据时，控制部读出存储在第二存储单元上的存储数据，在写入控制信号从第一逻辑值变化到第二逻辑值时，控制部在第二存储单元上写入从第二存储单元中读出的存储数据，使第二存储单元再次存储该存储数据。

在上述结构中，在向第一存储单元进行写入动作的同时，能够读出存储在第二存储单元的存储数据。而且，在上述结构中，在写入控制信号从第一逻辑值变化到第二逻辑值时，向第一存储单元写入基于数据信号的存储数据，而且，向第二存储单元再次写入从该第二存储单元读出的存储数据。因此，根据上述结构，在向第一存储单元进行写入动作的期间，能够向第二存储单元进行读出动作，而且，能够快速进行向第二存储单元的再写入动作。

在上述的铁电存储器中，优选在写入控制信号表示第一逻辑值时，控制部读出存储到第一存储单元和第二存储单元上的存储数据，与此同时，在读出了存储数据的第一存储单元和第二存储单元上写入预备数据。

在上述的结构中，能够在同一控制中对第一存储单元和第二存储单元进行读出动作和预备数据的写入动作。也就是说，因为不需要另行设置控制第一存储单元和第二存储单元的控制电路和控制信号，所以能够缩小铁电存储器的布局面积。

上述的铁电存储器还包括：第一位线和第二位线，分别连接至第一存储单元和第二存储单元；板线，连接至第一存储单元和第二存储单元；数据管脚，从铁电存储器的外部接收数据信号；以及传输电路，对是否将数据管脚所接收的数据信号传输给控制部进行切换，其中，控制部包括：板线控制电路，控制板线的电位；第一读出放大器，根据数据信号控制第一位线的电位，或者根据第一位线的电位保持存储在第一存储单元中的存储数据；第二读出放大器，根据数据信号控制第二位线的电位，或者根据第二位线的电位保持存储在第二存储单元中的存储数据；第一开关元件和第二开关元件，对是否将第一位线和第二位线分别连接至第一读出放大器和第二读出放大器进行切换；第一接地电路和第二接地电路，对是否分别将第一位线和第二位线接地进行切换；以及选择电路，将传输电路所传输到的数据信号供给到第一读出放大器和第二读出放大器中的一个，其中板线控制电路、以及第一接地电路和第二接地电路将第一位线和所述第二位线设为悬接状态，读出存储在第一存储单元和第二存储单元的存储数据，第一读出放大器和第二读出放大器分别保持从第一存储单元和第二存储单元中读出的存储数据，在第一读出放大器和第二读出放大器保持读出的存储数据时，第一开关和第二开关将第一位线和第二位线分别从第一读出放大器和第二读出放大器上断开，在第一位线和第二位线分别从第一读出放大器和第二读出放大器上断开时，板线控制电路、以及第一接地电路和第二接地电路至少在第一位线上写入预备数据，在第一位线和第二位线分别从第一读出放大器和第二读出放大器上断开时，选择电路将由传输电路传输的数据信号传输给第一读出放大器，在写入控制信号从第一逻辑值变化到第二逻辑值时，第一读出放大器将传输的数据信号所表示的存储数据写入所述第一存储单元，第二读出放大器将读出的存储数据再次写入第二存储单元。

根据本发明的第二方面，提供一种驱动铁电存储器的驱动方法，该铁电存储器在写入控制信号从第一逻辑值变化到第二逻辑值时，使存储单元存储数据信号所表示的存储数据，其包括：在写入控制信号表示第一逻辑值时，在第一存储单元上写入预备数据的步骤；以及在写入控制信号从第一逻辑值变化到第二逻辑值时，使第一存储单元保持预备数据，或者在第一存储单元上写入存储数据，使第一存储单元存储该存储数据的步骤。

附图说明

图1是表示本发明的铁电存储器100的第一实施例的示意图。

图2是第一实施例所涉及的铁电存储器100的动作的一例的时序图。

图3是第一实施例所涉及的铁电存储器100的动作的另一例的时序图。

图4是铁电存储器100的第二实施例的示意图。

图5是第二实施例所涉及的铁电存储器100的动作的一例的时序图。

图6是铁电存储器100的第三实施例的示意图。

图7是第三实施例所涉及的铁电存储器100的动作的一例的时序图。

图8是铁电存储器100的第四实施例的示意图

图9是第四实施例所涉及的铁电存储器100的动作的一例的时序图。

图10是存储单元阵列112的构造的其他示例的示意图。

具体实施方式

下面，参照附图，通过本发明的实施例对本发明进行说明。但是以下的实施例并不是对权利要求所保护范围的限定，而且，实施例中描述的技术特征并不都是本发明所要解决的技术问题的必要技术特征。

图1是本发明的铁电存储器100的第一实施例的示意图。铁电存储器100包括：存储单元阵列112，具有配置成阵列状的多个存储单元110；连接至存储单元110的字线WL1-m(m是大于等于2的整数)、板线PL1-m和位线BL1-n(n是大于等于2的整数)；字线控制电路120，控制字线WL1-m的电位；板线控制电路130，控制板线PL1-m的电位；位线控制电路200，控制位线BL1-n的电位；以及作为传输电路的一例的数据信号控制电路202。在本实施例中，字线控制电路120、板线控制电路130和位线控制电路200是控制部的一例。

存储单元110包括n型MOS晶体管TR；以及具有一端和另一端的铁电电容器C。n型MOS晶体管TR的栅极连接至字线WLj(j是1至m之间的整数)，源极和漏极中一个连接至位线BLk(k是1至n的整数)，另一个连接至铁电电容器C的一端。铁电电容器C的另一端连接至板线PLj。

位线控制电路200包括：写入电路230、作为开关的一例的n型MOS晶体管240、开关控制电路242、作为接地电路的一例的n型MOS晶体管250、和接地控制电路252。

写入电路230保持由数据信号控制电路202供给的数据信号。而且，写入电路230根据保持的数据信号所表示的存储数据控制位线BLk的电位，并将该存储数据写入连接至该位线BLk的存储单元110。写入电路230诸如是锁存数据信号的锁存电路、读出放大器电路等。而且，位线控制电路200可以具有与写入电路230分开的读出放大器电路。

n型MOS晶体管240相对于各条位线BLk，设置在写入电路230和该位线BLk之间，对是否连接写入电路230和位线BLk进行切换。具体地说，n型MOS晶体管240的源极和漏极中的一个连接至写入电路230，另一个连接至位线BLk。而且，n型MOS晶体管240根据供给到栅极的信号SW，对是否连接写入电路230和位线BLk进行切换。

开关控制电路242控制n型MOS晶体管240。开关控制电路242根据写入控制信号/WE和其他的控制信号向n型MOS晶体管240的栅极供给信号SW。在本实施例中，开关控制电路242统一(一括する)控制n个n型MOS晶体管240。

n型MOS晶体管250分别相对于各位线BLk设置，对是否将位线BLk接地进行切换。具体地说，n型MOS晶体管250的源极接地，漏极连接至位线BLk。而且，n型MOS晶体管250根据供给到栅极的信号BLEQ，对是否将位线BLk接地进行切换。

接地控制电路252控制n型MOS晶体管250。接地控制电路252根据预定的时间选择(timing)使供给到n型MOS晶体管250的栅极的信号BLEQ的电位发生变化，控制n型MOS晶体管250。在本实施例中，接地控制电路252统一控制n个n型MOS晶体管250。

数据信号控制电路202包括：多个数据管脚(pin)210、作为传输电路的一例的多个n型MOS晶体管212、和传输控制电路214。在本实施例中，数据管脚210分别相对于各位线BLk设置。也就是说，数据信号控制电路202具有n个数据管脚210，各数据管脚具有可以分别连接至位线BL1-n的结构。

数据管脚210从铁电存储器100的外部接收数据信号，该数据信号表示使选中的存储单元110存储的存储数据。n型MOS晶体管212对是否将数据管脚210所接收的数据信号传输至各自对应的总线配线Bus进行切换。传输控制电路214根据预定的时间选择(定时)使供给到n型MOS晶体管212的栅极的信号DT的电位发生变化，控制n型MOS晶体管212。

图2是第一实施例所涉及的铁电存储器100的动作的一例的时序图。参照图1和图2，以在连接至字线WL1、位线BL1-n和板线PL1的n个存储单元110上写入存储数据的动作为例，对第一实施例所涉及的铁电存储器100的动作进行说明。

在以下的示例中，各信号是表示H逻辑或L逻辑的数字信号。各控制信号表示H逻辑时的该控制信号的电位与铁电存储器100的驱动电压VCC具有大致相同的电位。而且，各控制信号表示L逻辑时的该控制信号的电位是接地电位。而且，在本实施例中，字线WL1-m的电位为大于等于VCC+Vth(n型MOS晶体管TR的阈值电压)的电位或接地电位。

首先，写入控制信号/WE的逻辑值从H逻辑变化到L逻辑，处于可向存储单元110写入数据的状态。而且，由地址信号ADD确定应写入存储数据的存储单元110的地址。这种情况下，由传输控制电路214供给的信号DT表示L逻辑，n型MOS晶体管212非导通(截止)，所以分别供给到数据管脚210的数据信号不供给到总线配线Bus。

接着，在连接至字线WL1和板线PL1的n个铁电电容器C上写入数据“0”作为预备数据。首先，字线控制电路120根据地址信号ADD，将字线WL1的电位作为VCC+Vth，选择字线WL1。基于此，连接至字线WL1的n型MOS晶体管TR导通，各铁电电容器C的一端分别与位线BL1-n连接。

而且，板线控制电路130使板线PL1的电位从0V变化到VCC。基于此，各铁电电容器C的另一端的电位成为VCC，另一方面，铁电电容器C的一端的电位通过位线BL1和n型MOS晶体管250接地。从而，在各铁电电容器C上施加以其一端为基准的+VCC的电压，所以在铁电电容器C上写入数据“0”作为预备数据。

接着，向各写入电路230传输供给到对应的数据管脚210的数据信号。具体地说，传输控制电路214使信号DT从L逻辑变化到H逻辑，使n型MOS晶体管212导通。基于此，各写入电路230通过n型MOS晶体管212和n型MOS晶体管220，与对应的数据管脚210连接，所以各数据信号传输至对应的写入电路230，并保持。这种情况下，开关控制电路242所输出的信号SW表示L逻辑，写入电路230与位线BL1-n断开，所以，位线BL1-n的电位不受保持在写入电路230中的数据信号的影响。

此外，在本例中，数据信号的传输是在铁电电容器C上写入预备数据的期间开始的，但是如果是在写入控制信号/WE表示L逻辑的期间开始的，则可以是在铁电电容器C上写入预备数据的期间之前，也可以是之后。

接着，板线控制电路130将板线PL1的电位设为0V，结束预备数据的写入。在铁电电容器C上写入预备数据后，到存储数据的写入开始之间的期间，板线控制电路130将板线PL1的电位保持为0V。另一方面，接地控制电路252和n型MOS晶体管250在该期间中，将位线BL1-n接地。

而且，写入电路230在该期间中，从位线BL1-n上断开。也就是说，位线BL1-n的电位在传输到写入电路230的数据信号所表示的存储数据为不定的期间，不受该数据信号的影响。从而，即使存储数据处于不定期间较长，施加在铁电电容器C上的电压也大致为0V。

接着，在连接至字线WL1和板线PL1的n个铁电电容器C上写入存储数据。首先，供给到各数据管脚210的数据信号所表示的存储数据确定后，写入控制信号/WE从L逻辑变化到H逻辑。

接地控制电路252根据该变化，将信号BLEQ设为L逻辑，将n型MOS晶体管250设为非导通。此外，传输控制电路214根据该变化将信号DT设为L逻辑，将n型MOS晶体管212设为非导通，停止向写入电路230传输数据信号。

而且，开关控制电路242根据该变化，使信号SW从L逻辑变化到H逻辑，使n型MOS晶体管240导通。基于此，写入电路230分别连接至位线BL1-n。这种情况下，向各写入电路230传输确定的存储数据，并使其保持，位线BL1-n的电位根据保持在对应的写入电路中的存储数据发生变化。

也就是说，在写入电路230保持L逻辑作为该存储数据的情况下，对应的位线BLk的电位保持0V不变。这种情况下，因为板线PL1的电位成为0V，所以施加在连接至位线BLk的铁电电容器C上的电压大致为0V。因此，在该铁电电容器C上作为预备数据写入的数据“0”作为存储数据保持不变。

另一方面，在写入电路230保持H逻辑作为该存储数据的情况下，对应的位线BLk的电位从0V变化到VCC。从而，施加在连接至位线BLk的铁电电容器C上的电压是以其一端为基准的-VCC，所以在该铁电电容器C上再次写入数据“1”作为存储数据。

而且，字线控制电路120将字线WL1的电位设为0V，开关控制电路242将信号SW设为L逻辑，而且，接地控制电路252将信号BLEQ设为H逻辑，终止向连接至字线WL1和板线PL1的n个铁电电容器C写入存储数据。基于此，在该n个铁电电容器C上存储数据信号所表示的存储数据。

图3是第一实施例所涉及的铁电存储器100的动作的另一示例的时序图。如该图所示，即使在施加在板线PL1的负载大、板线PL1的电位变化的下降沿需要时间的情况下，假设在板线PL1的下降沿结束前，即板线PL1的电位成为0V前，写入控制信号/WE从L逻辑变化到H逻辑，铁电存储器100也可以开始存储数据的写入动作。此外，当在铁电电容器C上写入预备数据后，预备数据的写入期间和存储数据的写入期间的一部分可以重叠。

在以上所说明的第一实施例中，在写入控制信号/WE表示L逻辑的期间，在存储单元110上写入预备数据、写入控制信号/WE从L逻辑变化到H逻辑时，也就是说，随着该期间的结束，数据信号所表示的、应该写入到该存储单元110的数据被写入到该存储单元110。因此，根据本实施例，在写入控制信号/WE从第一逻辑值变化到第二逻辑值后，能够在极其短的时间内使存储数据存储到存储单元110，所以趁着还没有对写入动作后的读出动作带来影响时能够高速终止写入动作。因此，根据本实施例，能够提供可作为伪SRAM使用的铁电存储器。

此外，在本实施例中，通过在铁电电容器C的一端和另一端之间设置预定的电位差，能够控制该铁电电容器C的极化状态，写入预定的数据。而且，加在板线PL1上的负载比加在位线BL1上的负载大，所以控制板线PL1的电位的时间长于控制第一位线BL1的电位的时间，在本实施例中，能够在铁电电容器C上写入预备数据时控制板线PL1的电位，写入存储数据时控制第一位线BL1的电位。因此，根据本实施例，写入控制信号/WE从L逻辑变化到H逻辑后，根据需要控制位线BL1的电位，在存储单元110上写入存储数据，所以能够在极其短的时间内，使存储单元110存储存储数据。

此外，在本实施例中，写入电路230，在写入控制信号/WE从L逻辑变化到H逻辑时，根据在该写入控制信号/WE表示L逻辑的期间预先传输并保持的数据信号，使铁电电容器C存储存储数据。也就是说，根据本实施例，写入电路230在写入控制信号/WE从L逻辑变化到H逻辑时，不必等待存储数据的传输就能够使第一铁电电容器C存储存储数据。因此，根据本实施例，能够更高速地使铁电电容器C存储存储数据。

此外，在本实施例中，在n型MOS晶体管212将数据信号传输给写入电路230时，该写入电路230从位线BL1上断开的同时，连接至位线BL1和板线PL1的第一铁电电容器C的两端接地。也就是说，在本实施例中，能够不涉及传输给写入电路230的数据信号所表示的数据，而将施加在第一铁电电容器C的两端的电压大致设为0V。因此，根据本实施例，在伪SRAM中，诸如即使在写入时间较长的情况下，在将数据信号传输给写入电路的同时，能够抑制铁电电容器C的疲劳，而且，能够防止基于印记的读出安全系数的降低。

此外，在本实施例中，即使在n型MOS晶体管240将位线BL1和写入电路230断开的情况下，n型MOS晶体管250和板线控制电路130在将预备数据写入铁电电容器C的同时，n型MOS晶体管212将数据信号传输给写入电路230。也就是说，在本实施例中，在预备数据写入到铁电电容器C的期间，n型MOS晶体管212能够开始数据信号的传输。因此，根据本实施例，例如在紧接着预备数据写入到铁电电容器C之后，在写入控制信号/WE从L逻辑变化到H逻辑时，写入电路230能够将存储数据高速写入铁电电容器C。

图4是铁电存储器100的第二实施例的示意图。在以下的说明中，以与第一实施例不同之处为中心对第二实施例的铁电存储器100进行说明。此外，标注有与第一实施例相同的符号的部分具有与第一实施例相同的功能。

在本实施例中，作为接地电路的一例的n型MOS晶体管250的漏极与设置在作为开关的一例的n型MOS晶体管240和写入电路230之间的配线连接。也就是说，在n型MOS晶体管240和n型MOS晶体管250都导通的情况下，n型MOS晶体管250具有将位线BL1-n接地的结构。

图5是第二实施例所涉及的铁电存储器100的动作的一例时序图。参照图4和图5，以在连接至字线WL1、位线BL1和板线PL1的存储单元110上写入存储数据的动作为例，以与第一实施例不同之处为中心对第二实施例所涉及的铁电存储器100的动作进行说明。

在本例中，板线控制电路130在应该将预备数据写入铁电电容器C、使板线PL1的电位从0V变化到VCC之前，开关控制电路242将信号SW设为H逻辑，连接位线BL1和写入电路230。这种情况下，接地控制电路252将信号BLEQ设为H逻辑，使n型MOS晶体管250导通，所以位线BL1-n的电位成为0V，而且，保持在写入电路230中的数据为L逻辑。

接着，开关控制电路242在预备数据写入铁电电容器C后，将信号SW设为L逻辑，将n型MOS晶体管240设为非导通。基于此，位线BL1-n从写入电路230上断开。另一方面，板线PL1的电位也成为0V，所以，施加在连接至字线WL1和板线PL1的n个铁电电容器C上的电压大致为0V。

接着，数据信号被传输给写入电路230。在本实施例中，在对铁电电容器C的预备数据写入结束后，传输控制电路214使信号DT从L逻辑变化到H逻辑。基于此，n型MOS晶体管212导通，所以供给到n个数据管脚210的数据信号分别传输给对应的写入电路230。

接着，与第一实施例一样，在数据信号所表示的存储数据确定后，在铁电电容器C上写入存储数据。基于此，在该铁电电容器C上存储数据信号所表示的存储数据。

图6是铁电存储器100的第三实施例的示意图。在以下的说明中，以与第一实施例和第二实施例不同之处为中心对第三实施例的铁电存储器100进行说明。而且，标注有与第一实施例和/或第二实施例相同的附图标记的部分具有与该实施例相同的功能。

本实施例的铁电存储器100包括多个存储单元阵列112-1～i(i是大于等于2的整数)。作为一例，各存储单元阵列112-1～i分别连接至具有4条位线BL1-4、m条字线WL1-m和板线PL1-m，具有4×m个存储单元110。

数据信号控制电路202包括多个数据管脚210、多条总线配线Bus、多个n型MOS晶体管212、作为选择电路的一例的栏选择电路222、和地址保持电路224。

多个数据管脚210、多个n型MOS晶体管212、和多条总线配线Bus对应各存储单元阵列112-1～i中的位线BL1-4设置。也就是说，数据信号控制电路202包括4个数据管脚210、n型MOS晶体管212、和总线配线Bus，4个数据管脚210、n型MOS晶体管212、和总线配线Bus对应各存储单元阵列112-1～i中的位线BL1-4的任一条设置。

n型MOS晶体管220设置在写入电路230和总线配线Bus之间，对是否连接写入电路230和总线配线Bus进行切换。具体地说，n型MOS晶体管220的源极和漏极中的一个连接至写入电路230，另一个连接至总线配线Bus。而且，n型MOS晶体管220基于供给到栅极的信号YSEL1-i(i是大于等于2的整数)，对是否连接写入电路230和总线配线Bus进行切换。

地址保持电路224接收从铁电存储器100的外部供给的地址信号ADD，变换为内部地址信号IA，提供给栏选择电路222。地址保持电路224诸如将使地址信号ADD表示写入地址的期间的终止时间选择延迟预定时间的信号作为内部地址信号IA提供给栏选择电路222。

栏选择电路222控制n型MOS晶体管220。栏选择电路222基于内部地址信号IA，使供给到n型MOS晶体管220的栅极的信号YESL1-i的电位发生变化，控制n型MOS晶体管220。

在本实施例中，栏选择电路222以各存储单元阵列112-1～i为单位对是否将位线BL1-4连接至各自对应的总线配线Bus进行切换。也就是说，栏选择电路222将信号YSEL1-i中的任一个供给到与连接至各存储单元阵列112-1～i的位线BL1-4对应的4个n型MOS晶体管220，并且以位线BL1-4为单位连接至对应的总线配线Bus。而且，各总线配线因为连接至各自不同的数据管脚210，所以栏选择电路222使与存储单元阵列112-1～i的任一个对应的n型MOS晶体管220导通时，在与该4个n型MOS晶体管220对应的位线BL1-4上由各自不同的数据管脚210供给数据信号。

位线控制电路200包括读出放大器232，代替第一实施例和第二实施例中的写入电路230。在本实施例中，位线控制电路200使连接至预定位线的存储单元110存储数据信号所表示的存储数据的同时，读出存储在连接至其他位线的存储单元110的数据。

图7是第三实施例所涉及的铁电存储器100的动作的一例时序图。参照图6和图7，以在存储单元阵列112-1中的、连接至字线WL1、位线BL1-4、和板线PL 1的4个存储单元110上写入存储数据的同时，读出存储在存储单元阵列112-i中的、连接至字线WL 1、位线BL1-4、和板线PL1的4个存储单元110上的数据的动作为例，对与第一实施例和第二实施例不同之处为中心对第三实施例所涉及的铁电存储器100的动作进行说明。而且，在存储单元阵列112-1上写入存储数据时，除该存储单元阵列112-1以外的存储单元阵列112-2～i进行读出存储在其上的数据的动作。

首先，将连接至存储单元阵列112-1～i的位线BL1-4预充电为0V。具体地说，字线控制电路120将字线WL1的电位设为VCC+Vth，同时开关控制电路242和接地控制电路252分别将信号SW和信号BLEQ设为H逻辑。基于此，n型MOS晶体管240和n型MOS晶体管250导通，位线BL1-4预充电为0V。而且，接地控制电路252将信号BLEQ设为L逻辑，将预充电为0V的位线BL1-4设为悬接状态。

接着，读出存储在上述8个存储单元110上的存储数据。首先，板线控制电路130使板线PL1的电位从0V变化到VCC。基于此，根据存储在上述8个存储单元110上的存储数据，对应的位线BL1-4的电位分别上升。具体地说，在该存储数据为“0”时，位线BL1-4的电位上升幅度小，在该存储数据为“1”时，位线BL1-4的电位上升幅度大。

而且，各读出放大器232基于该电位使上升的位线BL1-4的电位摆动。具体地说，在该存储数据为“0”时，将对应的位线BL1-4的电位设为0V，在该存储数据为“1”时，将对应的位线BL1-4的电位设为VCC。基于此，读出上述8个存储单元110的存储数据，并分别保持在对应的读出放大器232中。

接着，在上述8个存储单元110上写入预备数据。首先，在板线PL1的电位为VCC期间，开关控制电路242将信号SW设为L逻辑，将各读出放大器232分别从位线BL1-4上断开。而且，接地控制电路252将信号BLEQ设为H逻辑，将位线BL1-4接地。基于此，施加在上述8个存储单元110上的电压成为以一端为基准的+VCC，在该铁电电容器C上写入数据“0”作为预备数据。这种情况下，各读出放大器232从各自对应的位线BL1-4上断开，并保持从上述8个存储单元110读出的存储数据不变。

接着，向与存储单元阵列112-1对应的4个读出放大器232传输数据信号。具体地说，传输控制电路214将信号DT设为H逻辑，使4个n型MOS晶体管212导通。基于此，各数据管脚210连接至对应的总线配线Bus，数据信号分别供给到总线配线Bus。而且，栏选择电路222根据信号DT的逻辑值的变化，基于内部地址信号IA应该选择存储单元阵列112-1，将信号YSEL1设为H逻辑，将信号YSELi设为L逻辑。因此，供给到4个数据管脚210上的各数据信号分别通过n型MOS晶体管220，向与存储单元阵列112-1对应的读出放大器232传输，而不向与存储单元阵列112-i对应的读出放大器232传输。也就是说，与存储单元阵列112-1对应的读出放大器232分别重新保持数据信号，另一方面，与存储单元阵列112-i对应的读出放大器232保持从对应的存储单元110读出的存储数据不变。

接着，在上述8个存储单元110上写入存储数据。写入控制信号/WE从L逻辑变化到H逻辑，信号SW成为H逻辑，而且，信号BLEQ成为L逻辑时，位线BL1-4分别连接至对应的读出放大器232。也就是说，基于分别保持在对应的读出放大器232中的、数据信号所表示的存储数据，连接至存储单元阵列112-1的位线BL1-4的电位成为0V或VCC。而且，基于分别保持在对应的读出放大器232中的存储数据、即从对应的存储单元110中读出的存储数据，连接至存储单元阵列112-i的位线BL1-4的电位成为0V或VCC。因此，在存储单元阵列112-1中选中的4个存储单元110上写入数据信号所表示的存储数据，而且，在存储单元阵列112-i中选中的4个存储单元110上重新写入分别从该4个存储单元110上读出的存储数据。

图8是铁电存储器100的第四实施例的示意图。在以下的说明中，以与第一实施例至第三实施例的不同之处为中心对第四实施例的铁电存储器100进行说明。此外，标注有与第一实施例、第二实施例、和/或第三实施例相同的附图标记的结构具有与该实施例相同的功能。

在本实施例的铁电存储器100中，位线控制电路200包括以与存储单元阵列112-1对应的4个n型MOS晶体管250为单位进行控制的接地控制电路252，对连接至预定位线的存储单元110不进行读出动作而使其存储数据信号所表示的存储数据，而且读出存储在连接至其他位线的存储单元110上的数据。

图9是第四实施例所涉及的铁电存储器100的动作的一例时序图。参照图8和图9，以在存储单元阵列112-1中的、连接至字线WL1、位线BL1-4、和板线PL 1的4个存储单元110上写入存储数据，同时读出存储在与存储单元阵列112-i中的、连接至字线WL 1、位线BL1-4、和板线PL1的4个存储单元110上的数据的动作为例，对与第一实施例至第三实施例的不同之处为中心对第四实施例所涉及的铁电存储器100的动作进行说明。

在本实施例中，开关控制电路242、栏选择电路222和传输控制电路214与第三实施例一样，分别控制n型MOS晶体管240、n型MOS晶体管220和n型MOS晶体管212。基于此，在构成存储单元阵列112-1的4个存储单元110上写入数据信号所表示的存储数据。此外，构成存储单元阵列112-i的4个存储单元110在读出存储数据的同时分别重新写入从该4个存储单元110中读出的存储数据。

在第三实施例和第四实施例中，对在存储单元阵列112-1中选中的4个存储单元110进行写入动作，同时读出存储在存储单元阵列112-i中选中的4个存储单元110中的存储数据。而且，在该实施例中，当写入控制信号/WE从L逻辑变化到H逻辑时，对在存储单元阵列112-1中选中的4个存储单元110基于数据信号进行写入动作，同时对在在存储单元阵列112-i中选中的4个存储单元110重新写入从该4个存储单元110中读出的存储数据。因此，根据该实施例，对在存储单元阵列112-1中选中的4个存储单元110进行写入动作的期间，对在存储单元阵列112-i中选中的4个存储单元110进行读出动作的同时，能够高速进行对该4个存储单元110的重新写入动作。

图10是存储单元阵列112的构造的其他示例的示意图。本例的存储单元阵列112具有多层位线构造。具体地说，存储单元阵列112包括：连接至位线控制电路200(参照图1、图4、图6和图8)的多条主位线MBL1-n；相对于各条主位线MBL1-n设置多个的辅助阵列114；作为设置在辅助阵列114和对应的主位线MBL1-n之间的开关的一例的n型MOS晶体管262；以及控制各n型MOS晶体管262的辅助位线选择电路260。

各辅助阵列114包括：辅助位线SBL；以及连接至该辅助位线的多个存储单元110。各条辅助位线SBL通过n型MOS晶体管262连接至对应的主位线MBL1-n。也就是说，与上述的各实施例一样，各存储单元可以通过主位线MBL1-n中的任一条或辅助位线SBL连接至位线控制电路200。

此外，在本例中，各辅助阵列114具有作为接地电路的一例的n型MOS晶体管250。n型MOS晶体管250的源极接地，漏极连接至辅助位线SBL，与上述的实施例相同，由接地控制电路252供给信号BLEQ。而且，n型MOS晶体管250基于信号BLEQ的电位，对是否将各辅助位线SBL接地进行切换。

辅助位线选择电路260控制n型MOS晶体管262，该n型MOS晶体管262对是否连接主位线MBL1-n和各辅助位线SBL进行切换，选择应该连接至主位线MBL1-n的辅助位线SBL。在本实施例中，n型MOS晶体管262对是否连接辅助位线SBL和写入电路230或读出放大器232进行切换。也就是说，n型MOS晶体管262具有与在上述的实施例中描述过的开关的一例的开关控制电路242相同的功能，与上述的实施例相同，在位线控制电路200上设置n型MOS晶体管240和开关控制电路242，可以对是否连接辅助位线SBL和写入电路230或读出放大器232进行切换。

根据本例的存储单元阵列112，能够提供可作为伪SRAM使用的、大容量的铁电存储器100。

通过上述发明的示例描述的实施例和应用例，可以根据用途适当组合，或者变形、或者改进，而且，本发明并不限于上述的实施例。经过这种组合、变形、或改进得到的方式也包含在本发明的保护范围内，这从记载在权利要求书中的内容可以显而易见地推导出。

例如，在上述的实施例中，使用了作为接地电路的一例的n型晶体管，但也可以使用写入电路和读出放大器作为接地电路。此外，铁电存储器还可以具备与读出放大器分开的写入电路，而且，还可以具备接地电路。此外，接地电路、写入电路和读出放大器等的相互配置位置和相对于位线的连接位置等可以根据用途适当组合、或者变更、或者改进。

附图标记说明

100  铁电存储器                110  存储单元

112  存储单元阵列              114  辅助阵列

120  字线控制电路              130  板线控制电路

200  位线控制电路              202  数据信号控制电路

210  数据管脚                  212  n型MOS晶体管

214  传输控制电路              220  n型MOS晶体管

222  栏选择电路                224  地址保持电路

230  写入电路                  232  读出放大器

240  晶体管                    242  开关控制电路

250  晶体管                    252  接地控制电路

260  辅助位线选择电路          BL   位线

Bus  总线配线                  PL   板线

TR   晶体管                    WL   字线

Claims (11)

1.一种铁电存储器，包括：多个存储单元；以及控制部，在写入控制信号从第一逻辑值变化到第二逻辑值时，使存储单元存储数据信号所表示的存储数据，所述铁电存储器的特征在于：

所述控制部，在所述写入控制信号表示所述第一逻辑值时，在第一存储单元上写入预备数据；在所述写入控制信号从所述第一逻辑值变化到所述第二逻辑值时，使所述第一存储单元保持所述预备数据，或者在所述第一存储单元上写入所述存储数据，使所述第一存储单元存储所述存储数据。

2.根据权利要求1所述的铁电存储器，其特征在于：

还包括连接至所述第一存储单元的板线和第一位线，

其中，所述第一存储单元包括第一铁电电容器，所述第一铁电电容器的一端通过晶体管连接至所述位线，另一端连接至所述板线，

所述控制部包括：

板线控制电路，用于控制所述板线的电位，使所述板线的电位高于所述第一位线的电位，以在所述第一铁电电容器上写入所述预备数据；以及

位线控制电路，用于控制所述位线的电位，使所述第一位线的电位高于所述板线的电位，以在所述第一铁电电容器上写入所述存储数据。

3.根据权利要求2所述的铁电存储器，其特征在于：

在所述预备数据写入到所述第一铁电电容器时，所述板线控制电路和所述位线控制电路分别控制所述板线和所述第一位线的电位，以使所述第一铁电电容器的所述一端和所述另一端处于大致相同的电位。

4.根据权利要求2或3所述的铁电存储器，其特征在于，还包括：

数据管脚，用于从所述铁电存储器的外部接收所述数据信号；以及

传输电路，用于对是否将所述数据管脚所接收的所述数据信号传输给所述位线控制电路进行切换，

其中，所述位线控制电路包括：

第一写入电路，用于保持所述数据信号；以及

第一开关，设置在所述第一位线和所述第一写入电路之间，

其中，在所述写入控制信号表示所述第一逻辑值时，所述传输电路将所述数据信号传输给所述第一写入电路，

在所述写入控制信号从所述第一逻辑值变化到所述第二逻辑值时，所述第一开关连接所述第一写入电路和所述第一位线，

在所述第一写入电路与所述第一位线连接时，所述第一写入电路根据传输到的所述数据信号控制所述第一位线的电位，使所述第一存储单元存储所述存储数据。

5.根据权利要求4所述的铁电存储器，其特征在于：

还包括主位线，连接有包含所述第一位线的多条辅助位线，

其中，所述第一开关设置在所述主位线和所述第一位线之间，

所述第一写入电路通过所述主位线和所述第一开关连接至所述第一位线。

6.根据权利要求4所述的铁电存储器，其特征在于：

所述位线控制电路还包括接地电路，所述接地电路对是否将所述第一位线接地进行切换，

其中，在所述传输电路将所述数据信号传输给所述第一写入电路时，所述第一开关将所述第一位线从所述第一写入电路上断开，

在所述传输电路将所述数据信号传输给所述写入电路时，所述接地电路和所述板线控制电路将所述第一位线和所述板线的电位设为接地电位。

7.根据权利要求4所述的铁电存储器，其特征在于：

所述位线控制电路还包括接地电路，所述接地电路连接至所述第一位线，对是否将所述第一位线接地进行切换，

其中，在所述第一开关将所述第一位线从所述第一写入电路上断开时，所述接地电路将所述第一位线接地，将所述预备数据写入到所述第一铁电电容器，并且，所述传输电路开始向所述写入电路传输所述数据信号。

8.根据权利要求1所述的铁电存储器，其特征在于：

还包括第二存储单元，

其中，所述控制部，在所述第一存储单元上写入所述预备数据时，读出存储在所述第二存储单元上的存储数据；在所述写入控制信号从所述第一逻辑值变化到所述第二逻辑值时，在所述第二存储单元上写入从所述第二存储单元中读出的所述存储数据，使所述第二存储单元再次存储所述存储数据。

9.根据权利要求8所述的铁电存储器，其特征在于：

所述控制部在所述写入控制信号表示第一逻辑值时，读出存储到所述第一存储单元和所述第二存储单元上的存储数据，而且，在读出了存储数据的所述第一存储单元和所述第二存储单元上写入所述预备数据。

10.根据权利要求8所述的铁电存储器，其特征在于，还包括：

第一位线和第二位线，分别连接至所述第一存储单元和所述第二存储单元；

板线，连接至所述第一存储单元和所述第二存储单元；

数据管脚，从所述铁电存储器的外部接收所述数据信号；

以及

传输电路，对是否将所述数据管脚所接收的所述数据信号传输给所述控制部进行切换，

其中，所述控制部包括：

板线控制电路，用于控制所述板线的电位；

第一读出放大器，根据所述数据信号控制所述第一位线的电位，或者根据所述第一位线的电位保持存储在所述第一存储单元中的存储数据；

第二读出放大器，根据所述数据信号控制所述第二位线的电位，或者根据所述第二位线的电位保持存储在所述第二存储单元中的存储数据；

第一开关元件和第二开关元件，对是否将所述第一位线和所述第二位线分别连接至所述第一读出放大器和所述第二读出放大器进行切换；

第一接地电路和第二接地电路，对是否将所述第一位线和所述第二位线分别接地进行切换；以及

选择电路，将所述传输电路所传输的所述数据信号供给到所述第一读出放大器和所述第二读出放大器中的一个，

其中，所述板线控制电路、以及所述第一接地电路和所述第二接地电路将所述第一位线和所述第二位线设为悬接状态，读出存储在所述第一存储单元和所述第二存储单元中的存储数据，

所述第一读出放大器和所述第二读出放大器分别保持从所述第一存储单元和所述第二存储单元中读出的存储数据，

在所述第一读出放大器和所述第二读出放大器保持读出的所述存储数据时，所述第一开关和所述第二开关将所述第一位线和所述第二位线分别从所述第一读出放大器和所述第二读出放大器上断开，

在所述第一位线和所述第二位线分别从所述第一读出放大器和所述第二读出放大器上断开时，所述板线控制电路、以及所述第一接地电路和所述第二接地电路至少在所述第一位线上写入所述预备数据，

在所述第一位线和所述第二位线分别从所述第一读出放大器和所述第二读出放大器上断开时，所述选择电路将由所述传输电路传输的所述数据信号传输给所述第一读出放大器，

在所述写入控制信号从所述第一逻辑值变化到所述第二逻辑值时，所述第一读出放大器将传输的所述数据信号所表示的所述存储数据写入所述第一存储单元，所述第二读出放大器将读出的所述存储数据再次写入所述第二存储单元。

11.一种驱动方法，用于驱动铁电存储器，所述铁电存储器在写入控制信号从第一逻辑值变化到第二逻辑值时，使存储单元存储数据信号所表示的存储数据，所述驱动方法的特征在于包括以下步骤：

在所述写入控制信号表示所述第一逻辑值时，在第一存储单元上写入预备数据；以及

在所述写入控制信号从所述第一逻辑值变化到所述第二逻辑值时，使所述第一存储单元保持所述预备数据，或者在所述第一存储单元上写入所述存储数据，使所述第一存储单元存储所述存储数据。

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