CN112967742A - 存储器单元的印痕避免 - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 41
- 238000012937 correction Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 description 95
- 238000004891 communication Methods 0.000 description 30
- 230000006870 function Effects 0.000 description 17
- 239000000463 material Substances 0.000 description 14
- 230000010287 polarization Effects 0.000 description 13
- 230000003213 activating effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 230000009021 linear effect Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000007613 environmental effect Effects 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000001976 improved effect Effects 0.000 description 2
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013626 chemical specie Substances 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009022 nonlinear effect Effects 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
- 230000008093 supporting effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2275—Writing or programming circuits or methods
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/221—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using ferroelectric capacitors
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Power Engineering (AREA)
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Abstract
本申请涉及存储器单元的印痕避免。描述用于操作一个或若干个铁电存储器单元的方法、系统及装置。单元可经写入有值，所述值希望传达不同于通常可与所述值相关联的逻辑状态。例如，已存储与一个逻辑状态相关联的电荷达一个时段的单元可经重写以存储不同电荷，且所述重写单元仍可经读取以具有最初存储的逻辑状态。可将指示符存储于锁存器中以指示当前通过所述单元存储的所述逻辑状态是否为所述单元的预期逻辑状态。单元可(例如)基于事件的发生或基于所述单元已存储一个值(或电荷)达特定时段的确定而周期性地重写有相反值。
Description
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2017年06月02日、申请号为201780038707.3、发明名称为“存储器单元的印痕避免”的发明专利申请案。
交叉参考
本专利申请案主张2017年6月2日申请的标题为“存储器单元的印痕避免(MemoryCell Imprint Avoidance)”的第PCT/US2017/035758号PCT申请案的优先权，所述PCT申请案主张2016年6月21日申请的Calderoni等人的标题为“存储器单元的印痕避免(MemoryCell Imprint Avoidance)”的第15/188,886号美国专利申请案的优先权，所述案中的每一者经让渡给其受让人且以全文引用的方式并入本文中。
技术领域
技术领域涉及存储器单元的印痕避免。
背景技术
下文大体上涉及存储器装置且更具体来说涉及维持存储逻辑值达延长时段的铁电存储器单元的性能。
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过对存储器装置的不同状态进行编程而存储信息。例如，二进制装置具有两个状态，其通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置可读取或感测存储器装置中的经存储状态。为存储信息，电子装置可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器等等。存储器装置可为易失性或非易失性。非易失性存储器(例如，快闪存储器)可甚至在缺乏外部电源的情况下存储数据达延长时段。易失性存储器装置(例如，DRAM)可随时间丢失其存储状态，除非其由外部电源周期性刷新。二进制存储器装置可(例如)包含充电电容器或放电电容器。然而，充电电容器可经由泄漏电流随时间变成放电，从而导致存储信息的丢失。易失性存储器的特定特征可提供性能优势，例如更快的读取速度或写入速度，而非易失性存储器的特征(例如在无周期性刷新的情况下存储数据的能力)可为有利的。
FeRAM可使用类似于易失性存储器的装置架构，但可因为使用铁电电容器作为存储装置而具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有改进性能。FeRAM装置的铁电存储器单元可存储逻辑状态(例如，逻辑1)达延长时段(例如，数小时、数日、数月等)。在此时段内，铁电存储器单元的铁电电容器内的铁电域可偏移，偏移的量值及效应可随时间增大。由于此偏移，铁电存储器单元可在后续写入操作或读取操作期间经历降级性能。
发明内容
在一些实例中，一种操作存储器阵列的方法可包含：将第一逻辑状态写入到铁电存储器单元；确定所述铁电存储器单元已存储所述第一逻辑状态达第一时段；及至少部分基于所述确定所述铁电存储器单元已存储所述第一逻辑状态达所述第一时段而将第二逻辑状态写入到所述铁电存储器单元，其中所述第二逻辑状态不同于所述第一逻辑状态。
在一些实例中，一种电子存储器设备可包含：铁电存储器单元，其可写入有第一逻辑状态或第二逻辑状态；及锁存器，其经耦合到所述铁电存储器单元，其中所述锁存器包括非易失性存储器单元来存储是所述第一逻辑状态还是所述第二逻辑状态表示所述铁电存储器单元的预期逻辑状态的指示。
在一些实例中，一种电子存储器设备可包含：铁电存储器单元；及控制器，其与所述铁电存储器单元电子连通，其中所述控制器可操作以：确定所述铁电存储器单元已存储第一逻辑状态达第一时段；及至少部分基于所述确定所述铁电存储器单元已存储所述第一逻辑状态达所述第一时段而将第二逻辑状态写入到所述铁电存储器单元，其中所述第二逻辑状态不同于所述第一逻辑状态。
在一些实例中，一种电子存储器设备可包含：用于确定铁电存储器单元已存储第一逻辑状态达第一时段的构件；及用于至少部分基于所述确定所述铁电存储器单元已存储所述第一逻辑状态达所述第一时段而将第二逻辑状态写入到所述铁电存储器单元的构件，其中所述第二逻辑状态不同于所述第一逻辑状态。
附图说明
本文的揭示内容是指且包含下列图：
图1说明根据本发明的各种实施例的支持避免存储器单元的印痕的实例存储器阵列；
图2说明根据本发明的各种实施例的包含存储器单元且支持避免存储器单元的印痕的实例阵列；
图3说明根据本发明的各种实施例操作的铁电存储器单元的实例磁滞曲线图；
图4说明根据本发明的各种实施例的支持避免存储器单元的印痕的实例电路；
图5展示说明根据本发明的各种实施例的实例电路的操作的实例图；
图6A到6C展示根据本发明的各种实施例操作的存储器阵列的实例子区段；
图7说明根据本发明的各种实施例的支持避免存储器单元的印痕的实例铁电存储器阵列的框图；
图8说明根据本发明的各种实施例的包含支持避免存储器单元的印痕的存储器阵列的系统；及
图9是根据本发明的各种实施例说明用于避免存储器单元的印痕的一个或若干个方法的流程图。
具体实施方式
铁电存储器单元可经写入有值，所述值希望传达不同于通常可与所述值相关联的逻辑状态以减轻偏移铁电域的效应。例如，已存储与一个逻辑状态相关联的电荷达一个时段的单元可经重写以存储不同电荷，且重写单元仍可经读取以具有最初存储的逻辑状态。单元可(例如)基于事件的发生或基于所述单元已存储一个值(或电荷)达特定时段的确定而周期性地重写有相反值。可存储指示符(例如，于锁存器中)，其可指示当前通过单元存储的逻辑状态是否为单元的预期逻辑状态。
举实例来说，初始逻辑状态(例如，逻辑“1”)可经写入到存储器单元且通过所述存储器单元存储。在存储初始逻辑状态之后可不针对存储器单元调度后续存取操作(例如，读取或写入操作)达延长时段(例如，数小时、数日、数月等)；或相同逻辑值可经连续写入到存储器单元达延长时段。因此，存储器单元的铁电电容器内的铁电域可偏移。此现象可被称作“印痕”。
为减轻印痕的效应，可确定：存储器单元已存储初始逻辑状态达特定时间量；已发生事件；或单元已经连续写入有相同值达某时段，且相反值可经写入到单元。然而，单元的预期逻辑状态可保持不变。所以如果单元的初始逻辑状态为“1”，且如果在经确定时段之后，单元经重写有逻辑“0”，那么单元的预期状态可为逻辑“1”，且单元可被读取为存储逻辑“1”。
在一些情况中，当存储初始逻辑状态时可起始定时器，且可比较定时器的当前值与对应于经配置时段的预定或经动态配置的值。经配置时段可比预期导致单元的印痕的时段短，且在一些实例中可为约数秒或数分钟。在一些情况中，可基于存储器单元的内部特性、存储器单元的温度、存储器单元的寿命、由读取存储器单元所致的感测窗及类似物确定对应于时段的值。
在确定已经过所述时段之后，可将不同逻辑状态(例如，相反逻辑0状态)—相对于最初存储的逻辑状态—写入到存储器单元。同时，存储于锁存器(例如，非易失性存储器单元)中的指示符可从一个值(例如，“0”)更新到另一值(例如，“1”)。指示符的值可指示当前通过存储器单元存储的逻辑状态是预期从存储器单元读取的逻辑状态还是不同于预期从存储器单元读取的逻辑状态。例如，指示符值0可用于指示存储器单元的预期逻辑状态与当前通过存储器单元存储的逻辑状态相同，而指示符值1可用于指示存储器单元的预期逻辑状态与通过存储器单元存储的逻辑状态相反。在一些实例中，逻辑0可被视为与逻辑1相反。
在另一实例中，可将不同逻辑状态写入到存储器单元且响应于特定事件更新指示符。例如，在已检测到特定数目的读取/写入错误之后，可写入不同逻辑状态。在另一情况中，可响应于以下每一者而写入不同逻辑状态：装置从低功率状态或断电状态返回；装置经插入到外部电源中；或响应于来自操作装置的用户的输入。
在一些情况中，指示符的值可经提供到感测组件，且感测组件可感测当前存储在存储器单元处的逻辑状态(例如，逻辑0)。感测组件可使用经感测逻辑状态及指示符的值(例如，1)来确定经感测逻辑状态的相反状态是预期从存储器单元读取的逻辑状态(例如，最初存储的逻辑1状态)。在其它实例中，指示符的值可经提供到错误校正码(ECC)组件且用于识别来自包含存储器单元的存储器阵列的读取操作的码字，且所述码字的值可用于确定预期逻辑状态。虽然在单个存储器单元的内容背景中论述，但以上论述的特征可跨多个存储器单元实施，如将在下文中更详细描述。
下文在存储器阵列的内容背景中进一步描述上文介绍的本发明的特征。接着针对用于避免存储器单元的印痕的具有对应图的实例电路描述特定实例。本发明的这些及其它特征进一步通过与避免存储器单元的印痕相关的设备图、系统图及流程图说明且参考其加以描述。
图1说明根据本发明的各种实施例的支持避免存储器单元的印痕的实例存储器阵列100。存储器阵列100还可被称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可经编程以存储表示为逻辑0及逻辑1的两个状态。在一些情况中，存储器单元105经配置以存储两个以上逻辑状态。存储器单元105可包含电容器来存储表示可编程状态的电荷；例如，充电及未充电电容器可分别表示两个逻辑状态。
DRAM架构通常可使用此设计，且所采用的电容器可包含具有线性电极化性质的电介质材料。相比来说，铁电存储器单元可包含具有作为电介质材料的铁电体的电容器。铁电电容器的电荷的不同电平可表示不同逻辑状态。铁电材料具有非线性极化性质；在下文论述铁电存储器单元105的一些细节及优势。
可通过激活或选择适当字线110及数字线115而对存储器单元105执行例如读取及写入的操作。存取线110还可被称为字线110且数字线115还可被称为位线115。激活或选择字线110或数字线115可包含施加电压到每一相应线。字线110及数字线115由导电材料制成。例如，字线110及数字线115可由金属(例如铜、铝、金、钨等)、金属合金、其它导电材料或类似物制成。根据图1的实例，存储器单元105的每一行经连接到单个字线110，且存储器单元105的每一列经连接到单个数字线115。通过激活一个字线110及一个数字线115(例如，施加电压到字线110或数字线115)，可在其的交叉点处存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110及数字线115的交叉点可被称为存储器单元的地址。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件而与数字线电隔离。字线110可经连接到选择组件且可控制所述选择组件。例如，选择组件可为晶体管且字线110可经连接到晶体管的栅极。激活字线110导致存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。
可经由行解码器120及列解码器130控制存取存储器单元105。在一些实例中，行解码器120从存储器控制器140接收行地址且基于所接收的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。例如，存储器阵列100可包含多个字线110(标记为WL_1到WL_M)及多个数字线115(标记为DL_1到DL_N)，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115(例如，WL_2及DL_3)，可存取在其交叉点处的存储器单元105。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。例如，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。将铁电电容器放电可基于偏置或施加电压于铁电电容器。放电可引发数字线115的电压改变，感测组件125可比较其与参考电压(未展示)，以便确定存储器单元105的经存储状态。例如，如果数字线115具有高于参考电压的电压，那么感测组件125可确定存储器单元105中的经存储状态为逻辑1且反之亦然。感测操作的可靠性可取决于由读取存储器单元105所致的感测窗。例如，与较小感测窗相比，较大感测窗可与更少位错误相关联。感测窗可确定为在存储逻辑1时由读取存储器单元105所致的数字线115的电压与在存储逻辑0时由读取存储器单元所致的数字线115的电压之间的差。感测组件125可包含各种晶体管或放大器以便检测且放大信号的差，这可被称为锁存。存储器单元105的经检测逻辑状态接着可经由列解码器130输出作为输出135。
可通过激活相关字线110及数字线115设置或写入存储器单元105。如上文论述，激活字线110将存储器单元105的对应行与其相应数字线115电连接。通过在激活字线110时控制相关数字线115，可写入存储器单元105，即，可将逻辑值存储于存储器单元105中。列解码器130可接受将写入到存储器单元105的数据(例如，输入135)。可通过跨铁电电容器施加电压而写入铁电存储器单元105。在下文中更详细论述此过程。
在一些存储器架构中，存取存储器单元105可使所存储的逻辑状态降级或损毁且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。在DRAM中，例如，电容器可在感测操作期间部分或完全放电，从而损坏所存储的逻辑状态。所以可在感测操作之后重写逻辑状态。另外，激活单个字线110可导致行中的所有存储器单元放电；因此，可需要重写行中的若干或所有存储器单元105。
一些存储器架构(包含DRAM)可随时间丢失其存储状态，除非其由外部电源周期性刷新。例如，充电电容器可经由泄漏电流随时间变成放电，从而导致经存储信息的丢失。这些所谓的易失性存储器装置的刷新速率可为相对高的(例如，对于DRAM，每秒数十个刷新操作)，这可导致明显的电力消耗。随着存储器阵列愈来愈大，尤其对于依靠有限电源(例如电池)的移动装置来说，增大的电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料限制等)。如下文论述，铁电存储器单元105可具有可导致相对于其它存储器架构改进的性能的有益性质。
例如，铁电存储器单元105可相对于DRAM存储器单元留存经存储状态达更长时段(例如，数日)，这可减小或消除刷新操作的需要。然而，存储逻辑状态达延长时段(例如，数小时、数日、数月等)的铁电存储器单元105可随时间经历相关联铁电电容器内的铁电域偏移。此印痕可不利地影响从铁电存储器单元105的后续读取操作及到铁电存储器单元105的后续写入操作。例如，将与存储达延长时段的逻辑状态相反的逻辑状态写入到铁电存储器单元105可导致“软写入”条件，如将在下文更详细描述。软写入可导致降级读取操作，其特征可为铁电存储器单元的减小感测窗。在一些情况中，上文论述的延长时段可不必与例如日、月或更长的时段相关联，而可代替地与存储逻辑值与可发生或期望发生增大读取/写入错误的后续时间点之间的时间相关联。
因此，存储器阵列100的存储器单元105可经写入有不同逻辑状态以维持铁电存储器单元的可靠性(例如，减小位错误率、写入错误等)。在一些实例中，存储器阵列100可将与当前存储的值相反的值周期性地写入存储器阵列100或存储器阵列100的子区段的每一铁电存储器单元105。例如，存储器阵列100可识别时段(例如，对应于所期望的感测窗在存储初始值之后下降到低于阈值的时间点的时段)且可按跨越经识别时段的周期性间隔更新存储器阵列100的一或多个铁电存储器单元105。此时段可经确定为短于上文论述的延长时段。在一些情况中，可基于铁电存储器单元105的内部特性、存储器单元的温度、铁电存储器单元105的寿命、由读取铁电存储器单元105所致的感测窗及类似物确定所述时段。
在另一实例中，可识别还未经存取达所述时段的一或多个铁电存储器单元105且可将相反的逻辑状态写入到所述铁电存储器单元105。在可减少存储器阵列100的处理器上的负载的另一实例中，可识别包含还未经存取达所述时段的一或多个铁电存储器单元105的存储器阵列100的子区段且将相反逻辑状态重写到所述子区段内的铁电存储器单元105中的每一者。在另一个实例中，每当激活子区段时，可将相反逻辑状态写入存储器阵列100的子区段的每一铁电存储器单元105。存储器阵列100可采用指示符，其使用一个值来指示通过存储器单元105存储的逻辑状态是预期逻辑状态(即，最初存储且期望通过应用程序读取的逻辑值)且使用另一值来指示通过存储器单元105存储的逻辑状态是与预期逻辑状态相反的逻辑状态。
存储器控制器140可经由各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新等)。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生且控制在存储器阵列100的操作期间使用的各种电压电势。一般来说，本文所论述的经施加电压的振幅、形状或持续时间可经调整或变化且可针对用于操作存储器阵列100的各种操作而不同。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如，在其中将所有存储器单元105或存储器单元105群组设置到单个逻辑状态的复位操作期间可同时存取存储器阵列100的多个或所有单元。
在一些情况中，存储器控制器140可用于维持铁电存储器单元105的性能。例如，在确定已经过第一时段之后，存储器控制器140可写入不同于当前通过铁电存储器单元105存储的逻辑状态的逻辑状态。在一些实例中，存储器控制器140可确定铁电存储器单元105已存储逻辑状态达第一时段且可基于确定铁电存储器单元105已存储逻辑状态达第一时段而将相反逻辑状态写入到铁电存储器单元105。存储器控制器140可包含确定已经过第一时段的其它组件(例如，时序组件)。此外，存储器控制器140可用于更新存储于非易失性锁存器中的指示符，所述指示符指示当前通过铁电存储器单元105存储的逻辑状态是预期读取的逻辑状态还是不同于预期在读取操作期间读取的逻辑状态(与之相反)。
图2说明根据本发明的各种实施例的支持避免存储器单元的印痕的实例电路200。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其分别可为如参考图1描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有第一板极(单元板极230)及第二板极(单元底部215)的电容器205。单元板极230及单元底部215可经由定位在其之间的铁电材料电容式耦合。单元板极230及单元底部215的定向可在不改变存储器105-a的操作的情况下翻转。电路200还包含选择组件220及参考线225。在图2的实例中，可经由板极线210存取单元板极230且可经由数字线115-a存取单元底部215。如上文描述，可通过使电容器205充电或放电存储各种状态。
可通过操作在电路200中所表示的各种元件而读取或感测电容器205的经存储状态。电容器205可与数字线115-a电子连通。例如，当撤销激活选择组件220时，电容器205可与数字线115-a隔离，且当激活选择组件220时，电容器205可经连接到数字线115-a。激活选择组件220可被称为选择存储器单元105-a。在一些情况中，选择组件220是晶体管且通过施加电压到晶体管栅极而控制其操作，其中电压量值大于晶体管的阈值量值。字线110-a可激活选择组件220；例如，施加到字线110-a的电压经施加到晶体管栅极，从而将电容器205与数字线115-a连接。在替代实施例中，可切换选择组件220与电容器205的位置，使得选择组件220连接在板极线210与单元板极230之间且使得电容器205介于数字线115-a与选择组件220的另一终端之间。在此实施例中，选择组件220可经由电容器205保持与数字线115-a电子连通。此配置可与用于读取及写入操作的替代时序及偏置相关联。
因为电容器205的板极之间的铁电材料，且如下文更详细论述，电容器205可不在连接到数字线115-a之后放电。在一个方案中，为感测由铁电电容器205存储的逻辑状态，字线110-a可经偏置以选择存储器单元105-a且可施加电压到板极线210。在一些情况中，在偏置板极线210及字线110-a之前，数字线115-a虚拟接地且接着与虚拟接地(即，“浮动”)隔离。偏置板极线210可导致跨电容器205的电压差(例如，板极线210电压减去数字线115-a电压)。电压差可产生电容器205上的经存储电荷的改变，其中经存储电荷的改变量值可取决于电容器205的初始状态，例如，初始状态是存储逻辑1还是存储逻辑0。这可基于存储于电容器205上的电荷而导致数字线115-a的电压改变。通过改变到单元板极230的电压的存储器单元105-a的操作可被称为“移动单元板极”。
数字线115-a的电压改变可取决于其固有电容。即，随着电荷流动通过数字线115-a，某有限电荷可经存储于数字线115-a中且所得电压取决于固有电容。固有电容可取决于物理特性，包含数字线115-a的尺寸。数字线115-a可连接许多存储器单元105，所以数字线115-a可具有导致不可忽略电容(例如，约几皮法拉(pF))的长度。接着，可由感测组件125-a比较数字线115-a的所得电压与参考(例如，参考线225的电压)以便确定存储器单元105-a中所存储的逻辑状态。可使用其它感测过程。
感测组件125-a可包含各种晶体管或放大器以检测且放大信号的差，这可被称为锁存。感测组件125-a可包含感测放大器，其接收且比较数字线115-a的电压与参考线225的电压(其可为参考电压)。感测放大器输出可基于所述比较而经驱动到更高(例如，正)或更低(例如，负或接地)供应电压。例如，如果数字线115-a具有高于参考线225的电压，那么感测放大器输出可经驱动到正供应电压。在一些情况中，感测放大器可另外将数字线115-a驱动到供应电压。感测组件125-a接着可锁存感测放大器的输出及/或数字线115-a的电压，其可用于确定存储器单元105-a中的经存储状态(例如，逻辑1)。替代地，如果数字线115-a具有低于参考线225的电压，那么感测放大器输出可经驱动到负电压或接地电压。感测组件125-a可类似地锁存感测放大器输出以确定存储器单元105-a中的经存储状态(例如，逻辑0)。存储器单元105-a的经锁存逻辑状态接着可例如经由列解码器130输出作为参考图1的输出135。
为写入存储器单元105-a，可跨电容器205施加电压。可使用各种方法。在一个实例中，可经由字线110-a激活选择组件220以便将电容器205电连接到数字线115-a。可通过控制单元板极230的电压(经由板极线210)及单元底部215的电压(经由数字线115-a)而跨电容器205施加电压。为写入逻辑0，单元板极230可为高(即，可施加正电压到板极线210)且单元底部215可为低(即，虚拟接地或施加负电压到数字线115-a)。执行相反过程来写入逻辑1，其中单元板极230为低且单元底部215为高。
在一些实例中，如果存储器单元105-a存储逻辑状态达延长时段(例如，在未被存取的情况下存储初始逻辑状态达一个时段)，那么电容器205内的铁电偶极或铁电域可开始重新排序(“偏移”)。铁电域的偏移可在将相反逻辑状态写入到电容器205时导致失败写入操作。此偏移可在感测由电容器205存储的逻辑状态时进一步导致失败读取操作。因此，由存储器单元105-a存储的逻辑状态可经周期性写入有相反逻辑状态以减轻电容器205内的铁电域的重新排序；过程可被称为翻转或反转存储于存储器单元105-a中的位。在下列论述中，术语“翻转”(或“经翻转”)及“反转”(或“经反转”)可互换使用。在一些情况中，为写入相反状态，可驱动感测组件125-a以施加高或低电压到数字线115-a，同时可施加电压到字线110-a，且可相反地驱使板极线210降低或升高以跨电容器205施加电压，如上文论述。在一些实例中，电路200包含非易失性锁存器来存储指示通过存储器单元105-a存储的逻辑状态是否已翻转的指示符的值。以此方式，装置(例如，控制器)可确定从存储器单元105-a感测的逻辑状态是否为最初存储且预期读取的逻辑状态，或者在经感测的逻辑状态与最初存储的状态相反的情况下，确定预期读取与经感测逻辑值相反的值。
图3使用根据本发明的各种实施例操作的铁电存储器单元的磁滞曲线300-a及300-b说明非线性性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300描绘依据电压差V而变化的存储于铁电电容器(例如，图2的电容器205)上的电荷Q。
铁电材料的特征为自发电极化，即，其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)及铋钽酸(SBT)。本文描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且经由电容器终端吸引相反电荷。因此，电荷经存储于铁电材料与电容器终端的界面处。因为可在不存在外部施加的电场的情况下相对长时间甚至无限地维持电极化，所以与(例如)DRAM阵列中所采用的电容器相比，可显著减少电荷泄漏。这可降低执行如上文针对一些DRAM架构描述的刷新操作的需要。
可从电容器的单个终端的观点理解磁滞曲线300。举实例来说，如果铁电材料具有负极化，那么正电荷积累在终端处。同样地，如果铁电材料具有正极化，那么负电荷积累在终端处。另外，应理解，磁滞曲线300中的电压表示跨电容器的电压差且是方向性的。例如，可通过施加正电压到所述终端(例如，单元板极230)及使第二终端(例如，单元底部215)维持于接地(或约零伏特(0V))而实现正电压。可通过使所述终端维持于接地及施加正电压到第二终端而施加负电压，即，可施加正电压以使所述终端负极化。类似地，可施加两个正电压、两个负电压或正电压及负电压的任何组合到适当电容器终端以产生在磁滞曲线300中展示的电压差。
如在磁滞曲线300-a中描绘，铁电材料可使用零电压差维持正极化或负极化，从而导致两个可能充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，可反转相应电荷状态的逻辑值以适应用于操作存储器单元的其它方案。
可通过控制铁电材料的电极化及因此电容器终端上的电荷(通过施加电压)而将逻辑0或1写入存储器单元。例如，跨电容器施加净正电压315导致电荷积累，直到达到电荷状态305-a。在移除电压315之后，电荷状态305-a沿着路径320直到其达到零电压电势下的电荷状态305。类似地，通过施加净负电压325写入电荷状态310，这导致电荷状态310-a。在移除负电压325之后，电荷状态310-a沿着路径330直到其达到零电压下的电荷状态310。电荷状态305-a及电荷状态310-a还可被称为残余极化(Pr)值，即，在移除外部偏置(例如，电压)之后余留的极化(或电荷)。矫顽电压是电荷(或极化)为零的电压。
为读取或感测铁电电容器的经存储状态，可将电压施加到电容器。作为响应，经存储电荷Q改变，且改变程度取决于初始电荷状态，即，最终经存储电荷(Q)可取决于最初是存储电荷状态305-b还是电荷状态310-b。例如，磁滞曲线300-b说明两个可能经存储电荷状态305-b及310-b。可将电压335施加到电容器单元板极(例如，参考图2的单元板极230)。虽然描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可沿着路径340。同样地，如果最初存储电荷状态310-b，那么其沿着路径345。电荷状态305-c及310-c的最终位置取决于数个因素，包含特定感测方案及电路。
在一些情况中，最终电荷可取决于连接到存储器单元的数字线的固有电容。例如，如果电容器经电连接到数字线且施加电压335，那么数字线的电压可因为其固有电容而升高。所以在感测组件处测量的电压可不等于电压335且代替地可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可经由负载线分析确定，即，可相对于数字线电容定义电荷状态305-c及310-c。因此，电容器的电压、电压350或电压355可为不同的且可取决于电容器的初始状态。
通过比较数字线电压与参考电压，可确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(电压350或电压355)之间的差，即，(电压335-电压350)或(电压335-电压355)。可产生参考电压，使得其量值介于两个可能数字线电压之间以便确定经存储逻辑状态，即，确定数字线电压是高于还是低于参考电压。例如，参考电压可为两个量(电压335-电压350)及(电压335-电压355)的平均值。在由感测组件比较之后，可将经感测数字线电压确定为高于或低于参考电压，且可确定铁电存储器单元的经存储逻辑值(即，逻辑0或1)。
如上文论述，读取不使用铁电电容器的存储器单元可使经存储逻辑状态降级或损毁。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。例如，如果存储电荷状态310-b，那么电荷状态可在读取操作期间且在施加电压350之后沿着路径345到电荷状态310-c。在一些情况中，读取铁电存储器单元可干扰单元的逻辑状态。例如，在读取铁电存储器单元之后可不再存储电荷状态310-b。因此，可执行写回程序。在此类情况中，写回程序可涉及施加电压以将单元电荷还原到其初始电荷状态310-b。
在印痕条件(即，印痕单元)的情况下操作的铁电电容器可沿着替代路径345-a(例如，如果电荷状态310-b经存储达延长时段)。替代路径345-a可与小于电荷状态310-c的电荷状态310-e及大于350的跨电容器的电压350-a相关联。因此，数字线的所得电压(电压335-电压350-a)可小于与电压350相关联的数字线115的电压。另外，残余极化(例如，如在电荷状态305-d与电荷状态310-d之间测量)可随着疲劳而减小。因此，数字线的所得电压(电压335-电压350-a)及(电压335-电压355)之间的差还可更小，这可产生更小感测窗及增大读取错误数目。铁电电容器所沿的路径的改变可随时间增大且可被称为“漂移”。此外，将相反逻辑状态写入到印痕铁电电容器可导致软写入。软写入可与由铁电电容器存储的较低电荷状态(例如电荷状态305-d)相关联，且因此，铁电电容器可与相关联数字线共享较少量电荷。因此，还可减小后续读取操作的感测窗。
在一些实例中，可按经配置间隔将不同于当前通过铁电电容器存储的逻辑状态的逻辑状态写入到铁电电容器。这可最小化在通过铁电电容器存储逻辑值与读取通过铁电电容器存储的逻辑状态之间发生的漂移量。在一些实例中，如果铁电电容器在未被存取的情况下存储第一电荷状态(例如电荷状态310-b)达确定时段，那么可将相反电荷状态(例如，电荷状态305-b)写入到铁电电容器。随时间，如果铁电电容器在存储电荷状态305-b时仍未被存取，那么磁滞曲线可在相反方向上偏移。在相反方向上的偏移可类似地导致软写入条件，其中可在后续写入操作中通过铁电单元存储具有低于电荷状态310-b的量值的电荷状态。因此，可减小感测窗。因此，在第二时段之后，可将初始电荷状态310-b写回到铁电电容器且通过铁电电容器存储达另时段。以此方式，可减小漂移量值且可减轻印痕效应。
图4说明根据本发明的各种实施例的支持避免存储器单元的印痕的实例电路400。电路400包含存储器单元105-b、字线110-b(其还可被称为存取线)、数字线115-b及感测组件125-b，其分别是参考图1及2描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105可包含使用如参考图3描述的特性操作的铁电电容器。电路400还包含板极线210-a及参考线225-a，其分别是如参考图2描述的板极线210及参考线225的实例。电路400还包含电压源405、电压源410、等化开关420-a及420-b以及隔离组件425-a及425-b。等化开关420及隔离组件425还可大体上称为切换组件。电路400还可包含非易失性锁存器430、指示符线435及ECC组件440。
数字线115-b及参考线225-a可分别具有固有电容415-a及415-b。固有电容415-a及415-b可不是电装置，即，其可不是双终端电容器。代替地，固有电容415-a及415-b可表示由数字线115-b及参考线225-a的物理特性(包含尺寸)所致的电容。在一些情况中，参考线225-a是未使用或非作用数字线。在一些实例中，数字线115-b及参考线225-a可经由等化开关420-a及420-b连接到虚拟接地或与虚拟接地分开。虚拟接地可充当电路400的共同参考且还可被称为接地或0V，但虚拟接地在与接地比较时可浮动到不同于(例如，大于或小于)零伏特的电压。
在一些实例中，控制信号(例如，线性等化信号)可用于分别通过增大或减小施加到切换组件的线性等化电压而激活或撤销激活等化开关420-a或420-b。在一些情况中，等化开关420-a可用于在未使用数字线115-b时防止数字线115-b的电压浮动。等化开关420-a及420-b以及隔离组件425-a及425-b可经实施为晶体管(例如，场效晶体管(FET))。
可施加电压到参考线225-a以提供用于与数字线115-b的电压比较的参考。参考线225-a的电压可通过感测组件125-b用作与数字线115-b的电压比较的参考。如描绘，存储器单元105-b与数字线115-b电子连通。存储器单元105-b可包含经由字线110-b与铁电电容器电子连通的选择组件，如参考图2描述。选择组件可通过施加电压到字线110-b而激活且可用于提供铁电电容器与数字线115-b之间的导电路径。在一个实例中，可使用选择组件选择存储器单元105-b以用于读取操作以确定由铁电电容器存储的状态。
板极线210-a还可与铁电电容器电子连通。在一些情况中，可经由板极线210-a偏置铁电电容器的板极(例如，针对读取操作)。跨电容器施加非零电压结合施加电压到字线110-b可导致铁电电容器对数字线115-b充电。即，在存取存储器单元105-b之后，铁电电容器可经由固有电容415-a而与数字线115-b共享电荷。在一些实例中，数字线115-b可经驱动到接地参考或供应电压，且可在板极线210-a处施加电压以跨铁电电容器施加电压。例如，施加到板极线210-a的电压可从第一电压渐增到第二电压。在一些实例中，恒定电压可经施加到板极线210-a且数字线115-b的电压可经驱动到虚拟接地或供应电压以跨铁电电容器施加电压。
隔离组件425-a可与感测组件125-b及数字线115-b电子连通，且隔离组件425-b可与感测组件125-b及参考线225-a电子连通。隔离组件425-a及425-b可用于使数字线115-b及参考线225-a与感测组件125-b隔离。感测组件125-b可用于确定存储器单元105-b的经存储状态。在一些情况中，感测组件125-b是或包含感测放大器。可通过电压源405及电压源410操作感测组件125-b。在一些实例中，电压源405是正供应电压，而电压源410是负供应电压或虚拟接地。
感测组件125-b可用于基于数字线115-b的电压及参考线225-a的电压确定存储器单元105-b的逻辑值。在一些实例中，(例如，由控制器)激活或“起动”感测组件125-b以触发数字线115-b的电压与参考线225-a的电压之间的比较。感测组件125-b可将感测放大器的输出锁存到由电压源405或电压源410提供的电压。例如，如果数字线115-b的电压大于参考线225-a的电压，那么感测组件125-b可将感测放大器的输出锁存在从电压源405供应的正电压。感测组件125-b还可用于将逻辑值写入到存储器单元105-b。例如，在写入操作期间，感测组件125-b可经触发以施加大于在板极线210-a处施加的电压的电压以将逻辑状态1写入到存储器单元105-b。在一些实例中，由感测组件125-b施加的电压取决于电压源405及410。例如，电压源405可提供大于在板极线210-a处施加的电压的电压。
非易失性锁存器430可用于存储指示由感测组件125-b感测的逻辑状态是否为预期从存储器单元105-b读取的逻辑状态(例如，通过用户应用程序存储在存储器单元105-b的逻辑状态)的指示符的值。在一些实例中，经提供到感测组件125-b的指示符的值(例如，1)可使感测组件125-b输出与在数字线115-b处感测的逻辑状态相反的逻辑状态。在一些实例中，非易失性锁存器430可通过未使用铁电存储器单元(例如，未被用户应用程序用来存储存储器的铁电存储器单元)实施。非易失性锁存器430可经由指示符线435将指示符提供到感测组件125-b及/或ECC组件440。如果非易失性锁存器430经实施为存储器阵列中的未使用铁电存储器单元，那么可使用相关联数字线来实施指示符线435。
在一些实例中，存储器阵列同时存取一组存储器单元或包含存储器单元105-b的“页”。所述页的每一存储器单元可与对应非易失性锁存器(例如非易失性锁存器430)相关联。在一些情况中，可实施从所述页中的存储器单元中的每一者接收指示符(包含存储于非易失性锁存器430中的指示符)的额外逻辑。额外逻辑可用于确定通过多数指示符共享的值。经识别值可经输入到对应于所述页中的存储器单元的感测组件(包含感测组件125-b)，且感测组件可相应地输出逻辑状态。例如，如果多数指示符共享值1，那么可将此值输入到对应感测组件，且感测组件可输出与经感测逻辑状态相反的逻辑状态。在一些情况中，所述页自身可与单个对应非易失性锁存器430相关联，且可将非易失性锁存器的值提供到感测组件。
ECC组件440可用于识别从读取包含存储器单元105-b的页导出的码字。在一些实例中，ECC组件440可实施ECC逻辑以确定所述页中的存储器单元的预期状态而非提供指示符到对应感测组件。在一些情况中，用于包含在所述页中的存储器单元中的每一者的指示符可经由指示符线(例如指示符线435)提供到ECC组件440。ECC组件440还可与多个感测组件(包含感测组件125-b)电子连通，所述感测组件输出对应于在读取对应存储器单元时感测的逻辑状态的电压。除指示符外，ECC组件440还可使用从感测组件接收的输出电压以确定所述页中的存储器单元中的每一者的预期逻辑状态。例如，ECC组件440可用于识别从读取包含存储器单元105-b的所述页导出的码字。ECC组件440可使用经标识符字的值来确定存储器单元的预期逻辑状态是相同于还是不同于通过对应感测组件感测且输出的逻辑状态，如在下文更详细描述。在一些实例中，ECC组件440可使用存储用于验证通过多个存储器单元(例如，页)存储的数据的码字的多个存储器单元来实施。在其它实例中，ECC组件440可独立于存储器阵列且可经实施为独立组件。
在一些实例中，控制器可用于操作电路400以维持存储器单元105-b的性能。例如，控制器可用于触发感测组件125-b以执行感测操作或施加电压到数字线115-b及/或参考线225-a。控制器还可用于激活/撤销激活等化开关420及隔离组件425且经由字线110-b选择存储器单元105-b。在一些实例中，控制器可用于使用字线110-b来存取存储器单元105-b且使用板极线210-a及数字线115-b来读取/写入到存储器单元105-b。控制器可包含一或多个组件(例如，时序组件)来帮助确定存储器单元105-b或存储器阵列的子区段内的铁电存储器单元已存储逻辑状态达一个时段。在识别已经过所述时段之后，控制器可使用字线110-b、板极线210-a、数字线115-b及/或感测组件125-b以将相反逻辑状态写入到存储器单元105-a。
控制器可基于存储器单元105-b的模型确定用于触发相反逻辑状态的写入的时段。例如，控制器可基于存储器单元105-b的特性、期望温度、操作寿命及所得感测窗确定所述时段。在一些实例中，控制器可基于经确定时段周期性地更新存储器阵列。在一些情况中，控制器可基于在操作期间测量的温度或对存储器单元执行的存取操作的次数或这二者动态地修改所述时段。在其它情况中，控制器可基于所述时段的替代准则或补充准则触发相反逻辑状态的写入。例如，控制器可响应于事件(例如包括存储器单元105-b的装置转变到全功率模式、装置的通电、检测数个错误、从装置的用户接收输入或类似物)触发写入相反逻辑状态。
图5展示说明根据本发明的各种实施例的实例电路的操作的实例图500。时序图500-a在轴505上描绘电压且在轴510上描绘时间。因此，由读取存储器单元(例如存储器单元105-b)所致的感测电压可表示为时间的对数函数。
如参考图4所论述，不同于当前通过存储器单元存储的逻辑状态的逻辑状态可在特定时间点写入到存储器单元(例如，按可翻转通过存储器单元存储的位的经配置间隔)。另外，可提供指示符来指示当前通过存储器单元105-b存储的逻辑状态是否为预期逻辑状态。在图5的实例中，存储器单元(例如存储器单元105-b)可存储两个逻辑状态中的一者(逻辑0或逻辑1)。感测窗电压515-a表示由读取存储逻辑0的存储器单元所致的感测窗电压，且感测窗电压515-b表示由读取存储逻辑1的存储器单元所致的感测窗电压515。如描绘，感测窗电压515-b随时间的减小可明显大于感测窗电压515-a的减小。因此，通过存储器单元105-b存储的逻辑状态可周期性翻转以计数因两个逻辑状态中的一者而发生的感测窗电压的减小。在一些情况中，指示符520-a的值最初可被设置为0，且可用于传达当前通过存储器单元105-b存储的逻辑状态是预期逻辑状态。
在第一时段525-a开始时，可将逻辑0写入到存储器单元105-b且通过存储器单元105-b存储，且可在第一时段525-a内通过感测窗电压515-a表示期望由存储器单元105-b的读取操作所致的感测窗。同时，可使用值0初始化指示符520-a。如展示，由读取存储器单元105-b所致的感测窗电压515-a可在第一时段525-a内减小。如果在第一时段525-a期间读取存储器单元105-b，那么感测组件125-b可感测存储器单元105-b正存储逻辑0。感测组件125-b可另外在感测经存储逻辑值时考虑指示符520-a且可基于指示符520-a的值为0而输出存储器单元105-b的预期存储逻辑状态确实为逻辑0。
在后续第二时段525-b开始时，可将相反逻辑状态(逻辑1)写入到存储器单元105-b。在一些情况中，可使用控制器以确定在写入相反逻辑状态之前是否已经过第一时段525-a。如果在第二时段525-b期间读取存储器单元105-b，那么感测组件125-b可感测存储器单元105-b正存储逻辑1。如上文，感测组件125-b可另外在感测经存储逻辑值时考虑指示符520-b。然而，在此情况中，感测组件125-b可基于指示符520-b的值为1而输出通过存储器单元105-b存储的预期逻辑状态实际上是逻辑0而非经感测逻辑1。在下文提供的表1说明用于基于所指示值确定通过感测组件125-b感测的逻辑状态是预期输出状态还是与预期输出状态相反的实例逻辑表。
| 感测逻辑状态 | 指示符值 | 预期逻辑状态 |
| 0 | 0 | 0 |
| 1 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 1 | 0 |
表1
以上论述的方面还可扩展到包含存储器单元105-b的多个存储器单元(例如，页)。例如，在第一时段525-a开始时，可将逻辑0或逻辑1写入到页中的存储器单元中的每一者。所述页的每一存储器单元可与对应非易失性锁存器(例如非易失性锁存器430)及对应感测组件相关联。同时，可使用值0设置每一非易失性锁存器以指示当前通过存储器单元存储的逻辑状态为预期逻辑状态。在已经过第一时段525-a之后，可将与最初存储的逻辑状态相反的逻辑状态写入所述页的每一存储器单元。因此，可使用值1更新每一非易失性锁存器以指示预期逻辑不同于当前存储的逻辑状态(例如，与之相反)。另外或替代地，可使用单个非易失性锁存器430以指示所述页自身是否已经写入有相反逻辑状态。
在一些实例中，非易失性锁存器中的每一者可与对应感测组件及/或存储器单元耦合。且如果在第二时段525-b期间读取所述页，那么感测组件中的每一者可基于从对应非易失性锁存器接收的指示符输出预期逻辑而非当前存储的逻辑状态。在其它实例中，指示符中的每一者首先经输入到可用于确定通过多数指示符共享的值的额外逻辑。经确定值接着可输入到感测组件中的每一者且用于确定所述页的预期逻辑状态。以此方式，可防止少量经损坏指示符损坏整个页。例如，额外逻辑可识别多数经接收指示符具有值1，且可将经识别值1输入到感测组件。因此，感测逻辑0的感测组件可代替地输出逻辑1，而感测逻辑1的感测组件可输出逻辑0。
在替代实例中，可使用ECC逻辑以确定从页接收的逻辑状态是预期逻辑状态还是与预期逻辑状态相反。例如，ECC组件440可验证从数个感测组件接收的逻辑状态且可基于从非易失性锁存器430接收的指示符的值反转或传递所接收的逻辑状态。在另一实例中，ECC组件440可产生且存储两个码字，对应于与预期逻辑状态相同的经存储逻辑状态的第一码字及对应于与预期逻辑状态不同(例如，相反)的经存储逻辑状态的第二码字。ECC组件440可接收与所述页中的存储器单元中的每一者相关联的指示符(包含指示符520-a)且可使用所接收指示符识别从读取所述页导出的码字。例如，通过ECC组件440接收的指示符可用于选择第一或第二码字以与从逻辑状态(其从感测组件接收)导出的码字比较。在一些情况中，额外逻辑可用于识别通过多数所接收指示符共享的值，且经识别值可通过ECC组件440使用来选择码字中的一者。例如，如果多数指示符共享值1，那么ECC组件440可选择第二码字且确定所接收逻辑状态与预期读取的逻辑状态相反。
在一些实例中，可独立于指示符及非易失性锁存器使用ECC组件440。例如，ECC组件440可比较第一码字及第二码字与从逻辑状态(其从所述页接收)导出的码字以基于哪一码字匹配所导出的码字而确定预期逻辑状态。在其它实例中，ECC组件440可使用已经选择为对称的码字来翻转所述页中的存储器单元的逻辑状态。即，ECC组件440可选择码字使得从已经翻转的页导出的码字及从未经翻转的所述页导出的码字是相同的。
一旦已翻转页，便可基于非易失性锁存器430的值写入一或多个存储器单元。例如，如果应用程序请求将逻辑状态(例如，逻辑状态1)存储于包含在经翻转页中的一或多个存储器单元(例如，所述页中的字)中，那么可将相反逻辑状态(例如，逻辑状态0)写入到存储器单元。以此方式，可一致地翻转贯穿所述页存储的逻辑状态。在经翻转页的一个实例中，存储器控制器可将经接收逻辑状态提供到感测组件125，且感测组件125可基于通过非易失性锁存器430提供的指示符的值在写入到存储器单元105-b时翻转逻辑状态。在经翻转页的另一实例中，ECC组件440可例如基于非易失性锁存器430的值翻转所接收逻辑状态且将经翻转逻辑状态传递到相关联感测组件，其接着可将经翻转逻辑状态写入到对应存储器单元。
在一些实例中，第一时段525-a及第二时段525-b具有不同长度，且可在周期性循环内重复写入不同逻辑状态的过程。因此，在第三时段525-c开始时，可将初始逻辑状态(逻辑0)写回到存储器单元105-b且可使指示符520-c的值返回到0。在第四时段525-d开始时，所述相反逻辑状态(逻辑1)可被写回存储器单元105-b，且可使指示符520-d的值返回到1。在一些情况中，时段525的长度可基于包含在存储器阵列中的存储器单元的已知或模型化特性。例如，时段525的长度还可基于存储器阵列的全部或部分的环境及操作因素，包含：温度、寿命、存取操作之间的平均延迟、所得感测窗或其任何组合。在一些实例中，第一时段525-a及第二时段525-b的长度可为不同的。
在一些实例中，可基于所观察的环境或操作因素动态更新时段525的长度。例如，可测量存储器阵列或阵列的子区段的温度且可基于经测量温度修改(例如，增大或减小)时段525的长度。在一些实例中，可计数对铁电存储器单元执行的存取操作的次数且可基于存取操作的经监测次数修改时段525的长度。在一些情况中，可使用经测量温度及存取操作的经监测次数的组合以修改时段525的长度。
可考虑其它因素来确定是否将相反状态写入到存储器单元。例如，将相反逻辑状态写入到存储器单元105-b可基于确定存储器单元105-b在未经存取的情况下已存储第一逻辑状态达第一时段525-a。在另一个实例中，将相反逻辑状态写入到存储器单元105-b可基于识别还未存取包含存储器单元105-b的存储器阵列的子区段达第一时段525-a。
在一些情况中，将相反逻辑状态写入到存储器单元105-b可独立于时段525且代替地可基于事件的发生。例如，可响应于确定读取/写入错误的数目超过阈值而将相反逻辑状态写入到存储器单元105-b。在一些实例中，可响应于确定包含存储器单元105-b的装置已从低功率或断电状态进入激活状态而写入相反逻辑状态。在一些情况中，可基于识别子区段已进入激活状态而将相反逻辑状态写入到装置的每一存储器单元。另外或替代地，可基于从用户接收命令以写入相反逻辑状态而不管存储器单元105-b已存储逻辑状态的时间来写入相反逻辑状态。此外，虽然存储器单元105-b经论述为存储两个逻辑状态中的一者；但在一些实例中，存储器单元105-b可存储两个以上逻辑状态。
图6A展示根据本发明的各种实施例操作的存储器阵列的实例子区段600-a。子区段600-a包含存储器单元105-c及感测组件125-c(其可为如参考图1、2及4描述的存储器单元105及感测组件的实例)及非易失性锁存器430-a(其可为参考图4描述的非易失性锁存器430的实例)。在一些实例中，如参考图4描述的电路400的方面可包含在子区段600-a中。
存储器单元105-c可每一者与锁存器相关联且可存储逻辑状态。在图6A的实例中，存储器单元105-c可存储逻辑状态{0,0,…,1}。非易失性锁存器430-a可每一者对应于相应存储器单元且可存储指示通过相应存储器单元存储的逻辑状态是否为预期逻辑状态的值。在一些实例中，使用单个值以指示存储器单元105-c的群组的预期逻辑状态。例如，如果多数非易失性锁存器430-a存储值{0}，那么锁存器的单个输出还可为零。在图6A的实例中，每一锁存器可存储值{0}。在读取操作期间，感测组件125-c可感测存储器单元105-c，且基于锁存器提供{0}值，可确定存储器单元105-c的预期逻辑状态与当前逻辑状态(例如，{0,0,…,1})相同。在其它实例中，单个非易失性锁存器430-a存储用于指示含有存储器单元105-c的页已经写入有预期逻辑状态还是写入有反转逻辑状态的单个值。此值可类似地经提供到感测组件125-c。
图6B展示根据本发明的各种实施例操作的存储器阵列的实例子区段600-b。除存储器单元105-c及非易失性锁存器430-a外，子区段600-b还包含感测组件125-c。感测组件125-c可为如参考图1、2及4描述的感测组件125的实例。在一些实例中，如参考图4描述的电路400的方面可包含在子区段600-b中。
在图6B的实例中，通过存储器单元105-c中的每一者存储的逻辑状态可相对于最初存储的状态翻转。因此，存储器单元105-c可存储逻辑状态{1,1,…,0}。另外，通过非易失性锁存器430-a中的每一者存储的值还可经翻转，且每一锁存器或多数锁存器可存储一个{1}。接着可将多数非易失性锁存器430-a的值提供到感测组件125-c。在读取操作期间，感测组件125-c可感测存储器单元105-c，且基于锁存器提供{1}值，可确定存储器单元105-c的预期逻辑状态与当前逻辑状态(例如，{0,0,…,1})相反。以此方式，可从感测组件125-c读取在图6A中最初存储的逻辑状态。在一些实例中，非易失性锁存器430-a可与个别感测组件相关联，且通过每一锁存器提供的值可通过感测组件用来确定是否反转从存储器单元接收的逻辑状态。在其它实例中，单个非易失性锁存器430-a存储用于指示含有存储器单元105-c的页已经写入有预期逻辑状态还是写入有反转逻辑状态的单个值。此值可类似地经提供到感测组件125-c。
图6C展示根据本发明的各种实施例操作的存储器阵列的实例子区段600-c。除存储器单元105-c及非易失性锁存器430-a外，子区段600-c还包含感测组件125-c。子区段600-c还包含ECC组件440-a，其可为如参考图4描述的ECC组件440的实例。子区段600-c可描绘相对于参考图6B所论述的技术用于读取存储器单元105-c的替代技术。在一些实例中，如参考图4描述的电路400的方面可包含在子区段600-c中。
在图6C的实例中，通过存储器单元105-c中的每一者存储的逻辑状态可相对于在图6A中最初存储的逻辑状态{0,0,…,1}翻转。因此，存储器单元105-c可存储逻辑状态{1,1,…,0}。另外，通过非易失性锁存器430-a中的每一者存储的值还可经翻转，且每一锁存器或多数锁存器可存储一个{1}。然而，在图6C中，从非易失性锁存器430-a导出的(若干)值可不经提供到感测组件125-c，而代替地可经提供到ECC组件440-a。以此方式，感测组件125-c可感测当前通过存储器单元105-c存储的逻辑状态，而不考虑是否反转经感测逻辑状态，例如，感测组件125-c可输出经反转逻辑状态{1,1,…,0}。感测组件125-c的输出可经传递到ECC组件440-a。ECC组件440-a可使用接收的输出来确定码字，其可用于确定从存储器单元105-c接收的数据是否有效。ECC组件440-a接着可使用通过非易失性锁存器430-a提供的值来确定通过存储器单元105-c存储的逻辑状态是否为预期逻辑状态。在图6C的实例，ECC组件440-a通过导出匹配经存储码字的码字而确定通过感测组件125-c输出的逻辑状态是有效的。接着ECC组件440-a基于确定从非易失性锁存器430-a接收的值为一个{1}而反转逻辑状态，且因此输出最初存储/预期逻辑状态{0,0,…,1}。在其它实例中，单个非易失性锁存器430-a存储用于指示含有存储器单元105-c的页已经写入有预期逻辑状态还是写入有反转逻辑状态的单个值。此值可类似地经提供到ECC组件440-a。
在一些实例中，子区段600-c不使用非易失性锁存器430-a。在此实例中，ECC组件440-a可基于存储于存储器单元105-c中的数据存储两个码字，例如，针对最初存储的逻辑状态(例如，{0,0,…,1})导出的码字，及针对与最初存储的逻辑状态相反的逻辑状态(例如，{1,1,…,0})导出的码字。ECC组件440-a接着使用两个码字检查从感测组件125-c的输出导出的码字来确定通过存储器单元105-c存储的数据是否有效且确定输出逻辑状态是否有效。即，如果与相反逻辑状态相关联的码字用于验证当前通过存储器单元105-c存储的数据，那么ECC组件440-a可确定存储器单元105-c的最初存储/预期逻辑状态{0,0,…,1}与当前存储的逻辑状态{1,1,…,0}相反。在其它实例中，ECC组件440-a可确定用于通过存储器单元105-c存储的数据的码字，其对于预定逻辑状态及对于预期逻辑状态的相反状态是对称的。
在一些实例中，ECC组件440-a经实施为包含存储器单元105-c的页的部分。即，ECC位可存储于特定存储器单元105-c中且在所述页的感测操作期间进行读取。经存储ECC位可用于确定通过所述页存储的数据是有效的还是损坏的。在其它实例中，ECC组件440-a经实施与存储器单元105-c分开。即，页的ECC位可经存储于存储器阵列的不同区段中且可用于确定从所述页读取的数据在读取存储器单元105-c的逻辑状态之后是有效的还是损坏的。
图7展示根据本发明的各种实施例的支持避免印痕的存储器阵列100-a的框图700。存储器阵列100-a可被称为电子存储器设备且包含存储器控制器140-a及存储器单元105-d，其可为参考图1、2及4描述的存储器控制器140及存储器单元105的实例。在一些情况中，存储器单元105-d可与如参考图1描述的多个存储器单元105相关联。存储器控制器140-a可包含偏置组件710、时序组件715及印痕识别组件745，且可如在图1中描述那样操作存储器阵列100-a。存储器控制器140-a还可包含非易失性锁存器430-b及ECC组件440-b，其可为如参考图4所描述的非易失性锁存器430及ECC组件440的实例。
存储器控制器140-a可与字线110-c、数字线115-c、感测组件125-d及板极线210-b电子连通，其可为参考图1、2及4描述的字线110、数字线115、感测组件125及板极线210的实例。存储器阵列100-a还可包含参考组件720及锁存器725。存储器阵列100-a的组件可彼此电子连通且可执行参考图1到5描述的功能。在一些情况中，参考组件720、感测组件125-d及锁存器725可为存储器控制器140-a的组件。
在一些实例中，数字线115-c与感测组件125-d及铁电存储器单元105-d的铁电电容器电子连通。铁电存储器单元105-d可写入有逻辑状态(例如，第一或第二逻辑状态)。字线110-c可与存储器控制器140-a及铁电存储器单元105-d的选择组件电子连通。板极线210-a可与存储器控制器140-a及铁电存储器单元105-d的铁电电容器的板极电子连通。感测组件125-d可与存储器控制器140-a、参考线225-b、数字线115-c及锁存器725电子连通。参考组件720可与存储器控制器140-a及参考线225-b电子连通。感测控制线740可与感测组件125-d及存储器控制器140-a电子连通。
锁存器控制线750可与非易失性锁存器430-b及存储器控制器140-a电子连通。非易失性锁存器430-b可与ECC组件440-b及/或感测组件125-d电子连通。ECC组件440-b可与感测组件125-d电子连通。这些组件还可经由其它组件、连接或总线与除上文未列出的组件以外的其它组件(在存储器阵列100-a内部及外部两者)电子连通。
存储器控制器140-a可经配置以通过施加电压到字线110-c、板极线210-b、或数字线115-c而激活所述各种节点。例如，偏置组件710可经配置以施加电压以操作存储器单元105-d以如上文描述那样读取或写入存储器单元105-d。在一些情况中，存储器控制器140-a可包含如参考图1描述的行解码器、列解码器或两者。这可使存储器控制器140-a能够存取一或多个存储器单元105。偏置组件710还可将电压电势提供到参考组件720以便产生用于感测组件125-d的参考信号。另外，偏置组件710可提供电压电势用于感测组件125-d的操作。
在一些情况中，存储器控制器140-a可使用时序组件715来执行其操作。例如，时序组件715可控制各种字线选择或板极偏置的时序(包含用于切换及电压施加的时序)以执行本文论述的存储器功能(例如读取及写入)。在一些情况中，时序组件715可控制偏置组件710的操作。参考组件720可包含用于来产生用于感测组件125-d的参考信号的各种组件。参考组件720可包含经配置以产生参考信号的电路。在一些情况中，可使用其它铁电存储器单元105实施参考组件720。感测组件125-d可比较(经由数字线115-c)来自存储器单元105-d的信号与来自参考组件720的参考信号。在确定逻辑状态之后，感测组件接着可将输出存储于锁存器725中，其中所述输出可根据电子装置(存储器阵列100-a是部分)的操作而使用。感测组件125-d可包含与锁存器及铁电存储器单元电子连通的感测放大器。
非易失性锁存器430-b可包含非易失性存储器单元来存储是第一逻辑状态还是第二逻辑状态表示铁电存储器单元105-d的预期逻辑状态的指示。在一些情况中，非易失性锁存器430-b经实施为不同于铁电存储器单元105-d的第二铁电存储器单元(例如，未使用铁电存储器单元)。
可结合时序组件715及偏置组件710使用印痕识别组件745以将第一逻辑状态写入到铁电存储器单元105-d；确定铁电存储器单元105-d已存储第一逻辑状态达第一时段；及至少部分基于确定铁电存储器单元105-d已存储第一逻辑状态达第一时段而将第二逻辑状态写入到铁电存储器单元105-d，其中第二逻辑状态不同于第一逻辑状态。例如，印痕识别组件745可用于至少部分基于铁电存储器单元105-d的温度、铁电存储器单元105-d的寿命、铁电存储器单元105-d的存取操作之间的平均延迟或由读取铁电存储器单元105-d所致的感测窗或其任何组合中的至少一者来确定第一时段的长度。
在一些实例中，存储器控制器140-a可用于操作存储器阵列100-a的组件以维持存储器单元105-d的性能。例如，存储器控制器140-a可使用偏置组件710以将第一逻辑状态写入到铁电存储器单元105-d；使用时序组件715来确定铁电存储器单元已存储第一逻辑状态达第一时段；及使用偏置组件710来至少部分基于确定铁电存储器单元105-d已存储第一逻辑状态达第一时段而将第二逻辑状态写入到铁电存储器单元105-d，其中第二逻辑状态不同于第一逻辑状态。在一些实例中，用于写入第一逻辑状态的额外因素是识别铁电存储器单元105-d在未经存取的情况下已存储第一逻辑状态达第一时段。在一些情况中，第一时段至少部分基于铁电存储器单元105-d的温度、铁电存储器单元105-d的寿命、铁电存储器单元105-d的存取操作之间的平均延迟或由读取铁电存储器单元105-d所致的感测窗或其任何组合中的至少一者。
在一些情况中，非易失性锁存器430-b用于存储指示通过铁电存储器单元105-d存储的预期逻辑状态是第一逻辑状态还是第二逻辑状态的指示符。例如，存储在非易失性锁存器430-b的指示符的值可基于将第二值写入到铁电存储器单元105-d而更新(例如，到值1)以指示铁电存储器单元105-d的预期逻辑状态为第一逻辑状态。指示符的值可经提供到感测组件125-d，且尽管铁电存储器单元105-d存储第二逻辑状态，感测组件125-d可由于通过非易失性锁存器430-b存储的指示符的值而输出铁电存储器单元105-d的逻辑状态作为第一逻辑状态。
在另一实例中，指示符的值可不经提供到感测组件125-d且ECC组件440-b可用于确定铁电存储器单元105-d的预期逻辑状态。例如，ECC组件440-b可识别来自存储器阵列的页的读取操作的码字，且码字的值至少部分基于指示符的值。ECC组件440-b接着可至少部分基于经标识符字确定铁电存储器单元105-d的预期逻辑状态为第一逻辑状态。
在一些情况中，存储器控制器140-a可接收将第一逻辑状态存储于铁电存储器单元105-d中的请求。存储器控制器140-a可结合非易失性锁存器430-b的值而使用偏置组件710来写入到铁电存储器单元105-d。例如，如果通过非易失性锁存器430-b存储的值为1，那么存储器控制器可确定通过铁电存储器单元105-d存储的逻辑状态已经翻转，且可代替第一逻辑状态将第二逻辑状态写入到铁电存储器单元105-d。类似地，存储器控制器140-a可接收存储页数据的请求，且可基于非易失性锁存器430-b的值写入所述页数据的翻转版本。
在一些情况中，存储器控制器140-a可使用时序组件715来确定铁电存储器单元105-d已存储第二(例如，经翻转)逻辑状态达第二时段，且可至少部分基于确定铁电存储器单元105-d已存储第二逻辑状态达第二时段而将第一逻辑状态写回到铁电存储器单元105-d。印痕识别组件745接着可触发非易失性锁存器430-b以更新指示符的值，使得指示符指示铁电存储器单元105-d的预期逻辑状态是通过铁电存储器单元105-d存储的逻辑状态(在此情况中，其为第一逻辑状态)。在一些情况中，第一时段包括循环的第一间隔且第二时段包括循环的第二间隔，循环的周期包括写入第一逻辑状态与写回第一逻辑状态之间的时间。
在一些情况中，存储器阵列100-a的每一铁电存储器单元与非易失性锁存器相关联，且存储器阵列100-a的子区段的预期逻辑状态至少部分基于存储相同值的多个锁存器的多数锁存器。在一些实例中，存储器控制器140-a结合时序组件715使用印痕识别组件745来识别包含铁电存储器单元105-d的存储器阵列的子区段；且至少部分基于确定所述子区段的一或多个铁电存储器单元已存储第一逻辑状态达第一时段而将不同逻辑状态写入到所述子区段的每一铁电存储器单元。用于写入不同逻辑状态的额外因素可为识别铁电存储器单元的铁电存储器单元在未经存取的情况下已存储逻辑状态达第一时段。
在一些实例中，存储器控制器140-a独立于第一时段将第二逻辑状态写入到铁电存储器单元105-d。例如，存储器控制器140-a可基于以下中的至少一者而将第二逻辑状态写入到铁电存储器单元105-d：确定错误的数目已超过阈值；确定存储器阵列已在低功率模式中操作；确定存储器阵列已在断电模式中操作；或确定已接收来自用户的命令；或其任何组合。在另一实例中，存储器控制器140-a可至少部分基于激活包含铁电存储器单元105-d的存储器阵列的子区段而将不同逻辑状态写入到子区段的每一铁电存储器单元。
存储器控制器140-a还可用于测量包含铁电存储器单元105-d的存储器阵列的温度，其中第一时段至少部分基于所述温度，或监测对铁电存储器单元105-d执行的存取操作的次数，其中第一时段至少部分基于铁电存储器单元105-d的存取操作的次数或这二者；且至少部分基于测量温度或存取操作的监测次数或这二者修改第一时段的值。另外，存储器控制器140-a可用于在写入第一逻辑状态之后起始定时器，定时器的值用于确定铁电存储器单元105-d已存储第一逻辑状态达第一时段。
图8说明根据本发明的各种实施例的支持避免存储器单元的印痕的系统800。系统800包含装置805，其可为或包含印刷电路板来连接或物理支撑各种组件。在一些实例中，装置805可为计算机、膝上型计算机、笔记本计算机、平板计算机、移动电话或类似物。装置805包含存储器阵列100-b，其可为参考图1及7描述的存储器阵列100的实例。存储器阵列100-b可含有存储器控制器140-b及(若干)存储器单元105-d，其可为参考图1及7描述的存储器控制器140及参考图1、2、4及7描述的存储器单元105的实例。装置805还可包含处理器810、BIOS组件815、(若干)外围组件820及输入/输出控制组件825。装置805的组件可经由总线830彼此电子连通。
处理器810可经配置以经由存储器控制器140-b操作存储器阵列100-a。在一些情况中，处理器810可执行参考图1及7描述的存储器控制器140的功能。在其它情况中，存储器控制器140-b可经集成到处理器810中。处理器810可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其可为这些类型的组件的组合，且处理器810可执行本文描述的各种功能，包含使用快速循环来复原存储器单元。例如，处理器810可经配置以实行存储于存储器阵列100-a中的计算机可读指令以使装置805执行各种功能或任务。
BIOS组件815可为包含经操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化且运行系统800的各种硬件组件。BIOS组件815还可管理处理器810与各种组件(例如，外围组件820、输入/输出控制组件825等)之间的数据流。BIOS组件815可包含经存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
(若干)外围组件820可为经集成到装置805中的任何输入或输出装置，或此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行端口或并行端口或外围卡槽(例如外围组件互连件(PCI)或加速图形端口(AGP)槽)。
输入/输出控制组件825可管理处理器810与(若干)外围组件820、输入设备835或输出装置840之间的数据通信。输入/输出控制组件825还可管理未经集成到装置805中的接口设备。在一些情况中，输入/输出控制组件825可表示到外部接口设备的物理连接或端口。
输入835可表示装置805外部的装置或信号，其提供输入到装置805或装置805的组件。这可包含用户接口或与其它装置或其它装置之间的接口。在一些情况中，输入835可为经由(若干)外围组件820与装置805介接或可通过输入/输出控制组件825管理的接口设备。
输出840可表示装置805外部的装置或信号，其经配置以从装置805或装置805的组件中的任一者接收输出。输出840的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况中，输出840可为经由(若干)外围组件820与装置805介接或可通过输入/输出控制组件825管理的接口设备。
存储器控制器140-b、装置805及存储器阵列100-b的组件可由经设计以执行其功能的电路组成。这可包含经配置以执行本文描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它作用或非作用元件。
在一些实例中，存储器阵列100-b可包含用于确定铁电存储器单元已存储第一逻辑状态达第一时段的构件。在一些实例中，存储器阵列100-b可包含用于至少部分基于确定铁电存储器单元已存储第一逻辑状态达第一时段而将第二逻辑状态写入到铁电存储器单元的构件，其中第二逻辑状态不同于第一逻辑状态。
在一些实例中，存储器阵列100-b可包含用于至少部分基于将第二逻辑状态写入到铁电存储器单元而更新指示符的值的构件，其中指示符的更新值指示铁电存储器单元的预期逻辑状态为第一逻辑状态。在一些实例中，存储器阵列100-b可包含用于将指示符存储于包括非易失性存储器单元的锁存器中的构件，其中指示符的值指示铁电存储器单元的预期逻辑状态是第一逻辑状态还是第二逻辑状态。
在一些实例中，存储器阵列100-b可包含用于测量包含铁电存储器单元的存储器阵列的温度的构件，其中第一时段至少部分基于所述温度；或用于测量对铁电存储器单元执行的存取操作的次数的构件，其中第一时段至少部分基于铁电存储器单元的存取操作的次数。在一些实例中，存储器阵列100-b可包含用于至少部分基于经测量温度或存取操作的次数或这二者修改第一时段的值的构件。在一些实例中，存储器阵列100-b可包含用于在写入第一逻辑状态之后起始定时器的构件，其中定时器的值指示铁电存储器单元是否已存储第一逻辑状态达第一时段。
图9展示说明根据本发明的各种实施例的用于避免存储器单元的印痕的方法900的流程图。方法900的操作可通过如参考图1、7及8描述的存储器阵列100实施。例如，方法900的操作可通过如参考图1、7及8描述的存储器控制器140执行。在一些实例中，存储器控制器140可实行一组代码来控制存储器阵列100的功能元件以执行下文描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文描述的功能。
在框905，方法可包含将第一逻辑状态写入到铁电存储器单元，如参考图1到5描述。在某些实例中，可通过如参考图7描述的偏置组件710执行或促进框905的操作。
在框910，方法可包含确定铁电存储器单元已存储第一逻辑状态达第一时段，如参考图1到5描述。在某些实例中，可通过如参考图7描述的印痕识别组件745执行或促进框910的操作。在一些情况中，第一时段至少部分基于铁电存储器单元的温度、铁电存储器单元的寿命、铁电存储器单元的存取操作之间的平均延迟或由读取铁电存储器单元所致的感测窗或其任何组合中的至少一者。
在一些情况中，确定可包含识别铁电存储器单元在未经存取的情况下已存储第一逻辑状态达第一时段，其中写入第二逻辑状态至少部分基于所述识别。在其它情况中，确定已经过第一时段可不与定时器的值相关联，而代替地可基于以下每一者加以确定：确定错误的数目已超过阈值；确定存储器阵列已在低功率模式中操作；确定存储器阵列已在断电模式中操作；或确定已接收来自用户的命令或其任何组合。
在框915，方法可包含至少部分基于确定铁电存储器单元已存储第一逻辑状态达第一时段而将第二逻辑状态写入到铁电存储器单元，其中第二逻辑状态不同于第一逻辑状态，如参考图1到5描述。在某些实例中，可通过如参考图7描述的偏置组件710执行或促进框915的操作。在一些情况中，第二逻辑状态与第一逻辑状态相反。在一些实例中，方法可包含将指示符存储于锁存器中，其中指示符的值指示铁电存储器单元的预期逻辑状态是第一逻辑状态还是第二逻辑状态。在一些实例中，锁存器包括多个锁存器的一个锁存器，且其中铁电存储器单元的预期逻辑状态至少部分基于通过多个锁存器的多数锁存器存储的值。在另一实例中，可基于激活包含铁电存储器单元的存储器阵列的子区段写入第二逻辑状态。在一些情况中，方法可包含至少部分基于将第二逻辑状态写入到铁电存储器单元而更新指示符的值，其中指示符的更新值指示铁电存储器单元的预期逻辑状态为第一逻辑状态。
在一些实例中，方法可包含使用与铁电存储器单元电子连通的感测组件感测铁电存储器单元的第二逻辑状态，且至少部分基于感测第二逻辑状态及指示符的值而确定铁电存储器单元的预期逻辑状态为第一逻辑状态。另外或替代地，方法可包含识别来自存储器阵列的读取操作的码字，其中码字的值至少部分基于指示符的值；及至少部分基于所述码字确定铁电存储器单元的预期逻辑状态为第一逻辑状态。
在一些情况中，方法可包含确定铁电存储器单元已存储第二逻辑状态达第二时段，且可至少部分基于确定铁电存储器单元已存储第二逻辑状态达第二时段而将第一逻辑状态写回到铁电存储器单元。可至少部分基于将第一逻辑状态写入到铁电存储器单元更新指示符的值，其中指示符的经更新值指示铁电存储器单元的预期逻辑状态为第一逻辑状态。在一些情况中，第一时段包括循环的第一间隔且第二时段包括循环的第二间隔，循环的周期包括写入第一逻辑状态与写回第一逻辑状态之间的时间。
在一些实例中，方法可包含识别包含铁电存储器单元的存储器阵列的子区段；及至少部分基于确定所述子区段的一或多个铁电存储器单元已存储第一逻辑状态达第一时段而将不同逻辑状态写入到所述子区段的每一铁电存储器单元。在一些实例中，方法可包含接收第一逻辑状态以存储在铁电存储器单元中，及至少部分基于指示符的值而将第二逻辑状态写入到铁电存储器单元。以此方式，铁电存储器单元的逻辑状态可保持翻转页内的恰当极性。
因此，方法900可为操作存储器阵列的方法。例如，其可提供避免存储器单元的印痕。应注意，方法900描述可能实施方案，且操作及步骤可经重新布置或以其它方式经修改使得其它实施方案是可能的。
本文的描述提供实例且不限制权利要求书中陈述的范围、适用性或实例。在不脱离本发明的范围的情况下可对所论述的元件的功能及布置进行改变。各种实例可视情况省略、替换或添加各种程序或组件。又，可在其它实例中组合关于一些实例描述的特征。
本文陈述的描述以及附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。如本文使用的术语“实例”、“实例性”及“实施例”表示“充当实例、例子或说明”且非“优选”或“优于其它实例”。实施方式出于提供对所描述技术的理解的目的而包含具体细节。然而，可在不具有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同元件符号。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同工程技术及技术中的任一者来表示本文描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将理解，信号可表示信号的总线，其中总线可具有各种位宽度。
如本文使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压但不直接连接接地的电子电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态返回到约0V。可使用各种电子电路元件来实施虚拟接地，例如由运算放大器及电阻器构成的分压器。其它实施方案也是可能的。“虚拟接地”或“经虚拟接地”表示连接到约0V。
术语“电子连通”是指组件之间的关系，其支持组件之间的电子流。这可包含组件之间的直接连接或可包含中间组件。电子连通中的组件可为主动交换的电子或信号(例如，在通电电路中)或可不是主动交换的电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电之后交换电子或信号。举实例来说，经由开关(例如，晶体管)物理连接的两个组件电子连通，而不管开关的状态(即，断开或闭合)为何。
术语“隔离”是指组件之间的关系，其中电子当前无法在其间流动；如果组件之间存在开路，那么其彼此隔离。例如，通过开关物理连接的两个组件可在开关断开时彼此隔离。
本文论述的装置(包含存储器阵列100)可在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上形成。在一些情况中，衬底是半导体衬底。在其它情况中，衬底可为绝缘体上覆硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。可经由使用各种化学物种(包含但不限于磷、硼或砷)掺杂控制衬底或衬底的子区域的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。
本文论述的晶体管或若干晶体管可表示场效晶体管(FET)且包括包含源极、漏极与栅极的三个终端装置。所述终端可经由导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区域。可通过轻度掺杂半导体区域或沟道分离源极及漏极。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。沟道可通过绝缘栅极氧化物封端。可通过施加电压到栅极而控制沟道导电率。例如，分别施加正电压或负电压到n型FET或p型FET可导致沟道变成导电。当施加大于或等于晶体管的阈值电压的电压到晶体管栅极时，可“开启”或“激活”所述晶体管。当施加小于晶体管的阈值电压的电压到晶体管栅极时，可“关闭”或“撤销激活”所述晶体管。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑设备、离散门或晶体管逻辑、离散硬件组件或其任何组合而实施或执行结合本文的揭示内容描述的各种说明性框、组件及模块。通用处理器可为微处理器，但在替代例中，所述处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、通过处理器实行的软件、固件或其任何组合中实施本文描述的功能。如果实施于通过处理器实行的软件中，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由所述计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。例如，因为软件的性质，可使用通过处理器实行的软件、硬件、固件、硬联机或这些中的任一者的组合来实施上文描述的功能。实施功能的特征部还可物理定位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。又，如本文使用(包含在权利要求书中)，如在项目列表(例如，以例如“…中的至少一者”或“…中的一或多者”词组开始的项目列表)中使用的“或”指示包含列表，使得例如A、B或C中的至少一者的列表表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一个位置转移到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。举实例来说但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电子可抹除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置、或可用于携载或存储呈指令或数据结构形式的所需程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。
而且，任何连接适当地被称为计算机可读媒体。例如，如果使用同轴缆线、光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线技术从网站、服务器或其它远程源传输软件，那么同轴缆线、光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线技术包含于媒体的定义中。如在本文中使用的磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上文的组合还包含于计算机可读媒体的范围内。
提供本文的描述以使所属领域的技术人员能够实现或使用本发明。所属领域的技术人员可容易地明白对本发明的各种修改，且在不背离本发明的范围的情况下，在本文中定义的一般原理可适用于其它变型。因此，本发明不限于在本文中描述的实例及设计，而应符合与本文中揭示的原则及新颖特征一致的最广范围。
Claims (20)
1.一种方法，其包括：
确定存储于存储器单元上的第一逻辑状态；
接收指示符，所述指示符指示存储于所述存储器单元上的所述第一逻辑状态是否是预期逻辑状态；及
至少部分基于所述指示符而输出不同于存储于所述存储器单元上的所述第一逻辑状态的第二逻辑状态。
2.根据权利要求1所述的方法，其进一步包括：
至少部分基于所述指示符而确定所述预期逻辑状态不同于所述第一逻辑状态，其中输出所述第二逻辑状态至少部分基于确定所述预期逻辑状态不同于所述第一逻辑状态。
3.根据权利要求1所述的方法，其进一步包括：
至少部分基于所述指示符而反转所述第一逻辑状态，其中所述第二逻辑状态至少部分基于经反转的所述第一逻辑状态。
4.根据权利要求1所述的方法，其进一步包括：
在输出所述第二逻辑状态之后，在写回程序期间将所述第二逻辑状态写入到所述存储器单元；及
至少部分基于将所述第二逻辑状态写入到所述存储器单元而更新所述指示符的值，其中所述指示符的经更新的所述值指示所述预期逻辑状态是否存储于所述存储器单元上。
5.根据权利要求1所述的方法，其进一步包括：
确定所述存储器单元已存储所述第二逻辑状态达一时段，其中所述时段至少部分基于与所述存储器单元相关联的一或多个参数；及
至少部分基于确定所述存储器单元已存储所述第二逻辑状态达所述时段，在写回程序期间将所述第一逻辑状态写回到所述存储器单元，其中所述指示符的经更新的所述值指示所述预期逻辑状态存储于所述存储器单元上。
6.根据权利要求1所述的方法，其进一步包括：
至少部分基于所述第一逻辑状态而产生第一码字；
至少基于反转所述第一逻辑状态而产生第二码字；及
至少部分基于所述指示符而输出所述第一码字或所述第二码字中的一者。
7.一种电子存储器装置，其包括：
存储器单元；
锁存器，其与所述存储器单元耦合；
感测组件，其与所述存储器单元耦合；及
错误校正组件，其与所述感测组件及所述锁存器耦合，所述错误校正组件可操作以：
确定存储于所述存储器单元上的第一逻辑状态；
接收存储于所述锁存器上的指示符，所述指示符指示存储于所述存储器单元上的所述第一逻辑状态是否是预期逻辑状态；及
至少部分基于存储于所述锁存器上的所述指示符而输出不同于存储于所述存储器单元上的所述第一逻辑状态的第二逻辑状态。
8.根据权利要求7所述的电子存储器装置，其中所述错误校正组件进一步可操作以：
至少部分基于存储于所述锁存器上的所述指示符而比较所述预期逻辑状态与所述第一逻辑状态，其中输出所述第二逻辑状态至少部分基于比较所述预期逻辑状态与所述第一逻辑状态。
9.根据权利要求7所述的电子存储器装置，其中所述错误校正组件进一步可操作以：
至少部分基于存储于所述锁存器上的所述指示符而反转所述第一逻辑状态，其中所述第二逻辑状态至少部分基于经反转的所述第一逻辑状态。
10.根据权利要求7所述的电子存储器装置，其中所述错误校正组件进一步可操作以：
在输出所述第二逻辑状态之后，在写回程序期间将所述第二逻辑状态写入到所述存储器单元；及
至少部分基于将所述第二逻辑状态写入到所述存储器单元而更新所述指示符的值，其中所述指示符的经更新的所述值指示所述预期逻辑状态是否存储于所述存储器单元上。
11.根据权利要求7所述的电子存储器装置，其中，所述错误校正组件进一步可操作以：
至少部分基于存储于所述存储器单元上的所述第一逻辑状态而确定第一输出值；及
至少部分基于所述第一逻辑状态的经反转逻辑状态而确定第二输出值，其中从包含所述第一输出值及所述第二输出值的组中选择由所述错误校正组件输出的所述第二逻辑状态。
12.根据权利要求7所述的电子存储器装置，其进一步包括：
多个存储器单元，其中所述存储器单元是所述多个存储器单元中的一者；及
多个锁存器，其中所述锁存器是所述多个锁存器中的一者，所述多个锁存器中的每一锁存器存储所述多个存储器单元中的一个存储器单元的所述指示符。
13.根据权利要求7所述的电子存储器装置，其进一步包括：
多个存储器单元，其中所述存储器单元是所述多个存储器单元中的一者，其中存储于所述锁存器上的所述指示符指示所述多个存储器单元的所述预期逻辑状态。
14.根据权利要求7所述的电子存储器装置，其中使用所述电子存储器装置的与用于所述存储器单元的不同的页来实现所述错误校正组件。
15.根据权利要求7所述的电子存储器装置，其中使用所述电子存储器装置的与用于所述存储器单元的相同的页来实现所述错误校正组件。
16.一种电子存储器装置，其包括：
存储器单元；
锁存器，其与所述存储器单元耦合；及
感测组件，其与所述存储器单元及所述锁存器耦合，所述感测组件可操作以：
确定存储于所述存储器单元上的第一逻辑状态；
接收存储于所述锁存器上的指示符，所述指示符指示存储于所述存储器单元上的所述第一逻辑状态是否是预期逻辑状态；及
至少部分基于存储于所述锁存器上的所述指示符而输出不同于存储于所述存储器单元上的所述第一逻辑状态的第二逻辑状态。
17.根据权利要求16所述的电子存储器装置，其中所述感测组件进一步可操作以：
至少部分基于存储于所述锁存器上的所述指示符而确定所述预期逻辑状态不同于所述第一逻辑状态，其中输出所述第二逻辑状态至少部分基于确定所述预期逻辑状态不同于所述第一逻辑状态。
18.根据权利要求16所述的电子存储器装置，其中所述感测组件进一步可操作以：
至少部分基于存储于所述锁存器上的所述指示符而反转所述第一逻辑状态，其中所述第二逻辑状态至少部分基于经反转的所述第一逻辑状态。
19.根据权利要求16所述的电子存储器装置，其进一步包括：
多个存储器单元，其中所述存储器单元是所述多个存储器单元中的一者，其中存储于所述锁存器上的所述指示符指示所述多个存储器单元的所述预期逻辑状态。
20.根据权利要求16所述的电子存储器装置，其进一步包括：
多个存储器单元，其中所述存储器单元是所述多个存储器单元中的一者；及
多个锁存器，其中所述锁存器是所述多个锁存器中的一者，所述多个锁存器中的每一锁存器存储所述多个存储器单元中的一个存储器单元的所述指示符。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/188,886 US9721639B1 (en) | 2016-06-21 | 2016-06-21 | Memory cell imprint avoidance |
| US15/188,886 | 2016-06-21 | ||
| CN201780038707.3A CN109313921B (zh) | 2016-06-21 | 2017-06-02 | 存储器单元的印痕避免 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780038707.3A Division CN109313921B (zh) | 2016-06-21 | 2017-06-02 | 存储器单元的印痕避免 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN112967742A true CN112967742A (zh) | 2021-06-15 |
Family
ID=59382659
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110295522.9A Pending CN112967742A (zh) | 2016-06-21 | 2017-06-02 | 存储器单元的印痕避免 |
| CN201780038707.3A Active CN109313921B (zh) | 2016-06-21 | 2017-06-02 | 存储器单元的印痕避免 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201780038707.3A Active CN109313921B (zh) | 2016-06-21 | 2017-06-02 | 存储器单元的印痕避免 |
Country Status (8)
| Country | Link |
|---|---|
| US (5) | US9721639B1 (zh) |
| EP (2) | EP3472838B1 (zh) |
| JP (2) | JP7118012B2 (zh) |
| KR (2) | KR102349353B1 (zh) |
| CN (2) | CN112967742A (zh) |
| SG (1) | SG11201811065SA (zh) |
| TW (2) | TWI632548B (zh) |
| WO (1) | WO2017222786A1 (zh) |
Families Citing this family (17)
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| US9721639B1 (en) | 2016-06-21 | 2017-08-01 | Micron Technology, Inc. | Memory cell imprint avoidance |
| US10446502B2 (en) | 2017-08-30 | 2019-10-15 | Micron, Technology, Inc. | Apparatuses and methods for shielded memory architecture |
| US10388351B2 (en) | 2017-08-30 | 2019-08-20 | Micron Technology, Inc. | Wear leveling for random access and ferroelectric memory |
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2016
- 2016-06-21 US US15/188,886 patent/US9721639B1/en active Active
-
2017
- 2017-06-02 KR KR1020217005080A patent/KR102349353B1/ko active IP Right Grant
- 2017-06-02 KR KR1020197001496A patent/KR102220990B1/ko active IP Right Grant
- 2017-06-02 JP JP2018566450A patent/JP7118012B2/ja active Active
- 2017-06-02 CN CN202110295522.9A patent/CN112967742A/zh active Pending
- 2017-06-02 EP EP17815913.3A patent/EP3472838B1/en active Active
- 2017-06-02 EP EP21189181.7A patent/EP3926629A1/en active Pending
- 2017-06-02 WO PCT/US2017/035758 patent/WO2017222786A1/en unknown
- 2017-06-02 CN CN201780038707.3A patent/CN109313921B/zh active Active
- 2017-06-02 SG SG11201811065SA patent/SG11201811065SA/en unknown
- 2017-06-20 TW TW106120565A patent/TWI632548B/zh active
- 2017-06-20 TW TW107122763A patent/TWI663596B/zh active
- 2017-07-10 US US15/645,106 patent/US10083732B2/en active Active
-
2018
- 2018-08-23 US US16/111,021 patent/US10475500B2/en active Active
-
2019
- 2019-09-27 US US16/586,334 patent/US10978128B2/en active Active
-
2021
- 2021-03-24 US US17/211,246 patent/US11501817B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI632548B (zh) | 2018-08-11 |
| EP3472838A1 (en) | 2019-04-24 |
| CN109313921A (zh) | 2019-02-05 |
| US10475500B2 (en) | 2019-11-12 |
| TW201907398A (zh) | 2019-02-16 |
| US11501817B2 (en) | 2022-11-15 |
| KR102349353B1 (ko) | 2022-01-10 |
| US9721639B1 (en) | 2017-08-01 |
| EP3472838A4 (en) | 2020-03-04 |
| TWI663596B (zh) | 2019-06-21 |
| EP3926629A1 (en) | 2021-12-22 |
| KR20210022158A (ko) | 2021-03-02 |
| JP7118012B2 (ja) | 2022-08-15 |
| JP2021166114A (ja) | 2021-10-14 |
| KR20190017999A (ko) | 2019-02-20 |
| KR102220990B1 (ko) | 2021-03-02 |
| US20210280231A1 (en) | 2021-09-09 |
| US20200090728A1 (en) | 2020-03-19 |
| TW201802807A (zh) | 2018-01-16 |
| US10083732B2 (en) | 2018-09-25 |
| US20180366176A1 (en) | 2018-12-20 |
| US20170365323A1 (en) | 2017-12-21 |
| JP2019525375A (ja) | 2019-09-05 |
| US10978128B2 (en) | 2021-04-13 |
| EP3472838B1 (en) | 2021-08-04 |
| CN109313921B (zh) | 2021-04-02 |
| WO2017222786A1 (en) | 2017-12-28 |
| SG11201811065SA (en) | 2019-01-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |