JP2002343078A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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Abstract
(57)【要約】
【課題】 強誘電体メモリ装置のリテンション効果及び
インプリント効果を抑制する。 【解決手段】 電源投入時に、動作モード制御回路５１
が通常のアクセス動作を禁止する通常動作禁止信号ＮＯ
Ｔと、リフレッシュモード信号ＲＦＳＨとを生成する。
リフレッシュモードでは、読み出し再書き込み回路６０
が、アドレスカウンタ２２の出力に従ってメモリセル１
０の各々の記憶データを読み出し、かつ該読み出したデ
ータの論理値とは逆の論理値のデータを当該メモリセル
１０に書き戻すリフレッシュ動作を実行する。この際、
極性メモリセル１１が、メモリセル１０の記憶データが
本来の論理値とは逆の論理値を有するか否かを示す極性
情報を記憶する。この極性情報に従って、通常動作時に
は、メモリセル１０から読み出したデータの論理値を本
来の論理値に変更して出力する。
インプリント効果を抑制する。 【解決手段】 電源投入時に、動作モード制御回路５１
が通常のアクセス動作を禁止する通常動作禁止信号ＮＯ
Ｔと、リフレッシュモード信号ＲＦＳＨとを生成する。
リフレッシュモードでは、読み出し再書き込み回路６０
が、アドレスカウンタ２２の出力に従ってメモリセル１
０の各々の記憶データを読み出し、かつ該読み出したデ
ータの論理値とは逆の論理値のデータを当該メモリセル
１０に書き戻すリフレッシュ動作を実行する。この際、
極性メモリセル１１が、メモリセル１０の記憶データが
本来の論理値とは逆の論理値を有するか否かを示す極性
情報を記憶する。この極性情報に従って、通常動作時に
は、メモリセル１０から読み出したデータの論理値を本
来の論理値に変更して出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タを利用したメモリセルを有する強誘電体メモリ装置に
関するものである。
タを利用したメモリセルを有する強誘電体メモリ装置に
関するものである。
【０００２】
【従来の技術】メモリセルを構成する強誘電体キャパシ
タの残留分極の向きにより２値論理データを記憶する強
誘電体メモリ装置が知られている。これは、強誘電体キ
ャパシタのヒステリシス特性を利用した、不揮発性のメ
モリ装置である。例えば、２Ｔ／２Ｃ型メモリセルでは
相補の残留分極によってビット線対に現れる電位差をセ
ンスすることにより、また１Ｔ／１Ｃ型メモリセルでは
残留分極によって現れる電位とリファレンス電位との差
をセンスすることによって、強誘電体キャパシタに記憶
されているデータを読み出す。
タの残留分極の向きにより２値論理データを記憶する強
誘電体メモリ装置が知られている。これは、強誘電体キ
ャパシタのヒステリシス特性を利用した、不揮発性のメ
モリ装置である。例えば、２Ｔ／２Ｃ型メモリセルでは
相補の残留分極によってビット線対に現れる電位差をセ
ンスすることにより、また１Ｔ／１Ｃ型メモリセルでは
残留分極によって現れる電位とリファレンス電位との差
をセンスすることによって、強誘電体キャパシタに記憶
されているデータを読み出す。
【０００３】
【発明が解決しようとする課題】ところが、強誘電体キ
ャパシタのヒステリシス特性は永久に安定なものではな
く、劣化が不可避である。例えば、長時間放置した場合
には残留分極量が減少する（リテンション効果）。ま
た、同じデータを続けて書き込み、再書き込みしている
と、ヒステリシスがシフトする（インプリント効果）。
ャパシタのヒステリシス特性は永久に安定なものではな
く、劣化が不可避である。例えば、長時間放置した場合
には残留分極量が減少する（リテンション効果）。ま
た、同じデータを続けて書き込み、再書き込みしている
と、ヒステリシスがシフトする（インプリント効果）。
【０００４】これらの劣化によって書き換え回数、使用
温度、保存温度等が制限され、強誘電体メモリ装置の用
途が限られたものになってしまっている。
温度、保存温度等が制限され、強誘電体メモリ装置の用
途が限られたものになってしまっている。
【０００５】本発明の目的は、強誘電体メモリ装置のリ
テンション効果及びインプリント効果を抑制することに
ある。
テンション効果及びインプリント効果を抑制することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、メモリセルを構成する強誘電体キャパシ
タの残留分極の向きにより２値論理データを記憶する強
誘電体メモリ装置において、リフレッシュモードにおい
て前記メモリセルの記憶データを読み出し、かつ該読み
出したデータの論理値とは逆の論理値のデータを当該メ
モリセルに書き戻すための読み出し再書き込み回路と、
前記メモリセルの記憶データが本来の論理値とは逆の論
理値を有するか否かを示す極性情報を記憶するための不
揮発性記憶手段と、該不揮発性記憶手段に記憶された極
性情報に従って、通常動作時に前記メモリセルから読み
出したデータの論理値を本来の論理値に変更して出力す
るための出力手段とを備えた構成を採用したものであ
る。
め、本発明は、メモリセルを構成する強誘電体キャパシ
タの残留分極の向きにより２値論理データを記憶する強
誘電体メモリ装置において、リフレッシュモードにおい
て前記メモリセルの記憶データを読み出し、かつ該読み
出したデータの論理値とは逆の論理値のデータを当該メ
モリセルに書き戻すための読み出し再書き込み回路と、
前記メモリセルの記憶データが本来の論理値とは逆の論
理値を有するか否かを示す極性情報を記憶するための不
揮発性記憶手段と、該不揮発性記憶手段に記憶された極
性情報に従って、通常動作時に前記メモリセルから読み
出したデータの論理値を本来の論理値に変更して出力す
るための出力手段とを備えた構成を採用したものであ
る。
【０００７】前記不揮発性記憶手段としては、前記メモ
リセルと同一のセル構造を採用すればよい。
リセルと同一のセル構造を採用すればよい。
【０００８】また、電源電圧の立ち上がり時に通常のア
クセス動作を禁止しつつ全てのメモリセルに対して前記
読み出し再書き込み回路を順次動作させるリフレッシュ
動作を実行し、該リフレッシュ動作の終了後に通常動作
へ移行するように制御するための制御手段を更に備える
ことととすればよい。
クセス動作を禁止しつつ全てのメモリセルに対して前記
読み出し再書き込み回路を順次動作させるリフレッシュ
動作を実行し、該リフレッシュ動作の終了後に通常動作
へ移行するように制御するための制御手段を更に備える
ことととすればよい。
【０００９】
【発明の実施の形態】図１は、本発明に係る強誘電体メ
モリ装置の概略構成例を示している。図１の強誘電体メ
モリ装置は、行列状に配置された通常メモリセル１０
と、極性情報を記憶するための極性メモリセル１１と、
プレートドライバ１２と、外部クロック信号ＣＬＫを入
力するための外部クロック入力回路２０と、内部クロッ
ク信号ＩＣＬＫを生成するためのクロック発生回路２１
と、外部アドレス信号ＡＤＲＳを受け取るアドレスカウ
ンタ２２と、ロウ制御回路２３と、カラム制御回路２４
と、センスイネーブル信号ＳＥを供給するためのデータ
制御回路２５と、ロウプリデコーダ３０と、ロウデコー
ダ３１，３２と、カラムプリデコーダ４０と、カラムデ
コーダ４１と、電源投入を検知したときにパワーオンリ
セット信号ＰＯＲを供給するための電源電圧モニタ５０
と、パワーオンリセット信号ＰＯＲに応答して通常動作
禁止信号ＮＯＴ及びリフレッシュモード信号ＲＦＳＨを
供給するための動作モード制御回路５１と、チップ制御
信号ＯＥ／ＷＥを入力するためのチップ制御信号入力回
路５２と、極性指示信号ＰＬＲＴを供給するためのチッ
プデータ極性制御回路５３と、読み出し再書き込み回路
６０と、データ入出力回路６１と、書き込み電圧制御回
路６２とを備えている。ＷＬ１〜ＷＬｎ及びＷＬｘはワ
ード線、ＰＬ１〜ＰＬｎ及びＰＬｘはプレート線、ＢＬ
／ＸＢＬはビット線対、ＤＴ／ＸＤＴはデータ線対であ
る。
モリ装置の概略構成例を示している。図１の強誘電体メ
モリ装置は、行列状に配置された通常メモリセル１０
と、極性情報を記憶するための極性メモリセル１１と、
プレートドライバ１２と、外部クロック信号ＣＬＫを入
力するための外部クロック入力回路２０と、内部クロッ
ク信号ＩＣＬＫを生成するためのクロック発生回路２１
と、外部アドレス信号ＡＤＲＳを受け取るアドレスカウ
ンタ２２と、ロウ制御回路２３と、カラム制御回路２４
と、センスイネーブル信号ＳＥを供給するためのデータ
制御回路２５と、ロウプリデコーダ３０と、ロウデコー
ダ３１，３２と、カラムプリデコーダ４０と、カラムデ
コーダ４１と、電源投入を検知したときにパワーオンリ
セット信号ＰＯＲを供給するための電源電圧モニタ５０
と、パワーオンリセット信号ＰＯＲに応答して通常動作
禁止信号ＮＯＴ及びリフレッシュモード信号ＲＦＳＨを
供給するための動作モード制御回路５１と、チップ制御
信号ＯＥ／ＷＥを入力するためのチップ制御信号入力回
路５２と、極性指示信号ＰＬＲＴを供給するためのチッ
プデータ極性制御回路５３と、読み出し再書き込み回路
６０と、データ入出力回路６１と、書き込み電圧制御回
路６２とを備えている。ＷＬ１〜ＷＬｎ及びＷＬｘはワ
ード線、ＰＬ１〜ＰＬｎ及びＰＬｘはプレート線、ＢＬ
／ＸＢＬはビット線対、ＤＴ／ＸＤＴはデータ線対であ
る。
【００１０】図２は、図１中の通常メモリセル１０の構
成例を示している。図示の通常メモリセル１０は２Ｔ／
２Ｃ型と呼ばれる不揮発性メモリセル構造を有し、１
３，１４は強誘電体キャパシタ、１５，１６はＮＭＯＳ
トランジスタ（アクセストランジスタ）、ＷＬはワード
線、ＰＬはプレート線、ＢＬ／ＸＢＬはビット線対であ
る。図１中の極性メモリセル１１もまた、図２と同じく
２Ｔ／２Ｃ型の不揮発性メモリセル構造を有する。
成例を示している。図示の通常メモリセル１０は２Ｔ／
２Ｃ型と呼ばれる不揮発性メモリセル構造を有し、１
３，１４は強誘電体キャパシタ、１５，１６はＮＭＯＳ
トランジスタ（アクセストランジスタ）、ＷＬはワード
線、ＰＬはプレート線、ＢＬ／ＸＢＬはビット線対であ
る。図１中の極性メモリセル１１もまた、図２と同じく
２Ｔ／２Ｃ型の不揮発性メモリセル構造を有する。
【００１１】図１において、動作モード制御回路５１
は、電源投入を検知する電源電圧モニタ５０からパワー
オンリセット信号ＰＯＲを受け取ると、通常のアクセス
動作を禁止する通常動作禁止信号ＮＯＴと、リフレッシ
ュモード信号ＲＦＳＨとを生成する。リフレッシュモー
ドでは、通常メモリセル１０の各々の記憶データを読み
出し、かつ該読み出したデータの論理値とは逆の論理値
のデータを当該メモリセル１０に書き戻すリフレッシュ
動作が実行される。そのために、クロック発生回路２１
は、外部クロック入力回路２０の出力を受けて内部クロ
ック信号ＩＣＬＫを発生し、アドレスカウンタ２２を順
番にインクリメントする。このリフレッシュ動作の終了
後は、通常動作モードに入るように動作モード制御回路
５１が制御する。なお、通常動作の際には、特定のロウ
アドレス及びカラムアドレスを表す外部アドレス信号Ａ
ＤＲＳを用いるので、アドレスカウンタ２２はアドレス
のインクリメント動作を行わない。
は、電源投入を検知する電源電圧モニタ５０からパワー
オンリセット信号ＰＯＲを受け取ると、通常のアクセス
動作を禁止する通常動作禁止信号ＮＯＴと、リフレッシ
ュモード信号ＲＦＳＨとを生成する。リフレッシュモー
ドでは、通常メモリセル１０の各々の記憶データを読み
出し、かつ該読み出したデータの論理値とは逆の論理値
のデータを当該メモリセル１０に書き戻すリフレッシュ
動作が実行される。そのために、クロック発生回路２１
は、外部クロック入力回路２０の出力を受けて内部クロ
ック信号ＩＣＬＫを発生し、アドレスカウンタ２２を順
番にインクリメントする。このリフレッシュ動作の終了
後は、通常動作モードに入るように動作モード制御回路
５１が制御する。なお、通常動作の際には、特定のロウ
アドレス及びカラムアドレスを表す外部アドレス信号Ａ
ＤＲＳを用いるので、アドレスカウンタ２２はアドレス
のインクリメント動作を行わない。
【００１２】データ制御回路２５は、リフレッシュモー
ドでは内部クロック信号ＩＣＬＫに基づいて、通常動作
モードではチップ制御信号入力回路５２を介して供給さ
れたチップ制御信号ＯＥ／ＷＥに基づいて、それぞれセ
ンスイネーブル信号ＳＥを読み出し再書き込み回路６０
へ供給する。
ドでは内部クロック信号ＩＣＬＫに基づいて、通常動作
モードではチップ制御信号入力回路５２を介して供給さ
れたチップ制御信号ＯＥ／ＷＥに基づいて、それぞれセ
ンスイネーブル信号ＳＥを読み出し再書き込み回路６０
へ供給する。
【００１３】更に、図１の構成によれば、極性メモリセ
ル１１に予め極性情報を記憶しておき、この極性情報を
電源投入時にデータ線対ＤＴ／ＸＤＴを介してチップデ
ータ極性制御回路５３へ読み出しておく。リフレッシュ
動作を開始すると、リフレッシュモード信号ＲＦＳＨに
てデータ制御回路２５を起動し、極性メモリセル１１に
新たな極性情報を書き込む。つまり、この極性情報は、
本来の論理値の場合には０、逆の論理値の場合には１と
なるようにトグル動作する。そして、この極性情報をも
とにして極性指示信号ＰＬＲＴが決定されるようになっ
ている。その結果、読み出し再書き込み回路６０の動作
極性が、極性指示信号ＰＬＲＴに従った極性に設定され
る。書き込み電圧制御回路６２は、再書き込み電圧を変
化させる機能を有する。
ル１１に予め極性情報を記憶しておき、この極性情報を
電源投入時にデータ線対ＤＴ／ＸＤＴを介してチップデ
ータ極性制御回路５３へ読み出しておく。リフレッシュ
動作を開始すると、リフレッシュモード信号ＲＦＳＨに
てデータ制御回路２５を起動し、極性メモリセル１１に
新たな極性情報を書き込む。つまり、この極性情報は、
本来の論理値の場合には０、逆の論理値の場合には１と
なるようにトグル動作する。そして、この極性情報をも
とにして極性指示信号ＰＬＲＴが決定されるようになっ
ている。その結果、読み出し再書き込み回路６０の動作
極性が、極性指示信号ＰＬＲＴに従った極性に設定され
る。書き込み電圧制御回路６２は、再書き込み電圧を変
化させる機能を有する。
【００１４】図３は、図１中の読み出し再書き込み回路
６０の構成例を示している。図３において、７０はセン
スアンプ、７１，７２，７５，８０，８２，８３，９
０，９２，９３はインバータ、８１，８４，９１，９４
はスイッチ、ＯＵＴ／ＸＯＵＴはセンス出力線対であ
る。センス出力線対ＯＵＴ／ＸＯＵＴとデータ線対ＤＴ
／ＸＤＴとの間に介在したインバータ７１，７２は、リ
フレッシュモード信号ＲＦＳＨに応答してハイインピー
ダンス出力を保持するようになっている。一方、極性指
示信号ＰＬＲＴがＨｉｇｈレベルならば、スイッチ８４
及び９４がオンする結果、センス出力線対ＯＵＴ／ＸＯ
ＵＴの電位が反転されてビット線対ＢＬ／ＸＢＬへ戻さ
れる。また、極性指示信号ＰＬＲＴがＬｏｗレベルなら
ば、スイッチ８１及び９１がオンする結果、センス出力
線対ＯＵＴ／ＸＯＵＴの電位が反転されることなくビッ
ト線対ＢＬ／ＸＢＬへ戻されるようになっている。
６０の構成例を示している。図３において、７０はセン
スアンプ、７１，７２，７５，８０，８２，８３，９
０，９２，９３はインバータ、８１，８４，９１，９４
はスイッチ、ＯＵＴ／ＸＯＵＴはセンス出力線対であ
る。センス出力線対ＯＵＴ／ＸＯＵＴとデータ線対ＤＴ
／ＸＤＴとの間に介在したインバータ７１，７２は、リ
フレッシュモード信号ＲＦＳＨに応答してハイインピー
ダンス出力を保持するようになっている。一方、極性指
示信号ＰＬＲＴがＨｉｇｈレベルならば、スイッチ８４
及び９４がオンする結果、センス出力線対ＯＵＴ／ＸＯ
ＵＴの電位が反転されてビット線対ＢＬ／ＸＢＬへ戻さ
れる。また、極性指示信号ＰＬＲＴがＬｏｗレベルなら
ば、スイッチ８１及び９１がオンする結果、センス出力
線対ＯＵＴ／ＸＯＵＴの電位が反転されることなくビッ
ト線対ＢＬ／ＸＢＬへ戻されるようになっている。
【００１５】図４は、図３中のセンスアンプ７０の構成
例を示している。図示のセンスアンプ７０は周知の構成
を有し、１００，１０１，１０２，１０４，１０６はＮ
ＭＯＳトランジスタ、１０３，１０５はＰＭＯＳトラン
ジスタである。
例を示している。図示のセンスアンプ７０は周知の構成
を有し、１００，１０１，１０２，１０４，１０６はＮ
ＭＯＳトランジスタ、１０３，１０５はＰＭＯＳトラン
ジスタである。
【００１６】図５は、図１の強誘電体メモリ装置の概略
動作を示している。図５によれば、電源電圧ＶＤＤの立
ち上がりを知らせるパワーオンリセット信号ＰＯＲが供
給されると、通常動作禁止信号ＮＯＴが動作モード制御
回路５１によりＨｉｇｈにアサートされる。通常動作禁
止信号ＮＯＴがＨｉｇｈレベルを保持している間は、通
常メモリセル１０の全アドレスに対してリフレッシュ
（読み出し及び再書き込み）をするように、内部クロッ
ク信号ＩＣＬＫが生成される。そして、このリフレッシ
ュ動作の終了後に通常動作禁止信号ＮＯＴがＬｏｗレベ
ルに戻されて、通常動作モードに入る。
動作を示している。図５によれば、電源電圧ＶＤＤの立
ち上がりを知らせるパワーオンリセット信号ＰＯＲが供
給されると、通常動作禁止信号ＮＯＴが動作モード制御
回路５１によりＨｉｇｈにアサートされる。通常動作禁
止信号ＮＯＴがＨｉｇｈレベルを保持している間は、通
常メモリセル１０の全アドレスに対してリフレッシュ
（読み出し及び再書き込み）をするように、内部クロッ
ク信号ＩＣＬＫが生成される。そして、このリフレッシ
ュ動作の終了後に通常動作禁止信号ＮＯＴがＬｏｗレベ
ルに戻されて、通常動作モードに入る。
【００１７】図６は、図１の強誘電体メモリ装置の詳細
動作を示している。図６によれば、ビット線対ＢＬ／Ｘ
ＢＬを予めＬｏｗレベルにプリチャージしておき、ワー
ド線ＷＬをＨｉｇｈレベル（ＶＰ）に遷移させる。次
に、時刻ｔ１においてプレート線ＰＬをＬｏｗレベルか
らＨｉｇｈレベルへ遷移させることにより、ビット線対
ＢＬ／ＸＢＬに電位差ΔＶが生じる。時刻ｔ２における
センスイネーブル信号ＳＥのアサート（Ｈｉｇｈレベ
ル）に応答して、当該電位差ΔＶをセンスアンプ７０に
より増幅し、このセンスアンプ７０の出力を反転させて
ビット線対ＢＬ／ＸＢＬへ戻す。これにより、ビット線
対ＢＬ／ＸＢＬのうちの一方のビット線の電位がＨｉｇ
ｈレベル（ＶＤＤ）に、他方のビット線の電位がＬｏｗ
レベルになる。時刻ｔ１から時刻ｔ２までが読み出し期
間である。
動作を示している。図６によれば、ビット線対ＢＬ／Ｘ
ＢＬを予めＬｏｗレベルにプリチャージしておき、ワー
ド線ＷＬをＨｉｇｈレベル（ＶＰ）に遷移させる。次
に、時刻ｔ１においてプレート線ＰＬをＬｏｗレベルか
らＨｉｇｈレベルへ遷移させることにより、ビット線対
ＢＬ／ＸＢＬに電位差ΔＶが生じる。時刻ｔ２における
センスイネーブル信号ＳＥのアサート（Ｈｉｇｈレベ
ル）に応答して、当該電位差ΔＶをセンスアンプ７０に
より増幅し、このセンスアンプ７０の出力を反転させて
ビット線対ＢＬ／ＸＢＬへ戻す。これにより、ビット線
対ＢＬ／ＸＢＬのうちの一方のビット線の電位がＨｉｇ
ｈレベル（ＶＤＤ）に、他方のビット線の電位がＬｏｗ
レベルになる。時刻ｔ１から時刻ｔ２までが読み出し期
間である。
【００１８】更に、時刻ｔ２から時刻ｔ３までプレート
線ＰＬをＨｉｇｈレベルに保持することにより、Ｌｏｗ
レベル側の再書き込みが完了する。そして、時刻ｔ３に
おいてプレート線ＰＬをＨｉｇｈレベルからＬｏｗレベ
ルへ遷移させる。この状態を時刻ｔ３から時刻ｔ４まで
保持することにより、今度はＨｉｇｈレベル側の再書き
込みが完了する。この後、センスイネーブル信号ＳＥを
Ｌｏｗレベルに戻し、ビット線対ＢＬ／ＸＢＬを再びＬ
ｏｗレベルにプリチャージし、かつワード線ＷＬをＬｏ
ｗレベルに遷移させて、１アドレスの読み出し再書き込
みが完了する。なお、プレート線ＰＬのＨｉｇｈレベル
電位を電源電圧ＶＤＤの半分に設定することにより、再
書き込み時間を短縮することも可能である。
線ＰＬをＨｉｇｈレベルに保持することにより、Ｌｏｗ
レベル側の再書き込みが完了する。そして、時刻ｔ３に
おいてプレート線ＰＬをＨｉｇｈレベルからＬｏｗレベ
ルへ遷移させる。この状態を時刻ｔ３から時刻ｔ４まで
保持することにより、今度はＨｉｇｈレベル側の再書き
込みが完了する。この後、センスイネーブル信号ＳＥを
Ｌｏｗレベルに戻し、ビット線対ＢＬ／ＸＢＬを再びＬ
ｏｗレベルにプリチャージし、かつワード線ＷＬをＬｏ
ｗレベルに遷移させて、１アドレスの読み出し再書き込
みが完了する。なお、プレート線ＰＬのＨｉｇｈレベル
電位を電源電圧ＶＤＤの半分に設定することにより、再
書き込み時間を短縮することも可能である。
【００１９】図７（ａ）〜図７（ｅ）は、図１中のビッ
ト線対ＢＬ／ＸＢＬの種々の電圧変化パターンを示して
いる。図７（ａ）によれば、ビット線対ＢＬ／ＸＢＬの
うちの一方のビット線の再書き込み電圧を電源電圧ＶＤ
Ｄよりも高いＨｉｇｈレベルまで上げることにより、イ
ンプリント効果による劣化を強い力で回復することがで
きる。また、図７（ｅ）のように、当初高い電圧で逆論
理データを書き込み、その再書き込み電圧を徐々に下げ
ていき、最終的な再書き込み電圧を低くするようにして
もよい。図７（ｂ）〜図７（ｄ）に示すように、再書き
込み電圧の極性を交互に切り替え、かつ該電圧の大きさ
を順次変更する方法でも、インプリント効果を抑制でき
る。
ト線対ＢＬ／ＸＢＬの種々の電圧変化パターンを示して
いる。図７（ａ）によれば、ビット線対ＢＬ／ＸＢＬの
うちの一方のビット線の再書き込み電圧を電源電圧ＶＤ
Ｄよりも高いＨｉｇｈレベルまで上げることにより、イ
ンプリント効果による劣化を強い力で回復することがで
きる。また、図７（ｅ）のように、当初高い電圧で逆論
理データを書き込み、その再書き込み電圧を徐々に下げ
ていき、最終的な再書き込み電圧を低くするようにして
もよい。図７（ｂ）〜図７（ｄ）に示すように、再書き
込み電圧の極性を交互に切り替え、かつ該電圧の大きさ
を順次変更する方法でも、インプリント効果を抑制でき
る。
【００２０】なお、本発明は、いわゆる１Ｔ／１Ｃ型構
造を有するメモリセルを備えた強誘電体メモリ装置にも
適用可能である。
造を有するメモリセルを備えた強誘電体メモリ装置にも
適用可能である。
【００２１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、メモリセルに記憶された２値論理データを例えば電
源投入のつど反転させることとしたので、強誘電体メモ
リ装置のリテンション効果及びインプリント効果を抑制
することができる。しかも、メモリセルの記憶データが
本来の論理値とは逆の論理値を有するか否かを示す極性
情報を別途記憶しておくこととしたので、この極性情報
を参照することにより通常のアクセス動作に支障が生じ
ないようにすることができる。
ば、メモリセルに記憶された２値論理データを例えば電
源投入のつど反転させることとしたので、強誘電体メモ
リ装置のリテンション効果及びインプリント効果を抑制
することができる。しかも、メモリセルの記憶データが
本来の論理値とは逆の論理値を有するか否かを示す極性
情報を別途記憶しておくこととしたので、この極性情報
を参照することにより通常のアクセス動作に支障が生じ
ないようにすることができる。
【図１】本発明に係る強誘電体メモリ装置の概略構成例
を示すブロック図である。
を示すブロック図である。
【図２】図１中のメモリセルの構成例を示す回路図であ
る。
る。
【図３】図１中の読み出し再書き込み回路の構成例を示
すブロック図である。
すブロック図である。
【図４】図３中のセンスアンプの構成例を示す回路図で
ある。
ある。
【図５】図１の強誘電体メモリ装置の概略動作を示すタ
イミング図である。
イミング図である。
【図６】図１の強誘電体メモリ装置の詳細動作を示すタ
イミング図である。
イミング図である。
【図７】（ａ）〜（ｅ）は、図１中のビット線対ＢＬ／
ＸＢＬの種々の電圧変化パターンを示すタイミング図で
ある。
ＸＢＬの種々の電圧変化パターンを示すタイミング図で
ある。
１０ 通常メモリセル １１ 極性メモリセル １２ プレートドライバ １３，１４ 強誘電体キャパシタ １５，１６ ＮＭＯＳトランジスタ（アクセストランジ
スタ） ２０ 外部クロック入力回路 ２１ クロック発生回路 ２２ アドレスカウンタ ２３ ロウ制御回路 ２４ カラム制御回路 ２５ データ制御回路 ３０ ロウプリデコーダ ３１，３２ ロウデコーダ ４０ カラムプリデコーダ ４１ カラムデコーダ ５０ 電源電圧モニタ ５１ 動作モード制御回路 ５２ チップ制御信号入力回路 ５３ チップデータ極性制御回路 ６０ 読み出し再書き込み回路 ６１ データ入出力回路 ６２ 書き込み電圧制御回路 ７０ センスアンプ ７１，７２，７５ インバータ ８０，８２，８３ インバータ ８１，８４ スイッチ ９０，９２，９３ インバータ ９１，９４ スイッチ １００，１０１，１０２，１０４，１０６ ＮＭＯＳト
ランジスタ １０３，１０５ ＰＭＯＳトランジスタ ＡＤＲＳ 外部アドレス信号 ＢＬ／ＸＢＬ ビット線対 ＣＬＫ 外部クロック信号 ＤＴ／ＸＤＴ データ線対 ＩＣＬＫ 内部クロック信号 ＮＯＴ 通常動作禁止信号 ＯＥ／ＷＥ チップ制御信号 ＯＵＴ／ＸＯＵＴ センス出力線対 ＰＬ１〜ＰＬｎ，ＰＬｘ，ＰＬ プレート線 ＰＬＲＴ 極性指示信号 ＰＯＲ パワーオンリセット信号 ＲＦＳＨ リフレッシュモード信号 ＳＥ センスイネーブル信号 ＶＤＤ 電源電圧 ＷＬ１〜ＷＬｎ，ＷＬｘ，ＷＬ ワード線
スタ） ２０ 外部クロック入力回路 ２１ クロック発生回路 ２２ アドレスカウンタ ２３ ロウ制御回路 ２４ カラム制御回路 ２５ データ制御回路 ３０ ロウプリデコーダ ３１，３２ ロウデコーダ ４０ カラムプリデコーダ ４１ カラムデコーダ ５０ 電源電圧モニタ ５１ 動作モード制御回路 ５２ チップ制御信号入力回路 ５３ チップデータ極性制御回路 ６０ 読み出し再書き込み回路 ６１ データ入出力回路 ６２ 書き込み電圧制御回路 ７０ センスアンプ ７１，７２，７５ インバータ ８０，８２，８３ インバータ ８１，８４ スイッチ ９０，９２，９３ インバータ ９１，９４ スイッチ １００，１０１，１０２，１０４，１０６ ＮＭＯＳト
ランジスタ １０３，１０５ ＰＭＯＳトランジスタ ＡＤＲＳ 外部アドレス信号 ＢＬ／ＸＢＬ ビット線対 ＣＬＫ 外部クロック信号 ＤＴ／ＸＤＴ データ線対 ＩＣＬＫ 内部クロック信号 ＮＯＴ 通常動作禁止信号 ＯＥ／ＷＥ チップ制御信号 ＯＵＴ／ＸＯＵＴ センス出力線対 ＰＬ１〜ＰＬｎ，ＰＬｘ，ＰＬ プレート線 ＰＬＲＴ 極性指示信号 ＰＯＲ パワーオンリセット信号 ＲＦＳＨ リフレッシュモード信号 ＳＥ センスイネーブル信号 ＶＤＤ 電源電圧 ＷＬ１〜ＷＬｎ，ＷＬｘ，ＷＬ ワード線
Claims (3)
- 【請求項１】 メモリセルを構成する強誘電体キャパシ
タの残留分極の向きにより２値論理データを記憶する強
誘電体メモリ装置であって、 リフレッシュモードにおいて前記メモリセルの記憶デー
タを読み出し、かつ該読み出したデータの論理値とは逆
の論理値のデータを当該メモリセルに書き戻すための読
み出し再書き込み回路と、 前記メモリセルの記憶データが本来の論理値とは逆の論
理値を有するか否かを示す極性情報を記憶するための不
揮発性記憶手段と、 前記不揮発性記憶手段に記憶された極性情報に従って、
通常動作時に前記メモリセルから読み出したデータの論
理値を本来の論理値に変更して出力するための出力手段
とを備えたことを特徴とする強誘電体メモリ装置。 - 【請求項２】 請求項１記載の強誘電体メモリ装置にお
いて、 前記不揮発性記憶手段は、前記メモリセルと同一のセル
構造を有することを特徴とする強誘電体メモリ装置。 - 【請求項３】 請求項１記載の強誘電体メモリ装置にお
いて、 電源電圧の立ち上がり時に通常のアクセス動作を禁止し
つつ全てのメモリセルに対して前記読み出し再書き込み
回路を順次動作させるリフレッシュ動作を実行し、該リ
フレッシュ動作の終了後に通常動作へ移行するように制
御するための制御手段を更に備えたことを特徴とする強
誘電体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150351A JP2002343078A (ja) | 2001-05-21 | 2001-05-21 | 強誘電体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150351A JP2002343078A (ja) | 2001-05-21 | 2001-05-21 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343078A true JP2002343078A (ja) | 2002-11-29 |
Family
ID=18995379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150351A Pending JP2002343078A (ja) | 2001-05-21 | 2001-05-21 | 強誘電体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343078A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001212A1 (ja) * | 2004-06-23 | 2006-01-05 | Sanyo Electric Co., Ltd. | メモリ |
| JP2006301993A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Ind Co Ltd | メモリコントローラ、不揮発性記憶装置及び不揮発性記憶システム |
| US7460425B2 (en) | 2006-01-23 | 2008-12-02 | Sanyo Electric Co., Ltd. | Memory having count detection circuitry for detecting access frequency |
| CN100442518C (zh) * | 2003-12-11 | 2008-12-10 | 因芬尼昂技术股份公司 | 具有无源存储元件的存储器中改善读取的方法 |
| US8111538B2 (en) | 2007-11-21 | 2012-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2014163183A1 (ja) * | 2013-04-05 | 2014-10-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
| JP2016001514A (ja) * | 2014-05-23 | 2016-01-07 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2017511950A (ja) * | 2014-03-10 | 2017-04-27 | 日本テキサス・インスツルメンツ株式会社 | Ｆｒａｍメモリにおけるインプリント低減のための回路及び方法 |
| JP2021166114A (ja) * | 2016-06-21 | 2021-10-14 | マイクロン テクノロジー，インク． | メモリセルのインプリント回避 |
-
2001
- 2001-05-21 JP JP2001150351A patent/JP2002343078A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100442518C (zh) * | 2003-12-11 | 2008-12-10 | 因芬尼昂技术股份公司 | 具有无源存储元件的存储器中改善读取的方法 |
| KR100859252B1 (ko) * | 2004-06-23 | 2008-09-18 | 산요덴키가부시키가이샤 | 메모리 |
| WO2006001212A1 (ja) * | 2004-06-23 | 2006-01-05 | Sanyo Electric Co., Ltd. | メモリ |
| US7652908B2 (en) | 2004-06-23 | 2010-01-26 | Hideaki Miyamoto | Ferroelectric memory having a refresh control circuit capable of recovering residual polarization of unselected memory cells |
| JP4701807B2 (ja) * | 2005-04-21 | 2011-06-15 | パナソニック株式会社 | メモリコントローラ、不揮発性記憶装置及び不揮発性記憶システム |
| JP2006301993A (ja) * | 2005-04-21 | 2006-11-02 | Matsushita Electric Ind Co Ltd | メモリコントローラ、不揮発性記憶装置及び不揮発性記憶システム |
| US7460425B2 (en) | 2006-01-23 | 2008-12-02 | Sanyo Electric Co., Ltd. | Memory having count detection circuitry for detecting access frequency |
| US8111538B2 (en) | 2007-11-21 | 2012-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2014163183A1 (ja) * | 2013-04-05 | 2014-10-09 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
| JP2017511950A (ja) * | 2014-03-10 | 2017-04-27 | 日本テキサス・インスツルメンツ株式会社 | Ｆｒａｍメモリにおけるインプリント低減のための回路及び方法 |
| JP2016001514A (ja) * | 2014-05-23 | 2016-01-07 | 株式会社半導体エネルギー研究所 | 記憶装置 |
| JP2021166114A (ja) * | 2016-06-21 | 2021-10-14 | マイクロン テクノロジー，インク． | メモリセルのインプリント回避 |
| US11501817B2 (en) | 2016-06-21 | 2022-11-15 | Micron Technology, Inc. | Memory cell imprint avoidance |
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