CN100442518C - 具有无源存储元件的存储器中改善读取的方法 - Google Patents

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Abstract

本发明提供了一种在具有无源存储元件的存储器中改善读取信号的方法，其中所述的存储元件是设于字符线与位线的相交处，且所储存的数字信息是以所述存储元件的个别电阻表示。在具有无源存储元件(12-1，...，12-M，12-S)的存储器(10)中改善读取信号的方法中，以所述存储元件的各个电阻表示所储存的信息，在存写信息时，产生一检查以决定是否一逻辑层的各个位线(BL1)上有超过一半的信息位对应于所述存储元件的低值电阻，在各个位线的所有存储元件上转换所述信息位的逻辑层并产生一额外的检查位(S)，其各个逻辑层乃代表所述信息位的转换或非转换位。

Description

具有无源存储元件的存储器中改善读取的方法
技术领域
本发明涉及一种用于具有无源存储元件的存储器中改善读取信号的方法。
背景技术
上述型式的存储器如“IEEE国际固态电路会议，技术论文的整理”第278与279页中所公开，亦如US-A 6 317 375中所公开。前项文件中特别说明在此一存储器中，在栏与列中彼此垂直的字线与位线交错位置上，在这些线之间提供无源存储元件。这些存储元件可包含例如聚合物、chalcogenites或是磁阻材质。
在具有聚合物的存储器作为存储元件的例子中，存储效果是基于极性传导聚合物分子。在此范例中，数据被储存为由电场所产生的永久极化。存储元件的阻性是取决于聚合物分子的极性位向。
在具有磁阻(铁磁)材质的存储器作为存储元件的例子中，其阻性是取决于所述铁磁材质的旋极化作用的位向与强度。
在上述材质中，极化作用的位向与强度，决定阻性为大或小。在每一例子中，这些阻性可以数字逻辑层级表示。因此，大的阻性对应于逻辑“1”，且小的阻性对应于逻辑“0”。
图1是说明具有存储元件12的存储器10，为简化说明，所述存储元件是以电阻器表示。这些存储元件是位于字线WLk-1、WLk、WLk+1、...以及位线BLi-1、BLi、BLi+1、...的交错位置上。这些存储元件12的设计应如上所述，因而其具有对应于逻辑“1”的大阻性或是对应于逻辑“0”的相对较小阻性。
例如，欲读取图1中具有黑线的存储元件12，所述存储元件是位于所述位线BLi与读取线WLk上。为达此目的，量测电压UMeas为1V，可被用于终端14的位线BLi，且电压0V可被用于读取线WLk，电压1V是存在于所有其它的字线...，WLk-1、WLk+1，...。在理想的例子中，一量测电流IMeas只透过具有黑线的存储元件12流动，所述的量测电流是指安培计16。此量测电流IMeas值是取决于存储元件12的阻性，且是代表等于大电阻的逻辑”1」或是代表小电阻的逻辑”0」。
然而，实际上，并无法实现此理想状态，因为若是在终端14的电压值为UMeas＝1V，寄生电流亦透过位在BLi上的所有其它存储元件12而流动。
图2A与图2B是说明通过差分放大器20进行读出信息，其中所述的差分放大器是透过一电阻器Rs而具有相对回馈，所述放大器的负输入是连接至位线BLi的终端14，且量测电压UMeas。是存在于所述放大器的所述负输入。然而，关于图1中所指的电压，事实上，存在非0的电压Ux。差分放大器20的输出信号U0是代表读取信号。
根据图2B，在所述位线BLi上未被读取的所有存储元件12的所得电阻是一均等电阻Rp。一寄生电流是透过所述的均等电阻Rp而流，所述电流的值是取决于在所述位线BLi上未被读取的所有存储元件12的逻辑状态。
关于所述状态的解释，首先被读取的存储元件12包含一逻辑“0”，其是对应于电阻103欧姆。若是在所述位线BLi上未被读取的其它存储元件12包含逻辑“1”，则其是对应于电阻1M欧姆。例如，在所述位线BLi上有1000个未被读取的元件，则寄生电阻Rp等于1M欧姆/1000，等于1k欧姆。
另一方面，若是所有末被读取且位于所述位线BLi上的存储元件12是包含具有103欧姆电阻的逻辑“0”，则关于未被读取的1000个存储元件12，寄生电阻Rp为103欧姆/1000，等于1欧姆。
若是被读取的存储元件12包含一逻辑“1”，则对应的条件限制寄生电阻Rp的值为1k欧姆，同样得到1欧姆。
流经所述寄生电阻Rp的寄生电流因而大幅变动，其变动方式是取决于末被读取的存储元件12中的罗辑层级，其造成在讯差放大器20输入处电压Ux的对应变动。在差分放大器20输出处的读取信号U0对应变动。
根据图3，其是说明所述讯差放大器20的输出电压U0与时间的关系，其说明读出”0」的输出电压U0范围30以及读出“1”的输出电压U0范围31。所述电压范围30的较高电压值30-1，表示被读取的存储元件12是由所有逻辑层级“1”环绕，而较低电压值30-2是表示被读取的存储元件12是由全部的逻辑层级“0”所环绕。对应地，所述电压范围31的较高值31-1是表示被读取的存储元件12是由所有逻辑层级1所环绕，而较低电压值31-2是表示被读取的存储元件12是由所有逻辑层级“0”所环绕。电压范围30与31的个别中间电压值是表示被读取的存储元件12是由逻辑层级“1”与逻辑层级“0”所环绕。
范围30与31之间的范围是代表在差分放大器20输入处的信号与噪音电压比值。
改善上述状况可通过配置一固定的电压至非选择的位线与字线。这可形成所述读取信号的评估，但是在各字线与位线上，需要两个开关以及额外的布局空间。
存储器的其它可能结构，是如引言中所提文件所揭露。在此例子中，是以两步骤完成读取，第一步骤是决定透过所选择的存储元件的存储元件电流，作为所述的寄生电流，第二步骤是决定流经一参考元件称为“0”的一已知电流加上相同的寄生电流。第一步骤中所决定的总电流，减去第二步骤所决定的电流，因而仅有透过被读取的存储元件，量测相对于参考电流的电流。然而，在各字线与位线上，存储器中需要额外的译码器，后者无主动组件时不管理。
发明内容
本发明的目的是提供一种存储器形式，其无主动组件，以管理读出信息。
在上述方法中，本发明目的之达成通过存写信息至存储元件中，检查决定是否超过一半的信息位是在各个位线的逻辑层级，对应于存储元件的低值电阻，转换信息位的逻辑层级且产生额外的检查位，其各个逻辑层级是代表所述信息位的转换或非转换态。
本发明的中心在于通过至少一半的所有存储元件总是包含对应于高值电阻的信息位，以解决读取过程中非常低信号与噪音电压比值的问题。所以，根据图2A与图2B，所述的寄生电阻Rp是假设一高值电阻。
若是信息位被转换为存写信息至所述存储器，则在读出时被转换返回。
特别地，根据本发明的一发展，提供一逻辑，因而存储元件的低值电阻是对应于一逻辑“0”，且所述的高值电阻是对应于一逻辑“1”。
根据本发明的一特定实施例，若是以许多信息位存写信息至个别位线上的许多存储元件，则具有对应于高值或是低值电阻的存储元件逻辑层级的个别信息位数目是被分别决定，检查位设定具有的逻辑层级，其是对应于所述信息位的转换或非转换的逻辑层级，且信息位是被连续传送至个别位线的存储元件。
在本发明的一发展中，具有对应于高值或是低值电阻的存储元件逻辑层级的信息位数目，是通过计算而决定。在此范例中，特别是计算对应于个别位线上存储元件数目的一半信息位。
根据本发明的另一架构，具有对应于高值或是低值电阻的存储元件逻辑层级的信息位数目，是通过模拟加权(analog weighting)而决定。可通过比较其逻辑层级与参考电压，而完成信息位的加权。
读出信息时，首先自个别存储元件读出检查位，而后读出信息位。
根据本发明的另一设计，当以小于个别位线上的存储元件数目的信息位数目存写信息时，所述的存储元件被分组，其中存储元件的数目等于信息位的数目，分配一检查位至各组的存储元件所述的信息位是以转换或非转换的形式被存写至一组存储元件，以及具有对应于高值电阻逻辑层级的信息位，是被存写至剩余的存储元件组。
若是本发明是将信息存写在一位线上的个别存储元件，则根据本发明的另一特征，在所述位线上的所有存储元件或是一组存储元件是被读取，自其中产生相关的检查位，则所述的信息是被存写至所述的存储元件，且再次产生所述的检查位。
附图说明
本发明是由如下所述的实施例及图式作更详细的说明。
图1A、图2A、图2B与图3是说明在具有无源存储元件的存储器中，读出的问题区域。
图4是说明一实施例，被存写与读出的具有许多信息位的信息，等同于在个别位线上的存储元件数目。
图5是说明一实施例，其中具有信息位数目少于各位线上存储元件数目的信息，是被存写与读出。
具体实施方式
如上所述，本发明的中心是关于解决非常低的信号与噪音电压比例，其是发生在当读取具有无源存储元件的存储器时，其中总是有至少一半的存储元件包含一信息位，以对应于存储元件的高电阻态，称为逻辑“1”。在此范例中，存写信息时，确定所述逻辑“1”是被存写于一个别位线上至少一半的存储元件。这是通过计算或是模拟加权的检查而完成，以决定在一个别位线上的存储元件中，是否有超过一半的信息内容具有所述逻辑层级“0”。若是，则在此位线的所有存储元件上，所有的逻辑层级“0”是被转换为逻辑层级“1”，且所有的逻辑层级“1”是被转换为逻辑层级“0”。在各位线上仅需要单一的额外检查位，其是用以辨识此位线上的存储元件内容是否被转换或未被转换。若是在一位线上的存储元件中少于一半的信息内容等于所述的逻辑层级“0”，则所述的信息内容保持不变，且产生并储存具有逻辑层级“0”的检查位，然而在另一例子中，产生并储存具有逻辑层级“1”的检查位。
此具有逻辑层级“1”或“0”的额外检查位，更清楚地呈现在读取所述存储器时，在一选择的位线上存储元件中的信息内容是否被转换或是在存写过程中保持未被转换。
根据本发明，此方法的优点在于改善信号与噪音电压比值，亦即最差的测试“0”与“1”信号之间的距离(请见图3)，取决于在一位线上存储元件的数目，这是由于根据图2B非选择的存储元件中，透过所述寄生电阻Rp的寄生电流是相对大。因而降低在所选择位线上其它非选择存储元件的寄生电流的影响，且增加在“0”与“1”信号之间读取电压的差。
根据图4的实施例，提供一存储器10以对应于图1的存储器，其具有存储元件12-1、...、12-M与12-S于一位线BLi与字线WL1、...、WLM、WLs。在此范例中，图4是说明在上述字线与位线上仅有三个存储元件12-1、...、12-M、12-S，但此架构在栏方向与列方向是延续的。通常，在栏方向中，M＝1、2、3、...，而在列方向中，N＝1、2、3、...，加入一检查位S的个别存储器。因而提供具有M×N信息存储元件欲N个存储元件的存储器于一个别的检查位S。所述的位线BLi是一选择的位线，增加一选择的位线以读取一存储元件。
通过一位线译码器40的装置，选择位线，所述的位线译码器40是提供输出信号X1...、Xi、XN作为选择信号。
欲被储存的信息Din是被输入至一输入登录器41与计数器42中，其可透过一输入42-1而被重设。
所述的输入登录器包含所述逻辑信息层级I1、I1、...、IM、IM以及检查位S。所述计数器42是计算进来的逻辑层级”0」。若是真数目大于M/2，则所述检查位S是被设定为逻辑层级”1」，且被存写至所述登录器41。在其它的例子中，所述的检查位S需要逻辑层级”0」。
透过放大器43-1、...、43-M中的开关44-1、...、44-M而传送所述输入登录器41的内容，传送至字线WL1、...、WLM且传送否存储元件12-1、...、12-M。透过一放大器43-S而将所述的检查位S储存至相关的字线WLs以及存储元件12-S中。所述放大器43-1、...、43-M、43-S通过一存写信号WE而作用，且是通过来自于Y计数器45的选择信号Y1...、YM、YS而依序耦合至所述的字线WL1、...、WLM、WLS，因而选择对应的存储元件121、...、12M、12S。
因此，所述输入登录器41的内容是被存写至对应位线BL1上的存储元I件，其中其转换与否是根据所述的检查位S。
请参阅图2A与图2B以及上述方法，在一输出处透过一放大器46，以完成自所述存储器10读取信息，其中通过所述的检查位S，透过开关47，而将所述信息I传送至一非转换放大器48或是一转换放大器49。而后所述的读取信号U0是存在于所述放大器48与49的输出处，如图2A与图2B中所示。因此，通过电路架构46至49，信息以非转换或是返回转换的方式输出，是取决于所述开关47的位置。
图5与图4中，相同的组件具有相同的组件符号，图5是说明本发明的另一实施例，其是自图4的实施例衍生而得。图5仅说明一信息存储元件12-1、...12-j、...、12-n，以及一检查位存储元件12-S1、...、12-Sj、...、12-Sn。在存储器100中，各存储器对12-1、12-S1等可被解释为一存储器阵列，如图4中以存储器阵列10为基础的说明。而后仅存写在具有总数M存储元件的一位线BLi上的存储器阵列m，其中各存储器阵列m的存储元件数目等于M/n，其中n＝2、3、...。例如，各系统总线线并行存取m＝64或是m＝128至一存储器。由于转换仅与具有m个存储元件的个别存储器阵列有关，所以需要使用一额外的检查位Sj。在此范例中，在设定所述的检查位Sj之前，所述计数器42仅必须计算至m/2＝M/2n。
功能顺序如下如下所述：
以存写信号WE，将所述存储器切换为信息存写。所选择的位线地址，并非如图5中所述，而是在存写运作过程中保持不变。m/2计数器42是被设为0，并具有重设信号42-1。欲被存写的信息内容Din是被存写至所述登录器41以及所述计数器42。根据在输入信息Din中逻辑层级“0”的数目，设定检查位Sj，且将其存写至所述登录器41作为一额外的位。若是逻辑层级”0」的数目大于m/2，则所述的检查位Sj是被设定为逻辑层级“1”，且被存写至所述的登录器41作为一额外的位。除此之外，所述的检查位Sj是被设定为逻辑层级“0”。所述登录器中所有其它第m内容，是透过一Zj译码器根据一相关的字线地址Zj，而被存写至m个存储元件中。所述的检查位Sj是定义所存写的内容是否为转换的或非转换的。
取决于存储器的形式，存取可如在具有磁阻存储元件的存储器中，通过同时设定所有的信号Yi或是例如在聚合物存储器中，是依序透过所述的计数器45。
如上所述的存写，可在具有M个存储元件的存储器阵列中，于一位线BLi上进行n次。这些m个存储阵列各需要一检查位Si等等。
必须注意的是若是完成存写至个别的存储器阵列m，第一次一逻辑层级1是被存写至存储器100的所有其它存储器阵列。
在一位线上，与存储器阵列m相关的存储元件，系通过选择信号Zj与Yi的已知方式而被读取。在此范例中，在所述存储器阵列的剩余存储元件可被读取之前，总是需要先读取与选择的存储器阵列相关的检查位Sj，这是由于剩余存储元件的转换必须根据所述的检查位Sj。
根据本发明的另一实施例，在一位线上，亦可能随机存取一个别的存储元件。然而，在此范例中，在新信息Din可被存写至所选择的存储元件或是存储阵列m与检查位S可被对应重设之前，总是需要先读取一位线上的所有存储元件或是包含在所选存储位线上的存储元件之一存储器阵列m，以及先再次读取所述的输入登录器41与所述的计数器42，用以产生所述的检查位S。而后，信息的读取是如图4与图5的实施例所示。
组件符号
10，100存储器
12，12-1，12-j，12-M，12-n，12-S，12-S1，12-Sj，12-Sn存储元件
14放大器输入
20差分放大器
DF反馈电阻器
Rp寄生电阻
UMeas测量电压
Ux输入电压
U0输出电压
30逻辑“0”的输出电压范围
30-1，30-2输出电压限制值
31逻辑“1”的输出电压范围
31-1，31-2输出电压限制值
32信号与噪音电压比例
WL1，WLM，WLS，WLS1，WLm1，WLsj，WLmj，WLsn，WLmn字线
BLi-1，BLi，BLi+1位线
40译码器
X1，Xi，XN译码器输出信号
41输入控制器
I1，I1，IM，IM，S，Sj，1，m输入登录器内容
42信息位计数器
S检查位
43-1，43-M，43-S放大器
44-1，44-M，44-m开关
WE存写信号
45Y计数器
45-1重设信号
Y1，Yi，YM，YS计数器输出信号
46放大器
47开关
48非转换放大器
49转换放大器
I信息读出
54计数器
Z1，Zj，Zn计数器输出信号
52-1，53-1，52-j，53-j，52-n，53-n选择晶体管
Din输入信息

Claims (26)

1.一种用于在具有无源存储元件(12-1，12-2，...12-M)的存储器中(10)改善读取信号的方法，其中在字线与位线(WL1，...，WLM，WLs与BLi)相交处提供所述的存储元件，且其中所储存的信息的信息位是通过所述存储元件的各个电阻来表现，其中，
在存写信息至所述存储元件(12-1，12-2，...12-M)时，产生一检查以决定在各个位线(BLi)的逻辑层级上，是否有超过一半的信息位对应于所述存储元件的一低值电阻，并且当决定在各个位线的逻辑层级上，有超过一半的信息位对应于所述存储元件的一低值电阻时，在所述各个位线的所有存储元件上，转换所述信息位的逻辑层级且产生一其逻辑层级代表所述信息位的转换或非转换的额外的检查位(S)，
其中，M表示存储元件的个数，BLi表示第i条位线，以及WLs表示用于检查位的字线。
2.如权利要求1所述的方法，其中，对于所述信息位的转换，当自所述存储器(10)读取时，所述信息位被转换回去。
3.如权利要求1所述的方法，其中，所述存储元件(12-1，12-2，...12-M)的低值电阻对应于逻辑层级“0”，且高值电阻对应于逻辑层级“1”。
4.如权利要求3所述的方法，其中，具有对应于所述存储元件(12-1，12-2，...12-M)的高值或低值电阻的一逻辑层级的信息位的数目是经由计算而决定。
5.如权利要求3所述的方法，其中，以数目等同于个别位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写一信息时，分别决定具有对应于所述存储元件的高值或是低值电阻的一逻辑层级的所述信息位数目，以对应于所述信息位的经转换或非转换的逻辑层级的逻辑层级来设定所述的检查位，以及将所述的信息位依序传送至所述各个位线的所述存储元件。
6.如权利要求5所述的方法，其中，具有对应于所述存储元件(12-1，12-2，...12-M)的高值或低值电阻的一逻辑层级的信息位的数目是经由计算而决定。
7.如权利要求1所述的方法，其中，以数目等同于位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写一信息时，分别决定具有对应于所述存储元件的高值或是低值电阻的一逻辑层级的所述信息位数目，以对应于所述信息位的所述转换或非转换逻辑层级的逻辑层级来设定所述的检查位，以及将所述的信息位依序传送至所述个别位线的所述存储元件。
8.如权利要求7所述的方法，其中，具有对应于所述存储元件(12-1，12-2，...12-M)的高值或低值电阻的一逻辑层级的信息位的数目是经由计算而决定。
9.如权利要求4、6和8的其中任一所述的方法，其中，半数对应于所述各个位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位被计算。
10.如权利要求9所述的方法，其中，当读出信息时，首先自所述各个存储元件(12-1，12-2，...12-M)读出所述的检查位(S)而后读出所述的信息位。
11.如权利要求9所述的方法，其中，以数目小于一个别位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写信息时，所述的存储元件(12-1，12-2，...12-M)被分组，而在各组中所述的存储元件数目等于信息位的数目，各组的存储元件都分配到一检查位存储元件(12-S)，所述信息位是以转换或非转换的方式而被存写至一组存储元件，且具有对应于所述高值电阻的一逻辑层级的信息位是被存写至剩余组的存储元件。
12.如权利要求9所述的方法，其中，为了随机存写信息至一位线(BLi)上的一个别存储元件，所述位线上的所有存储元件或是一组存储元件被读取，而自其中产生所述检查位(S)，而后将所述信息存写至所述存储元件并重新产生所述检查位(S)。
13.如权利要求5或7所述的方法，其中，所述信息位的数目是通过模拟加权而决定，所述信息位具有一对应于所述存储元件(12-1，12-2，...12-M)的高值或低值电阻的逻辑层级。
14.如权利要求13所述的方法，其中，通过比较所述信息位的逻辑层级与一参考电压，而将所述的信息位加权。
15.如权利要求14所述的方法，其中当读出信息时，首先自所述各个存储元件(12-1，12-2，...12-M)读出所述的检查位(S)而后读出所述的信息位。
16.如权利要求14所述的方法，其中，以数目小于一个别位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写信息时，所述存储元件(12-1，12-2，...12-M)被分组，而在各组中所述存储元件数目等于信息位的数目，各组的存储元件都分配到一检查位存储元件(12-S)，所述信息位是以转换或非转换的方式而被存写至一组存储元件，且具有对应于所述高值电阻的一逻辑层级的信息位是被存写至剩余组的存储元件。
17.如权利要求14所述的方法，其中，为了随机存写信息至一位线(BLi)上的一个别存储元件，所述位线上的所有存储元件或是一组存储元件被读取，而自所述位线产生所述的检查位(S)，而后将所述信息存写至所述存储元件并重新产生所述的检查位(S)。
18.如权利要求13所述的方法，其中，当读出信息时，首先自所述各个存储元件(12-1，12-2，...12-M)读出所述的检查位(S)而后读出所述的信息位。
19.如权利要求13所述的方法，其中，以数目小于一个别位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写信息时，所述存储元件(12-1，12-2，...12-M)被分组，而在各组中所述的存储元件数目等于信息位的数目，各组的存储元件都分配到一检查位存储元件(12-S)，所述的信息位是以转换或非转换的方式而被存写至一组存储元件，且具有对应于所述高值电阻的一逻辑层级的信息位是被存写至剩余组的存储元件。
20.如权利要求13所述的方法，其中，为了随机存写信息至一位线(BLi)上的一个别存储元件，所述位线上的所有存储元件或是一组存储元件被读取，而自所述位线产生所述的检查位(S)，而后将所述信息存写至所述存储元件并重新产生所述的检查位(S)。
21.如权利要求1至8的其中任一所述的方法，其中，当读出信息时，首先自所述各个存储元件(12-1，12-2，...12-M)读出所述的检查位(S)而后读出所述的信息位。
22.如权利要求21所述的方法，其中，以数目小于一个别位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写信息时，所述的存储元件(12-1，12-2，...12-M)被分组，而在各组中所述存储元件数目等于信息位的数目，各组的存储元件都分配到一检查位存储元件(12-S)，所述的信息位是以转换或非转换的方式而被存写至一组存储元件，且具有对应于所述高值电阻的一逻辑层级的信息位是被存写至剩余组的存储元件。
23.如权利要求21所述的方法，其中，为了随机存写信息至一位线(BLi)上的一个别存储元件，所述位线上的所有存储元件或是一组存储元件被读取，而自所述位线产生所述的检查位(S)，而后将所述信息存写至所述存储元件并重新产生所述的检查位(S)。
24.如权利要求1至8的其中任一所述的方法，其中，以数目小于一个别位线(BLi)上的存储元件(12-1，12-2，...12-M)数目的信息位存写信息时，所述存储元件(12-1，12-2，...12-M)被分组，而在各组中所述的存储元件数目等于信息位的数目，各组的存储元件都分配到一检查位存储元件(12-S)，所述的信息位是以转换或非转换的方式而被存写至一组存储元件，且具有对应于所述高值电阻的一逻辑层级的信息位是被存写至剩余组的存储元件。
25.如权利要求24所述的方法，其中，为了随机存写信息至一位线(BLi)上的一个别存储元件，所述位线上的所有存储元件或是一组存储元件被读取，而自所述位线产生所述的检查位(S)，而后将所述信息存写至所述存储元件并重新产生所述的检查位(S)。
26.如权利要求1至8的其中任一所述的方法，其中，为了随机存写信息至一位线(BLi)上的一个别存储元件，所述位线上的所有存储元件或是一组存储元件被读取，而自所述位线产生所述的检查位(S)，而后将所述信息存写至所述存储元件并重新产生所述的检查位(S)。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236389B2 (en) * 2005-11-17 2007-06-26 Sharp Laboratories Of America, Inc. Cross-point RRAM memory array having low bit line crosstalk
US20110084248A1 (en) * 2009-10-13 2011-04-14 Nanya Technology Corporation Cross point memory array devices
US10124764B1 (en) * 2017-09-29 2018-11-13 Intel Corporation Intrusion detection system based on 2-point profiling of signal characteristics

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1042792A (zh) * 1988-11-16 1990-06-06 三菱电机株式会社 动态半导体存储装置
JPH09204783A (ja) * 1996-01-25 1997-08-05 Sony Corp 半導体不揮発性記憶装置
CN1197985A (zh) * 1997-04-25 1998-11-04 三菱电机株式会社 半导体只读存储器
US20010018725A1 (en) * 1999-12-30 2001-08-30 Shin Dong Woo Controlling reading from and writing to a semiconductor memory device
US6292868B1 (en) * 1996-10-15 2001-09-18 Micron Technology, Inc. System and method for encoding data to reduce power and time required to write the encoded data to a flash memory
JP2002343078A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19610838A1 (de) * 1996-03-19 1997-02-27 Siemens Ag Verfahren zum Speichern eines Datensatzes in einem Speicher
US6317375B1 (en) * 2000-08-31 2001-11-13 Hewlett-Packard Company Method and apparatus for reading memory cells of a resistive cross point array
US6570795B1 (en) * 2002-04-10 2003-05-27 Hewlett-Packard Development Company, L.P. Defective memory component of a memory device used to represent a data bit in a bit sequence

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1042792A (zh) * 1988-11-16 1990-06-06 三菱电机株式会社 动态半导体存储装置
JPH09204783A (ja) * 1996-01-25 1997-08-05 Sony Corp 半導体不揮発性記憶装置
US6292868B1 (en) * 1996-10-15 2001-09-18 Micron Technology, Inc. System and method for encoding data to reduce power and time required to write the encoded data to a flash memory
CN1197985A (zh) * 1997-04-25 1998-11-04 三菱电机株式会社 半导体只读存储器
US20010018725A1 (en) * 1999-12-30 2001-08-30 Shin Dong Woo Controlling reading from and writing to a semiconductor memory device
JP2002343078A (ja) * 2001-05-21 2002-11-29 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置

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* Cited by examiner, † Cited by third party
Title
特开2002-343078A 2002.11.29

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