CN101038786A - 具备内部电压发生电路的半导体器件 - Google Patents

具备内部电压发生电路的半导体器件 Download PDF

Info

Publication number
CN101038786A
CN101038786A CNA2007100885096A CN200710088509A CN101038786A CN 101038786 A CN101038786 A CN 101038786A CN A2007100885096 A CNA2007100885096 A CN A2007100885096A CN 200710088509 A CN200710088509 A CN 200710088509A CN 101038786 A CN101038786 A CN 101038786A
Authority
CN
China
Prior art keywords
voltage
mentioned
reference voltage
circuit
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007100885096A
Other languages
English (en)
Inventor
秋山实邦子
伊贺上太
吉永贤司
松村雅司
森下玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101038786A publication Critical patent/CN101038786A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Power Sources (AREA)
  • Control Of Electrical Variables (AREA)
  • Logic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

在该半导体集成电路装置中，由于分别在6个存储器模块(M1～M6)用的电源电路部(P1～P6)中设置了负电压发生电路(2)，故对于负电压(VNEG)的变动的响应性变快。此外，在等待模式时利用开关电路(SW2～SW6)连接6个存储器模块(M1～M6)用的负电压供给线(L1～L6)，由于只使6个电源电路部(P1～P6)的负电压发生电路(2)中的1个电源电路部(P1)的负电压发生电路(2)激活，故可防止等待电流的增大。

Description

具备内部电压发生电路的半导体器件
技术领域
本发明涉及半导体器件，特别是涉及具备内部电压发生电路的半导体器件。
背景技术
在通常的DRAM中，将N沟道MOS晶体管用作存储单元的传输门，在使存储单元激活时，对字线施加的选择电压使用正电压。在该DRAM中，安装了发生比接地电压低的负电压的负电压发生电路，将负电压用作控制晶体管的衬底效应的衬底偏置电压。
在该情况下，因衬底具有的大的电容的缘故，抑制了负电压的电平变动，此外，不需要由负电压检测电路和负电荷供给电路构成的负电压发生电路的高速响应性。此外，由于即使在安装多个存储器的芯片中负电压发生电路也不需要高速响应性，故在一个部位中配置了只具有为了在外部电源接通时对衬底充电所必要的能力的负电压发生电路。
再有，以上根据申请人所知道的一般的技术信息说明了关于本发明的现有技术，但在申请人记忆的范围内，到申请前为止，申请人没有作为先行技术文献信息应公开的信息。
但是，在将P沟道MOS晶体管用作存储单元的传输门的DRAM中，在使存储单元激活时，对字线施加的选择电压使用负电压。在这种DRAM中，由于有必要在写入工作时对存储单元写入接地电平的信号、在读出工作时从存储单元取出足够的振幅的信号电压，故有必要将字线的选择电压设定得充分地低。
在该情况下，由于不具有以前的DRAM那样的大的衬底电容，此外，与负电压有关的消耗电流变大，故要求负电压发生电路的高速响应性。因而，在对于多个存储单元安装了1个负电压发生电路的芯片中，产生负电压的电压变动量变大这样的问题。
也可考虑增加流过负电压发生电路的负电压检测电路的穿透电流(等待电流)来谋求响应性的高速化，但在安装这种DRAM的电池驱动的便携式装置等的领域中，由于要求由工作电压的低电压化和低消耗电流化导致的低功耗化，故不能增加等待电流。
此外，在这种DRAM中，在老化测试时对晶体管施加过度的应力，存在电路的故障增加这样的问题。
此外，在这种DRAM中，在电路工作时电源电压下降或接地电压上升，存在工作速度下降这样的问题。
此外，在这种DRAM中，存在对抗噪声的能力差这样的问题。
此外，在具备多个这种DRAM的半导体集成电路装置中，电源电压的下降和接地电压的上升变大，存在电路工作变得不稳定这样的问题。
发明内容
因此，本发明的主要的目的是提供能进行高速工作且等待电流低的半导体器件。
此外，本发明的另一目的是提供可防止在老化测试时的过度的应力施加的半导体器件。
此外，本发明的另一目的是提供工作速度快的半导体器件。
此外，本发明的又一目的是提供对抗噪声的能力强的半导体器件。
此外，本发明的又一目的是提供电源电压的下降和接地电压的上升小的半导体器件。
与本发明有关的半导体器件具备：共同连接了的多条负电压供给线；多个负电压检测电路，分别与多条负电压供给线对应地设置，各自在对应的负电压供给线的电压比预先确定了的负电压高的情况下输出第1激活信号；多个负电荷供给电路，分别与多条负电压供给线对应地设置，各自在从对应的负电压检测电路输出了第1激活信号的情况下对于对应的负电压供给线供给负电荷；多个存储电路，分别与多条负电压供给线对应地设置，各自从对应的负电压供给线接受负电压，可独立地进行数据的写入/读出工作；以及控制电路，在激活模式时使多个负电压检测电路中的某第1数的负电压检测电路激活，在等待模式时使比第1数小的第2数的负电压检测电路激活。因而，可谋求减少等待模式时的消耗电流和激活模式时的工作速度的高速化。
此外，与本发明有关的另一半导体器件具备：多条负电压供给线；多个负电压发生电路，分别与多条负电压供给线对应地设置，各自在通常工作时被激活，将对应的负电压供给线维持为预先确定了的负电压，在老化测试时被非激活；电压转换电路，对于多条负电压供给线共同地设置，在老化测试时对于多条负电压供给线供给接地电压；以及多个存储电路，分别与多条负电压供给线对应地设置，各自从对应的负电压供给线接受负电压或接地电压。因而，可防止老化测试时的过度的应力施加。
此外，与本发明有关的另一半导体器件具备：生成基准电压的基准电压发生电路；基准电压布线，接受用基准电压发生电路生成了的基准电压；屏蔽布线，沿基准电压布线设置；接受电源电压的电源电压布线；稳定电容器，其一个电极连接到基准电压布线上，其另一个电极从电源电压布线接受电源电压；负电压发生电路，由来自电源电压布线的电源电压来驱动，从基准电压布线接受基准电压，根据接受了的基准电压生成负电压；以及内部电路，用来自电源电压布线的电源电压和由负电压发生电路生成了的负电压来驱动。因而，由于若电源电压下降则负电压也下降，故对内部电路施加的电压不变化，工作速度不变化。
此外，与本发明有关的另一半导体器件具备：生成基准电压的基准电压发生电路；基准电压布线，接受由基准电压发生电路生成了的基准电压；屏蔽布线，沿基准电压布线设置；接受接地电压的接地电压布线；稳定电容器，其一个电极连接到基准电压布线上，其另一个电极从接地电压布线接受接地电压；内部电压发生电路，由电源电压和来自接地电压布线的接地电压来驱动，从基准电压布线接受基准电压，根据接收了的基准电压生成内部电压；以及内部电路，用由内部电压发生电路生成了的内部电压和来自接地电压布线的接地电压来驱动。因而，由于若接地电压上升则内部电压也上升，故对内部电路施加的电压不变化，工作速度不变化。
此外，与本发明有关的另一半导体器件具备：生成基准电压的基准电压发生电路；基准电压布线，接受由基准电压发生电路生成了的基准电压；屏蔽布线，沿基准电压布线设置，接受接地电压；内部电压发生电路，从基准电压布线接受基准电压，根据接收了的基准电压生成内部电压；以及内部电路，用由内部电压发生电路生成了的内部电压来驱动。因而，由于在每个内部电路中设置了基准电压发生电路、基准电压布线、屏蔽布线和内部电压发生电路，故可减少屏蔽布线的电阻值，可减轻屏蔽布线的噪声的影响。
此外，与本发明有关的另一半导体器件具备：生成基准电压的基准电压发生电路；基准电压布线，接受由基准电压发生电路生成了的基准电压；屏蔽布线，沿基准电压布线设置，接受接地电压；多个内部电压发生电路，在基准电压布线的延伸方向上排列，各自从基准电压布线接受基准电压，根据接收了的基准电压生成内部电压；以及多个内部电路，分别与多个内部电压发生电路对应地设置，各自用由对应的内部电压发生电路生成了的内部电压来驱动。在该情况下，由于在多个内部电压发生电路中共同地设置了基准电压发生电路、基准电压布线和屏蔽布线，故可减小布局面积。
此外，与本发明有关的另一半导体器件具备：生成基准电压的基准电压发生电路；基准电压布线，接受由基准电压发生电路生成了的基准电压；多个内部电压发生电路，在基准电压布线的延伸方向上排列，各自从基准电压布线接受基准电压，根据接收了的基准电压生成内部电压；多条屏蔽布线，分别与多个内部电压发生电路对应地设置，各自沿基准电压布线设置，接受接地电压；以及多个内部电路，分别与多个内部电压发生电路对应地设置，各自用由对应的内部电压发生电路生成了的内部电压来驱动。在该情况下，由于在多个内部电压发生电路中共同地设置了基准电压发生电路、基准电压布线和屏蔽布线，故可减小布局面积。此外，由于在每个内部电压发生电路中设置了屏蔽布线，故可减轻屏蔽布线的噪声的影响。
此外，与本发明有关的另一半导体器件具备：其表面在第1方向上被分割为多个区域的衬底；分别设置在多个区域中的多个存储电路；多条电源电压布线，分别与多个存储电路对应地设置，各自在与第1方向正交的第2方向上延伸，对于对应的存储电路供给电源电压；以及多条接地电压布线，分别与多个存储电路对应地设置，各自在第2方向上延伸，对于对应的存储电路供给接地电压。因而，由于在每个存储电路中设置了电源电压布线和接地电压布线，故可抑制电源电压的下降和接地电压的上升。
按照本发明，可提供能进行高速工作且等待电流低的半导体器件。此外，可提供能防止老化测试时的过度的应力施加的半导体器件。此外，可提供对抗噪声的性能强的半导体器件。此外，可提供电源电压的下降和接地电压的上升小的半导体器件。
附图说明
图1是表示本发明的实施形态1的半导体集成电路装置的结构的框图。
图2是表示在图1中表示了的负电压发生电路的结构的框图。
图3是表示在图2中表示了的生成基准电压的基准电压发生电路的结构的框图。
图4是表示在图2中表示了的负电压发生电路的工作的时序图。
图5是表示在图1中表示了的存储器模块中包含的存储单元的结构的电路图。
图6是表示在图1中表示了的字线驱动器中包含的字线驱动器单位电路的结构的电路图。
图7是表示包含在图5中表示了的存储单元的存储单元阵列的结构的剖面图。
图8是表示实施形态1的变更例的框图。
图9是表示实施形态1的另一变更例的框图。
图10是表示实施形态1的又一变更例的框图。
图11是用于说明这种半导体集成电路装置的问题的框图。
图12是表示本发明的实施形态2的半导体集成电路装置的结构的框图。
图13是用于说明这种半导体集成电路装置的问题的框图。
图14是表示在图13中表示了的半导体集成电路装置的工作的时序图。
图15是表示本发明的实施形态3的半导体集成电路装置的主要部分的框图。
图16是表示在图15中表示了的半导体集成电路装置的工作的时序图。
图17是用于说明这种半导体集成电路装置的问题的框图。
图18是表示在图17中表示了的比较器的框图。
图19是表示在图17中表示了的半导体集成电路装置的工作的时序图。
图20是表示本发明的实施形态4的半导体集成电路装置的主要部分的框图。
图21是表示在图20中表示了的半导体集成电路装置的工作的时序图。
图22是表示本发明的实施形态5的半导体集成电路装置的结构的框图。
图23是表示在图22中表示了的半导体集成电路装置中包含的基准电压布线和屏蔽布线的电路图。
图24是表示本发明的实施形态6的半导体集成电路装置的结构的框图。
图25是表示在图24中表示了的半导体集成电路装置中包含的基准电压布线和屏蔽布线的电路图。
图26是表示实施形态6的变更例的电路图。
图27是表示实施形态6的另一变更例的电路图。
图28是用于说明这种半导体集成电路装置的问题的框图。
图29是表示本发明的实施形态7的半导体集成电路装置的结构的框图。
根据与附图关联地可理解的关于本发明的以下的详细的说明，本发明的上述和其它的目的、特征、方面和优点将变得明白。
具体实施方式
[实施形态1]
图1是表示本发明的实施形态1的半导体集成电路装置的结构的框图。在图1中，该半导体集成电路装置具备：半导体衬底1；在其表面上形成的、各自独立地进行数据的写入/读出工作的多个(在图中是6个)存储器模块M1～M6；分别与存储器模块M1～M6对应地设置的6个电源电路部P1～P6；对存储器模块M1～M6内的字线驱动器3供给由电源电路部P1～P6内的负电压发生电路2生成了的负电压VNEG的负电压供给线L0～L6和开关电路SW2～SW6；以及生成控制信号ACT1～ACT6、φ2～φ6的控制电路4。
负电压供给线L0配置在半导体衬底1的中央，在图中Y(上下)方向上延伸。存储器模块M1、M3、M5在负电压供给线L0的图中左侧在图中Y方向上排列，电源电路部P1、P3、P5分别在存储器模块M1、M3、M5的图中左侧邻接地配置。存储器模块M2、M4、M6在负电压供给线L0的图中右侧分别与存储器模块M1、M3、M5对置地配置，电源电路部P2、P4、P6分别在存储器模块M2、M4、M6的图中右侧邻接地配置。电源电路部P1～P6的负电压发生电路2分别在控制信号ACT1～ACT6成为激活电平的情况下被激活，对负电压供给线L1～L6供给负电压。
负电压供给线L1～L6分别在图中X(左右)方向上延伸。负电压供给线L1连接在电源电路部P1的负电压发生电路2与存储器模块M1的字线驱动器3之间，进而其一端连接到负电压供给线L0上。负电压供给线L2连接在电源电路部P2的负电压发生电路2与存储器模块M2的字线驱动器3之间，进而其一端经开关电路SW2连接到负电压供给线L0上。
负电压供给线L3连接在电源电路部P3的负电压发生电路2与存储器模块M3的字线驱动器3之间，进而其一端经开关电路SW3连接到负电压供给线L0上。负电压供给线L4连接在电源电路部P4的负电压发生电路2与存储器模块M4的字线驱动器3之间，进而其一端经开关电路SW4连接到负电压供给线L0上。
负电压供给线L5连接在电源电路部P5的负电压发生电路2与存储器模块M5的字线驱动器3之间，进而其一端经开关电路SW5连接到负电压供给线L0上。负电压供给线L6连接在电源电路部P6的负电压发生电路2与存储器模块M6的字线驱动器3之间，进而其一端经开关电路SW6连接到负电压供给线L0上。开关电路SW2～SW6分别在控制信号φ2～φ6成为激活电平的情况下成为导通状态，分别在控制信号φ2～φ6成为非激活电平的情况下成为非导通状态。
在存储器模块M1～M6的数据的写入/读出成为可能的激活模式时，控制电路4使控制信号ACT1～ACT6成为激活电平，同时使控制信号φ2～φ6成为非激活电平。由此，全部的电源电路部P1～P6的负电压发生电路2被激活，同时开关电路SW2～SW6成为非导通状态，从电源电路部P1～P6的负电压发生电路2分别经负电压供给线L1～L6对存储器模块M1～M6供给负电压VNEG。因而，与在多个存储器模块中设置了1个负电压发生电路的以往相比，可分别减小存储器模块M1～M6中的负电压VNEG的变动。此外，在激活模式时，也可激活存储器模块M1～M6中的某1个或1个以上的存储器模块，激活与已激活的各存储器模块对应的电源电路部的负电压发生电路2。
此外，在存储器模块M1～M6保持数据的等待模式时，控制电路4使控制信号ACT1、φ2～φ6成为激活电平，同时使控制信号ACT2～ACT6成为非激活电平。由此，只激活电源电路部P1～P6中的电源电路部P1的负电压发生电路2，同时开关电路SW2～SW6导通，从电源电路部P1的负电压发生电路2经负电压供给线L1～L6对存储器模块M1～M6供给负电压VNEG。因而，在不需要高速响应性的等待模式时，可削减流过例如图2的分压电路5、检测电路10的穿透电流量，可防止等待电流的增大而不使激活模式时的工作速度下降。
图2是表示负电压发生电路2的结构的框图。在图2中，负电压发生电路2具备分压电路5、检测电路10、时钟发生电路26和充电泵电路30。分压电路5和检测电路10是检测负电压的电平的电路，由检测电路10的输出信号VNEGDET激活时钟发生电路26，由时钟发生电路26的输出时钟信号CLK驱动充电泵电路30。在由具有高速响应性的分压电路5和检测电路10构成的负电压检测电路中，流过各元件的穿透电流量大。
如果详细地说明，则分压电路5包含串联地连接在外部电源电压VDD1(例如1.2V)的线与负电压VNEG(例如-0.6V)的线之间的P沟道MOS晶体管6和N沟道MOS晶体管7、8。P沟道MOS晶体管6的栅接受信号VNEGCUT。信号VNEGCUT是在对应的控制信号ACT(例如ACT1)成为激活电平的情况下成为激活电平的「L」(「低」)电平的信号。N沟道MOS晶体管7的栅连接到其漏上，N沟道MOS晶体管8的栅连接到其漏(输出节点N7)上。N沟道MOS晶体管7、8分别构成二极管元件。
在信号VNEGCUT成为激活电平的「L」电平的情况下，P沟道MOS晶体管6导通，分压电路5被激活，输出节点N7的电压VNEGDIV成为外部电源电压VDD1与负电压VNEG的中间电压(在该情况下，是0.3V)。在信号VNEGCUT成为非激活电平的「H」(「高」)电平的情况下，P沟道MOS晶体管6成为非导通，分压电路5被非激活。
检测电路10包含P沟道MOS晶体管11～17、N沟道MOS晶体管18～21、倒相器22～24和稳定电容器25。P沟道MOS晶体管11、12串联地连接在外部电源电压VDD1的线与节点N12之间，这些晶体管的栅分别接受信号VPCON、VNEGCUT。信号VPCON是在对应的控制信号ACT(例如ACT1)成为激活电平的情况下成为激活电平的「L」电平的信号。P沟道MOS晶体管13、14的源都连接到节点N12上，这些晶体管的漏分别连接到节点N13、N14上，这些晶体管的栅分别接受基准电压VREFN和分压电路5的输出电压VNEGDIV。稳定电容器25连接在外部电源电压VDD1的线与P沟道MOS晶体管13的栅之间，防止基准电压VREFN的变动。
如图3中所示，用由中间电压发生电路40和缓冲电路41构成的基准电压发生电路生成基准电压VREFN。在电源电路部P1～P6的负电压发生电路2中共同地设置、例如在电源电路部P1中设置中间电压发生电路40和缓冲电路41。中间电压发生电路40生成外部电源电压VDD(例如1.2V)的中间电压VREF0(在该情况下，是0.6V)。缓冲电路41输出比中间电压发生电路40的输出电压VREF0低0.3V的基准电压VREFN(在该情况下，是0.3V)。
返回到图2，N沟道MOS晶体管19、20的漏分别连接到节点N13、N14上，这些晶体管的栅都连接到节点N13上，这些晶体管的源都连接到接地电压GND1的线上。N沟道MOS晶体管18连接在节点N13与接地电压GND1的线之间，其栅接受信号VNEGCUT。晶体管11～14、18～20构成比较分压电路5的输出电压VNEGDIV与基准电压VREFN的高低并对输出节点N14输出与比较结果对应的电平的信号的比较器。
如果信号VPCON、VNEGCUT都成为激活电平的「L」电平，则P沟道MOS晶体管11、12成为导通，N沟道MOS晶体管18成为非导通，由晶体管11～14、18～20构成的比较器被激活。在分压电路5的输出电压VNEGDIV比基准电压VREFN高的情况下，流过晶体管13、19、20的电流比流过晶体管14的电流大，节点N14成为「L」电平。相反，在分压电路5的输出电压VNEGDIV比基准电压VREFN小的情况下，流过晶体管13、19、20的电流比流过晶体管14的电流小，节点N14成为「H」电平。
P沟道MOS晶体管15连接在外部电源电压VDD1的线与节点N14之间，P沟道MOS晶体管16、17和N沟道MOS晶体管21串联地连接在外部电源电压VDD1的线与接地电压GND的线之间。信号VPCON输入到P沟道MOS晶体管16的栅，信号VNEGCUT经倒相器22输入到P沟道MOS晶体管15的栅。晶体管17、21的栅都连接到节点N14上。
如果信号VPCON、VNEGCUT都成为「L」电平，则在P沟道MOS晶体管15成为非导通的同时N沟道MOS晶体管16成为导通，由晶体管17、21构成的倒相器被激活。该倒相器将在节点N14上呈现的信号的倒相信号输出给输出节点N17。该倒相器的输出信号由倒相器23、24进行延迟，成为信号VNEGDET。
如果信号VPCON、VNEGCUT成为「H」电平，则在P沟道MOS晶体管15成为导通的同时N沟道MOS晶体管16成为非导通，由晶体管17、21构成的倒相器被非激活。节点N14固定于「H」电平，节点N17固定于「L」电平，信号VNEGDET固定于「L」电平。将信号VNEGDET输入到时钟发生电路26中。
时钟发生电路26在信号VNEGDET为「H」电平的情况下被激活，输出既定频率的时钟信号CLK，在信号VNEGDET为「L」电平的情况下被非激活，停止时钟信号CLK的输出。将时钟信号CLK供给充电泵电路30。
充电泵电路30包含倒相器31～33和P沟道MOS晶体管34～39。P沟道MOS晶体管34、36的各自的源与漏互相连接，P沟道MOS晶体管34、36分别构成电容器。时钟信号CLK经倒相器31、32输入到P沟道MOS晶体管34的源和漏中，同时经倒相器33连接到P沟道MOS晶体管36的源和漏上。P沟道MOS晶体管35连接在充电泵电路30的输出节点N35与P沟道MOS晶体管34的栅(节点N34)之间，其栅连接到节点N34上。P沟道MOS晶体管35构成在节点N35与N34之间连接了的二极管元件。
P沟道MOS晶体管39连接在节点N34与接地电压GND1的线之间，其栅连接到P沟道MOS晶体管36的栅(节点N36)上。P沟道MOS晶体管38连接在节点N36与接地电压GND1的线之间，其栅连接到节点N36上。P沟道MOS晶体管38构成在接地电压GND1的线与节点N36之间连接了的二极管元件。P沟道MOS晶体管37连接在节点N36与接地电压GND1的线之间，其栅连接到接地电压GND1的线上。P沟道MOS晶体管37构成在节点N36与接地电压GND1的线之间连接了的二极管元件。
图4是表示充电泵电路30的工作的时序图。在图4中，在初始状态下，假定负电压VNEG维持在-0.6V以下，信号VNEGDET维持于「L」电平，时钟信号CLK固定于「H」电平。此时，倒相器33的输出信号CLKa_n成为「L」电平，倒相器32的输出信号CLKa成为「H」电平。此外，节点N36的电压Vp成为P沟道MOS晶体管37的阈值电压Vth，节点N34的电压Vn成为0V。
如果在某个时刻负电压VNEG上升到-0.5V，则信号VNEGDET从「L」电平上升到「H」电平，时钟发生电路26被激活，输出时钟信号CLK。如果时钟信号CLK从「H」电平下降到「L」电平，则信号CLKa_n从「L」电平上升到「H」电平，信号CLKa从「H」电平下降到「L」电平。由此，节点N36的电压Vp从Vth上升到Vth+VDD1，P沟道MOS晶体管39成为非导通，在节点N34的电压Vn从0V降低到-VDD1＝-1.2V后，正电荷从节点N35经P沟道MOS晶体管35流入节点N34，成为Vn＝VNEG-Vth＝-0.5V-Vth。
其次，如果时钟信号CLK从「L」电平上升到「H」电平，则信号CLKa_n从「H」电平下降到「L」电平，信号CLKa从「L」电平上升到「H」电平。由此，节点N36的电压Vp从Vth+VDD1下降到Vth，P沟道MOS晶体管39成为导通，节点N34的电压Vn成为0V。这样，每当时钟信号CLK从「H」电平下降到「L」电平，从节点N35排出正电荷，节点N35的电压VNEG逐渐地下降。如果VNEG在-0.6V以下，则信号VNEGDET成为「L」电平，时钟发生电路26被非激活，充电泵电路30停止。
再有，如果用数学式说明以上的工作，则如下所述。即，用数学式VNEGDIV＝VDD1/2+VNEG/2表示分压电路5的输出电压VNEGDIV。例如，如果将外部电源电压VDD1定为1.2V，将负电压VNEG定为-0.6V，则VNEGDIV＝0.3V。因而，通过将基准电压VREFN设定为0.3V，可将负电压VNEG维持为-0.6V。再有，如果将VNEGDIV＝VREFN代入上述数学式VNEGDIV＝VDD1/2+VNEG/2并进行式变形，则VNEG＝2*VREF-VDD1的数学式成立。
此外，图5是表示分别包含在存储器模块M1～M6中的存储单元的结构的电路图。在图5中，存储器模块M1～M6分别包含：在多个行多个列中配置了的多个存储单元；分别与多个行对应地设置了的多条字线WL；以及分别与多个列对应地设置了的多个位线对BL、/BL。存储单元包含P沟道MOS晶体管45～48。P沟道MOS晶体管45连接在对应的位线BL与存储节点N45之间，其栅连接到对应的字线WL上。P沟道MOS晶体管46的栅接受单元板极电压VCP(＝VDD1/2)，其源和漏连接到存储节点N45上。P沟道MOS晶体管47连接在对应的位线/BL与存储节点N47之间，其栅连接到对应的字线WL上。P沟道MOS晶体管48的栅接受单元板极电压VCP(＝VDD1/2)，其源和漏连接到存储节点N47上。P沟道MOS晶体管45、47分别构成存储单元的传输门，P沟道MOS晶体管46、47分别构成电容器。
在写入工作时，使所选择的行的字线WL成为选择电平(负电压VNEG)，同时对所选择的列的位线对BL、/BL供给与写入数据对应的电位。例如，在写入数据「1」的情况下，使位线对BL、/BL分别成为「H」电平(VDD1)和「L」电平(GND1)，在写入数据「0」的情况下，使位线对BL、/BL分别成为「L」电平和「H」电平。由此，P沟道MOS晶体管45、47导通，将位线对BL、/BL的电位分别写入到存储节点N45、N47中。如果字线WL成为非选择电平(升压电压VPP＞VDD1)，则P沟道MOS晶体管45、47成为非导通，存储节点N45、N47的电位、即数据被保持。
在读出工作时，在将位线对BL、/BL预充电到位线预充电电压VPRE(VDD1/2)后，使所选择的字线WL成为选择电平。由此，位线对BL、/BL的电位与存储节点N45、N47的电位对应地以微小量变化。在位线对BL、/BL间产生了的微小电位差由读出放大器(未图示)放大到电源电压VDD1。将位线对BL、/BL间的电位差作为数据读出，同时分别将位线对BL、/BL的电位再次写入到存储节点N45、N47中。如果使字线WL成为非选择电平，则P沟道MOS晶体管45、47成为非导通，读出工作结束。
此外，图6是表示包含在存储器模块M1～M6的字线驱动器3中的字线驱动器单位电路的结构的电路图。在图6中，字线驱动器3包含与各字线WL对应地设置了的字线驱动器单位电路，字线驱动器单位电路包含P沟道MOS晶体管50和N沟道MOS晶体管51。P沟道MOS晶体管50的源接受升压电压VPP，其漏连接到对应的字线WL上，其栅接受控制信号φWL。N沟道MOS晶体管51的源接受负电压VNEG，其漏连接到对应的字线WL上，其栅接受控制信号φWL。
在选择了对应的字线WL的情况下，使控制信号φWL成为选择电平的「H」电平。由此，在P沟道MOS晶体管50成为非导通的同时，N沟道MOS晶体管51导通，使字线WL成为选择电平(负电压VNEG)。在未选择对应的字线WL的情况下，使控制信号φWL成为非选择电平的「L」电平。由此，在N沟道MOS晶体管51成为非导通的同时，P沟道MOS晶体管50导通，使字线WL成为非选择电平(升压电压VPP)。
这样，在存储器模块M1～M6中，由于将负电压VNEG作为字线驱动器单位电路的驱动电压来使用，故特别对负电压发生电路2要求高速响应性。再有，在使用N沟道MOS晶体管作为存储单元的传输门的以前的DRAM中，由于使用升压电压VPP和接地电压GND1作为字线驱动器单位电路的驱动电压，故不要求负电压发生电路的高速响应性。
此外，图7是表示分别包含在存储器模块M1～M6中的存储单元阵列的结构的剖面图。在图7中，在P型半导体衬底PS的表面上形成了N型阱NW，在N型阱NW的表面上形成了多个存储单元。在图7中，表示了在N型阱NW的表面上形成了的多个P沟道MOS晶体管45。P沟道MOS晶体管45包含在N型阱NW的表面上形成了的源和漏(P型杂质扩散区)和栅电极(字线WL)。为了防止在各PN结中流过正向的电流，对P型半导体衬底PS施加了接地电压GND1，对N型阱NW施加了外部电源电压VDD1。
在存储器模块M1～M6中，在没有如以前的DRAM那样将负电压作为衬底偏置电压使用的情况下，几乎没有保持负电压VNEG的寄生电容。因而，对存储器模块M1～M6的负电压发生电路2要求进一步的高速响应性。再有，在使用N沟道MOS晶体管作为存储单元的传输门的以前的DRAM中，由于在P型半导体衬底(接地电压)的表面上形成N型阱(电源电压)，在N型阱的表面上形成P型阱(负电压)，在P型阱的表面上形成了存储单元的N沟道MOS晶体管，故负电压的寄生电容大，不要求负电压的高速响应性。
如上所述，在该实施形态1中，由于在存储器模块M1～M6用的电源电路部P1～P6中分别设置了负电压发生电路2，故与对存储器模块M1～M6只设置了1个负电压发生电路的以往相比，存储器模块M1～M6中的负电压VNEG的变动传播到负电压发生电路2的检测电路10的时间缩短，响应于该变动负电压发生电路2的充电泵电路30供给负电流的时间也缩短，对于负电压VNEG的变动的响应性变快。因而，可防止在激活模式时负电压VNEG上升、工作速度变慢。此外，在等待模式时，由于利用开关电路SW2～SW6连接存储器模块M1～M6用的负电压供给线L1～L6，只使6个负电压发生电路2中的1个激活，故可防止等待电流的增大。
再有，在该实施形态1中，在等待模式时只使6个负电压发生电路2中的1个激活，但不限于此，也可在等待模式时只使6个负电压发生电路2中的2个、3个、4个或5个负电压发生电路2激活。即使在该情况下，也可谋求等待电流的减少。此外，也可将负电压VNEG作为衬底偏置电压来使用。
图8是表示该实施形态1的变更例的框图，是与图1对比的图。在图8中，该变更例与图1的半导体集成电路装置的不同点是附加等待用负电压发生电路55并在等待模式时全部的6个负电压发生电路2被非激活。等待用负电压发生电路55与负电压发生电路2同样，包含图2中表示了的分压电路5、检测电路10、时钟发生电路26和充电泵电路30，始终被激活，将负电压供给线L0维持为负电压VNEG。但是，等待用负电压发生电路55的检测电路10的穿透电流比负电压发生电路2的检测电路10的穿透电流小，等待用负电压发生电路55的充电泵电路30的电流供给能力比负电压发生电路2的电流供给能力小。因而，等待用负电压发生电路55的功耗比负电压发生电路2的功耗小。即使在该变更例中，也可得到与实施形态1相同的效果。
图9是表示该实施形态1的另一变更例的框图，是与图1对比的图。在图9中，该变更例与图1的半导体集成电路装置的不同点是去掉开关电路SW2～SW6且负电压供给线L0～L6间始终导通。在该变更例中，除了可得到与实施形态1相同的效果外，还可减小开关电路SW2～SW6这部分的布局面积。
图10是表示该实施形态1的又一变更例的框图，是与图8对比的图。在图10中，该变更例与图8的半导体集成电路装置的不同点是去掉开关电路SW2～SW6且负电压供给线L0～L6间始终导通。在该变更例中，除了可得到与实施形态8相同的效果外，还可减小开关电路SW2～SW6这部分的布局面积。
[实施形态2]
在具备使用了P沟道MOS晶体管作为存储单元的传输门的DRAM的半导体集成电路装置中，为了挑出初始故障，与以前的DRAM同样地进行老化测试(加速试验)。在老化测试时，施加比通常的电压高的电压。此时，在这种半导体集成电路装置中，因施加负电压VNEG的缘故，在晶体管的源、漏间给予过度的应力，存在使初始故障增加的可能性。
因此，如图11中所示，可考虑在电源电路部P1～P6中分别配置用于在老化测试时将负电压VNEG转换为接地电压GND以防止过度的应力施加的内部电压转换电路56。即，在该半导体集成电路装置中，与存储器模块M1～M6对应地分别设置了负电压供给线L1～L6，电源电路部P1～P6分别包含将对应的负电压供给线维持为负电压VNEG的负电压发生电路2和在老化测试时将接地电压GND供给对应的负电压供给线的内部电压转换电路56。电源电路部P1～P6的负电压发生电路2在老化测试时被非激活。
在图11的半导体集成电路装置中，由于在电源电路部P1～P6中分别设置了内部电压转换电路56，故没有必要考虑布线电阻等，可对存储器模块M1～M6供给稳定的内部电压GND。但是，在该半导体集成电路装置中，由于有必要在电源电路部P1～P6中分别配置内部电压转换电路56，故存在布局面积增大的问题。
另一方面，在老化测试时工作频率慢，恢复内部电压的电压降的时间是充分的。因此，在该实施形态2中，如图12中所示，只在电源电路部P1中配置内部电压转换电路56。电源电路部P1的内部电压转换电路56在老化测试时经内部电压布线L7对负电压供给线L1～L6供给接地电压GND。由此，可抑制布局面积的增大。再有，也可不在电源电路部P1中、而是在其它的电源电路部P2～P6中配置内部电压转换电路56。
[实施形态3]
如图3中所示，从由中间电压发生电路40和缓冲电路41构成的1个基准电压发生电路对6个电源电路部P1～P6的负电压发生电路2供给基准电压VREFN。因而，例如，如果在电源电路部P1中配置基准电压发生电路，则从基准电压发生电路对电源电路部P6的负电压发生电路2供给基准电压VREFN的基准电压布线L10的布线长度非常长，存在基准电压布线L10中发生噪声的可能性。因此，在这种半导体集成电路中，如图13中所示，设置屏蔽布线60、61使其夹住基准电压布线L10，以保护基准电压布线L10使之不受噪声的影响。屏蔽布线60、61连接到屏蔽专用的接地电压GND7的线上。此外，在基准电压布线L10的终端部与屏蔽专用的外部电源电压VDD7的线之间连接稳定电容器62以谋求基准电压VREFN的稳定。将稳定电容器62的电容值设定为比基准电压布线L10的寄生电容值充分地大的值(例如，10倍的值)。该稳定电容器62使基准电压布线L10的噪声电平为变成1/10以下，此外，也减轻了从负电压发生电路2供给基准电压布线L10的噪声。再有，用在晶体管的栅与衬底或阱之间形成的栅电容器等形成稳定电容器62即可。
检测电路部63包含图2的分压电路5和检测电路10，在负电压VNEG比目标电压2V1-VDD(其中，V1＝VREFN)高的情况下，使信号VNEGDET成为「H」电平，在负电压VNEG比目标电压2V1-VDD低的情况下，使信号VNEGDET成为「L」电平。泵电路部64包含图2的时钟发生电路26和充电泵电路30，在信号VNEGDET为「H」电平的情况下被激活，对负电压供给线L6供给负电荷(排出正电荷)，在信号VNEGDET为「L」电平的情况下被非激活，停止负电荷的供给。检测电路部63、泵电路部64和存储器模块M6连接到电源电路部P6和存储器模块M6用的外部电源电压VDD6的线上。
图14是表示外部电源电压VDD6、VDD7、基准电压VREFN、接地电压GND7和负电压VNEG的电平变动的时序图。对于外部电源电压VDD6、VDD7来说，虽然电平是相同的VDD，但从不同的电源焊盘和线来供给。如果负电压发生电路2和存储器模块M6工作，则电流被消耗，外部电源电压VDD6例如下降到VDD-V2，但屏蔽专用的外部电源电压VDD7几乎不变化。由于外部电源电压VDD7几乎不变动，故基准电压VREF的电平V1也是恒定的，负电压VNEG的电平也不从2V1-VDD起变化。因此，在存储器模块M6中，驱动电压VDD6-VNEG的电平从2(VDD-V1)下降到2(VDD-V1)-V2，存在工作速度下降了的问题。
因此，在该实施形态3中，如图15中所示，将稳定电容器62的一个电极连接到电源电路部P6和存储器模块M6用的外部电源电压VDD6的线上来代替连接到屏蔽专用的外部电源电压VDD7的线上。由此，如图16中所示，如果外部电源电压VDD6下降到VDD-V2，则负电压VNEG的电平下降到V1-V2’，负电压VNEG的电平也下降到2V1-VDD-V2’。在此，由于稳定电容器62的电容值比基准电压布线L10的寄生电容值充分地大，故V2V2’。因而，在存储器模块M6中，即使在外部电源电压VDD6下降了的情况下，存储器模块M6的驱动电压VDD6-VNEG的电平也大致维持为2(VDD-V1)，存储器模块M6的工作速度不会下降。再有，以存储器模块M6为例来表示，但即使是其它的存储器模块，也是同样的。
[实施形态4]
图17是表示这种半导体集成电路装置的主要部分的电路框图。在图17中，在这种半导体集成电路装置中，由基准电压发生电路(未图示)生成了的基准电压VREF经长的基准电压布线L11供给电源电路部P6内的VDC(电压下变换)电路73。
在该半导体集成电路中，设置屏蔽布线70、71使其夹住基准电压布线L11，以保护基准电压布线L11使之不受噪声的影响。屏蔽布线70、71连接到屏蔽专用的接地电压GND7的线上。此外，在基准电压布线L11的终端部与屏蔽专用的接地电压GND7的线之间连接稳定电容器72以谋求基准电压VREF的稳定。将稳定电容器72的电容值设定为比基准电压布线L11的寄生电容值充分地大的值(例如，10倍的值)。该稳定电容器72使基准电压布线L11的噪声电平变成1/10以下，此外，也减轻了来自VDC电路73的噪声。
VDC电路73包含比较器74和P沟道MOS晶体管75。比较器74，如图18中所示，包含P沟道MOS晶体管80、81和N沟道MOS晶体管82～84。P沟道MOS晶体管80、81的源都连接到外部电源电压VDD6的线上，这些晶体管的漏分别连接到节点N80、N81上，这些晶体管的栅都连接到节点N81上。P沟道MOS晶体管80、81构成电流镜电路。在节点N80上呈现的信号COMP成为该比较器74的输出信号。N沟道MOS晶体管82、83的漏分别连接到节点N80、N81上，这些晶体管的栅分别接受基准电压VREF和内部电源电压intVDD，这些晶体管的源都连接到节点N84上。N沟道MOS晶体管84连接在节点N84与接地电压GND6之间，其栅接受控制信号BIASL。P沟道MOS晶体管75连接在外部电源电压VDD6的线与内部电源电压intVDD的线之间，其栅接受比较器74的输出信号COMP。
如果控制信号BIASL成为「H」电平，则N沟道MOS晶体管84导通，比较器74被激活。在内部电源电压intVDD比基准电压VREF低的情况下，流过晶体管80、81、83的电流比流过晶体管82的电流小，信号COMP成为「L」电平，P沟道MOS晶体管75导通，内部电源电压intVDD上升。相反，在内部电源电压intVDD比基准电压VREF高的情况下，流过晶体管80、81、83的电流比流过晶体管82的电流大，信号COMP成为「H」电平，P沟道MOS晶体管75成为非导通，内部电源电压intVDD下降。因而，内部电源电压intVDD与基准电压VREF相等。
将内部电源电压intVDD供给存储器模块M6。VDC电路73和存储器模块M6连接到电源电路部P6和存储器模块M6用的接地电压GND的线上。利用内部电源电压intVDD与接地电压GND6的差电压驱动存储器模块M6，
图19是表示基准电压VREF、内部电源电压intVDD和接地电压GND6、GND7的电平变动的时序图。对于接地电压GND6和GND7来说，虽然电平是相同的GND，但从不同的电源焊盘和线来供给。如果VDC电路73和存储器模块M6工作，则电流流入，接地电压GND6例如上升到GND+V2，但屏蔽专用的接地电压GND7几乎不变化。由于接地电压GND7几乎不变动，故基准电压VREF的电平V1也是恒定的，内部电源电压intVDD的电平也不从V1起变化。因此，在存储器模块M6中，驱动电压intVDD-GND6的电平从V1下降到V1-V2，存在工作速度下降了的问题。
因此，在该实施形态4中，如图20中所示，将稳定电容器72的一个电极连接到电源电路部P6和存储器模块M6用的接地电压GND6的线上来代替连接到屏蔽专用的接地电压GND7的线上。由此，如图21中所示，如果接地电压GND6例如上升到GND+V2，则基准电压VREF的电平上升到V1+V2’，内部电源电压intVDD的电平也上升到V1+V2’。在此，由于稳定电容器72的电容值比基准电压布线L11的寄生电容值充分地大，故V2V2’。因而，在存储器模块M6中，即使在接地电压GND6上升了的情况下，存储器模块M6的驱动电压intVDD-GND6的电平也大致维持为V1，存储器模块M6的工作速度不会下降。
[实施形态5]
图22是表示本发明的实施形态5的半导体集成电路装置的结构的框图。在图22中，在该半导体集成电路装置中，在半导体衬底1的表面上将多个(在图中是6个)存储器模块M1～M6配置成3行2列，分别与存储器模块M1～M6邻接地配置电源电路部P1～P6，分别对电源电路部P1～P6配置基准电压发生电路76。电源电路部P1～P6的基准电压发生电路76分别生成基准电压VREF1～VREF6，给予对应的电源电路部P1～P6内的例如VDC电路73。
如图23中所示，在电源电路部P1～P6中分别设置用于供给基准电压VREF1～VREF6的基准电压布线80，设置了屏蔽布线81、82使其夹住各基准电压布线80。对电源电路部P1～P6的屏蔽布线81、82分别给予屏蔽专用的接地电压GND11～GND16。
在该实施形态5中，由于分别在电源电路部P1～P6中配置了基准电压发生电路76、基准电压布线80和屏蔽布线81、82，故可减小屏蔽布线81、82的电阻值。因而，可将从屏蔽布线81、82的接地电压GND11～GND16的线至最远点的噪声N的电平抑制得较小。
[实施形态6]
图24是表示本发明的实施形态6的半导体集成电路装置的结构的框图，是与图22对比的图。在图24中，该半导体集成电路装置与图22的半导体集成电路装置不同点是只在电源电路部P1中配置基准电压发生电路76并将由该基准电压发生电路76生成了的基准电压VREF经基准电压布线80供给全部的电源电路部P1～P6。将屏蔽布线81、82设计成夹住基准电压布线80。如图25中所示，在电源电路部P1中，对屏蔽布线81、82给予屏蔽专用的接地电压GND11。
在该实施形态6中，由于在电源电路部P1～P6中共同地设置了基准电压发生电路76、基准电压布线80和屏蔽布线81、82，故与实施形态4相比，可减小布局面积。
但是，在存储器模块的数目增大了的情况下，屏蔽布线81、82的电阻值变大，从屏蔽布线81、82的接地电压GND11的线至最远点的噪声N的电平变大。在该情况下，如图26中所示，最好在多个部位(在图中是2个部位)中将屏蔽布线81、82连接到屏蔽用的接地电压GND11、GND12的线上。此外，如图27中所示，也可与电源电路部P1～P6对应地将屏蔽布线81、82分割为6组屏蔽布线81.1，82.1；…；81.6，82.6，分别将6组屏蔽布线81.1，82.1；…；81.6，82.6连接到屏蔽用的接地电压GND11～GND16的线上。由此，可将噪声N的电平抑制得较小。
[实施形态7]
图28是表示本发明的实施形态7的半导体集成电路装置的结构的框图。在图28中，该半导体集成电路装置具备：半导体衬底1；在其表面上配置成3行2列的6个存储器模块M1～M6；分别在存储器模块M1～M6的图中X方向上邻接地设置了的电源电路部P1～P6；在存储器模块M1～M6和电源电路部P1～P6之间的区域中配置了的逻辑电路90；多条逻辑用电源电压布线91；多条逻辑用接地电压布线92；3条存储器用电源电压布线93；3条存储器用接地电压布线94；多个逻辑用电源电压焊盘95；多个逻辑用接地电压焊盘96；多个存储器用电源电压焊盘97；多个存储器用接地电压焊盘98；以及多个信号焊盘99。
布线91～94分别在图中X方向上延伸，焊盘95～99在衬底1的两端部并在图中Y方向上排列。各逻辑用电源电压布线91从逻辑用电源电压焊盘95接受外部电源电压，将已接受的外部电源电压供给逻辑电路90。各逻辑用接地电压布线92从逻辑用接地电压焊盘96接受外部接地电压，将已接受的外部接地电压供给逻辑电路90。3条存储器用电源电压布线93从接受存储器用电源电压焊盘97接受外部电源电压，将已接受的外部电源电压分别供给3组存储器模块和电源电路部M1，P1，M2，P2；M3，P3，M4，P4；M5，P5，M6，P6。3条存储器用接地电压布线94从存储器用接地电压焊盘98接受外部接地电压，将已接受的外部接地电压分别供给3组存储器模块和电源电路部M1，P1，M2，P2；M3，P3，M4，P4；M5，P5，M6，P6。将信号焊盘99使用于半导体集成电路装置与外部之间信号的输入和/或输出。
在该半导体集成电路装置中，由于2组存储器模块和电源电路部M1，P1与M2，P2；M3，P3与M4，P4；M5，P5与M6，P6共用了1条存储器用电源电压布线93和1条存储器用接地电压布线94，故各存储器用电源电压布线93中的电压下降和各存储器用接地电压布线94的电压上升变大，存在电路特性恶化的问题。
因此，在该实施形态7中，如图29中所示，将衬底1的表面在图中Y方向上分割为6个区域，在6个区域中分别配置6组存储器模块和M1，P1；…；M6，P6，分别与6组存储器模块和M1，P1；…；M6，P6对应地设置存储器用电源电压布线93和存储器用接地电压布线94。因而，在该半导体集成电路装置中，各存储器用电源电压布线93中的电压下降和各存储器用接地电压布线94的电压上升变小，可抑制电路特性的恶化。
再有，当然也可适当地组合以上的实施形态1～7中的多个实施形态。
已详细地说明并显示了本发明，但这些只是为了例示而不是进行限定，发明的精神和范围只由后附的权利要求书来限定，这一点显然是可以理解的。

Claims (10)

1.一种半导体器件，其特征在于，具备：
共同连接了的多条负电压供给线；
多个负电压检测电路，分别与上述多条负电压供给线对应地设置，各自在对应的负电压供给线的电压比预先确定了的负电压高的情况下输出第1激活信号；
多个负电荷供给电路，分别与上述多条负电压供给线对应地设置，各自在从对应的负电压检测电路输出了上述第1激活信号的情况下对于对应的负电压供给线供给负电荷；
多个存储电路，分别与上述多条负电压供给线对应地设置，各自从对应的负电压供给线接受上述负电压，可独立地进行数据的写入/读出工作；以及
控制电路，在激活模式时使上述多个负电压检测电路中的某第1数的负电压检测电路激活，在等待模式时使比上述第1数小的第2数的负电压检测电路激活。
2.如权利要求1中所述的半导体器件，其特征在于：
还具备：
等待用负电压检测电路，至少在等待模式时被激活，用比上述负电压检测电路的驱动电流小的驱动电流来驱动，在上述多条负电压供给线的电压比预先确定了的负电压高的情况下输出第2激活信号；以及
等待用负电荷供给电路，在从上述等待用负电压检测电路输出了上述第2激活信号的情况下对于上述多条负电压供给线供给负电荷，
上述控制电路在激活模式时使上述多个负电压检测电路中的某1个或1个以上的负电压检测电路激活，在等待模式时使上述多个负电压检测电路非激活。
3.如权利要求1中所述的半导体器件，其特征在于：
还具备转换电路，上述转换电路设在上述多条负电压供给线之间，在上述激活模式时将各负电压供给线与其它的负电压供给线电分离，在上述等待模式时共同地连接上述多条负电压供给线。
4.一种半导体器件，其特征在于，具备：
多条负电压供给线；
多个负电压发生电路，分别与上述多条负电压供给线对应地设置，各自在通常工作时被激活，将对应的负电压供给线维持为预先确定了的负电压，在老化测试时被非激活；
电压转换电路，对于上述多条负电压供给线共同地设置，在上述老化测试时对于上述多条负电压供给线供给接地电压；以及
多个存储电路，分别与上述多条负电压供给线对应地设置，各自从对应的负电压供给线接受上述负电压或上述接地电压。
5.一种半导体器件，其特征在于，具备：
生成基准电压的基准电压发生电路；
基准电压布线，接受用上述基准电压发生电路生成了的基准电压；
屏蔽布线，沿上述基准电压布线设置；
接受电源电压的电源电压布线；
稳定电容器，其一个电极连接到上述基准电压布线上，其另一个电极从上述电源电压布线接受上述电源电压；
负电压发生电路，由来自上述电源电压布线的上述电源电压来驱动，从上述基准电压布线接受上述基准电压，根据接受了的基准电压生成负电压；以及
内部电路，用来自上述电源电压布线的上述电源电压和由上述负电压发生电路生成了的负电压来驱动。
6.一种半导体器件，其特征在于，具备：
生成基准电压的基准电压发生电路；
基准电压布线，接受由上述基准电压发生电路生成了的基准电压；
屏蔽布线，沿上述基准电压布线设置；
接受接地电压的接地电压布线；
稳定电容器，其一个电极连接到上述基准电压布线上，其另一个电极从上述接地电压布线接受上述接地电压；
内部电压发生电路，由电源电压和来自上述接地电压布线的上述接地电压来驱动，从上述基准电压布线接受上述基准电压，根据接收了的基准电压生成内部电压；以及
内部电路，用由上述内部电压发生电路生成了的内部电压和来自上述接地电压布线的上述接地电压来驱动。
7.一种半导体器件，其特征在于，具备：
生成基准电压的基准电压发生电路；
基准电压布线，接受由上述基准电压发生电路生成了的基准电压；
屏蔽布线，沿上述基准电压布线设置，接受接地电压；
内部电压发生电路，从上述基准电压布线接受上述基准电压，根据接收了的基准电压生成内部电压；以及
内部电路，用由上述内部电压发生电路生成了的内部电压来驱动。
8.一种半导体器件，其特征在于，具备：
生成基准电压的基准电压发生电路；
基准电压布线，接受由上述基准电压发生电路生成了的基准电压；
屏蔽布线，沿上述基准电压布线设置，接受接地电压；
多个内部电压发生电路，在上述基准电压布线的延伸方向上排列，各自从上述基准电压布线接受上述基准电压，根据接收了的基准电压生成内部电压；以及
多个内部电路，分别与上述多个内部电压发生电路对应地设置，各自用由对应的内部电压发生电路生成了的内部电压来驱动。
9.一种半导体器件，其特征在于，具备：
生成基准电压的基准电压发生电路；
基准电压布线，接受由上述基准电压发生电路生成了的基准电压；
多个内部电压发生电路，在上述基准电压布线的延伸方向上排列，各自从上述基准电压布线接受上述基准电压，根据接收了的基准电压生成内部电压；
多条屏蔽布线，分别与上述多个内部电压发生电路对应地设置，各自沿上述基准电压布线设置，接受接地电压；以及
多个内部电路，分别与上述多个内部电压发生电路对应地设置，各自用由对应的内部电压发生电路生成了的内部电压来驱动。
10.一种半导体器件，其特征在于，具备：
其表面在第1方向上被分割为多个区域的衬底；
分别设置在上述多个区域中的多个存储电路；
多条电源电压布线，分别与上述多个存储电路对应地设置，各自在与上述第1方向正交的第2方向上延伸，对于对应的存储电路供给电源电压；以及
多条接地电压布线，分别与上述多个存储电路对应地设置，各自在上述第2方向上延伸，对于对应的存储电路供给接地电压。
CNA2007100885096A 2006-03-14 2007-03-14 具备内部电压发生电路的半导体器件 Pending CN101038786A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006069086A JP2007251351A (ja) 2006-03-14 2006-03-14 半導体装置
JP2006069086 2006-03-14

Publications (1)

Publication Number Publication Date
CN101038786A true CN101038786A (zh) 2007-09-19

Family

ID=38517172

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007100885096A Pending CN101038786A (zh) 2006-03-14 2007-03-14 具备内部电压发生电路的半导体器件

Country Status (5)

Country Link
US (4) US7656736B2 (zh)
JP (1) JP2007251351A (zh)
KR (1) KR20070093862A (zh)
CN (1) CN101038786A (zh)
TW (1) TW200739582A (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007066463A (ja) * 2005-09-01 2007-03-15 Renesas Technology Corp 半導体装置
US9159452B2 (en) 2008-11-14 2015-10-13 Micron Technology, Inc. Automatic word line leakage measurement circuitry
JP2010182353A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体記憶装置とその読み出し方法
US8547135B1 (en) 2009-08-28 2013-10-01 Cypress Semiconductor Corporation Self-modulated voltage reference
KR20110033611A (ko) 2009-09-25 2011-03-31 삼성전자주식회사 제어 모드에 따라 전원 발생부를 제어하는 멀티-채널 반도체 집적회로 장치 및 이를 포함하는 메모리 시스템
KR101620348B1 (ko) * 2009-10-16 2016-05-12 삼성전자주식회사 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템
JP5512226B2 (ja) 2009-10-27 2014-06-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2012099735A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体装置
US8588007B2 (en) * 2011-02-28 2013-11-19 Micron Technology, Inc. Leakage measurement systems
JP2011146120A (ja) * 2011-03-18 2011-07-28 Renesas Electronics Corp 半導体装置
US9256279B2 (en) 2011-06-29 2016-02-09 Rambus Inc. Multi-element memory device with power control for individual elements
US8634264B2 (en) 2011-10-26 2014-01-21 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for measuring leakage current
KR101998219B1 (ko) * 2012-12-18 2019-07-09 삼성전자주식회사 보조 전원 장치 및 그것을 포함하는 사용자 시스템
US9160166B2 (en) * 2012-12-19 2015-10-13 Silicon Laboratories Inc. Charge pump for low power consumption apparatus and associated methods
US20150036416A1 (en) * 2013-08-05 2015-02-05 Samsung Electronics Co., Ltd. Multi-channel memory device with independent channel power supply structure and method of controlling power net
US10664035B2 (en) * 2017-08-31 2020-05-26 Qualcomm Incorporated Reconfigurable power delivery networks
US10930339B1 (en) 2019-09-30 2021-02-23 International Business Machines Corporation Voltage bitline high (VBLH) regulation for computer memory
US10943647B1 (en) 2019-09-30 2021-03-09 International Business Machines Corporation Bit-line mux driver with diode header for computer memory
US10832756B1 (en) 2019-09-30 2020-11-10 International Business Machines Corporation Negative voltage generation for computer memory

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08138399A (ja) * 1994-11-07 1996-05-31 Hitachi Ltd 半導体装置
JPH10135424A (ja) * 1996-11-01 1998-05-22 Mitsubishi Electric Corp 半導体集積回路装置
US6297671B1 (en) * 1998-09-01 2001-10-02 Texas Instruments Incorporated Level detection by voltage addition/subtraction
JP4071378B2 (ja) * 1998-11-17 2008-04-02 株式会社ルネサステクノロジ 半導体回路装置
JP4614481B2 (ja) * 1999-08-30 2011-01-19 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4627827B2 (ja) * 1999-10-28 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2001195893A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP3916837B2 (ja) * 2000-03-10 2007-05-23 株式会社東芝 強誘電体メモリ
JP2002074956A (ja) * 2000-09-04 2002-03-15 Mitsubishi Electric Corp 半導体装置
JP2002093195A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置のテスト方法
US7292091B1 (en) * 2000-10-11 2007-11-06 Silicon Laboratories Inc. Method and apparatus for reducing interference
US6515903B1 (en) * 2002-01-16 2003-02-04 Advanced Micro Devices, Inc. Negative pump regulator using MOS capacitor
JP4221238B2 (ja) * 2002-09-26 2009-02-12 エルピーダメモリ株式会社 メモリモジュール
JP3984143B2 (ja) * 2002-10-04 2007-10-03 富士通株式会社 内部負電源生成回路及びそれを有する半導体メモリ
JP2004152399A (ja) * 2002-10-30 2004-05-27 Renesas Technology Corp 半導体記憶装置
TWI220588B (en) * 2003-05-15 2004-08-21 Amic Technology Corp Regulated charge pump
JP4032066B2 (ja) * 2003-06-27 2008-01-16 富士通株式会社 半導体集積回路
JP2006121377A (ja) * 2004-10-21 2006-05-11 Nec Electronics Corp 入力回路及び半導体装置
KR20060127366A (ko) * 2005-06-07 2006-12-12 주식회사 하이닉스반도체 내부전압 구동 회로
JP2006040533A (ja) * 2005-10-13 2006-02-09 Renesas Technology Corp 半導体記憶装置およびダイナミック型半導体記憶装置
JP2007122814A (ja) * 2005-10-28 2007-05-17 Oki Electric Ind Co Ltd 半導体集積回路及びリーク電流低減方法
US7495471B2 (en) * 2006-03-06 2009-02-24 Altera Corporation Adjustable transistor body bias circuitry

Also Published As

Publication number Publication date
US7656736B2 (en) 2010-02-02
JP2007251351A (ja) 2007-09-27
US20130249624A1 (en) 2013-09-26
US20110182131A1 (en) 2011-07-28
KR20070093862A (ko) 2007-09-19
US8004923B2 (en) 2011-08-23
US20100109761A1 (en) 2010-05-06
TW200739582A (en) 2007-10-16
US8451678B2 (en) 2013-05-28
US8599639B2 (en) 2013-12-03
US20070216467A1 (en) 2007-09-20

Similar Documents

Publication Publication Date Title
CN101038786A (zh) 具备内部电压发生电路的半导体器件
CN1051644C (zh) 半导体器件
CN1196134C (zh) 半导体器件的升压电路
CN1042067C (zh) 半导体集成电路器件
CN1551363A (zh) 半导体存储装置
CN1815890A (zh) 电平转换器电路和使用了该电路的显示元件驱动电路
CN1945739A (zh) 半导体存储器件
CN1716445A (zh) 半导体存储器装置以及半导体集成电路
CN1783341A (zh) 多端口半导体存储装置
CN100338684C (zh) 可在电源电压相异的两个系统中使用的半导体装置
CN1158501A (zh) 中间电位产生电路
CN1503273A (zh) 升压电路和含有这种升压电路的非易失性半导体存储器件
CN1211797A (zh) 降低数据保持状态耗电量实现稳定动作的半导体存储装置
CN1252732C (zh) 半导体集成电路器件
CN1169156C (zh) 具备能抑制消耗电流的接口电路的半导体存储器
CN1163462A (zh) 具有能克服负载波动保持稳定输出电平的内电源电路的半导体集成电路器件
CN1595534A (zh) 非易失性半导体存储器件
CN1734665A (zh) 铁电存储器及其驱动方法
CN101047024A (zh) 存储器
CN1508806A (zh) 带有单元比率小的存储单元的半导体存储装置
CN1280827C (zh) 用于内存的电压箝位电路与电压升高电路、内存、以及在内存中箝位升高电压的方法
CN1182537C (zh) 可以抑制噪音并供给电源电位的半导体集成电路装置
CN1134108C (zh) 能抑制输出波形的减幅振荡现象的半导体装置
US5982705A (en) Semiconductor memory device permitting large output current from output buffer
TW202123248A (zh) 輸出電路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication