CN1182537C - 可以抑制噪音并供给电源电位的半导体集成电路装置 - Google Patents

可以抑制噪音并供给电源电位的半导体集成电路装置 Download PDF

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Abstract

外部端子(118)和向内部电路的内部电源供给节点通过第1和第2晶体管(N112和N114)连接。在测试模式，第1和第2晶体管成为导通状态，电位从端子供给内部电路。在通常模式下，设置在端子与第1晶体管的栅极之间的第3晶体管(N110)成为导通状态，第1晶体管的栅极与外部端子耦合，第2晶体管成为截止状态。通过第1晶体管成为截止状态，加在端子上的下拉信号不会传达到内部。

Description

可以抑制噪音并供给电源电位的 半导体集成电路装置
技术领域
本发明涉及半导体集成电路装置在测试动作模式时向内部电路供给电源电位的结构。更特定的是本发明涉及具有在测试模式动作中将从外部供给的任意的电压供给内部电路的电源供给电路的半导体集成电路装置。
背景技术
半导体集成电路装置随着动态随机存取型存储器(以下，称为DRAM)等半导体存储器的集成度的提高，必须确保构成该电路的微细化的晶体管的可靠性，另一方面，必须同时满足与半导体集成电路的外部的数据收发的接口的规格等的要求。
因此，在半导体存储器等半导体集成电路装置中，通常搭载将外部电源电位Ext.Vcc降压而生成内部电源电位int.Vcc的降压电源电路。
此外，在DRAM中，不仅必须确保构成存储单元的存储单元电容器的可靠性，而且必须采用考虑了确保数据读出时的噪音耐性、耗电低以及读出电压余量等的电路结构。因此，在DRAM中，向作为存储单元电容器的存储节点的对向电极的单元片供给内部电源电位int.Vcc的1/2的电位，并且作为位线对的预充电电位，供给内部电源电位int.Vcc的1/2的电位。
此外，为了改善晶体管的漏电流特性以及降低寄生电容等目的，向基板供给负电位(基板电位)。
即，在DRAM中。从外部供给的外部电源电位Ext.Vcc即使是例如3.3V等单一的电位，通常也搭载已搭载在DRAM内部的降压电源电路、单元片电压发生电路、位线预充电电压发生电路和基板电位发生电路等多个内部电源电路。
为了保证内部电路的稳定动作，上述内部电源电路设计为在外部电源电位Ext.Vcc变化时也发生稳定的电位电平。然而，在器件的动作试验中，为了把握其动作余量，有时有意识地使上述内部电源电位在某一范围内变化，把握器件的动作状态。但是，在通过上述内部电源电路向内部电路供给将外部电源电位Ext.Vcc变换后的电位的结构中，难于从外部将生成内部电源电位的电位电平设定为所希望的值。
另一方面，例如，在DRAM等中，作为出厂前的筛选测试，是进行所谓的称为老化测试的加速试验。该试验的目的是通过使器件在高电压及高环境温度等加速条件下进行动作而使在存储单元电容器、晶体管的栅极绝缘膜、多层配线等中存在的潜在化的不良状态显现出来。在这样的加速试验中，必须百给内部电路加上所希望的电源电位而不是上述内部电源电路生成的电位。
图9是表示可以取代搭载在半导体集成电路装置中的内部电源电路生成的电压而将从外部加的电压加到内部电路上的先有的电位供给电路8000的结构的框图。
参见图9，电位供给电路8000具有通过从DRAM的外部供给的控制信号和地址信号的组合而发生活性测试模式信号STEST的测试模式信号发生电路8010、与测试模式信号STEST的活性化相应地将内部电源节点ns与接收外部的供给电位的端子8020连接而在测试模式信号的不活性期间中将内部电源节点ns与端子8020电气分离的电压施加电路8040和在测试模式信号STEST的不活性期间中向内部电源节点ns供给内部电源电压int.V而在测试模式信号的活性期间中停止动作的内部电源电压发生电路8030。
在图9中，假定内部电源电压发生电路8030有代表性地表示降压电源电路、单元片电压发生电路、位线预充电电压发生电路、基板电位发生电路等中的某一个电路。
另外，假定测试模式信号STEST的电平在活性期间是内部电源电压电平int.Vcc，在不活性期间是接地电位电平GND。
图10是用于说明图9所示的电压施加电路8040的结构的电路图。
参见图10，电压施加电路8040包括接收测试模式信号STEST的反相器INV500、串联连接在外部电源电压Ext.Vcc与接地电位GND之间的P沟道MOS晶体管P502和N沟道MOS晶体管N502、串联连接在外部电源电压Ext.Vcc与接地电位GND之间的P沟道MOS晶体管P504和N沟道MOS晶体管N504。
晶体管N502的栅极接收信号STEST，晶体管N504的栅极接收反相器INV500的输出。晶体管P604的栅极与晶体管P502和N502的连接接点n502连接，晶体管P502的栅极与晶体管P504和N504的连接接点n504连接。
电压施加电路8040进而包括串联连接在外部电源电压Ext.Vcc与负电位的基板电位Vbb之间的P沟道MOS晶体管P506和N沟道MOS晶体管N506、串联连接在外部电源电压Ext.Vcc与基板电位Vbb之间的P沟道MOS晶体管P508和N沟道MOS晶体管N508。
晶体管P506的栅极与接点n504连接，晶体管P508的栅极与接点n502连接。晶体管N508的栅极与晶体管P506和N506的连接接点n506连接，晶体管N506的栅极与晶体管P508和N508的连接接点n508连接。
电压施加电路8040进而具有与端子8020和内部电源节点ns之间连接并利用接点n508的电位电平控制栅极电位的N沟道MOS晶体管N510。
下面，简单说明电压施加电路8040的动作。
测试模式信号STEST成为活性状态(高电平：内部电源电压电平int.Vcc)时，反相器INV500的输出就成为低电平(接地电位电平GND)。与此相应地，晶体管N502就成为导通状态，而晶体管N504成为截止状态。
因此，晶体管P504的栅极电位由于晶体管N504而成为接地电位GND电平，晶体管P504成为导通状态。因此，接点n504的电位电平成为外部电源电压Ext.Vcc。与此相反，晶体管P502则仍然是截止状态。因此，接点n502的电位电平成为接地电位GND。
与接点n504的电位成为外部电源电压Ext.Vcc相应地，晶体管P506成为截止状态，与接点n502的电位成为接地电位GND相应地，晶体管P508成为导通状态。
因此，与接点n508的电位成为外部电源电压Ext.Vcc相应地，晶体管N506的栅极电位成为外部电源电压Ext.Vcc，所以，成为导通状态。这样，接点n506的电位电平成为负电位的基板电位Vbb。因此，晶体管N508是截止状态。
通过接点n508的电位成为外部电源电压Ext.Vcc，晶体管N510成为导通状态，端子8020与内部电源节点ns连接，从而可以从端子8020向内部电源节点ns供给电位。
与此相反，信号STEST在非活性状态(低电平：接地电位电平)下，晶体管N504导通，晶体管N502成为截止状态，所以，晶体管P502成为导通状态，而晶体管P504成为截止状态。因此，接点n502的电平成为外部电源电压Ext.Vcc，而接点n504的电平成为接地电位电平。
这样，晶体管P506就成为导通状态，接点n506的电位成为外部电源电压Ext.Vcc。与此相应地，晶体管N508导通，所以，接点n508的电位即晶体管N510的栅极电位成为基板电位Vbb。通过晶体管N510成为截止状态，端子8020就与内部电源节点ns电气分离。
即，信号STEST在活性状态下，外部电源电位Ext.Vcc加到晶体管N510的栅极上，信号STEST在非活性状态下，基板电位Vbb加到晶体管N510的栅极上。
在测试模式信号STEST的活性时，将外部电源电压Ext.Vcc供给晶体管N510的栅极，是由于从外部通过端子8020可以给内部电源节点ns加上达到约内部电源电位int.Vcc的电压。
另外，在测试模式信号STEST的非活性时，向晶体管N510的栅极供给基板电位Vbb，是由于下拉信号加到端子8020上时，不会使该下拉信号传达到内部电源节点ns。但是，设晶体管N510的阈值为Vth时，下拉信号的大小小于电位(Vbb-Vth)时，晶体管N510成为导通状态，该下拉信号将传达到内部电源节点ns。另一方面，上拉信号加到端子8020上时，由于晶体管N510是N沟道MOS晶体管，所以，在该截止状态下，即使上拉信号加到端子8020上，也可以维持截止状态，从而可以防止上拉信号加到内部电源节点ns上。
然而，在图10所示的电位供给电路8040中，在测试模式信号STEST的活性时，电压(|Ext.Vcc|+|Vbb|)加到晶体管N508和P506的源极·漏极间以及晶体管N506的栅极·源极间，在测试模式信号STEST的非活性时，电压(|Ext.Vcc|+|Vbb|)加到晶体管N506和P508的源极·漏极间以及晶体管N508的栅极·源极间。
近年来，随着半导体集成电路装置的微细化，栅极氧化膜等的耐压在降低。特别是，比老化等通常动作高的高电压加到晶体管上时，这一问题就更为显著。因此，从可靠性的角度考虑，最好不要给晶体管加上比较高的电压(|Ext.Vcc|+|Vbb|)。
另外，在测试模式中，从外部通过端子8020向内部电路供给电位时，由于晶体管的耐压限制，这就意味着难于向内部电路供给十分高的电压。
发明内容
本发明的目的旨在提供具有从半导体集成电路的外部与内部电源电路的输出无关地可以将绝对值十分大的任意的电压从外部加到内部电路上的电位供给电路的半导体集成电路装置。
本发明的另一目的在于提供具有从外部将任意的电压加到内部电路上的电位供给电路并且可以防止下拉等外部引线的噪音传达到内部电路的半导体集成电路装置。
总之，本发明是半导体集成电路装置，具有控制电路、内部电路、内部电源电路和电压施加电路。
控制电路根据外部的指示控制半导体集成电路装置的动作。内部电路在与外部之间进行信号的收发。内部电源电路接收外部电源电位，在通常动作模式下，生成供给用于内部电路的动作的内部电源电位。
电压施加电路由控制电路进行控制，在测试动作模式下，取代内部电源电路的输出，从外部供给向内部电路供给的内部电源电位。
电压施加电路包括端子、第1场效应晶体管、第2场效应晶体管和第3场效应晶体管。
端子接收从外部供给的电位。第1场效应晶体管设置在端子与内部节点之间，在测试动作模式下，成为导通状态。
第2场效应晶体管设置在内部节点与内部电源电路的输出之间，在测试动作模式下，成为导通状态，并且在通常动作模式下，成为截止状态。第3场效应晶体管设置在端子与第1场效应晶体管的栅极之间，在通常动作模式下成为导通状态，并且在测试动作模式下成为截止状态。
最好内部电路包括由控制电路控制的在与半导体集成电路装置的外部间进行存储数据的收发的存储电路。此外，存储电路配置为矩阵状，具有包含用于保持存储数据的多个存储单元的存储单元阵列和由控制电路控制的用于在外部与存储单元之间进行数据的收发的输入输出电路。控制电路在通常动作模式下，根据供给端子的指示对输入输出电路指示数据屏蔽动作。
或者，最好第1、第2和第3场效应晶体管分别是第1导电型的MOS晶体管。此外，电压施加电路包含第2导电型的第4MOS晶体管、第2导电型的第5MOS晶体管和第2导电型的第6MOS晶体管。第2导电型的第4MOS晶体管设置在端子与内部节点之间，在测试动作模式下，成为导通状态。第2导电型的第5MOS晶体管设置在内部节点与内部电源电路的输出之间，在测试动作模式下成为超导通状态，并且在通常动作模式下成为截止状态。第2导电型的第6MOS晶体管设置在端子与第4MOS晶体管的栅极之间，在通常动作模式下成为导通状态，并且在测试动作模式下成为截止状态。
因此，本发明的主要的优点就是可以从半导体集成电路的外部与内部电源电路的输出无关地从外部给内部电路加上绝对值十分大的任意的电压。而且，可以防止下拉信号等外部的噪音传达到内部电路。
本发明的其他优点是从外部供给电位时不需要增加外部端子的个数，从而可以抑制芯片面积的增大。
本发明的另一优点是可以从外部给内部电路加上任意极性的电压，并且可以防止下拉信号等外部的噪音传达到内部电路。
本发明提供一种半导体集成电路装置，其特征在于：具有根据外部的指示控制上述半导体集成电路装置的动作的控制电路、在与外部之间进行信号的收发的内部电路、接收外部电源电位并在通常动作模式下生成供给上述内部电路动作的内部电源电位的内部电源电路和由上述控制电路控制的在测试动作模式下取代上述内部电源电路的输出而从外部供给用于供给上述内部电路的上述内部电源电位的电压施加电路，上述电压施加电路包括接收从外部供给的电位的端子、设置在上述端子与内部节点之间、响应来自上述控制电路的指令、在上述测试动作模式下设成为导通状态的第一场效应晶体管、设置在上述内部节点与上述内部电源电路的输出节点之间、响应来自上述控制电路的指令、在上述测试动作模式下设成为导通状态并且在上述通常动作模式下设成为截止状态的第二场效应晶体管和设置在上述端子与上述第一场效应晶体管的栅极之间、响应来自上述控制电路的指令、在上述通常动作模式下设成为导通状态并且在上述测试动作模式下设成为截止状态的第三场效应晶体管。
附图说明
图1是表示本发明实施例1的半导体集成电路装置1000的结构的概略框图。
图2是用于更详细地说明图1所示的存储单元阵列100.1的结构的框图。
图3是用于说明包含在图1所示的电压施加电路220中的电压施加控制电路2000的结构的电路图。
图4是表示图1所示的耦合电路2100的结构的电路图。
图5是用于说明电压施加控制电路2000和耦合电路2100的动作的时序图。
图6是表示搭载在本发明实施例2的半导体存储装置中的耦合电路2102的结构的电路图。
图7是表示搭载在本发明实施例3的半导体存储装置中的耦合电路2104的结构的电路图。
图8是用于说明电压施加控制电路2000和耦合电路2104的动作的时序图。
图9是表示先有的电位供给电路8000的结构的概略框图。
图10是用于说明电压施加电路8040的结构的电路图。
(实施例1)
图1是表示本发明实施例1的半导体存储装置1000的结构的概略框图。
具体实施方式
在图1中，是假定半导体存储装置1000为DRAM来说明的，但是，通过以下的说明可知，本发明不限于半导体存储装置1000，可以更一般地适用于搭载内部电源电路的半导体集成电路装置。
参见图1，半导体存储装置1000具有接收外部的外部电源电压Ext.Vcc的电源端子10、接收外部的接地电位GND的接地端子12和存储单元阵列块100.1～100.4。存储单元阵列块100.1～100.4包含排列为矩阵状的存储单元MC、在存储单元的行方向排列的多个字线WL和在存储单元的列方向排列的位线对BL，/BL。在图1中，有代表性地表示出了存储单元阵列块100.1中的1个存储单元和与其对应的字线WL和位线对BL，/BL。
半导体存储装置1000进而具有接收外部的地址信号的地址信号输入端子群110、用于对地址信号进行缓冲处理的地址缓冲器112、接收外部的控制信号的控制信号输入端子群114、用于对控制信号进行缓冲处理的控制信号缓冲器116、分别与存储单元阵列块100.1～100.4对应地设置的用于根据从外部供给的地址信号选择对应的存储单元阵列块中的存储单元行(字线)的行译码器104.1～104.4、分别与存储单元阵列块100.1～100.4对应地设置的用于根据从外部供给的地址信号选择对应的存储单元阵列块中的存储单元列(位线对)的列译码器102.1～102.4、分别与列译码器102.1～102.4对应地设置的用于在与所选择的存储单元之间进行数据的收发的I/O门106.1～106.4和接收作为外部的控制信号的行地址选通信号/RAS、列地址选通信号/CAS、输出起动信号/OE、允许写入信号/WE等控制信号用于控制半导体存储装置1000的动作的控制电路200。
半导体存储装置1000进而具有在测试模式下接收从外部供给的电位的端子118。虽然不特别限定，但是，端子118在通常动作模式下接收用于指示对从数据输入输出端子输入的数据的数据屏蔽动作的数据屏蔽信号DQM。在通常动作模式下，数据屏蔽信号DQM通过缓冲器120供给半导体存储装置1000，控制电路200控制数据输入输出缓冲器130，执行对数据输入输出的数据屏蔽动作。在测试动作模式下没有使用该数据屏蔽信号DQM时，在通常动作模式下可以将接收这种数据屏蔽信号DQM的端子118作为在测试动作模式下接收外部的电位的端子共用。在测试动作模式下，规定缓冲器120停止其动作。
可以进行这种共用的端子不限于接收数据屏蔽信号DQM的端子，例如，也可以使用接收芯片选择信号/CS的端子。
如果采用这样的结构，在从外部供给电位时，不需要增加外部端子的个数，从而可以抑制芯片面积的增大。
半导体存储装置1000进而具有根据控制信号和地址信号的组合而指定测试模式时生成活性的测试模式信号TEST的测试模式检测电路210、接收外部电源电压Ext.Vcc和接地电位GND生成基准电位Vref的基准电位发生电路300、接收外部电源电压Ext.Vcc和接地电位GND并根据基准电位生成内部电源电位int.Vcc的降压电源电路310、生成比接地电位GND低的基板电位Vbb的基板电位发生电路320、接收降压电源电路310的输出的内部电源电位int.Vcc生成电位int.Vcc的1/2的电平的单元片电位Vcp的单元片电位生成电路330、接收降压电源电路310的输出的内部电源电位int.Vcc生成电位int.Vcc的1/2电平的位线预充电电位Vbp的位线预充电电位生成电路340和接收从端子118供给的电位并供给单元片电位发生电路330的输出节点ns1和位线预充电电位生成电路340的输出节点ns2的电压施加电路220。
与测试模式信号TEST的活化相应地，单元片电位发生电路330和位线预充电电位生成电路340停止其动作，电压施加电路220成为活性状态，将端子118的电位供给节点ns1和ns2。
电压施加电路220包括接收测试模式信号TEST，生成电压施加控制信号的电压施加控制电路2000和根据电压施加控制信号的控制将端子118与电源节点ns1和ns2耦合的耦合电路2100。
半导体存储装置1000进而具有数据输入输出端子DQ0～DQn-1和数据输入输出缓冲器130。
图2是用于更详细地说明图1所示的存储单元阵列100.1的结构的框图。
图2所示的结构，是所谓的共用读出放大器结构，2组位线对BL1，/BL1、位线对BL2，/BL2共有1个读出放大器SA。
读出放大器SA由读出放大器控制线SON和/SOP控制而激活。读出放大器SA包括串联连接在读出放大器控制线/SOP和SON之间的P沟道MOS晶体管P21和N沟道MOS晶体管N21和串联连接在读出放大器控制线/SOP和SON之间的P沟道MOS晶体管P22和N沟道MOS晶体管N22。
晶体管P21和N21的栅极与晶体管P22和N22的连接节点nd2耦合，晶体管P22和N22的栅极与晶体管P21和N21的连接节点nd1耦合。
连接节点nd1通过由信号SOI1控制的选通晶体管N21和由信号SOI2控制的选通晶体管N23有选择地与位线BL1或BL2耦合。
存储单元MC包括存储单元晶体管N11和一端与单元片电位Vcp耦合另一端通过存储单元晶体管N11与位线BL1耦合的存储单元电容器C。存储单元晶体管的栅极与字线WL耦合。
此外，位线预充电电路BPCKT包括由信号SEQ控制的用于使位线对BL1和/BL1的电位源极位线对BL2和/BL2的电位均衡的晶体管N41和由信号SEQ控制的用于使位线预充电电位Vbp传达到位线对BL1和/BL1源极位线对BL2和/BL2的晶体管N42和N43。
由读出放大器放大的数据通过由列译码器102.1的列选择信号CSL激活的晶体管N31和N32传达到局部I/O线对L-I/O。
如上所述，单元片电位Vcp供给存储单元MC中的存储单元电容器C，位线预充电电位Vbp作为位线对的均衡电位供给位线对BL1，/BL1等。
图3是用于说明包含在图1所示的电压施加电路220中的电压施加控制电路2000的结构的电路图。
参见图3，电压施加控制电路2000包括以接地电位GND和内部电源电位int.Vcc而动作并接收测试模式检测电路210的测试模式信号TEST的反相器INV100、串联连接在外部电源电压Ext.Vcc与接地电位GND之间的P沟道MOS晶体管P100和N沟道N100、源极串联连接在外部电源电压Ext.Vcc与接地电位GND之间的P沟道MOS晶体管P102和N沟道MOS晶体管N102。
晶体管P100的栅极与晶体管P102和N102的连接节点n2耦合，晶体管P102的栅极与晶体管P100和N100的连接节点n1耦合。节点n2的电位电平作为信号ETEST而输出，反相器INV100的输出作为信号ZTEST而输出。
电压施加控制电路2000进而具有以接地电位GND和外部电源电位Ext.Vcc而动作、接收节点n2的电位并输出信号ZETEST的反相器INV102。
因此，信号ZTEST的电平在接地电位GND和内部电源电位int.Vcc之间变化，信号ETEST和信号ZETEST的电平在接地电位GND和外部电源电位Ext.Vcc之间变化。
图4是表示图1所示的耦合电路2100的结构的电路图。
参见图4，耦合电路2100具有串联连接在端子118与内部电源节点ns1(和ns2)之间的N沟道MOS晶体管N112和N114、与端子118和晶体管N112之间耦合的栅极电位由信号ZTEST控制的N沟道MOS晶体管N110、与外部电源电位Ext.Vcc和晶体管N112的栅极之间耦合的栅极电位由信号ZETEST控制的P沟道MOS晶体管P110。设置在内部电源节点ns1侧的晶体管N114的栅极电位由信号ETEST控制。
通过以下的说明可知，晶体管N112防止加到端子118上的下拉信号传达到内部电源节点ns1(ns2)。
图5是用于说明图3和图4所示的电压施加控制电路2000和耦合电路2100的动作的时序图。
在时刻t0，测试模式信号TEST是非活性状态(低电平)，信号ZTEST和信号ETEST的电平分别是外部电源电位Ext.Vcc、内部电源电位int.Vcc和接地电位GND。
因此，晶体管N114是截止状态。另一方面，晶体管N110是导通状态，晶体管P110成为截止状态。这样，端子118的电位就直接加到晶体管N112的栅极上。
因此，在时刻t1，上拉信号进入端子118时，晶体管N112的栅极电位就相应地上升，从而晶体管N112成为导通状态。这样，上拉信号就传达到晶体管N112与晶体管N114的连接节点n3。但是，由于晶体管N114是截止状态，所以，上拉信号不会传达到内部电源节点ns1(或ns2)。
此外，在时刻t2，下拉进入端子118时，晶体管N112的栅极电位成为负电位，由于晶体管N112成为截止状态，所以，下拉信号不会传达到内部电源节点ns1(或ns2)。
因此，测试模式信号是非活性的，在通常的动作模式下，单元片电位发生电路330和位线预充电电位生成电路340的电位就供给内部电源节点ns1和ns2。
此外，在时刻t3，测试模式信号TEST成为活性状态(高电平)时，信号ZETEST、信号ZTEST和信号ETEST的电平分别成为接地电位GND、接地电位GND、外部电源电位Ext.Vcc。
因此，晶体管N112和N114的栅极电位成为外部电源电位Ext.Vcc，晶体管N112和N114成为导通状态。另一方面，晶体管N110成为截止状态。这样，端子118的电位就通过晶体管N112和N114直接加到内部电源节点ns1和ns2上。即，从时刻t4到时刻t5，加到端子118上的电位变化时，与此相应地，加到内部电源节点ns1和ns2上的电位也发生变化。
如果采用上述结构，构成电压施加控制电路2000和耦合电路2100的任何1个晶体管都不会加上先有例那样的高电压(|Ext.Vcc|+|Vbb|)。
而且，在测试模式非活性期间，可以防止下拉或上拉信号传达到内部电源节点。在测试模式活性时，可以从端子118将所希望的电位作为内部电源电位供给内部电路。
(实施例2)
图6是表示搭载在本发明实施例2的半导体存储装置中的耦合电路2102的结构的电路图。
实施例2的半导体存储装置的其他部分的结构和实施例1的半导体存储装置的结构相同，所以，不重复说明。
参见图6，耦合电路2102具有串联连接在端子118与内部电源节点ns1(和ns2)之间的P沟道MOS晶体管P212和P214、与端子118和晶体管P212的栅极之间耦合的栅极电位由信号TEST控制的P沟道MOS晶体管210、与接地电位GND和晶体管P212的栅极之间耦合的栅极电位由信号ETEST控制的N沟道MOS晶体管N210。设置在内部电源节点ns1侧的晶体管P214的栅极电位由信号ZETEST控制。
通过以下的说明可知，晶体管P212防止加到端子118上的上拉信号传达到内部电源节点ns1(ns2)。
下面，简单说明耦合电路2102的动作。
测试模式信号TEST在非活性状态(低电平)下，信号ETEST、信号TEST和信号ZETEST的电平分别为接地电位GND、接地电位GND、外部电源电位Ext.Vcc。
因此，晶体管P214是截止状态。另一方面，晶体管P210是导通状态，晶体管N210成为截止状态。这样，端子118的电位便直接加到晶体管P212的栅极上。
因此，下拉信号进入端子118时，晶体管P212的栅极电位就相应地降低，晶体管P212成为导通状态。这样，下拉信号将传达到晶体管P212与晶体管P214的连接节点n4。但是，由于晶体管P214是截止状态，所以，下拉信号不会传达到内部电源节点ns1(或ns2)。
此外，上拉信号进入端子118时，晶体管P212的栅极电位成为正电位，由于晶体管P212成为截止状态，所以，上拉信号不会传达到内部电源节点ns1(或ns2)。
因此，测试模式信号是非活性的，在通常的动作模式下，电源片电位发生电路330和位线预充电电位生成电路340的电位供给内部电源节点ns1和ns2。
此外，测试模式信号TEST成为活性状态(高电平)时，信号ETEST、信号TEST和信号ZETEST的电平分别成为外部电源电位Ext.Vcc、内部电源电位int.Vcc和接地电位GND。
因此，晶体管P212和P214的栅极电位成为接地电位GND，晶体管N112和N114成为导通状态。另一方面，晶体管P210成为截止状态。这样，端子118的电位就通过晶体管P212和P214直接加到内部电源节点ns1和ns2上。即，加到端子118上的电位变化时，与此相应地，加到内部电源节点ns1和ns2上的电位也发生变化。
如果采用上述结构，构成电压控制电路2000及耦合电路2102则任意一个晶体管也不致象现有例那样施加很高的电压(|Ext.Vcc|+|Vbb|)。
而且，在测试模式非活性期间中，可以防止下拉或上拉信号传达到内部电源节点。在测试模式活性时，可以从端子118将所希望的电位作为内部电源电位供给内部电路。
(实施例3)
图7是表示搭载在本发明实施例3的半导体存储装置中的耦合电路2104的结构的电路图。
实施例3的半导体存储装置的其他部分的结构和实施例1的半导体存储装置的结构相同，所以，不重复说明。
参见图7，耦合电路2104具有串联连接在端子118与内部电源节点ns1(和ns2)之间的N沟道MOS晶体管N112和N114、与端子118和晶体管N112的栅极之间耦合的栅极电位由信号ZTEST控制的N沟道MOS晶体管N110、与外部电源电位Ext.Vcc和晶体管N112的栅极之间耦合的栅极电位由信号ZETEST控制的P沟道MOS晶体管P110。设置在内部电源节点ns1侧的晶体管N114的栅极电位由信号ETEST控制。
耦合电路2104进而具有串联连接在端子118与内部电源节点ns1(和ns2)之间的P沟道MOS晶体管P212和P214、与端子118和晶体管P212的栅极之间耦合的栅极电位由信号TEST控制的P沟道MOS晶体管P210、与接地电位GND和晶体管P212的栅极之间耦合的栅极电位由信号ETEST控制的N沟道MOS晶体管N210。设置在内部电源节点ns1侧的晶体管P214的栅极电位由信号ZETEST控制。
图8是用于说明图3和图7所示的电压施加控制电路2000和耦合电路2104的动作的时序图。
在时刻t0，测试模式信号TEST是非活性状态(低电平)，信号ZETEST、信号ZTEST、信号ETEST和信号TEST的电平分别为外部电源电位Ext.Vcc、内部电源电位int.Vcc、接地电位GND、接地电位GND。
因此，晶体管N114和P214是截止状态。另一方面，晶体管N110和P210是导通状态，晶体管P110和N210成为截止状态。这样，端子118的电位就直接加到晶体管N112和P212的栅极上。
因此，在时刻t1，上拉信号进入端子118时，晶体管N112的设计电位就相应地上升，晶体管N112成为导通状态。这样，上拉信号就传达到晶体管N112和晶体管N114的连接节点n5。但是，由于晶体管N114是截止状态，所以，上拉信号不会传达到内部电源节点ns1(或ns2)。
此外，在时刻t2，下拉信号进入端子118时，晶体管P212的设计电位就相应地降低，晶体管P212成为导通状态。这样，下拉信号就传达到晶体管P212和晶体管P214的连接节点n5。但是，由于晶体管P214是截止状态，所以，下拉信号不会传达到内部电源节点ns1(或ns2)。
因此，测试模式信号是非活性的，在通常的动作模式下，单元片电位发生电路330和位线预充电电位生成电路340的电位就供给内部单元节点ns1和ns2。
此外，在时刻t3，测试模式信号TEST成为活性状态(高电平)时，信号ZETEST、信号ZTEST、信号ETEST和信号TEST的电平分别为接地电位GND、接地电位GND、外部电源电位Ext.Vcc、内部电源电位int.Vcc。
因此，晶体管N112和N114的栅极电位成为外部电源电位Ext.Vcc，晶体管N112和N114成为导通状态。另一方面，晶体管N110成为截止状态。此外，晶体管P212和P214的设计电位成为接地电位GND，晶体管N112和N114成为导通状态。另一方面，晶体管P210成为截止状态。这样，端子118的电位就通过晶体管P212和P214以及晶体管N112和N114直接加到内部电源节点ns1和ns2上。
即，从时刻t4到时刻t5，加到端子118上的电位变化时，与此相应地，加到内部电源节点ns1和ns2上的电位也发生变化。这时，端子118的电位便通过P沟道MOS晶体管N沟道MOS晶体管加到内部电源节点ns1或ns2上，所以，不受晶体管的阈值电压的电压降低的影响，可以将任意的电位供给内部电源节点。
如果采用上述结构，构成电压施加控制电路2000和耦合电路2104的任何1个晶体管，都不会加上先有例那样的高电压(|Ext.Vcc|+|Vbb|)。
而且，在测试模式非活性期间中，可以防止下拉或上拉信号传达到内部电源节点。在测试模式活性时，可以从端子118将所希望的而且是任意电平的电位作为内部电源电位供给内部电路。

Claims (10)

1.一种半导体集成电路装置，其特征在于：具有根据外部的指示控制上述半导体集成电路装置的动作的控制电路、在与外部之间进行信号的收发的内部电路、接收外部电源电位并在通常动作模式下生成供给上述内部电路动作的内部电源电位的内部电源电路和由上述控制电路控制的在测试动作模式下取代上述内部电源电路的输出而从外部供给用于供给上述内部电路的上述内部电源电位的电压施加电路，上述电压施加电路包括接收从外部供给的电位的端子、设置在上述端子与内部节点之间、响应来自上述控制电路的指令、在上述测试动作模式下设成为导通状态的第一场效应晶体管、设置在上述内部节点与上述内部电源电路的输出节点之间、响应来自上述控制电路的指令、在上述测试动作模式下设成为导通状态并且在上述通常动作模式下设成为截止状态的第二场效应晶体管和设置在上述端子与上述第一场效应晶体管的栅极之间、响应来自上述控制电路的指令、在上述通常动作模式下设成为导通状态并且在上述测试动作模式下设成为截止状态的第三场效应晶体管。
2.按权利要求1所述的半导体集成电路装置，其特征在于：上述第一、第二和第三场效应晶体管分别是MOS晶体管。
3.按权利要求1所述的半导体集成电路装置，其特征在于：上述内部电路包含由上述控制电路控制的在与上述半导体集成电路装置的外部之间进行存储数据的收发的存储电路，上述存储电路具有配置成矩阵状的包含用于保持上述存储数据的多个存储单元的存储单元阵列和由上述控制电路控制的用于在外部与上述存储单元之间进行数据的收发的输入输出电路，上述控制电路在通常动作模式下根据供给上述端子的指示，对上述输入输出电路指示进行数据屏蔽动作。
4.按权利要求1所述的半导体集成电路装置，其特征在于：上述第一、第二和第三场效应晶体管分别是N沟道MOS晶体管。
5.按权利要求4所述的半导体集成电路装置，其特征在于：进而具有在上述测试动作模式下将比上述内部电源电路在通常动作模式下输出的电平高的电位供给上述第一和第二MOS晶体管的栅极从而使上述第一和第二M0S晶体管成为导通状态的单元。
6.按权利要求5所述的半导体集成电路装置，其特征在于：上述内部电路包含由上述控制电路控制的在与上述半导体集成电路装置的外部之间进行存储数据的收发的存储电路，上述存储电路具有排列成矩阵状的包含用于保持上述存储数据的多个存储单元的存储单元阵列和由上述控制电路控制的用于在外部与上述存储单元之间进行数据的收发的输入输出电路，上述控制电路在通常动作模式下根据供给上述端子的指示，对上述输入输出电路指示进行数据屏蔽动作。
7.按权利要求1所述的半导体集成电路装置，其特征在于：上述第一、第二和第三场效应晶体管分别是P沟道MOS晶体管。
8.按权利要求7所述的半导体集成电路装置，其特征在于：上述内部电路包含由上述控制电路控制的在与上述半导体集成电路装置的外部之间进行存储数据的收发的存储电路，上述存储电路具有配置成矩阵状的包含用于保持上述存储数据的多个存储单元的存储单元阵列和由上述控制电路控制的用于在外部与上述存储单元之间进行数据的收发的输入输出电路，上述控制电路在通常动作模式下根据供给上述端子的指示，对上述输入输出电路指示进行数据屏蔽动作。
9.按权利要求1所述的半导体集成电路装置，其特征在于：上述第一、第二和第三场效应晶体管分别是第一导电型的MOS晶体管，上述电压施加电路包括设置在上述端子与上述内部节点之间的在上述测试动作模式下成为导通状态的第二导电型的第四MOS晶体管、设置在上述内部节点与上述内部电源电路的输出之间的在上述测试动作模式下成为导通状态并且在上述通常动作模式下成为截止状态的第二导电型的第五MOS晶体管和设置在上述端子与上述第四MOS晶体管的栅极之间的在上述通常动作模式下成为导通状态并且在上述测试动作模式下成为截止状态的第二导电型的第六MOS晶体管。
10.按权利要求9所述的半导体集成电路装置，其特征在于：上述内部电路包含由上述控制电路控制的在与上述半导体集成电路装置的外部之间进行存储数据的收发的存储电路，上述存储电路具有配置成矩阵状的包含用于保持上述存储数据的多个存储单元的存储单元阵列和由上述控制电路控制的用于在外部与上述存储单元之间进行数据的收发的输入输出电路，上述控制电路在通常动作模式下根据供给上述端子的指示，对上述输入输出电路指示进行数据屏蔽动作。
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