TW472257B - Semiconductor integrated circuit device - Google Patents
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Description
五、發明說明α) [發明領域] 作= =體積體電…的測試模式摔 [的=給電路的半導體二供給内部電路 [月景技術的說明] 的結構。 隨著半導體積體電路例如 觀）等半導體記憶體的集成度vyt存取―記憶體（以下稱 敬細化的電晶體的可靠性％:方方面面要確保構 ，體電路外部的資料發 另方面又要滿足 ^際上只能採用使兩者兼顧的方案規格等要 4 ，在半導體記憶體等半導體 都有通過使外部電源電位Ext. Vcc降二產f置中’-般 位i nt. Vcc的降壓電源電路。 牛土產生内部電源電 另外，對DRAM不僅有必要確保構成 _ :m性，而且還有必要考慮保證；：：：:己：單元 讯，電功率消耗低和讀出電壓的安全孕二4的抗雜 為此，對DRAM在作為記憶單元電容之二構成。 的單元板上供給内部電源電位lnt. v::=對置電極 作為位元線對的預充電電位也供給 2電電^立，而且 的1/2。 η σ|电/原電位int· Vcc 容另：二ί J改善電晶體的洩漏電流特性和減少寄生電 而在基板—上供給負1位（基板電位）。 即就dram ^，從外部供給的外部電源電位Ext. vcc， 第5頁 89111831.ptd 472257
如3. 3V等的單一的電位，一般也要安裝在DRAi内部的降屙 電源電路'，單元板電壓產生電路、位元線預充内電麗產= 電路’基本電位產生電路等到多個内部電源電路。 設計上述那些内部電源電路，以便能保證内部電路的穩 定工作，即使在外部電源電位Ext. Vcc變化時也能產生心 ^定的電位位準。可是在器件操作測試中，有為了把握該 =作的安全係數而力圖使上述内部電源電位在某一範圍^ 變化，以便要把握器件操作狀態。因此通過上述内部電源 電路，利用把變換外部電源電位Ext. Vcc的電位供給内^ 2路的結構使外部產生内電源電位的電位位準設定在所期 王的值上是困難的。 ^方面，例如就DRAM等而言，作為變化前的篩選測詞 仃：謂老化測試的加速測試。這是以通過在使潛在記愧 容器、電晶體的閘極絕緣膜多層饰線等中的隱患名 高環境溫度等加速條件下使器件操作，以便使其 不、為目的的測試。即使在這樣的加速測試中，因為 内部電源電路產生的電位，所以 的電 ¥位加到内部電路上。 路】9生7\替「安裝在半導體積體電路裝置中的内部電源回 '座生的電壓，青頦加光 的現有的電位供认電路8()(1 :施加的電壓加到内部電路上 夾看圖〇上 〇構成的簡要方框圖。 的控制電广二給電路8〇。〇包括：通過DRAM外部給出 STEST的的^合產生啟動測試模式信號 、 ；ϋ生電路8 0 1 0 ,回應測試模式信號 五、發明說明（3) STEST的啟動，伤肉 的端子80 20相連，才源/點nS和從外部接受供給電位 源節點ns與端子電$二e/模式信號的不啟動期間使内部電 式信號STEST不啟動^刀開^電壓施加，電路8040，在測試模 電壓int. Vcc，在測内部電源即點ns供給内部電源 部電源電;1產生電路心#ϋ的啟動期間停·^操作的内 在圖9中’内部電源電壓 降壓電源電路、單元t。 代表性地表示了 内編生電路板電壓產生電㉟、位元線預充 測铽掇電位產生電路中的任何一個。 位準ilt、〜C: ?在EST的位準在啟動期間是内部電源電壓 二二兒=動期間作為接地電位 路圖。明圖9中示出的電麗施加電路804構成的電 infic圖U塵施加電路_包括：通過内部電源電壓 串跔i 接收測試模式信號STES^〇反相器INV5 0 0、 "。電源電壓“伙Vcc與接地電位GND之間的p通道 〇電晶體㈣卿道電晶細2、串聯在二 I CC與接地電位地線之間的P通道M〇s電晶體P50 N 通道電晶體N5 04。 電晶體N502的閘極接收信號3丁阳，電晶體_4的閉極 妾收反相益INV500的輪出信號，電晶體？5〇4的閘極連接在 電晶體P5 0 2與N5 02的連接的節點n5〇2上，電晶體p5〇2的閘 極連接在電晶體P504與N504連接的節點n5〇4上。 電壓施加電路8040還包括：串聯在外部電源電壓Ext. 472257 五、發明說明（4) =和作，負電位元的基板電壓m之間的 kc和作Λ备t日-日肢 串聯在外部電源電壓Εχί. ”'、、電位70的基板電壓Vbb之間的p通道M〇s電日邮 P508以及N通道電晶體N5〇8。 、運MOS電日日月豆 極】ίΓ::?6,極連接在節點η，上，電晶體P5。8的閘 盥Nl〇6的連接j連。電晶體N508的閘極連接在電晶體P506 ” 的連接即點上，電晶體N5 06的閘極連接在f曰_ P508與N508的連接節點n5〇8上。 連接在電曰曰體 節H ί :8*〇4°遥包括：連接在端子8°20與内部電源 :位由節點η5〇δ的位準控制的ν通道電 下面簡要說明電壓施加電路8 040的工作。 、當測試模式信號STEST變成啟動狀態（"Η"位準：内部 源電壓i、nt. VCC)時，反相器INV5〇〇的輸出為[位準（接地 電位位準⑽）’肖此相應’電晶體N502變成導通狀態，電 晶體N504變成截止狀態。 ^ 电 因此，電晶體Ρ504的閉極電位通過電晶體阏〇4變成接地 電位GND ’電晶體Ρ5 04變成導通狀態。而節_〇4的電位 位準變成外部電源電壓Ext· Vcc。與此相反，電晶體ρ5〇2 仍處在原來的截止狀態。因&，節點η5〇2的位準變成接地 電位G N D。 回應節點η5 04的電位變成外部電源電壓Ext· Vcc的狀 態’電晶體P506變成截止狀態’回應節點n5〇2的電位變成 接地電位GND的狀態，電晶體p5〇8變成導通狀態。
472257 五、發明說明（5) 因此’回應節點n508的電位變成外部電源電壓Ext. Vcc 的狀態’電晶體N506因控制板電位變成外部電源電壓Ext. Vcc而變成導通狀態。因此節點n5〇 6的位準成為負電位的 基板電位Vbb ’而電晶體N508處在截土狀態。 由於節點n508的電位變成外部電源電壓Ext. vcc ’電晶 體N51 0變成導通狀態，端子8〇2〇與内部電源節點“相連， 以便從端子88 0 2向内部電源節點⑽供給電位。 與此相反，測試模式信號STEST在不啟動狀態（"L”位 準：接地電位位準）時’電晶體N5〇4導通，因電晶體N5〇2 處在截止狀態，所以電晶體p5〇2變成導通，電晶體P5〇4變 成截止狀態。因此’節點n 5 〇 2的位準變成外部電源電壓 Ext. Vcc ’節點n504的位準變成接地電位位準。 因此’電晶體P506變成導通狀態，節點n5 0 6的電位變成 外部電源電壓Ext. Vcc。與此相應，因電晶體N508導通， 所以節點n5 08的電位即電晶體N51 0的閘極的電位變成基板 電位Vbb。因為電晶體N510變成截止狀態，端子8020與内 電源郎點n s電氣斷開。 即在電晶體N510的閘極上，當信號STEST在啟動狀態 時’施加外部電源電壓Ext. Vcc ;當信號STEST在不啟動 時施加基板電位Vbb。之所以在測試信號STEST啟動時將外 部電源電壓Ext. Vcc供給電晶體N510的閘極，是為了通過 端子8 0 2 0從外部在内部電源的節點上可施加到内部電源電 壓int， Vcc左右的電壓。 另外’之所以在測試信號STEST不啟動時向電晶體N5 1 〇
89111831.ptd 第9頁 472257 五、發明說明（6) 的閘極供給基板電位Vbb，是為了在端子8〇 2〇上施加下越 量時使該下越量不傳送給内部電源節點ns。可是’在下越 量的臨限值變成電位（vbb-Vth)以下時，電晶體N51〇變成 導通’該下越量傳送給内部電源節點⑽，丨面的州為電 晶體N510的臨限值。另一方面，在端子8〇2〇上施加下越量 的情況下’因電晶體N51〇 W通道M〇s電晶體，所以在截 止狀恶下，在端子8020上即使施加過越量（〇ver_sh〇〇t), 也能，持截止狀態’也能防止過越量施加在節點⑽上。 可是’如圖1 〇所示的那樣的電位供給電路8〇4〇中，在測 號STEST啟動時，在電晶體N5〇M〇p5〇6的源極 '汲 之間和電晶體N5 0 6的閑極、汲極之間施加電屢（|ΕΜ | + | Vbb | );在測試信號灯 動 俨 N506和P508的源極、汲極之門、φ 艾動％電曰曰體 之間施加電壓…:^^“…咖日日^關的閘極“及極 來，隨著半導體積體電路裝置 性能下降。特別是在強化檢查等㈡： 的電壓加在電晶體上時，這個問題更加嚴重：因 ，EXt· VCC |+ l^b 1)¾ “、 罪丨生末看也不是可取的。 向Si電ΪΪίΐίί測= = : = :8°2°從外部 「在内部電路上供給足二耐電壓值的限制而使 !·發明概要] 本毛明的目的是提供一種半導體積體電路裝置，該裝置 891 ] 183] 第10頁 五、發明說明ζγ) f ^内部電源電路的輸出與半導體積 ,^ f的任意絕對值的f壓從外部加至ί :邛；：M把 供給電路上。 J4電路上的電位 本兔明的另一個目的是，提供— 部接線器的干擾信號傳 部電：=下越量等的外 供給電路。 心加到内部電路的電位 if J ^ =電源電路和電塵施加電路、組成。 内{電 I制電路回應外部的指令控制' 動作。内部電路在盘外部 導體積體電路裝置 為了使上部電源電位，在通常工作方式“ K上返内部雷腺描你& Μ π i 力式產生 電源施加電路用批ϋ 部電源電位。 電路的輪出，在上控制，在測試方式下代替控制 供給内部電路的内部“電：的控制下，用於從外部提供 電壓施加-J 電位。 晶體、第二二1=括端子、第一場效電晶體、第二場效電 ,山2 努效電晶體。 勿双电 而子接收外部供给 ^ 鉍内部節點之、二产電位。弟—場效電晶體設置在端子 第二場效電1在測試動作模式下變成導通狀態。 之間，在測試ΪΪ在内部節點與内部電源電路的輸出 式下變成截止狀能权式下變成導通狀態’而在通常動作模 第二場效電晶 又置在上述端子與上述第一場效電晶體
_183l.ptd 472257 五、發明說明（8) 的閘極之間，在上述通常動 士 ^ 測試動作模式下變成截止狀熊，式下變成導通狀態，而在 最好是，内部電路包括由^制 體電路裝置的外部之間兮電路&制並在與半導體積 電路。記憶電路包括w 1丁 2意貧料的發送/接收的記憶 料的記憶單元的記憶單元陣 f並具有用於保存記憶資 在外部與記憶單元之間谁广於Υ 〇由控制電路控制並用於 路。控制電路在通常動:以接收資料的輪入輸出電 令指示對上述輸入：述端子給出的指 或者優選的是，第的的遮罩操作。 一導電型的MOS ♦日μ + 和弟三場效電晶體分別是第 〃導電孓的MOS电曰曰體。電壓施加電路包括第 第麵電晶體，第二導電型的第5Μ〇§電晶體，第 電型 的第6M0f電晶體。第二導電型的第4廳電晶體設置在端子 與内部節點之間，在測試動作模式下變成導通狀態， 導電型的第5M0S電晶體設置在内部節點與内部電源電路的 輸出之間，在測試模式下變成導通狀態，而在通常狀態下 變成截止狀態。第二導電型的第6M0S電晶體設置在端=與 第4M0S電晶體的閘極之間，在通常動作模式下變成導通^ 態’而在測試動作模式下變成截止狀態。 因此’本發明的主要優點是能與使内部電源電路的 從半導體積體電路裝置的外部無關地把足夠大小絕對^出 任.忍電.壓徒外部施加在内部電路上。而且可防止來自.外^ 下越量值干擾信號傳遞給内部電路。 部 本發明的另一個優點是’當從外部進行電位的供給時，
89111831.ptd 第12頁 472257 五、發明說明（9) ' -— 不需要使外部端子數量增加，從而限制晶片面積的择 本發明還有一個優點是可以把任意極性的電壓施力^ 口 ^ 部電路上，並且可以防止來自負脈衝等外 ιΐ内 入内部電路。 反。藏傳 [優選實施例1的說明] 圖1是表示本發明的實施例的半導體記憶裝置丨〇 的簡要方框圖。 '〜椽 雖然在圖1中是把半導體記憶裝置1 000作為DRAM說 的，但為了使以下說明清楚，本發明不限於半導體記 置1 000 ’更—般地說’可適用於安裝内部電源電ς:’】巢 體積體電路裝置。 +導 參照圖1，半導體記憶裝置1〇〇〇包括：接收來自 源電壓Ext. vcc的電源端子10、接收來自外部接地Q t GNI^的接地端子12、記憶單元陣列塊loo. }〜1〇〇. 4。^ 憶早π塊100. 1〜100· 4分別包含配置成陣列.狀的單/己
Mj —排列在5己憶單元行方向的若干個字線紅、排列— 單元列方向的位元線對BL，/BL。在圖】中，圮憶 記憶單元陣列半導體塊100. 1中的-個記憶單‘和以：出 應的字線WL和位元線儿，/BL。 "相 半導體記憶裝置i 0 0 0還包括：接收來自外部位 位址信號輸入端子組110、用於對位址信號進行缓衝W 區112、接收來自外部控制信號的控制 4、緩衝控制信號的控制信號緩衝哭11 6、斜_ 各個記憶單元陣列塊1〇〇.卜㈣4設置的用：回應以
89111831.ptd 第13頁 472257 五、發明說明（10) 給出的信號選擇對應的記 (字線）的行解碼器1〇4, 1〜1〇4 早兀行 址塊100. 1〜100 ^ m 對應各個記憶單元位 u u. 4 δ又置，並用於回應外部供紙沾从， 號選擇列㈠立元、線對）的列解石馬器i 〇 — ^信 列解碼器1〇2. 4設置用於在與選擇02的工各個 進盯發运接收資料的I/Q明6· i〜1G6. 4，用於間 為來自外部控制信號的行位址選通信號/RAS、列位址收二 ^虎/GAS ’輸出允許操作信號/()E，行允許操作传 = 二制信號’以便控制半導體記憶裝置1〇。。操作的y制電： 半導體記憶裝置1 000還包括：在測試模式下接收外 給電位的端子118。雖然不特別限定，但端子118在 二 作方f接收用於指示對由資料輸出端輸入的對資料 遮罩操作的資料遮罩信號DQM。在通常工作方式下，次粗、、 遮罩信號DQM通過緩衝器120供給半導體記憶裝置1〇〇/，4 ，電路2 00控制資料登錄輸出緩衝器丨3〇執行對資料二 資料遮罩操作。在測試工作方式τ，在不能用該資料罝 信號DQM的情況下，可以使在通常工作方式下接收上次 料遮罩信號DQM的端子1 1 8在測試工作方式下作為接收外貝 電位的端子共用。在測試工作方式下緩衝器〗2 〇將停止該 工作。 能這樣共用的端子不限於接收資料遮罩信號DQM的端 子’也可以用例如接收晶片選擇信號/cs的端子。 按照這樣的構成’當從外部供給電位時，不需要增加
89111831.ptd 第14頁 472257 五、發明說明（]】） 部端子的個數’可以抑制晶片面積的增加^ 半導體記憶裝置1 0 0 〇還包括：利用^在丨丨於咕< 的組合指定測試模式時產生啟動測‘ 2 5f和位址信號 模式檢知電路210、接收外部電源請xt· v心 立GND產生基準電位Vrei的基準電位 H =€fEXt·…和接地電位咖’並根據基準 電位vref產生内部電源電位int. Vcc的降璧電源 3!〇、產生比接地電位GND低的基板電位Vbb的基板電位產 •生電路320、接收降壓電源電路31〇輸出的内部電源電位 mc產生電位int.vcc的1/2位準的單元電容器板電 立產生電路33 0、接收降壓電源電路31〇輸出的内部電源 ί1 &int·Vcc 6M/2^ ^ ^^ ^ ^ 6 „ 电 〇、接收由端子118供給的電位供給單元電 谷:板電位產生電路3 3 0的輸出節點nsl和位元線預充電 立產生電路340的輸出節點ns2的電壓施加電路22〇。 回應測試模式信號TESTE信號的啟動，單元電容極板電 位產生電路330和位元線預充電電位產生電路34〇停止发 :’電壓施加電路20 0變成啟動狀態，將端子118的電位 給郎點nsl和節點ns2。 、 電壓施加電路2〇〇接收測試模式信號TESTE包括接收測 杈式信號TESTE：產生電壓施加控制信號的電壓施加電路1 2j〇0，和被電壓施加信號控制與端子丨} 8、電源節點nsi和 郎點n s 2耦合的耦合電路21 〇 〇。 半導體記憶裝置1〇00還包括：資料登錄端子dq〇〜dq 刚1 丨 831.pul 472257 五、發明說明（12) 和資料登錄輸出緩衝器1 3 0。 圖2是更詳細的說明圖}所示的記憶單元陣列〗〇 成的方框圖。 ^ m 圖2所示的結構是所謂共用讀出放大器的構成，兩個位 兀線對BL1，/BL1和位元線BL2，/BL2共用一個讀出放大哭 S A 〇 口口 讀出放大器SA由讀出放大器控制線SON/s〇p控制啟動。 讀出放大器SA包括串聯耦合在讀出放大器控制^/s〇p和。 SON之間的p通道M0S電晶體P21和n通道M〇s電晶體N21、串 聯耦合在讀出放大器控制線/s〇p和s〇N之間的p通道M〇s電 晶體P22和N通道M0S電晶體N22。 電晶體P21和N21的閘極與電晶體P22和N22的連接節點 nd2 |禺合’電晶體p22和|\J22的閘極與電晶體P21和M21的連 接節點n d 1轉合。 連接節點ndl通過閘極受信號§01丨控制的電晶體Ν2ι和閘 極$信號S0I2控制的電晶體N23選擇地與位元線BL1或BL2 麵合。而連接節點nd2通過閘極受信號如[丨控制的電晶體 N22和閘極受信號s〇I2控制的電晶體N24選擇地與位元線 BL1或BL2輕合。 0 δ己憶單疋MC包括記憶單元電晶體N丨1和一端與單元電容 益板電位Vcp耦合’另一端通過記憶單元電晶體N11與位元 線儿1耦合的記憶單元電容C。記憶單元電晶體的閘極與字 線W耦合。
另外’位元線預定充電電路BPCKT包括用於通過信號SEQ 第16頁 891Π831 .ptd 472257 五、發明說明（13) 控制平衡位元線對BL1和/BL1的電位位元線對bl2和/BL2的 電位的電晶體N4 1，用於通過信號SEQ控制把位元線預充電 電位Vbp傳送給位元線對BL1和/BL1，位元線對此2和/BL2 的電晶體N 4 2和N 4 3。 由共用凟出放大放大的資料通過由來自列解碼器1 〇 2. 1的列選擇信號CSL啟動的電晶體N3 1和N32傳送給本機的 I / 〇 線對 L - I / 〇。 立ΐ上所述，單凡電容器板電位Vcp向記憶單元MC中的記 憶單元電容c供電，而位元線預充電電位Vbp向位元線對 B L1，/ B L1等供電作為位元線對平衡位。 β圖3疋用於說明包含在圖！所示的電壓施加電路2 2中的電 壓施加控制電路200 0構成的電路圖。 參看圖3，.控制電路20 0 0還包括：通過接地電位gnd和内 =?源[電位1Vcc工作接收來自測試模式檢知電路21 〇 雨凋试模式信號TESTE信號的反相器INV1 〇〇，串聯在外部 二原s電VCC和接地電位GND的？通道M()S電晶體P1 02 曰曰 運^日日體N1 02，_聯在外部電源電壓Ext. Vcc與 位GND之間的p通道M〇s電晶體ρι 〇2㈣通道電 電晶體P 1 0 0的開極弟禹人尤φ s ^ π n9 L 祸σ在電晶體PI 02和N1 02的連接節點 η 2上，電晶體p 1 〇 2的閘極|人 遠技τ u ,λ- Ί $耦0在連接電晶體Ρ100和Ν100的 逆接郎點η 1上。郎點η 2的堂/a*上 反相Μ ^ I 電位準輪出作為信號ETEST， -ΙΝΠ 00的輸出作為信號ZTES丁。 電壓施加控制電路2 〇 〇 〇 ;胥# & U還凌備有通過接地電位GND和外 472257 五、發明說明（14) 邛電源電壓Ext. Vcc操作接收節點n2的輸出信號ZTEST的 反相器INV102。 因此，信號ZTEST位準在接地電位GND與内部電源電位 int. Vcc之間變化，而信號ETEST和信號ZETEST位準在接 地電位GND與外部電源電壓Ext. Vcc之間變化。 圖4是表示圖1所示的耦合電路21〇〇構成的電路圖。 參看圖4輕合電路2100包括：串聯輕合在端子jig與内部電 源節點nsl (和ns2)之間的N通道MOS電晶體N1 12和N114、耦 合在端子11 8與電晶體Nl 1 2的閘極之間，閘極電位由信號 ZTEST控制的N通道MOS電晶體N11 0，耦合在外部電源電壓 E X t. V c c與電晶體N1 1 2的閘極之間’控制電位由z E T E S控 制的P通道MOS電晶體P110。設置在電源節點1^1侧的電晶 體N114的閘極位準由信號ETEST控制。 如下所述’電晶體N11 2防止了把加在端子1 1 8上的下越 量傳送給内部電源節點nsl (和ns2)。 圖5是用於說明圖3和圖4示出的電壓施加控制電路2 〇 〇 〇 和耦合電路2 1 0 〇操作的定時曲線。 在時刻t0 ’測試模式信號TEST處在未啟動狀態（L位 準）’信號ZETEST，信號ZTEST和信號ETEST的位準分別是 外部電源電壓電位Ext. Vcc、内部電源電位int. Vcc、接 地電位GND。 因此，電晶體Nl 1 4處在截止狀態。而電晶體Nl 1 0處在導 通狀態，電晶體PI 1 〇變成截止狀態，從而使端子丨丨8的電 位直接加在電晶體N 1 1 2的閘極上。
89111831.ptd 第18頁 472257 五、發明說明（15) 因此，在時刻11，在端子1 8 1上加過越量情況下，電晶 體ΝΠ2的閘極電位隨著端子118上的電壓上升，電晶體 N11 2變成導通狀態。因此過越量傳送到電晶體n 11 2與電晶 體N114的連接節點3上。可是因為電晶體ΝΠ4處在截止狀 態，所以過越量不能傳送到内部電源節點nsl (或ns2)。 另外，在時刻12，在端子1 1 8輸入下越量的情況下，電 晶體N112的閘極電位變成負電位元，電晶體“12變成截止 狀態，所以下越量不能傳送到内部電源節點nsl (或ns2)。 因此’在測試模式信號未啟動時，在通常的動作模式 下’來自單元電容器板電位產生電路33〇和位元線預充電 電位產生電路3 4 0的電位供給節點^ s 1和n s 2。 另外，在％'刻13，測試模式信號TEST處在啟動狀態（η位 準），信號ZETEST，信號ZTEST和信號ETEST的位準分別變 成接地電位G N D 、接地電彳立、外部電源電壓ε χ t. ν c c。 、因此，電晶體N1 12與電晶體!^ 14的閘極電位變成外部電 ，電壓Ext. Vcc、電晶體N1 1 2與電晶體N11 4變成導通狀 悲。而電晶體N110變成截止。通過電晶體N112和電晶體 ΝΠ4把端子118的電位直接加在内部電源節點⑽}和⑽^ 上即攸日^刻14到15加在端子1 1 8上的電位發生變化，與 此相對應，加在内部電源節點nsl和以2上的電位也變化、。 按、以上的構成’在構成電壓施加控制電路2 〇㈣和耦合 電路21 00的任何一個電晶體上都不會施加上如現有技術中 那樣的高電壓（| Ext. Vcc | + | Vbb | )。 而且，在測試模式非啟動期間，，可以防止把下越量和過
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五、發明說明（16) 越量傳送給内部電源節點上 希望的電位從端子11 8作為内 路。 在測試模式啟動時，可以把 部電源電位傳送給内部電 [實施例2 ] 圖6是表示構成安裝在本發明實施方式的實施例2的半導 體δ己憶裝置上的耦合電路21 〇 2構成的電路圖。 因為實施例2的半導體記憶裝置的其他部分構成斑實施 例1的半導體記憶裝置的構成㈣，所以不再重：對其說 日月0 八 參看圖6，耦合電路2102包括：串聯耦合在端子u8盥内 部電源節點nsl和ns2之間的Ρ通道M〇s電晶體ρη 2和？21^、 叙合在端子118與電晶體P212的閘極之間、閘極電位由作 號TEST控制的P通道M0S電晶體P21〇、相合在接地電位6仙 與電晶體P2 1 2的閘極之間，控制電位由信號etest控制的n 通道MOS電晶體N2H。設置在内部電源節點⑹側的電晶體 P214的閘極電位由信號ZETEST控制。 如以下所述，電晶體P212可防止加在端子118上的過越 量傳送給内部電源節點ns 1和ns2上。 下面簡單簡明耦合電路21 〇 2的操作。 在測試模式信號TEST處在未啟動狀態（1位準），化號 ETEST，信號TEST和信號ZETEST的位準分別是接地^位^⑽ 、接地電位GND 、外部電源電壓Ext. 因此’電bb體P214處在截止狀態，而電晶體p2i〇處在導 通狀態’電晶體N 2 1 0變成截止狀態。因此可以使端子11 g'
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的電壓直接加在電晶體P21 2的閘極上。 因此在下越量輸入給端子丨丨8時，電晶體p2丨2的閘極带 位與此相應下降，電晶體P212變成導通狀態。因此下^ 可以傳送到電晶體P2 1 2與電晶體P2 1 4的連接節點。值θ里 因為電晶體Ρ2 1 4變成截止狀態，下越量不能傳送到内= 源節點nsl(或ns2)上。 °電 “另外，在過越量輪入給端子118時，電晶體p212的間極 電位變成正電位元，由於電晶體P2 1變成截止狀態，所以 過越量不能傳送到内部電源節點nsl (或ns2)上。 因此，當測試模式信號未啟動時，在通常的動作模式 下’來自單元板的電位產生電路33 0和位元線預充電電^位 產生電路的電位供給内部電源節點n s 1和n s 2。 另外，在測試模式信號TEST變成啟動狀態（Η位準）時， 信號ETEST、信號TEST和信號ZETEST的位準分別變成外部 電源電壓Ext. VCC、内部電源電位int. Vcc、接地 ° GND。 因此，電晶體P212和P214控制基電位變成接地電位 GND，電晶體N112和N114變成導通狀態。而電晶體ρ2ι〇變 成截止狀態。因此通過電晶體P212和？214將端子118的電 位直接加在内部電源節點nsl和ns2上。即當加在端子118 上的電位變化時’與此相應，加在内部電源節點nsl和ns2 上的電位也變化。 按照上述構成’不會把現有技術例子中那樣高的電壓 (I E x t. V c c | +丨V b b | )加到構成電壓施加控制電路2 〇 〇 〇
4 < 五、發明說明（18) 矛耦s電路21 〇 2的任何—個電晶體上。 :測：模式信號未啟動期㈤，可以防止 傳】2部電源節點。在測試模式信號啟 g夏 堇的電位從端子118作為内部電源電位供給内部電从把 施例3 ] 圖7是表示安裝在本發明的實施例3的半導體上 各2104構成的電路圖。 轉s電 因為實脚的半導體記憶t置的其他部分構成 歹白、。‘體έ己憶裝置構成相同，所以不再重復說明。 圖7，麵合電路21〇4包括：直接輕合在端州 邻电源卽點nsl (及ns2)之間的Ν通道M〇s電晶體Ν112和、 Ν114、耦合在端子118與電晶體)^12的閘極之間、閘極 位丈彳§ 5虎ZTEST控制的Ν通道MOS電晶體Ν1 1 〇、耦合在外部 電源電壓Ext. Vcc與電晶體N112的閘極之間、閘極電位^ 信號ZETEST控制的Ρ通道MOS電晶體Ρΐΐ〇。設置在内部電^ 節點ns 1側的電晶體Nl 1 4的閘極電位，由信號ZTEST控制Γ 库馬合電路21 0 4還包括串聯搞合在端子1 1 §與内部電源節 點nsl (和ns2)之間的P通道MOS電晶體P21 2和P21 4、耦合在 端子11 8與電晶體P 21 2的閘極之間、閘極電位受信號τ E S T 控制的P通道MOS電晶體P210、耦合在接地電位GND與電晶 體P212的閘極之間，閘極電位受信號ETEST控制的N通道 MOS電晶體N210。設置在内部電源節點nsl侧的電晶體P214 的閘極電位，由信號ZETEST控制。
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圖8是用於說明在圖3和圖7中所示的電壓施加控制電路 2 0 0 0和麵合電路2 1 0 4操作的定時性。 在時刻tO ’測試模式信號TEST處在未啟動狀態“位 )，信號ZETEST，信號ZTEST、信號ETEST和信號TEST的 立準分別是外部電源電壓E X t. V c c、内部電源電位丨n七 Vcc、接地電位GND、接地電位GND。 因此，電晶體N114和P214處在截止狀態，而電晶體Nn〇 和P210處在導通狀態’電晶體P11〇和以1〇變成截止狀態。 因此，可以把端子1 1 8的電位直接加在電晶體N丨丨2和p 2 J 2 的閘極上。 因此，在時刻11，在端子11 8上輸入過越量時，電晶體 N11 2的閘極電位隨著上升，電晶體N丨丨2變成導通狀態。因 此’過越量可以傳送到電晶體N i i 2和電晶體{^丨丨4連接的節 點n5，因電晶體N11 4處在截止狀態，所以過越量不能傳送 到内部電源節點n s 1 (或n s 2)。 ' 在日守刻ΐ 2 ’下越1不能輸入到端子11 8的情況，電晶體 Ρ 2 1 2的閘極電位隨著下降’電晶體p 2 1 2變成導通狀態。因 此’下越量可以傳送到電晶體Ρ2丨2與電晶體ρ2丨4的連接節 點n5。而由於電晶體P214處在截止狀態，所以下越量不能 傳送到内部電源節點nsl (或ns2)。 因此’當測試模式信號未啟動，在通常動作模式下，來 自單元電容器板電位產生電路3 3 0和位元線預充電產生電 路340的電位供給節點“1 *ns2。 在時刻13，測試模式信號TEST變成啟動狀態（"H"位準）
89131833.ptd 第23頁 472257 五、發明說明（20) 時’信號ZETST、信號ZTEST信號ETEST和信號TEST的位準 分別是接地電位GND、接地電位GND、外部電源電壓Ext V c c、内部電源電位i n t. V c c。 因此，電晶體Nil 2和N1 14的閘極電位成為外部電源電壓 Ext. Vcc、電晶體N11 2和N11 4變成導通狀態。而電晶體 N110變成截止狀態，另外電晶體P2i2和P214的閘極電^變 成接地電位GND，電晶體Nil 2和N114變成導通狀態。另一 方面，電晶體P210成為截止狀態。因此，通過電晶體p2i2 和P214以及電晶體N1 12和N1 14可以把端子1 18電位直接力 到内部電源節點nsl和ns2上。 口 即從時刻t4到時刻t5，一旦加在端子118上的電位變 化二加在内部電源節點nsl和ns2上的電位也隨著變化。、言 j鈿子1 18上的電位因為通過p通道M〇s晶 s :晶體兩者加在内部電源節點ns“ns…所‘Μ:曰 ^限值電壓分壓降的影響，可以把任意電位供給内：; 知7如、這樣的構成，都不备；fp如ρ古社2 1 電塵（UXt. Vcc |+二'把如已有技*例子中那樣高的 2000和耦合電路21()4 φ Μ I )加到構成電壓施加控制電路 祸:電路2104中的任何一個電晶體上。 岭 量等偯、:i測試模式未啟動期間，可以防止下越量和迅勒 里寺傳廷給内邱啻馮铲机， ~里和過越 所期望的和任；的：』雷“。在測試模式啟動期間，能把 供給内部電路了、 /電位從端子118作為内部電源電位 [元件編號之說明] 第24頁 472257 五、發明說明（21) 100_ 1 〜100. 4 記憶單元陣列 1000 半導體記憶裝置 220 電壓施加電路 2 0 0 0 電壓施加控制電路 2100 耦合電路 2104 耦合電路 80 0 0 電位供給電路 804 0 電壓施加電路 8010 試驗方式信號產生電路 8 0 3 0 内部電源電壓產生電路 10 電源端子 12 接地端子 110 位址信號輸入端子組 112 位址缓衝器 114 控制信號輸入端子組 116 控制信號缓衝器 1 04. 1 - 1 04.4 行解碼器 102. 1 〜102. 4 列解碼器 106. 1 〜106. 4 I/O閘 200 控制電路 118 端子 120 緩衝器 130 資料登錄輸出緩衝器 210 測試模式檢知電路 89111831.ptd 第25頁 472257 五、發明說明（22) 300 基準 310 降壓 320 基板 330 — 早兀 340 位元 GND 接地 2102 粞合 電位產生電路 電源電路 電位產生電路 板電位產生電路 線預充電電位產生電路 電位 電路
89111831.ptd 第26頁 472257 圖式簡單說明 圖1是表示本發明的實施 的簡要方框圖。 的半導體記憶裝置1 0 0 0結構 圖2是用於比較詳細說明 的一個結構方框圖。 所不的記憶單元陣列1 00. ；} 圖3是用於說明包含在圖】 電壓施加控制電路2〇〇〇的社不的電塵施加電路220中的 圖4是在表示圖】中所示電路圖。 圖。 褐合電路21 00的結構的電路 圖5是用於說明電壓施 i虽从® „ 徑制電 的操作圖。 路200 0和耦合電路21〇〇 圖6是表示安裝在本發明徐 合電路2 1 0 2的結構的電路遍、也例2的半導體記憶體中的耦 圖 圖7是表示安裝在本發明振 合電路21 04結構的電路圖。馬施例3的半導體記憶體中的耦 圖8是用於說明電壓施加 的操作圖。 ^丨]電路2 〇 〇 〇和竊合電路21 〇 4 圖9是表示現有技術中的资 方框圖。 ’、位供給電路8 0 0 〇的 結構簡要 圖η是用於說明電壓施加電路8〇4。結 構的電路圖。 89111831.ptd 第27
Claims (1)
- 472257 六、申請專利範圍 體電 1 控電路裝置，其係包含有以構件: 路裝置的動作；^ °卩的指令用以控制上述半導體積 内部電路，在與外A 内部電源電路，接^間進行發送/接收信號； 生為了使上述内部電電源電纟’在通常工作方式產 電壓施加雷路’少、，紅作而供給内部電源電位；以及 輪出，在Ji述π Μ f測試方式下代替上述内部電源電賂的 内部電下而用於從外部提供給上述 上述電壓施加電路包括： ，二:用以接收從外部供給的電位； 在U效電晶體，設置在上述端子與内部節點之間，炎 Α迷测試動作模式下變成導通狀態； 電：：i ί: ;θ;體在’:ii述内部節點與上述内部電源 而在上述：常U ί動作模式下變成導通狀態， =通吊動作模式下變成截止狀態；以 ~乐一％效電晶體，設置在上述端夂 :的閘極之間，在上述通常動作；：第-場效電曰曰 在上述測試動作模式下變成戴止狀ί 了，通狀態’而 :如申請專利範圍第丨項之半雕 q上述第-、第二和第三場效電晶電路裝置’其中 :如申請專利範圍第1項之半導雕豆刀歸別是MOS電晶體。 鳢積體雷包含述控制電路控制 ’、中 '電路裝置的外部之間進行於w /制’在與上述半導 、___ 食运，接收記憶資料的記 Μ 的1] ,ptd 第28 頁 II 472257 六、申請專利範園 憶電路； 上述記億電路包括： 配置成行列狀並具 憶單元的記憶單元陣、列·、”字述記憶資料的若干個記 被上述控制電路控制並 進行發送/接收資料的輪有在卜：與上述記憶單元之間 上述控制電路在通常動：出電路; 令指不對上述輪入輸出電路二1I回應上述端子給出的指 上申請專利範圍第遮罩操作。 i迷弟―、第二和第三場效電曰二體電路裝置，其中 m。 日日體刀別是N通道MOS電晶 5. 如申請專利範圍第4項之 逛包括-個單元，該單元 .V體積體電路裝置，其中 内部電源電路在通常動作模動作模式下把比上述 述第一和第二MOS電晶體的閑下輪出的位準高電位供給上 電晶體變成導通狀態。 ° ，以便使上述第一和第二 6. 如申請專利範圍第5項之 上述内部電路包括：由上牛V體積體電路，其中 導體積體電路裝置的外部之=制電路控制並在與上述半 的記憶電路； ’進行記憶資料的發送/接收 上述記憶電路包括： 押配置成行列狀並具有用於保 單元的。己丨思單元陣列，和由丄上述5己憶資料的多個記憶 部與上述記憶單元之間 ::控制電路控制並用於在夕； _____ …接收資料的輪入輸出電 89111831.ptd 頁 第29 :，範固 指令;;示對1f路在通常動作模式下，回應上、f 7.如申2述輪入輪出電路的資料的ΐ胃端子給出的 上述第申睛專利範圍第1項之半導V:?， 體8:如 弟…電晶體分別是p通道廳電晶中 D申請專利範圍第7項之半 由4内部電路包括·· · a積肢電路裝置，其中 外部之2技制電路控制並在與上述半導I* # _ ，間進行記憶資料的發送/接二導，積體電路裳置的 上逑記憶電路包括 的记憶電路’· 配置忐搞 . 憶單元的，己二巧並二有用於保存上述記憶資料的若干個記 由 、j。己诚早7G陣列，和 進行資：發路控制亚用於在外部與上述記憶單元之間 上 *知接收的輸入輸出電路； 的指：Ϊ制ί路在通常動作模式下’回應由上述端子給* 9.如=:對上述輸入輸出電路的資料遮罩操作。 上述第明專利範圍第1項之半導體積體電路裝置，其中 M0S電：體—;、第二和第三場效電晶體分別是第-導電型的 t述電壓施加電路包括： 節點 ^電型的苐4 Μ 0 S電晶體設置在上述端子與上述内部 第^間並在上述測試動作模式下變成導通狀態； ~~導電型的第5M0S電晶體，該電晶體設置在上述内部891]1831 第30頁 472257 六、申請專利範圍 節點與上述内部電源電路的輸出端之間，在上述測試動作 模式下變成導通狀態，而在上述普通動作模式下變成截止 狀態； 第二導電型的第6M0S電晶體，該電晶體設置在上述端子 與上述第4M0S電晶體的閘極之間，在上述普通操作狀態變 成導通狀態，而在上述測試操作狀態變成截止狀態。 10.如申請專利範圍第9項之半導體積體電路裝置，其 中： 上述内部電路包括：由上述内部電路控制並在與上述半 導體積體電路裝置的外部之間進行發送/接收記憶資料的 記憶電路； 上述記憶電路包括： 配置成行列狀並具有用於保存上述記憶資料的若干記憶 單元的記憶單元陣列，和 由上述控制電路控制，並在外部與記憶單元之間進行發 送/接收資料的輸入輸出電路； 上述控制電路在通常動作模式下，回應上述端子給出的 指令指示對上述輸入輸出電路的資料進行遮罩操作。89111831.ptd 第31頁
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