JP2001118399A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 十分に絶対値の大きな任意の電圧を外部から
内部回路に印加することが可能な電位供給回路を備える
半導体集積回路装置を提供する。 【解決手段】 外部端子１１８と内部回路への内部電源
供給ノードとはトランジスタＮ１１２およびＮ１１４を
介して接続されている。テスト動作モードにおいては、
トランジスタＮ１１２およびＮ１１４が導通状態とな
り、端子１１８から内部回路に電位が供給される。通常
動作モードにおいては、トランジスタＮ１１０が導通状
態となりトランジスタＮ１１２のゲートは外部端子１１
８と結合し、トランジスタＮ１１４は遮断状態となる。
端子１１８へのアンダーシュートは、トランジスタＮ１
１２が遮断状態となることで内部に伝達されない。
内部回路に印加することが可能な電位供給回路を備える
半導体集積回路装置を提供する。 【解決手段】 外部端子１１８と内部回路への内部電源
供給ノードとはトランジスタＮ１１２およびＮ１１４を
介して接続されている。テスト動作モードにおいては、
トランジスタＮ１１２およびＮ１１４が導通状態とな
り、端子１１８から内部回路に電位が供給される。通常
動作モードにおいては、トランジスタＮ１１０が導通状
態となりトランジスタＮ１１２のゲートは外部端子１１
８と結合し、トランジスタＮ１１４は遮断状態となる。
端子１１８へのアンダーシュートは、トランジスタＮ１
１２が遮断状態となることで内部に伝達されない。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置のテスト動作モードにおける内部回路への電源電位
の供給を行なう構成に関する。より特定的には、この発
明は、テストモード動作においては、外部から供給され
る任意の電圧を内部回路に供給する電源供給回路を備え
る半導体集積回路装置の構成に関する。
装置のテスト動作モードにおける内部回路への電源電位
の供給を行なう構成に関する。より特定的には、この発
明は、テストモード動作においては、外部から供給され
る任意の電圧を内部回路に供給する電源供給回路を備え
る半導体集積回路装置の構成に関する。
【０００２】
【従来の技術】半導体集積回路装置、たとえば、ダイナ
ミックランダムアクセス型メモリ（以下、ＤＲＡＭと呼
ぶ）などの半導体メモリの集積度の向上にともなって、
その回路を構成する微細化したトランジスタの信頼性を
確保し、一方で、半導体集積回路の外部とのデータ授受
のインターフェースの規格等の要求を満足することを両
立させることが必要となる。
ミックランダムアクセス型メモリ（以下、ＤＲＡＭと呼
ぶ）などの半導体メモリの集積度の向上にともなって、
その回路を構成する微細化したトランジスタの信頼性を
確保し、一方で、半導体集積回路の外部とのデータ授受
のインターフェースの規格等の要求を満足することを両
立させることが必要となる。
【０００３】したがって、半導体メモリなどの半導体集
積回路装置では、外部電源電位Ｅｘｔ．Ｖｃｃを降圧し
て内部電源電位ｉｎｔ．Ｖｃｃを生成する降圧電源回路
が搭載されることが一般的である。
積回路装置では、外部電源電位Ｅｘｔ．Ｖｃｃを降圧し
て内部電源電位ｉｎｔ．Ｖｃｃを生成する降圧電源回路
が搭載されることが一般的である。
【０００４】さらに、ＤＲＡＭでは、メモリセルを構成
するメモリセルキャパシタの信頼性を確保することが必
要となるのみならず、データ読出時の雑音耐性、低消費
電力ならびに読出電圧マージンの確保などを考慮した回
路構成とすることが必要である。このため、ＤＲＡＭで
は、メモリセルキャパシタのストレージノードの対向電
極であるセルプレートには、内部電源電位ｉｎｔ．Ｖｃ
ｃの１／２の電位が供給され、かつ、ビット線対のプリ
チャージ電位としても内部電源電位ｉｎｔ．Ｖｃｃの１
／２の電位が供給される。
するメモリセルキャパシタの信頼性を確保することが必
要となるのみならず、データ読出時の雑音耐性、低消費
電力ならびに読出電圧マージンの確保などを考慮した回
路構成とすることが必要である。このため、ＤＲＡＭで
は、メモリセルキャパシタのストレージノードの対向電
極であるセルプレートには、内部電源電位ｉｎｔ．Ｖｃ
ｃの１／２の電位が供給され、かつ、ビット線対のプリ
チャージ電位としても内部電源電位ｉｎｔ．Ｖｃｃの１
／２の電位が供給される。
【０００５】さらに、トランジスタのリーク電流特性を
改善したり、寄生容量を低減するなどの目的のために、
基板には負電位（基板電位）が供給される。
改善したり、寄生容量を低減するなどの目的のために、
基板には負電位（基板電位）が供給される。
【０００６】すなわち、ＤＲＡＭにおいては、外部から
供給される外部電源電位Ｅｘｔ．Ｖｃｃは、たとえば、
３．３Ｖ等の単一の電位であっても、ＤＲＡＭ内部に搭
載された降圧電源回路、セルプレート電圧発生回路、ビ
ット線プリチャージ電圧発生回路、基板電位発生回路な
どの複数の内部電源回路が搭載されることが一般的であ
る。
供給される外部電源電位Ｅｘｔ．Ｖｃｃは、たとえば、
３．３Ｖ等の単一の電位であっても、ＤＲＡＭ内部に搭
載された降圧電源回路、セルプレート電圧発生回路、ビ
ット線プリチャージ電圧発生回路、基板電位発生回路な
どの複数の内部電源回路が搭載されることが一般的であ
る。
【０００７】
【発明が解決しようとする課題】上述したような内部電
源回路は、内部回路の安定動作を保証するために、外部
電源電位Ｅｘｔ．Ｖｃｃが変動した場合でも安定した電
位レベルを発生するように設計される。ところで、デバ
イスの動作試験においては、その動作マージンを把握す
るために意図的に上記内部電源電位をある範囲で変化さ
せて、デバイスの動作状態を把握したい場合がある。し
かしながら、上記のような内部電源回路を介して、外部
電源電位Ｅｘｔ．Ｖｃｃを変換した電位を内部回路に与
える構成では、外部から内電源電位の生成する電位レベ
ルを所望の値に設定することは困難である。
源回路は、内部回路の安定動作を保証するために、外部
電源電位Ｅｘｔ．Ｖｃｃが変動した場合でも安定した電
位レベルを発生するように設計される。ところで、デバ
イスの動作試験においては、その動作マージンを把握す
るために意図的に上記内部電源電位をある範囲で変化さ
せて、デバイスの動作状態を把握したい場合がある。し
かしながら、上記のような内部電源回路を介して、外部
電源電位Ｅｘｔ．Ｖｃｃを変換した電位を内部回路に与
える構成では、外部から内電源電位の生成する電位レベ
ルを所望の値に設定することは困難である。
【０００８】一方で、たとえば、ＤＲＡＭ等において
は、出荷前のスクリーニングテストとして、いわゆるバ
ーンインテストと呼ばれる加速試験が行なわれる。これ
は、メモリセルキャパシタ、トランジスタのゲート絶縁
膜、多層配線などに潜在化している不良を高電圧や高環
境温度などの加速条件化でデバイスを動作させることで
顕在化させることを目的とする試験である。このような
加速試験においても、上記内部電源回路が生成する電位
ではなく、所望の電源電位を内部回路に印加する必要が
ある。
は、出荷前のスクリーニングテストとして、いわゆるバ
ーンインテストと呼ばれる加速試験が行なわれる。これ
は、メモリセルキャパシタ、トランジスタのゲート絶縁
膜、多層配線などに潜在化している不良を高電圧や高環
境温度などの加速条件化でデバイスを動作させることで
顕在化させることを目的とする試験である。このような
加速試験においても、上記内部電源回路が生成する電位
ではなく、所望の電源電位を内部回路に印加する必要が
ある。
【０００９】図９は、半導体集積回路装置に搭載された
内部電源回路の生成する電圧の代りに、外部から印加さ
れる電圧を内部回路に印加することを可能とする従来の
電位供給回路８０００の構成を示す概略ブロック図であ
る。
内部電源回路の生成する電圧の代りに、外部から印加さ
れる電圧を内部回路に印加することを可能とする従来の
電位供給回路８０００の構成を示す概略ブロック図であ
る。
【００１０】図９を参照して、電位供給回路８０００
は、ＤＲＡＭの外部から与えられる制御信号およびアド
レス信号の組合せにより、活性なテストモード信号ＳＴ
ＥＳＴを発生するテストモード信号発生回路８０１０
と、テストモード信号ＳＴＥＳＴの活性化に応じて、内
部電源ノードｎｓと外部からの供給電位を受ける端子８
０２０とを接続し、テストモード信号の不活性期間中
は、内部電源ノードｎｓと端子８０２０とを電気的に切
り離す電圧印加回路８０４０と、テストモード信号ＳＴ
ＥＳＴの不活性期間中は、内部電源ノードｎｓに内部電
源電圧ｉｎｔ．Ｖを供給し、テストモード信号の活性期
間中は、動作を停止する内部電源電圧発生回路回路８０
３０とを備える。
は、ＤＲＡＭの外部から与えられる制御信号およびアド
レス信号の組合せにより、活性なテストモード信号ＳＴ
ＥＳＴを発生するテストモード信号発生回路８０１０
と、テストモード信号ＳＴＥＳＴの活性化に応じて、内
部電源ノードｎｓと外部からの供給電位を受ける端子８
０２０とを接続し、テストモード信号の不活性期間中
は、内部電源ノードｎｓと端子８０２０とを電気的に切
り離す電圧印加回路８０４０と、テストモード信号ＳＴ
ＥＳＴの不活性期間中は、内部電源ノードｎｓに内部電
源電圧ｉｎｔ．Ｖを供給し、テストモード信号の活性期
間中は、動作を停止する内部電源電圧発生回路回路８０
３０とを備える。
【００１１】図９において、内部電源電圧発生回路８０
３０は、降圧電源回路、セルプレート電圧発生回路、ビ
ット線プリチャージ電圧発生回路、基板電位発生回路な
どのいずれかを代表的に示しているものとする。
３０は、降圧電源回路、セルプレート電圧発生回路、ビ
ット線プリチャージ電圧発生回路、基板電位発生回路な
どのいずれかを代表的に示しているものとする。
【００１２】また、テストモード信号ＳＴＥＳＴのレベ
ルは、活性期間中は、内部電源電圧レベルｉｎｔ．Ｖｃ
ｃであり、不活性期間中は、接地電位レベルＧＮＤであ
るものとする。
ルは、活性期間中は、内部電源電圧レベルｉｎｔ．Ｖｃ
ｃであり、不活性期間中は、接地電位レベルＧＮＤであ
るものとする。
【００１３】図１０は、図９に示した電圧印加回路８０
４０の構成を説明するための回路図である。
４０の構成を説明するための回路図である。
【００１４】図１０を参照して、電圧印加回路８０４０
は、内部電源電圧ｉｎｔ．Ｖｃｃで動作し、テストモー
ド信号ＳＴＥＳＴを受けるインバータＩＮＶ５００と、
外部電源電圧Ｅｘｔ．Ｖｃｃと接地電位ＧＮＤとの間に
直列に接続されるＰチャネルＭＯＳトランジスタＰ５０
２およびＮチャンネルＮ５０２と、外部電源電圧Ｅｘ
ｔ．Ｖｃｃと接地電位ＧＮＤとの間に直列に接続される
ＰチャネルＭＯＳトランジスタＰ５０４およびＮチャン
ネルＮ５０４とを含む。
は、内部電源電圧ｉｎｔ．Ｖｃｃで動作し、テストモー
ド信号ＳＴＥＳＴを受けるインバータＩＮＶ５００と、
外部電源電圧Ｅｘｔ．Ｖｃｃと接地電位ＧＮＤとの間に
直列に接続されるＰチャネルＭＯＳトランジスタＰ５０
２およびＮチャンネルＮ５０２と、外部電源電圧Ｅｘ
ｔ．Ｖｃｃと接地電位ＧＮＤとの間に直列に接続される
ＰチャネルＭＯＳトランジスタＰ５０４およびＮチャン
ネルＮ５０４とを含む。
【００１５】トランジスタＮ５０２のゲートは、信号Ｓ
ＴＥＳＴを受け、トランジスタＮ５０４のゲートは、イ
ンバータＩＮＶ５００の出力を受ける。トランジスタＰ
５０４のゲートは、トランジスタＰ５０２とＮ５０２と
の接続ノードｎ５０２に結合し、トランジスタＰ５０２
のゲートは、トランジスタＰ５０４とＮ５０４との接続
ノードｎ５０４に結合する。
ＴＥＳＴを受け、トランジスタＮ５０４のゲートは、イ
ンバータＩＮＶ５００の出力を受ける。トランジスタＰ
５０４のゲートは、トランジスタＰ５０２とＮ５０２と
の接続ノードｎ５０２に結合し、トランジスタＰ５０２
のゲートは、トランジスタＰ５０４とＮ５０４との接続
ノードｎ５０４に結合する。
【００１６】電圧印加回路８０４０は、さらに、外部電
源電圧Ｅｘｔ．Ｖｃｃと負電位である基板電位Ｖｂｂと
の間に直列に接続されるＰチャネルＭＯＳトランジスタ
Ｐ５０６およびＮチャンネルＮ５０６と、外部電源電圧
Ｅｘｔ．Ｖｃｃと基板電位Ｖｂｂとの間に直列に接続さ
れるＰチャネルＭＯＳトランジスタＰ５０８およびＮチ
ャンネルＮ５０８とを含む。
源電圧Ｅｘｔ．Ｖｃｃと負電位である基板電位Ｖｂｂと
の間に直列に接続されるＰチャネルＭＯＳトランジスタ
Ｐ５０６およびＮチャンネルＮ５０６と、外部電源電圧
Ｅｘｔ．Ｖｃｃと基板電位Ｖｂｂとの間に直列に接続さ
れるＰチャネルＭＯＳトランジスタＰ５０８およびＮチ
ャンネルＮ５０８とを含む。
【００１７】トランジスタＰ５０６のゲートは、ノード
ｎ５０４と結合し、トランジスタＰ５０８のゲートは、
ノードｎ５０２と結合する。トランジスタＮ５０８のゲ
ートは、トランジスタＰ５０６とＮ５０６との接続ノー
ドｎ５０６に結合し、トランジスタＮ５０６のゲート
は、トランジスタＰ５０８とＮ５０８との接続ノードｎ
５０８に結合する。
ｎ５０４と結合し、トランジスタＰ５０８のゲートは、
ノードｎ５０２と結合する。トランジスタＮ５０８のゲ
ートは、トランジスタＰ５０６とＮ５０６との接続ノー
ドｎ５０６に結合し、トランジスタＮ５０６のゲート
は、トランジスタＰ５０８とＮ５０８との接続ノードｎ
５０８に結合する。
【００１８】電圧印加回路８０４０は、さらに、端子８
０２０と内部電源ノードｎｓとの間に結合され、ゲート
電位がノードｎ５０８の電位レベルにより制御されるＮ
チャネルＭＯＳトランジスタＮ５１０を備える。
０２０と内部電源ノードｎｓとの間に結合され、ゲート
電位がノードｎ５０８の電位レベルにより制御されるＮ
チャネルＭＯＳトランジスタＮ５１０を備える。
【００１９】次に、電圧印加回路８０４０の動作につい
て、簡単に説明する。テストモード信号ＳＴＥＳＴが、
活性状態（“Ｈ”レベル：内部電源電圧レベルｉｎｔ．
Ｖｃｃ）となると、インバータＩＮＶ５００の出力は
“Ｌ”レベル（接地電位レベルＧＮＤ）になる。これに
応じて、トランジスタＮ５０２は、導通状態となり、ト
ランジスタＮ５０４は遮断状態となる。
て、簡単に説明する。テストモード信号ＳＴＥＳＴが、
活性状態（“Ｈ”レベル：内部電源電圧レベルｉｎｔ．
Ｖｃｃ）となると、インバータＩＮＶ５００の出力は
“Ｌ”レベル（接地電位レベルＧＮＤ）になる。これに
応じて、トランジスタＮ５０２は、導通状態となり、ト
ランジスタＮ５０４は遮断状態となる。
【００２０】したがって、トランジスタＰ５０４のゲー
ト電位は、トランジスタＮ５０４により接地電位ＧＮＤ
レベルとなり、トランジスタＰ５０４は導通状態とな
る。したがって、ノードｎ５０４の電位レベルは、外部
電源電圧Ｅｘｔ．Ｖｃｃとなる。これに対して、トラン
ジスタＰ５０２は遮断状態のままである。したがって、
ノードｎ５０２の電位レベルは、接地電位ＧＮＤとな
る。
ト電位は、トランジスタＮ５０４により接地電位ＧＮＤ
レベルとなり、トランジスタＰ５０４は導通状態とな
る。したがって、ノードｎ５０４の電位レベルは、外部
電源電圧Ｅｘｔ．Ｖｃｃとなる。これに対して、トラン
ジスタＰ５０２は遮断状態のままである。したがって、
ノードｎ５０２の電位レベルは、接地電位ＧＮＤとな
る。
【００２１】ノードｎ５０４の電位が、外部電源電圧Ｅ
ｘｔ．Ｖｃｃとなるのに応じて、トランジスタＰ５０６
は遮断状態となり、ノードｎ５０２の電位が、接地電位
ＧＮＤとなるのに応じて、トランジスタＰ５０８は導通
状態となる。
ｘｔ．Ｖｃｃとなるのに応じて、トランジスタＰ５０６
は遮断状態となり、ノードｎ５０２の電位が、接地電位
ＧＮＤとなるのに応じて、トランジスタＰ５０８は導通
状態となる。
【００２２】したがって、ノードｎ５０８の電位が外部
電源電圧Ｅｘｔ．Ｖｃｃとなるのに応じて、トランジス
タＮ５０６は、ゲート電位が外部電源電圧Ｅｘｔ．Ｖｃ
ｃなるので導通状態となる。これによりノードｎ５０６
の電位レベルは、負電位である基板電位Ｖｂｂとなる。
したがって、トランジスタＮ５０８は遮断状態である。
電源電圧Ｅｘｔ．Ｖｃｃとなるのに応じて、トランジス
タＮ５０６は、ゲート電位が外部電源電圧Ｅｘｔ．Ｖｃ
ｃなるので導通状態となる。これによりノードｎ５０６
の電位レベルは、負電位である基板電位Ｖｂｂとなる。
したがって、トランジスタＮ５０８は遮断状態である。
【００２３】ノードｎ５０８の電位が、外部電源電圧Ｅ
ｘｔ．Ｖｃｃとなることにより、トランジスタＮ５１０
が導通状態となり、端子８０２０と内部電源ノードｎｓ
とが結合され、端子８０２０から内部電源ノードｎｓに
電位を供給可能となる。
ｘｔ．Ｖｃｃとなることにより、トランジスタＮ５１０
が導通状態となり、端子８０２０と内部電源ノードｎｓ
とが結合され、端子８０２０から内部電源ノードｎｓに
電位を供給可能となる。
【００２４】これに対して、信号ＳＴＥＳＴが、不活性
状態（“Ｌ”レベル：接地電位レベル）では、トランジ
スタＮ５０４が導通し、トランジスタＮ５０２は遮断状
態なので、トランジスタＰ５０２が導通状態となり、ト
ランジスタＰ５０４は遮断状態となる。したがって、ノ
ードｎ５０２のレベルは、外部電源電圧Ｅｘｔ．Ｖｃｃ
ｔなり、ノードｎ５０４のレベルは接地電位レベルとな
る。
状態（“Ｌ”レベル：接地電位レベル）では、トランジ
スタＮ５０４が導通し、トランジスタＮ５０２は遮断状
態なので、トランジスタＰ５０２が導通状態となり、ト
ランジスタＰ５０４は遮断状態となる。したがって、ノ
ードｎ５０２のレベルは、外部電源電圧Ｅｘｔ．Ｖｃｃ
ｔなり、ノードｎ５０４のレベルは接地電位レベルとな
る。
【００２５】これによりトランジスタＰ５０６が導通状
態となって、ノードｎ５０６の電位は外部電源電圧Ｅｘ
ｔ．Ｖｃｃとなる。これに応じて、トランジスタＮ５０
８は導通するので、ノードｎ５０８の電位、すなわち、
トランジスタＮ５１０のゲート電位は、基板電位Ｖｂｂ
となる。トランジスタＮ５１０が遮断状態となることに
より、端子８０２０は内部電源ノードｎｓと電気的に切
り離される。
態となって、ノードｎ５０６の電位は外部電源電圧Ｅｘ
ｔ．Ｖｃｃとなる。これに応じて、トランジスタＮ５０
８は導通するので、ノードｎ５０８の電位、すなわち、
トランジスタＮ５１０のゲート電位は、基板電位Ｖｂｂ
となる。トランジスタＮ５１０が遮断状態となることに
より、端子８０２０は内部電源ノードｎｓと電気的に切
り離される。
【００２６】すなわち、トランジスタＮ５１０のゲート
には、信号ＳＴＥＳＴが活性状態では、外部電源電位Ｅ
ｘｔ．Ｖｃｃが印加され、信号ＳＴＥＳＴが不活性状態
では基板電位Ｖｂｂが印加される。テストモード信号Ｓ
ＴＥＳＴの活性時にトランジスタＮ５１０のゲートに外
部電源電圧Ｅｘｔ．Ｖｃｃを与えるのは、内部電源ノー
ドｎｓに外部から端子８０２０を介して内部電源電位ｉ
ｎｔ．Ｖｃｃ程度の電圧まで印加できるようにするため
である。
には、信号ＳＴＥＳＴが活性状態では、外部電源電位Ｅ
ｘｔ．Ｖｃｃが印加され、信号ＳＴＥＳＴが不活性状態
では基板電位Ｖｂｂが印加される。テストモード信号Ｓ
ＴＥＳＴの活性時にトランジスタＮ５１０のゲートに外
部電源電圧Ｅｘｔ．Ｖｃｃを与えるのは、内部電源ノー
ドｎｓに外部から端子８０２０を介して内部電源電位ｉ
ｎｔ．Ｖｃｃ程度の電圧まで印加できるようにするため
である。
【００２７】また、テストモード信号ＳＴＥＳＴの不活
性時にトランジスタＮ５１０のゲートに基板電位Ｖｂｂ
を与えるのは、端子８０２０にアンダーシュートが印加
された場合に、そのアンダーシュートを内部電源ノード
ｎｓに伝達しないようにするためである。しかしなが
ら、アンダーシュートの大きさが、トランジスタＮ５１
０のしきい値をＶｔｈとするとき、電位（Ｖｂｂ−Ｖｔ
ｈ）以下となった場合には、トランジスタＮ５１０は導
通状態となって、このアンダーシュートが内部電源ノー
ドｎｓに伝達されてしまう。一方、端子８０２０にオー
バーシュートが印加された場合には、トランジスタＮ５
１０がＮチャネルＭＯＳトランジスタであるためにその
遮断状態において、端子８０２０にオーバーシュートが
印加されたとしても遮断状態を維持することが可能で、
オーバーシュートが内部電源ノードｎｓに印加されるの
を防止することが可能である。
性時にトランジスタＮ５１０のゲートに基板電位Ｖｂｂ
を与えるのは、端子８０２０にアンダーシュートが印加
された場合に、そのアンダーシュートを内部電源ノード
ｎｓに伝達しないようにするためである。しかしなが
ら、アンダーシュートの大きさが、トランジスタＮ５１
０のしきい値をＶｔｈとするとき、電位（Ｖｂｂ−Ｖｔ
ｈ）以下となった場合には、トランジスタＮ５１０は導
通状態となって、このアンダーシュートが内部電源ノー
ドｎｓに伝達されてしまう。一方、端子８０２０にオー
バーシュートが印加された場合には、トランジスタＮ５
１０がＮチャネルＭＯＳトランジスタであるためにその
遮断状態において、端子８０２０にオーバーシュートが
印加されたとしても遮断状態を維持することが可能で、
オーバーシュートが内部電源ノードｎｓに印加されるの
を防止することが可能である。
【００２８】ところで、図１０に示すような電位供給回
路８０４０では、テストモード信号ＳＴＥＳＴの活性時
には、トランジスタＮ５０８およびＰ５０６のソース・
ドレイン間、トランジスタＮ５０６のゲート・ソース間
には、電圧（｜Ｅｘｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が加わ
り、テストモード信号ＳＴＥＳＴの非活性時には、トラ
ンジスタＮ５０６およびＰ５０８のソース・ドレイン
間、トランジスタＮ５０８のゲート・ソース間には、電
圧（｜Ｅｘｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が加わる。
路８０４０では、テストモード信号ＳＴＥＳＴの活性時
には、トランジスタＮ５０８およびＰ５０６のソース・
ドレイン間、トランジスタＮ５０６のゲート・ソース間
には、電圧（｜Ｅｘｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が加わ
り、テストモード信号ＳＴＥＳＴの非活性時には、トラ
ンジスタＮ５０６およびＰ５０８のソース・ドレイン
間、トランジスタＮ５０８のゲート・ソース間には、電
圧（｜Ｅｘｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が加わる。
【００２９】近年、半導体集積回路装置の微細化に伴
い、ゲート酸化膜等の耐圧が低下している。特に、バー
ンイン等の通常動作よりも高電圧がトランジスタにかか
る際にこの問題はより顕著になる。したがって、トラン
ジスタに比較的高い電圧（｜Ｅｘｔ．Ｖｃｃ｜＋｜Ｖｂ
ｂ｜）が印加されることは信頼性の観点からも好ましく
ない。
い、ゲート酸化膜等の耐圧が低下している。特に、バー
ンイン等の通常動作よりも高電圧がトランジスタにかか
る際にこの問題はより顕著になる。したがって、トラン
ジスタに比較的高い電圧（｜Ｅｘｔ．Ｖｃｃ｜＋｜Ｖｂ
ｂ｜）が印加されることは信頼性の観点からも好ましく
ない。
【００３０】また、このことはテストモードにおいて、
外部から端子８０２０を介して、内部回路に電位を供給
する際に、トランジスタ耐圧の制限により内部回路に十
分に高い電圧を供給することが困難であることも意味す
る。
外部から端子８０２０を介して、内部回路に電位を供給
する際に、トランジスタ耐圧の制限により内部回路に十
分に高い電圧を供給することが困難であることも意味す
る。
【００３１】この発明は、上記のような問題点を解決す
るためになされたものであって、その目的は、半導体集
積回路の外部から内部電源回路の出力と関わりなく、十
分に絶対値の大きな任意の電圧を外部から内部回路に印
加することが可能な電位供給回路を備える半導体集積回
路装置を提供することである。
るためになされたものであって、その目的は、半導体集
積回路の外部から内部電源回路の出力と関わりなく、十
分に絶対値の大きな任意の電圧を外部から内部回路に印
加することが可能な電位供給回路を備える半導体集積回
路装置を提供することである。
【００３２】この発明のさらに他の目的は、任意の電圧
を外部から内部回路に印加する電位供給回路を備え、か
つ、アンダーシュート等の外部ピンのノイズが内部回路
に伝達されることを防止することが可能な半導体集積回
路装置を提供することである。
を外部から内部回路に印加する電位供給回路を備え、か
つ、アンダーシュート等の外部ピンのノイズが内部回路
に伝達されることを防止することが可能な半導体集積回
路装置を提供することである。
【００３３】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、外部からの指示に応じて半導体集積回路
装置の動作を制御する制御回路と、外部との間で信号の
授受を行なう内部回路と、外部電源電位を受けて、通常
動作モードにおいて内部回路の動作のために供給される
内部電源電位を生成する内部電源回路と、制御回路によ
り制御されて、テスト動作モードにおいて内部電源回路
の出力の代りに、内部回路に供給する内部電源電位を外
部から供給するための電圧印加回路とを備え、電圧印加
回路は、外部から供給される電位を受ける端子と、端子
と内部ノードとの間に設けられ、テスト動作モードにお
いて導通状態とされる第１のＭＯＳトランジスタと、内
部ノードと内部電源回路の出力との間に設けられ、テス
ト動作モードにおいて導通状態とされ、かつ通常動作モ
ードにおいては遮断状態とされる第２のＭＯＳトランジ
スタと、端子と第１のＭＯＳトランジスタのゲートとの
間に設けられ、通常動作モードにおいて導通状態とさ
れ、かつテスト動作モードにおいては遮断状態とされる
第３のＭＯＳトランジスタとを含む。
積回路装置は、外部からの指示に応じて半導体集積回路
装置の動作を制御する制御回路と、外部との間で信号の
授受を行なう内部回路と、外部電源電位を受けて、通常
動作モードにおいて内部回路の動作のために供給される
内部電源電位を生成する内部電源回路と、制御回路によ
り制御されて、テスト動作モードにおいて内部電源回路
の出力の代りに、内部回路に供給する内部電源電位を外
部から供給するための電圧印加回路とを備え、電圧印加
回路は、外部から供給される電位を受ける端子と、端子
と内部ノードとの間に設けられ、テスト動作モードにお
いて導通状態とされる第１のＭＯＳトランジスタと、内
部ノードと内部電源回路の出力との間に設けられ、テス
ト動作モードにおいて導通状態とされ、かつ通常動作モ
ードにおいては遮断状態とされる第２のＭＯＳトランジ
スタと、端子と第１のＭＯＳトランジスタのゲートとの
間に設けられ、通常動作モードにおいて導通状態とさ
れ、かつテスト動作モードにおいては遮断状態とされる
第３のＭＯＳトランジスタとを含む。
【００３４】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第
１、第２および第３のＭＯＳトランジスタはＮチャンネ
ルＭＯＳトランジスタである。
求項１記載の半導体集積回路装置の構成に加えて、第
１、第２および第３のＭＯＳトランジスタはＮチャンネ
ルＭＯＳトランジスタである。
【００３５】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、第１
および第２のＭＯＳトランジスタのゲートに、テスト動
作モードにおいて、内部電源回路が通常動作モードにお
いて出力するレベルよりも高い電位を与えて、第１およ
び第２のＭＯＳトランジスタを導通状態とする手段をさ
らに備える。
求項２記載の半導体集積回路装置の構成に加えて、第１
および第２のＭＯＳトランジスタのゲートに、テスト動
作モードにおいて、内部電源回路が通常動作モードにお
いて出力するレベルよりも高い電位を与えて、第１およ
び第２のＭＯＳトランジスタを導通状態とする手段をさ
らに備える。
【００３６】請求項４記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第
１、第２および第３のＭＯＳトランジスタはＰチャンネ
ルＭＯＳトランジスタである。
求項１記載の半導体集積回路装置の構成に加えて、第
１、第２および第３のＭＯＳトランジスタはＰチャンネ
ルＭＯＳトランジスタである。
【００３７】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第
１、第２および第３のＭＯＳトランジスタの導電型は第
１導電型であり、電圧印加回路は、端子と内部ノードと
の間に設けられ、テスト動作モードにおいて導通状態と
される第２導電型の第４のＭＯＳトランジスタと、内部
ノードと内部電源回路の出力との間に設けられ、テスト
動作モードにおいて導通状態とされ、かつ通常動作モー
ドにおいては遮断状態とされる第２導電型の第５のＭＯ
Ｓトランジスタと、端子と第４のＭＯＳトランジスタの
ゲートとの間に設けられ、通常動作モードにおいて導通
状態とされ、かつテスト動作モードにおいては遮断状態
とされる第２導電型の第６のＭＯＳトランジスタとを含
む。
求項１記載の半導体集積回路装置の構成に加えて、第
１、第２および第３のＭＯＳトランジスタの導電型は第
１導電型であり、電圧印加回路は、端子と内部ノードと
の間に設けられ、テスト動作モードにおいて導通状態と
される第２導電型の第４のＭＯＳトランジスタと、内部
ノードと内部電源回路の出力との間に設けられ、テスト
動作モードにおいて導通状態とされ、かつ通常動作モー
ドにおいては遮断状態とされる第２導電型の第５のＭＯ
Ｓトランジスタと、端子と第４のＭＯＳトランジスタの
ゲートとの間に設けられ、通常動作モードにおいて導通
状態とされ、かつテスト動作モードにおいては遮断状態
とされる第２導電型の第６のＭＯＳトランジスタとを含
む。
【００３８】請求項６記載の半導体集積回路装置は、請
求項１〜５のいずれか１項に記載の半導体集積回路装置
の構成に加えて、内部回路は、制御回路により制御さ
れ、半導体集積回路装置の外部との間で記憶データの授
受を行なう記憶回路を含み、記憶回路は、行列状に配置
されて、記憶データを保持するための複数のメモリセル
を有するメモリセルアレイと、制御回路に制御されて、
外部とメモリセルとの間でデータの授受を行なうための
入出力回路とを有し、制御回路は、通常動作モードにお
いて、端子に与えられる指示に応じて、入出力回路に対
するデータマスク動作を指示する。
求項１〜５のいずれか１項に記載の半導体集積回路装置
の構成に加えて、内部回路は、制御回路により制御さ
れ、半導体集積回路装置の外部との間で記憶データの授
受を行なう記憶回路を含み、記憶回路は、行列状に配置
されて、記憶データを保持するための複数のメモリセル
を有するメモリセルアレイと、制御回路に制御されて、
外部とメモリセルとの間でデータの授受を行なうための
入出力回路とを有し、制御回路は、通常動作モードにお
いて、端子に与えられる指示に応じて、入出力回路に対
するデータマスク動作を指示する。
【００３９】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。
の実施の形態１の半導体記憶装置１０００の構成を示す
概略ブロック図である。
【００４０】なお、図１では、半導体記憶装置１０００
はＤＲＡＭであるものとして説明するが、以下の説明で
明らかとなるように、本発明は、半導体記憶装置１００
０に限定されず、より一般的に、内部電源回路を搭載す
る半導体集積回路装置に適用可能なものである。
はＤＲＡＭであるものとして説明するが、以下の説明で
明らかとなるように、本発明は、半導体記憶装置１００
０に限定されず、より一般的に、内部電源回路を搭載す
る半導体集積回路装置に適用可能なものである。
【００４１】図１を参照して、半導体記憶装置１０００
は、外部からの外部電源電圧Ｅｘｔ．Ｖｃｃを受ける電
源端子１０と、外部からの接地電位ＧＮＤを受ける接地
端子１２と、メモリセルアレイブロック１００．１〜１
００．４を備える。メモリセルアレイブロック１００．
１〜１００．４の各々は、行列状に配列されたメモリセ
ルＭＣと、メモリセルの行方向に配列される複数のワー
ド線ＷＬと、メモリセルの列方向に配列されるビット線
対ＢＬ，／ＢＬを含む。図１においては、メモリセルア
レイブロック１００．１中の１つメモリセルおよびそれ
に対応するワード線ＷＬおよびビット線対対ＢＬ，／Ｂ
Ｌを代表的に示す。
は、外部からの外部電源電圧Ｅｘｔ．Ｖｃｃを受ける電
源端子１０と、外部からの接地電位ＧＮＤを受ける接地
端子１２と、メモリセルアレイブロック１００．１〜１
００．４を備える。メモリセルアレイブロック１００．
１〜１００．４の各々は、行列状に配列されたメモリセ
ルＭＣと、メモリセルの行方向に配列される複数のワー
ド線ＷＬと、メモリセルの列方向に配列されるビット線
対ＢＬ，／ＢＬを含む。図１においては、メモリセルア
レイブロック１００．１中の１つメモリセルおよびそれ
に対応するワード線ＷＬおよびビット線対対ＢＬ，／Ｂ
Ｌを代表的に示す。
【００４２】半導体記憶装置１０００は、さらに、外部
からのアドレス信号を受けるアドレス信号入力端子群１
１０と、アドレス信号をバッファ処理するためのアドレ
スバッファ１１２と、外部からの制御信号を受ける制御
信号入力端子群１１４と、制御信号をバッファ処理する
ための制御信号バッファ１１６と、メモリセルアレイブ
ロック１００．１〜１００．４のそれぞれに対応して設
けられ、外部から与えられるアドレス信号に応じて、対
応するメモリセルアレイブロック中のメモリセル行（ワ
ード線）を選択するためのロウデコーダ１０４．１〜１
０４．４と、メモリセルアレイブロック１００．１〜１
００．４のそれぞれに対応して設けられ、外部から与え
られるアドレス信号に応じて、対応するメモリセルアレ
イブロック中のメモリセル列（ビット線対）を選択する
ためのコラムデコーダ１０２．１〜１０２．４と、コラ
ムデコーダ１０２．１〜１０２．４のそれぞれに対応し
て設けられ、選択されたメモリセルとの間でデータの授
受を行なうためのＩ／Ｏゲート１０６．１〜１０６．４
と、外部からの制御信号であるロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、出力イネーブル信号／ＯＥ、ライトイネーブル信号
／ＷＥ等の制御信号を受けて、半導体記憶装置１０００
の動作を制御するための制御回路２００とを備える。
からのアドレス信号を受けるアドレス信号入力端子群１
１０と、アドレス信号をバッファ処理するためのアドレ
スバッファ１１２と、外部からの制御信号を受ける制御
信号入力端子群１１４と、制御信号をバッファ処理する
ための制御信号バッファ１１６と、メモリセルアレイブ
ロック１００．１〜１００．４のそれぞれに対応して設
けられ、外部から与えられるアドレス信号に応じて、対
応するメモリセルアレイブロック中のメモリセル行（ワ
ード線）を選択するためのロウデコーダ１０４．１〜１
０４．４と、メモリセルアレイブロック１００．１〜１
００．４のそれぞれに対応して設けられ、外部から与え
られるアドレス信号に応じて、対応するメモリセルアレ
イブロック中のメモリセル列（ビット線対）を選択する
ためのコラムデコーダ１０２．１〜１０２．４と、コラ
ムデコーダ１０２．１〜１０２．４のそれぞれに対応し
て設けられ、選択されたメモリセルとの間でデータの授
受を行なうためのＩ／Ｏゲート１０６．１〜１０６．４
と、外部からの制御信号であるロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓ、出力イネーブル信号／ＯＥ、ライトイネーブル信号
／ＷＥ等の制御信号を受けて、半導体記憶装置１０００
の動作を制御するための制御回路２００とを備える。
【００４３】半導体記憶装置１０００は、さらに、テス
トモードにおいて、外部から供給される電位を受ける端
子１１８を備える。特に限定されないが、端子１１８
は、通常動作モードにおいては、データ入出力端子から
入力されるデータに対するデータマスク動作を指示する
ためのデータマスク信号ＤＱＭを受ける。通常動作モー
ドにおいては、データマスク信号ＤＱＭは、バッファ１
２０を介して半導体記憶装置１０００に与えられ、制御
回路２００がデータ入出力バッファ１３０を制御してデ
ータ入出力に対するデータマスク動作を実行する。テス
ト動作モードにおいては、このデータマスク信号ＤＱＭ
を用いることがない場合は、通常動作モードにおいて、
このようなデータマスク信号ＤＱＭを受ける端子１１８
を、テスト動作モードにおいて、外部からの電位を受け
る端子として共用することが可能である。テスト動作モ
ードにおいては、バッファ１２０はその動作を停止する
ものとする。
トモードにおいて、外部から供給される電位を受ける端
子１１８を備える。特に限定されないが、端子１１８
は、通常動作モードにおいては、データ入出力端子から
入力されるデータに対するデータマスク動作を指示する
ためのデータマスク信号ＤＱＭを受ける。通常動作モー
ドにおいては、データマスク信号ＤＱＭは、バッファ１
２０を介して半導体記憶装置１０００に与えられ、制御
回路２００がデータ入出力バッファ１３０を制御してデ
ータ入出力に対するデータマスク動作を実行する。テス
ト動作モードにおいては、このデータマスク信号ＤＱＭ
を用いることがない場合は、通常動作モードにおいて、
このようなデータマスク信号ＤＱＭを受ける端子１１８
を、テスト動作モードにおいて、外部からの電位を受け
る端子として共用することが可能である。テスト動作モ
ードにおいては、バッファ１２０はその動作を停止する
ものとする。
【００４４】なお、このような共用を行なうことが可能
な端子は、データマスク信号ＤＱＭを受ける端子に限ら
れず、たとえば、チップセレクト信号／ＣＳを受ける端
子を用いることも可能である。
な端子は、データマスク信号ＤＱＭを受ける端子に限ら
れず、たとえば、チップセレクト信号／ＣＳを受ける端
子を用いることも可能である。
【００４５】このような構成とすれば、外部からの電位
供給にあたり、外部端子の個数を増加さえることが不要
で、チップ面積の増大を抑えることが可能である。
供給にあたり、外部端子の個数を増加さえることが不要
で、チップ面積の増大を抑えることが可能である。
【００４６】半導体記憶装置１０００は、さらに、制御
信号およびアドレス信号の組合せにより、テストモード
が指定されると、活性なテストモード信号ＴＥＳＴを生
成するテストモード検知回路２１０と、外部電源電圧Ｅ
ｘｔ．Ｖｃｃおよび接地電位ＧＮＤとを受けて、基準電
位Ｖｒｅｆを生成する基準電位発生回路３００と、外部
電源電圧Ｅｘｔ．Ｖｃｃおよび接地電位ＧＮＤとを受け
て、基準電位Ｖｒｅｆに基づいて、内部電源電位ｉｎ
ｔ．Ｖｃｃを生成する降圧電源回路３１０と、接地電位
ＧＮＤよりも低い基板電位Ｖｂｂを生成する基板電位発
生回路３２０と、降圧電源回路３１０の出力の内部電源
電位ｉｎｔ．Ｖｃｃを受けて、電位ｉｎｔ．Ｖｃｃの１
／２のレベルのセルプレート電位Ｖｃｐを生成するセル
プレート電位生成回路３３０と、降圧電源回路３１０の
出力の内部電源電位ｉｎｔ．Ｖｃｃを受けて、電位ｉｎ
ｔ．Ｖｃｃの１／２のレベルのビット線プリチャージ電
位Ｖｂｐを生成するビット線プリチャージ電位生成回路
３４０と、端子１１８から供給される電位を受けて、セ
ルプレート電位発生回路３３０の出力ノードｎｓ１およ
びビット線プリチャージ電位生成回路３４０の出力ノー
ドｎｓ２に供給する電圧印加回路２２０とを備える。
信号およびアドレス信号の組合せにより、テストモード
が指定されると、活性なテストモード信号ＴＥＳＴを生
成するテストモード検知回路２１０と、外部電源電圧Ｅ
ｘｔ．Ｖｃｃおよび接地電位ＧＮＤとを受けて、基準電
位Ｖｒｅｆを生成する基準電位発生回路３００と、外部
電源電圧Ｅｘｔ．Ｖｃｃおよび接地電位ＧＮＤとを受け
て、基準電位Ｖｒｅｆに基づいて、内部電源電位ｉｎ
ｔ．Ｖｃｃを生成する降圧電源回路３１０と、接地電位
ＧＮＤよりも低い基板電位Ｖｂｂを生成する基板電位発
生回路３２０と、降圧電源回路３１０の出力の内部電源
電位ｉｎｔ．Ｖｃｃを受けて、電位ｉｎｔ．Ｖｃｃの１
／２のレベルのセルプレート電位Ｖｃｐを生成するセル
プレート電位生成回路３３０と、降圧電源回路３１０の
出力の内部電源電位ｉｎｔ．Ｖｃｃを受けて、電位ｉｎ
ｔ．Ｖｃｃの１／２のレベルのビット線プリチャージ電
位Ｖｂｐを生成するビット線プリチャージ電位生成回路
３４０と、端子１１８から供給される電位を受けて、セ
ルプレート電位発生回路３３０の出力ノードｎｓ１およ
びビット線プリチャージ電位生成回路３４０の出力ノー
ドｎｓ２に供給する電圧印加回路２２０とを備える。
【００４７】テストモード信号ＴＥＳＴの活性化に応じ
て、セルプレート電位発生回路３３０およびビット線プ
リチャージ電位生成回路３４０は、その動作を停止し、
電圧印加回路２２０は、活性状態となって、端子１１８
からの電位をノードｎｓ１およびｎｓ２に供給する。
て、セルプレート電位発生回路３３０およびビット線プ
リチャージ電位生成回路３４０は、その動作を停止し、
電圧印加回路２２０は、活性状態となって、端子１１８
からの電位をノードｎｓ１およびｎｓ２に供給する。
【００４８】電圧印加回路２２０は、テストモード信号
ＴＥＳＴを受けて、電圧印加制御信号を生成する電圧印
加制御回路２０００と、電圧印加制御信号により制御さ
れて、端子１１８と電源ノードｎｓ１およびｎｓ２とを
結合する結合回路２１００とを含む。
ＴＥＳＴを受けて、電圧印加制御信号を生成する電圧印
加制御回路２０００と、電圧印加制御信号により制御さ
れて、端子１１８と電源ノードｎｓ１およびｎｓ２とを
結合する結合回路２１００とを含む。
【００４９】半導体記憶装置１０００は、さらに、デー
タ入出力端子ＤＱ０〜ＤＱｎ−１と、データ入出力バッ
ファ１３０とを備える。
タ入出力端子ＤＱ０〜ＤＱｎ−１と、データ入出力バッ
ファ１３０とを備える。
【００５０】図２は、図１に示したメモリセルアレイ１
００．１の構成をより詳細に説明するためのブロック図
である。
００．１の構成をより詳細に説明するためのブロック図
である。
【００５１】図２に示した構成は、いわゆるシェアード
センスアンプ構成であって、２組のビット線対ＢＬ１，
／ＢＬ１と、ビット線対ＢＬ２，／ＢＬ２とが１つのセ
ンスアンプＳＡを共有している。
センスアンプ構成であって、２組のビット線対ＢＬ１，
／ＢＬ１と、ビット線対ＢＬ２，／ＢＬ２とが１つのセ
ンスアンプＳＡを共有している。
【００５２】センスアンプＳＡは、センスアンプ制御線
ＳＯＮおよび／ＳＯＰにより制御されて活性化される。
センスアンプＳＡは、センスアンプ制御線／ＳＯＰおよ
びＳＯＮの間に直列に結合されるＰチャネルＭＯＳトラ
ンジスタＰ２１およびＮチャンネルＭＯＳトランジスタ
Ｎ２１と、センスアンプ制御線／ＳＯＰおよびＳＯＮの
間に直列に結合されるＰチャネルＭＯＳトランジスタＰ
２２およびＮチャンネルＭＯＳトランジスタＮ２２とを
含む。
ＳＯＮおよび／ＳＯＰにより制御されて活性化される。
センスアンプＳＡは、センスアンプ制御線／ＳＯＰおよ
びＳＯＮの間に直列に結合されるＰチャネルＭＯＳトラ
ンジスタＰ２１およびＮチャンネルＭＯＳトランジスタ
Ｎ２１と、センスアンプ制御線／ＳＯＰおよびＳＯＮの
間に直列に結合されるＰチャネルＭＯＳトランジスタＰ
２２およびＮチャンネルＭＯＳトランジスタＮ２２とを
含む。
【００５３】トランジスタＰ２１およびＮ２１のゲート
は、トランジスタＰ２２およびＮ２２の接続ノードｎｄ
２と結合し、トランジスタＰ２２およびＮ２２のゲート
は、トランジスタＰ２１およびＮ２１の接続ノードｎｄ
１と結合する。
は、トランジスタＰ２２およびＮ２２の接続ノードｎｄ
２と結合し、トランジスタＰ２２およびＮ２２のゲート
は、トランジスタＰ２１およびＮ２１の接続ノードｎｄ
１と結合する。
【００５４】接続ノードｎｄ１は、信号ＳＯＩ１により
制御されるゲートトランジスタＮ２１および信号ＳＯＩ
２により制御されるゲートトランジスタＮ２３を介し
て、ビット線ＢＬ１またはＢＬ２に選択的に結合され
る。一方、接続ノードｎｄ２は、信号ＳＯＩ１により制
御されるゲートトランジスタＮ２２および信号ＳＯＩ２
により制御されるゲートトランジスタＮ２４を介して、
ビット線／ＢＬ１または／ＢＬ２に選択的に結合され
る。
制御されるゲートトランジスタＮ２１および信号ＳＯＩ
２により制御されるゲートトランジスタＮ２３を介し
て、ビット線ＢＬ１またはＢＬ２に選択的に結合され
る。一方、接続ノードｎｄ２は、信号ＳＯＩ１により制
御されるゲートトランジスタＮ２２および信号ＳＯＩ２
により制御されるゲートトランジスタＮ２４を介して、
ビット線／ＢＬ１または／ＢＬ２に選択的に結合され
る。
【００５５】メモリセルＭＣは、メモリセルトランジス
タＮ１１と、一方端がセルプレート電位Ｖｃｐと結合
し、他方端がメモリセルトランジスタＮ１１を介してビ
ット線ＢＬ１と結合するメモリセルキャパシタＣとを含
む。メモリセルトランジスタのゲートは、ワード線ＷＬ
と結合する。
タＮ１１と、一方端がセルプレート電位Ｖｃｐと結合
し、他方端がメモリセルトランジスタＮ１１を介してビ
ット線ＢＬ１と結合するメモリセルキャパシタＣとを含
む。メモリセルトランジスタのゲートは、ワード線ＷＬ
と結合する。
【００５６】さらに、ビット線プリチャージ回路ＢＰＣ
ＫＴは、信号ＳＥＱにより制御されてビット線対ＢＬ１
および／ＢＬ１の電位、ビット線対ＢＬ２および／ＢＬ
２の電位をイコライズするためのトランジスタＮ４１
と、信号ＳＥＱにより制御されてビット線プリチャージ
電位Ｖｂｐをビット線対ＢＬ１および／ＢＬ１、ビット
線対ＢＬ２および／ＢＬ２に伝達するためのトランジス
タＮ４２およびＮ４３を含む。
ＫＴは、信号ＳＥＱにより制御されてビット線対ＢＬ１
および／ＢＬ１の電位、ビット線対ＢＬ２および／ＢＬ
２の電位をイコライズするためのトランジスタＮ４１
と、信号ＳＥＱにより制御されてビット線プリチャージ
電位Ｖｂｐをビット線対ＢＬ１および／ＢＬ１、ビット
線対ＢＬ２および／ＢＬ２に伝達するためのトランジス
タＮ４２およびＮ４３を含む。
【００５７】センスアンプにより増幅されたデータは、
コラムデコーダ１０２．１からのコラム選択信号ＣＳＬ
により活性化されるトランジスタＮ３１およびＮ３２を
介して、ローカルＩ／Ｏ線対Ｌ−Ｉ／Ｏに伝達される。
コラムデコーダ１０２．１からのコラム選択信号ＣＳＬ
により活性化されるトランジスタＮ３１およびＮ３２を
介して、ローカルＩ／Ｏ線対Ｌ−Ｉ／Ｏに伝達される。
【００５８】以上の説明したように、セルプレート電位
Ｖｃｐは、メモリセルＭＣ中のメモリセルキャパシタＣ
に供給され、ビット線プリチャージ電位Ｖｂｐは、ビッ
ト線対のイコライズ電位として、ビット線対ＢＬ１，／
ＢＬ１等に供給される。
Ｖｃｐは、メモリセルＭＣ中のメモリセルキャパシタＣ
に供給され、ビット線プリチャージ電位Ｖｂｐは、ビッ
ト線対のイコライズ電位として、ビット線対ＢＬ１，／
ＢＬ１等に供給される。
【００５９】図３は、図１に示した電圧印加回路２２０
に含まれる電圧印加制御回路２０００の構成を説明する
ための回路図である。
に含まれる電圧印加制御回路２０００の構成を説明する
ための回路図である。
【００６０】図３を参照して、電圧印加制御回路２００
０は、接地電位ＧＮＤおよび内部電源電位ｉｎｔ．Ｖｃ
ｃとで動作し、テストモード検知回路２１０からのテス
トモード信号ＴＥＳＴを受けるインバータＩＮＶ１００
と、外部電源電圧Ｅｘｔ．Ｖｃｃと接地電位ＧＮＤとの
間に直列に接続されるＰチャネルＭＯＳトランジスタＰ
１００およびＮチャンネルＮ１００と、外部電源電圧Ｅ
ｘｔ．Ｖｃｃと接地電位ＧＮＤとの間に直列に接続され
るＰチャネルＭＯＳトランジスタＰ１０２およびＮチャ
ンネルＮ１０２とを含む。
０は、接地電位ＧＮＤおよび内部電源電位ｉｎｔ．Ｖｃ
ｃとで動作し、テストモード検知回路２１０からのテス
トモード信号ＴＥＳＴを受けるインバータＩＮＶ１００
と、外部電源電圧Ｅｘｔ．Ｖｃｃと接地電位ＧＮＤとの
間に直列に接続されるＰチャネルＭＯＳトランジスタＰ
１００およびＮチャンネルＮ１００と、外部電源電圧Ｅ
ｘｔ．Ｖｃｃと接地電位ＧＮＤとの間に直列に接続され
るＰチャネルＭＯＳトランジスタＰ１０２およびＮチャ
ンネルＮ１０２とを含む。
【００６１】トランジスタＰ１００のゲートは、トラン
ジスタＰ１０２とＮ１０２との接続ノードｎ２に結合
し、トランジスタＰ１０２のゲートは、トランジスタＰ
１００とＮ１００との接続ノードｎ１に結合する。ノー
ドｎ２の電位レベルが信号ＥＴＥＳＴとして出力され、
インバータＩＮＶ１００の出力が信号ＺＴＥＳＴとして
出力される。
ジスタＰ１０２とＮ１０２との接続ノードｎ２に結合
し、トランジスタＰ１０２のゲートは、トランジスタＰ
１００とＮ１００との接続ノードｎ１に結合する。ノー
ドｎ２の電位レベルが信号ＥＴＥＳＴとして出力され、
インバータＩＮＶ１００の出力が信号ＺＴＥＳＴとして
出力される。
【００６２】電圧印加制御回路２０００は、さらに、接
地電位ＧＮＤおよび外部電源電位Ｅｘｔ．Ｖｃｃとで動
作し、ノードｎ２の電位を受けて、信号ＺＥＴＥＳＴを
出力するインバータＩＮＶ１０２を備える。
地電位ＧＮＤおよび外部電源電位Ｅｘｔ．Ｖｃｃとで動
作し、ノードｎ２の電位を受けて、信号ＺＥＴＥＳＴを
出力するインバータＩＮＶ１０２を備える。
【００６３】したがって、信号ＺＴＥＳＴのレベルは、
接地電位ＧＮＤと内部電源電位ｉｎｔ．Ｖｃｃとの間で
変化し、信号ＥＴＥＳＴおよび信号ＺＥＴＥＳＴのレベ
ルは、接地電位ＧＮＤと外部電源電位Ｅｘｔ．Ｖｃｃと
の間で変化する。
接地電位ＧＮＤと内部電源電位ｉｎｔ．Ｖｃｃとの間で
変化し、信号ＥＴＥＳＴおよび信号ＺＥＴＥＳＴのレベ
ルは、接地電位ＧＮＤと外部電源電位Ｅｘｔ．Ｖｃｃと
の間で変化する。
【００６４】図４は、図１に示した結合回路２１００の
構成を示す回路図である。図４を参照して、結合回路２
１００は、端子１１８と内部電源ノードｎｓ１（および
ｎｓ２）との間に直列に結合されるＮチャンネルＭＯＳ
トランジスタＮ１１２およびＮ１１４と、端子１１８と
トランジスタＮ１１２のゲートとの間に結合され、ゲー
ト電位が信号ＺＴＥＳＴにより制御されるＮチャネルＭ
ＯＳトランジスタＮ１１０と、外部電源電位Ｅｘｔ．Ｖ
ｃｃとトランジスタＮ１１２のゲートとの間に結合さ
れ、ゲート電位が信号ＺＥＴＥＳＴにより制御されるＰ
チャネルＭＯＳトランジスタＰ１１０とを備える。内部
電源ノードｎｓ１側に設けられるトランジスタＮ１１４
のゲート電位は、信号ＥＴＥＳＴにより制御される。
構成を示す回路図である。図４を参照して、結合回路２
１００は、端子１１８と内部電源ノードｎｓ１（および
ｎｓ２）との間に直列に結合されるＮチャンネルＭＯＳ
トランジスタＮ１１２およびＮ１１４と、端子１１８と
トランジスタＮ１１２のゲートとの間に結合され、ゲー
ト電位が信号ＺＴＥＳＴにより制御されるＮチャネルＭ
ＯＳトランジスタＮ１１０と、外部電源電位Ｅｘｔ．Ｖ
ｃｃとトランジスタＮ１１２のゲートとの間に結合さ
れ、ゲート電位が信号ＺＥＴＥＳＴにより制御されるＰ
チャネルＭＯＳトランジスタＰ１１０とを備える。内部
電源ノードｎｓ１側に設けられるトランジスタＮ１１４
のゲート電位は、信号ＥＴＥＳＴにより制御される。
【００６５】以下の説明で明らかとなるように、トラン
ジスタＮ１１２は、端子１１８に印加されたアンダーシ
ュートが内部電源ノードｎｓ１（ｎｓ２）に伝達される
のを防止する。
ジスタＮ１１２は、端子１１８に印加されたアンダーシ
ュートが内部電源ノードｎｓ１（ｎｓ２）に伝達される
のを防止する。
【００６６】図５は、図３および図４に示した電圧印加
制御回路２０００および結合回路２１００の動作を説明
するためのタイミングチャートである。
制御回路２０００および結合回路２１００の動作を説明
するためのタイミングチャートである。
【００６７】時刻ｔ０においては、テストモード信号Ｔ
ＥＳＴは、不活性状態（“Ｌ”レベル）であって、信号
ＺＥＴＥＳＴ、信号ＺＴＥＳＴおよび信号ＥＴＥＳＴの
レベルは、それぞれ、外部電源電位Ｅｘｔ．Ｖｃｃ、内
部電源電位ｉｎｔ．Ｖｃｃ、接地電位ＧＮＤである。
ＥＳＴは、不活性状態（“Ｌ”レベル）であって、信号
ＺＥＴＥＳＴ、信号ＺＴＥＳＴおよび信号ＥＴＥＳＴの
レベルは、それぞれ、外部電源電位Ｅｘｔ．Ｖｃｃ、内
部電源電位ｉｎｔ．Ｖｃｃ、接地電位ＧＮＤである。
【００６８】したがって、トランジスタＮ１１４は遮断
状態である。一方、トランジスタＮ１１０は導通状態で
あり、トランジスタＰ１１０は遮断状態となる。これに
より、トランジスタＮ１１２のゲートには、端子１１８
の電位が直接印加されることになる。
状態である。一方、トランジスタＮ１１０は導通状態で
あり、トランジスタＰ１１０は遮断状態となる。これに
より、トランジスタＮ１１２のゲートには、端子１１８
の電位が直接印加されることになる。
【００６９】このため、時刻ｔ１において、端子１１８
にオーバーシュートが入った場合、トランジスタＮ１１
２のゲート電位は、それに応じて上昇し、トランジスタ
Ｎ１１２は導通状態となる。これにより、トランジスタ
Ｎ１１２とトランジスタＮ１１４との接続ノードｎ３ま
でオーバーシュートが伝達されることになる。しかし、
トランジスタＮ１１４が遮断状態であるため、内部電源
ノードｎｓ１（またはｎｓ２）まで、オーバーシュート
は伝達されない。
にオーバーシュートが入った場合、トランジスタＮ１１
２のゲート電位は、それに応じて上昇し、トランジスタ
Ｎ１１２は導通状態となる。これにより、トランジスタ
Ｎ１１２とトランジスタＮ１１４との接続ノードｎ３ま
でオーバーシュートが伝達されることになる。しかし、
トランジスタＮ１１４が遮断状態であるため、内部電源
ノードｎｓ１（またはｎｓ２）まで、オーバーシュート
は伝達されない。
【００７０】さらに、時刻ｔ２において、端子１１８に
アンダーシュートが入った場合、トランジスタＮ１１２
のゲート電位は負電位となって、トランジスタＮ１１２
は遮断状態となるため、内部電源ノードｎｓ１（または
ｎｓ２）まで、アンダーシュートは伝達されない。
アンダーシュートが入った場合、トランジスタＮ１１２
のゲート電位は負電位となって、トランジスタＮ１１２
は遮断状態となるため、内部電源ノードｎｓ１（または
ｎｓ２）まで、アンダーシュートは伝達されない。
【００７１】したがって、テストモード信号が不活性で
あって、通常の動作モードでは、内部電源ノードｎｓ１
およびｎｓ２には、セルプレート電位発生回路３３０お
よびビット線プリチャージ電位生成回路３４０からの電
位がノードｎｓ１およびｎｓ２に供給される。
あって、通常の動作モードでは、内部電源ノードｎｓ１
およびｎｓ２には、セルプレート電位発生回路３３０お
よびビット線プリチャージ電位生成回路３４０からの電
位がノードｎｓ１およびｎｓ２に供給される。
【００７２】さらに、時刻ｔ３において、テストモード
信号ＴＥＳＴは、活性状態（“Ｈ”レベル）となると、
信号ＺＥＴＥＳＴ、信号ＺＴＥＳＴおよび信号ＥＴＥＳ
Ｔのレベルは、それぞれ、接地電位ＧＮＤ、接地電位Ｇ
ＮＤ、外部電源電位Ｅｘｔ．Ｖｃｃとなる。
信号ＴＥＳＴは、活性状態（“Ｈ”レベル）となると、
信号ＺＥＴＥＳＴ、信号ＺＴＥＳＴおよび信号ＥＴＥＳ
Ｔのレベルは、それぞれ、接地電位ＧＮＤ、接地電位Ｇ
ＮＤ、外部電源電位Ｅｘｔ．Ｖｃｃとなる。
【００７３】したがって、トランジスタＮ１１２および
Ｎ１１４のゲート電位は、外部電源電位Ｅｘｔ．Ｖｃｃ
となり、トランジスタＮ１１２およびＮ１１４は導通状
態となる。一方、トランジスタＮ１１０は遮断状態とな
る。これにより、トランジスタＮ１１２およびＮ１１４
を介して、端子１１８の電位が内部電源ノードｎｓ１お
よびｎｓ２直接印加されることになる。つまり、時刻ｔ
４からｔ５にかけて、端子１１８に印加される電位が変
化すると、これに応じて、内部電源ノードｎｓ１および
ｎｓ２に印加される電位も変化する。
Ｎ１１４のゲート電位は、外部電源電位Ｅｘｔ．Ｖｃｃ
となり、トランジスタＮ１１２およびＮ１１４は導通状
態となる。一方、トランジスタＮ１１０は遮断状態とな
る。これにより、トランジスタＮ１１２およびＮ１１４
を介して、端子１１８の電位が内部電源ノードｎｓ１お
よびｎｓ２直接印加されることになる。つまり、時刻ｔ
４からｔ５にかけて、端子１１８に印加される電位が変
化すると、これに応じて、内部電源ノードｎｓ１および
ｎｓ２に印加される電位も変化する。
【００７４】以上のような構成とすれば、電圧印加制御
回路２０００および結合回路２１００を構成するいずれ
のトランジスタにも、従来例のような高い電圧（｜Ｅｘ
ｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が印加されることはない。
回路２０００および結合回路２１００を構成するいずれ
のトランジスタにも、従来例のような高い電圧（｜Ｅｘ
ｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が印加されることはない。
【００７５】しかも、テストモード非活性期間中に、ア
ンダーシュートやオーバーシュートが内部電源ノードに
伝達することを防止することが可能である。テストモー
ド活性時には、端子１１８から所望の電位を内部電源電
位として内部回路に供給することが可能である。
ンダーシュートやオーバーシュートが内部電源ノードに
伝達することを防止することが可能である。テストモー
ド活性時には、端子１１８から所望の電位を内部電源電
位として内部回路に供給することが可能である。
【００７６】［実施の形態２］図６は、本発明の実施の
形態２の半導体記憶装置に搭載される結合回路２１０２
の構成を示す回路図である。
形態２の半導体記憶装置に搭載される結合回路２１０２
の構成を示す回路図である。
【００７７】実施の形態２の半導体記憶装置のその他の
部分の構成は、実施の形態１の半導体記憶装置の構成と
同様であるので、その説明は繰り返さない。
部分の構成は、実施の形態１の半導体記憶装置の構成と
同様であるので、その説明は繰り返さない。
【００７８】図６を参照して、結合回路２１０２は、端
子１１８と内部電源ノードｎｓ１（およびｎｓ２）との
間に直列に結合されるＰチャンネルＭＯＳトランジスタ
Ｐ２１２およびＰ２１４と、端子１１８とトランジスタ
Ｐ２１２のゲートとの間に結合され、ゲート電位が信号
ＴＥＳＴにより制御されるＰチャネルＭＯＳトランジス
タＰ２１０と、接地電位ＧＮＤとトランジスタＰ２１２
のゲートとの間に結合され、ゲート電位が信号ＥＴＥＳ
Ｔにより制御されるＮチャネルＭＯＳトランジスタＮ２
１０とを備える。内部電源ノードｎｓ１側に設けられる
トランジスタＰ２１４のゲート電位は、信号ＺＥＴＥＳ
Ｔにより制御される。
子１１８と内部電源ノードｎｓ１（およびｎｓ２）との
間に直列に結合されるＰチャンネルＭＯＳトランジスタ
Ｐ２１２およびＰ２１４と、端子１１８とトランジスタ
Ｐ２１２のゲートとの間に結合され、ゲート電位が信号
ＴＥＳＴにより制御されるＰチャネルＭＯＳトランジス
タＰ２１０と、接地電位ＧＮＤとトランジスタＰ２１２
のゲートとの間に結合され、ゲート電位が信号ＥＴＥＳ
Ｔにより制御されるＮチャネルＭＯＳトランジスタＮ２
１０とを備える。内部電源ノードｎｓ１側に設けられる
トランジスタＰ２１４のゲート電位は、信号ＺＥＴＥＳ
Ｔにより制御される。
【００７９】以下の説明で明らかとなるように、トラン
ジスタＰ２１２は、端子１１８に印加されたオーバーシ
ュートが内部電源ノードｎｓ１（ｎｓ２）に伝達される
のを防止する。
ジスタＰ２１２は、端子１１８に印加されたオーバーシ
ュートが内部電源ノードｎｓ１（ｎｓ２）に伝達される
のを防止する。
【００８０】次に、結合回路２１０２の動作を簡単に説
明する。テストモード信号ＴＥＳＴが不活性状態
（“Ｌ”レベル）では、信号ＥＴＥＳＴ、信号ＴＥＳＴ
および信号ＺＥＴＥＳＴのレベルは、それぞれ、接地電
位ＧＮＤ、接地電位ＧＮＤ、外部電源電位Ｅｘｔ．Ｖｃ
ｃである。
明する。テストモード信号ＴＥＳＴが不活性状態
（“Ｌ”レベル）では、信号ＥＴＥＳＴ、信号ＴＥＳＴ
および信号ＺＥＴＥＳＴのレベルは、それぞれ、接地電
位ＧＮＤ、接地電位ＧＮＤ、外部電源電位Ｅｘｔ．Ｖｃ
ｃである。
【００８１】したがって、トランジスタＰ２１４は遮断
状態である。一方、トランジスタＰ２１０は導通状態で
あり、トランジスタＮ２１０は遮断状態となる。これに
より、トランジスタＰ２１２のゲートには、端子１１８
の電位が直接印加されることになる。
状態である。一方、トランジスタＰ２１０は導通状態で
あり、トランジスタＮ２１０は遮断状態となる。これに
より、トランジスタＰ２１２のゲートには、端子１１８
の電位が直接印加されることになる。
【００８２】このため、端子１１８にアンダーシュート
が入った場合、トランジスタＰ２１２のゲート電位は、
それに応じて低下し、トランジスタＰ２１２は導通状態
となる。これにより、トランジスタＰ２１２とトランジ
スタＰ２１４との接続ノードｎ４までアンダーシュート
が伝達されることになる。しかし、トランジスタＰ２１
４が遮断状態であるため、内部電源ノードｎｓ１（また
はｎｓ２）まで、アンダーシュートは伝達されない。
が入った場合、トランジスタＰ２１２のゲート電位は、
それに応じて低下し、トランジスタＰ２１２は導通状態
となる。これにより、トランジスタＰ２１２とトランジ
スタＰ２１４との接続ノードｎ４までアンダーシュート
が伝達されることになる。しかし、トランジスタＰ２１
４が遮断状態であるため、内部電源ノードｎｓ１（また
はｎｓ２）まで、アンダーシュートは伝達されない。
【００８３】さらに、端子１１８にオーバーシュートが
入った場合、トランジスタＰ２１２のゲート電位は正電
位となって、トランジスタＰ２１２は遮断状態となるた
め、内部電源ノードｎｓ１（またはｎｓ２）まで、オー
バーシュートは伝達されない。
入った場合、トランジスタＰ２１２のゲート電位は正電
位となって、トランジスタＰ２１２は遮断状態となるた
め、内部電源ノードｎｓ１（またはｎｓ２）まで、オー
バーシュートは伝達されない。
【００８４】したがって、テストモード信号が不活性で
あって、通常の動作モードでは、内部電源ノードｎｓ１
およびｎｓ２には、セルプレート電位発生回路３３０お
よびビット線プリチャージ電位生成回路３４０からの電
位がノードｎｓ１およびｎｓ２に供給される。
あって、通常の動作モードでは、内部電源ノードｎｓ１
およびｎｓ２には、セルプレート電位発生回路３３０お
よびビット線プリチャージ電位生成回路３４０からの電
位がノードｎｓ１およびｎｓ２に供給される。
【００８５】さらに、テストモード信号ＴＥＳＴが活性
状態（“Ｈ”レベル）となると、信号ＥＴＥＳＴ、信号
ＴＥＳＴおよび信号ＺＥＴＥＳＴのレベルは、それぞ
れ、外部電源電位Ｅｘｔ．Ｖｃｃ、内部電源電位ｉｎ
ｔ．Ｖｃｃ、接地電位ＧＮＤとなる。
状態（“Ｈ”レベル）となると、信号ＥＴＥＳＴ、信号
ＴＥＳＴおよび信号ＺＥＴＥＳＴのレベルは、それぞ
れ、外部電源電位Ｅｘｔ．Ｖｃｃ、内部電源電位ｉｎ
ｔ．Ｖｃｃ、接地電位ＧＮＤとなる。
【００８６】したがって、トランジスタＰ２１２および
Ｐ２１４のゲート電位は、接地電位ＧＮＤとなり、トラ
ンジスタＮ１１２およびＮ１１４は導通状態となる。一
方、トランジスタＰ２１０は遮断状態となる。これによ
り、トランジスタＰ２１２およびＰ２１４を介して、端
子１１８の電位が内部電源ノードｎｓ１およびｎｓ２直
接印加されることになる。つまり、端子１１８に印加さ
れる電位が変化すると、これに応じて、内部電源ノード
ｎｓ１およびｎｓ２に印加される電位も変化する。
Ｐ２１４のゲート電位は、接地電位ＧＮＤとなり、トラ
ンジスタＮ１１２およびＮ１１４は導通状態となる。一
方、トランジスタＰ２１０は遮断状態となる。これによ
り、トランジスタＰ２１２およびＰ２１４を介して、端
子１１８の電位が内部電源ノードｎｓ１およびｎｓ２直
接印加されることになる。つまり、端子１１８に印加さ
れる電位が変化すると、これに応じて、内部電源ノード
ｎｓ１およびｎｓ２に印加される電位も変化する。
【００８７】以上のような構成とすれば、電圧印加制御
回路２０００および結合回路２１０２を構成するいずれ
のトランジスタにも、従来例のような高い電圧（｜Ｅｘ
ｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が印加されることはない。
回路２０００および結合回路２１０２を構成するいずれ
のトランジスタにも、従来例のような高い電圧（｜Ｅｘ
ｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が印加されることはない。
【００８８】しかも、テストモード非活性期間中に、ア
ンダーシュートやオーバーシュートが内部電源ノードに
伝達することを防止することが可能である。テストモー
ド活性時には、端子１１８から所望の電位を内部電源電
位として内部回路に供給することが可能である。
ンダーシュートやオーバーシュートが内部電源ノードに
伝達することを防止することが可能である。テストモー
ド活性時には、端子１１８から所望の電位を内部電源電
位として内部回路に供給することが可能である。
【００８９】［実施の形態３］図７は、本発明の実施の
形態３の半導体記憶装置に搭載される結合回路２１０４
の構成を示す回路図である。
形態３の半導体記憶装置に搭載される結合回路２１０４
の構成を示す回路図である。
【００９０】実施の形態３の半導体記憶装置のその他の
部分の構成は、実施の形態１の半導体記憶装置の構成と
同様であるので、その説明は繰り返さない。
部分の構成は、実施の形態１の半導体記憶装置の構成と
同様であるので、その説明は繰り返さない。
【００９１】図７を参照して、結合回路２１０４は、端
子１１８と内部電源ノードｎｓ１（およびｎｓ２）との
間に直列に結合されるＮチャンネルＭＯＳトランジスタ
Ｎ１１２およびＮ１１４と、端子１１８とトランジスタ
Ｎ１１２のゲートとの間に結合され、ゲート電位が信号
ＺＴＥＳＴにより制御されるＮチャネルＭＯＳトランジ
スタＮ１１０と、外部電源電位Ｅｘｔ．Ｖｃｃとトラン
ジスタＮ１１２のゲートとの間に結合され、ゲート電位
が信号ＺＥＴＥＳＴにより制御されるＰチャネルＭＯＳ
トランジスタＰ１１０とを備える。内部電源ノードｎｓ
１側に設けられるトランジスタＮ１１４のゲート電位
は、信号ＥＴＥＳＴにより制御される。
子１１８と内部電源ノードｎｓ１（およびｎｓ２）との
間に直列に結合されるＮチャンネルＭＯＳトランジスタ
Ｎ１１２およびＮ１１４と、端子１１８とトランジスタ
Ｎ１１２のゲートとの間に結合され、ゲート電位が信号
ＺＴＥＳＴにより制御されるＮチャネルＭＯＳトランジ
スタＮ１１０と、外部電源電位Ｅｘｔ．Ｖｃｃとトラン
ジスタＮ１１２のゲートとの間に結合され、ゲート電位
が信号ＺＥＴＥＳＴにより制御されるＰチャネルＭＯＳ
トランジスタＰ１１０とを備える。内部電源ノードｎｓ
１側に設けられるトランジスタＮ１１４のゲート電位
は、信号ＥＴＥＳＴにより制御される。
【００９２】結合回路２１０４は、さらに、端子１１８
と内部電源ノードｎｓ１（およびｎｓ２）との間に直列
に結合されるＰチャンネルＭＯＳトランジスタＰ２１２
およびＰ２１４と、端子１１８とトランジスタＰ２１２
のゲートとの間に結合され、ゲート電位が信号ＴＥＳＴ
により制御されるＰチャネルＭＯＳトランジスタＰ２１
０と、接地電位ＧＮＤとトランジスタＰ２１２のゲート
との間に結合され、ゲート電位が信号ＥＴＥＳＴにより
制御されるＮチャネルＭＯＳトランジスタＮ２１０とを
備える。内部電源ノードｎｓ１側に設けられるトランジ
スタＰ２１４のゲート電位は、信号ＺＥＴＥＳＴにより
制御される。
と内部電源ノードｎｓ１（およびｎｓ２）との間に直列
に結合されるＰチャンネルＭＯＳトランジスタＰ２１２
およびＰ２１４と、端子１１８とトランジスタＰ２１２
のゲートとの間に結合され、ゲート電位が信号ＴＥＳＴ
により制御されるＰチャネルＭＯＳトランジスタＰ２１
０と、接地電位ＧＮＤとトランジスタＰ２１２のゲート
との間に結合され、ゲート電位が信号ＥＴＥＳＴにより
制御されるＮチャネルＭＯＳトランジスタＮ２１０とを
備える。内部電源ノードｎｓ１側に設けられるトランジ
スタＰ２１４のゲート電位は、信号ＺＥＴＥＳＴにより
制御される。
【００９３】図８は、図３および図７に示した電圧印加
制御回路２０００および結合回路２１０４の動作を説明
するためのタイミングチャートである。
制御回路２０００および結合回路２１０４の動作を説明
するためのタイミングチャートである。
【００９４】時刻ｔ０においては、テストモード信号Ｔ
ＥＳＴは、不活性状態（“Ｌ”レベル）であって、信号
ＺＥＴＥＳＴ、信号ＺＴＥＳＴ、信号ＥＴＥＳＴおよび
信号ＴＥＳＴのレベルは、それぞれ、外部電源電位Ｅｘ
ｔ．Ｖｃｃ、内部電源電位ｉｎｔ．Ｖｃｃ、接地電位Ｇ
ＮＤ、接地電位ＧＮＤ、である。
ＥＳＴは、不活性状態（“Ｌ”レベル）であって、信号
ＺＥＴＥＳＴ、信号ＺＴＥＳＴ、信号ＥＴＥＳＴおよび
信号ＴＥＳＴのレベルは、それぞれ、外部電源電位Ｅｘ
ｔ．Ｖｃｃ、内部電源電位ｉｎｔ．Ｖｃｃ、接地電位Ｇ
ＮＤ、接地電位ＧＮＤ、である。
【００９５】したがって、トランジスタＮ１１４および
Ｐ２１４は遮断状態である。一方、トランジスタＮ１１
０およびＰ２１０は導通状態であり、トランジスタＰ１
１０およびＮ２１０は遮断状態となる。これにより、ト
ランジスタＮ１１２およびＰ２１２のゲートには、端子
１１８の電位が直接印加されることになる。
Ｐ２１４は遮断状態である。一方、トランジスタＮ１１
０およびＰ２１０は導通状態であり、トランジスタＰ１
１０およびＮ２１０は遮断状態となる。これにより、ト
ランジスタＮ１１２およびＰ２１２のゲートには、端子
１１８の電位が直接印加されることになる。
【００９６】このため、時刻ｔ１において、端子１１８
にオーバーシュートが入った場合、トランジスタＮ１１
２のゲート電位は、それに応じて上昇し、トランジスタ
Ｎ１１２は導通状態となる。これにより、トランジスタ
Ｎ１１２とトランジスタＮ１１４との接続ノードｎ５ま
でオーバーシュートが伝達されることになる。しかし、
トランジスタＮ１１４が遮断状態であるため、内部電源
ノードｎｓ１（またはｎｓ２）まで、オーバーシュート
は伝達されない。
にオーバーシュートが入った場合、トランジスタＮ１１
２のゲート電位は、それに応じて上昇し、トランジスタ
Ｎ１１２は導通状態となる。これにより、トランジスタ
Ｎ１１２とトランジスタＮ１１４との接続ノードｎ５ま
でオーバーシュートが伝達されることになる。しかし、
トランジスタＮ１１４が遮断状態であるため、内部電源
ノードｎｓ１（またはｎｓ２）まで、オーバーシュート
は伝達されない。
【００９７】さらに、時刻ｔ２において、端子１１８に
アンダーシュートが入った場合、トランジスタＰ２１２
のゲート電位は、それに応じて低下し、トランジスタＰ
２１２は導通状態となる。これにより、トランジスタＰ
２１２とトランジスタＰ２１４との接続ノードｎ５まで
アンダーシュートが伝達されることになる。しかし、ト
ランジスタＰ２１４が遮断状態であるため、内部電源ノ
ードｎｓ１（またはｎｓ２）まで、アンダーシュートは
伝達されない。
アンダーシュートが入った場合、トランジスタＰ２１２
のゲート電位は、それに応じて低下し、トランジスタＰ
２１２は導通状態となる。これにより、トランジスタＰ
２１２とトランジスタＰ２１４との接続ノードｎ５まで
アンダーシュートが伝達されることになる。しかし、ト
ランジスタＰ２１４が遮断状態であるため、内部電源ノ
ードｎｓ１（またはｎｓ２）まで、アンダーシュートは
伝達されない。
【００９８】したがって、テストモード信号が不活性で
あって、通常の動作モードでは、内部電源ノードｎｓ１
およびｎｓ２には、セルプレート電位発生回路３３０お
よびビット線プリチャージ電位生成回路３４０からの電
位がノードｎｓ１およびｎｓ２に供給される。
あって、通常の動作モードでは、内部電源ノードｎｓ１
およびｎｓ２には、セルプレート電位発生回路３３０お
よびビット線プリチャージ電位生成回路３４０からの電
位がノードｎｓ１およびｎｓ２に供給される。
【００９９】さらに、時刻ｔ３において、テストモード
信号ＴＥＳＴは、活性状態（“Ｈ”レベル）となると、
信号ＺＥＴＥＳＴ、信号ＺＴＥＳＴ、信号ＥＴＥＳＴお
よび信号ＴＥＳＴのレベルは、それぞれ、接地電位ＧＮ
Ｄ、接地電位ＧＮＤ、外部電源電位Ｅｘｔ．Ｖｃｃ、内
部電源電位ｉｎｔ．Ｖｃｃとなる。
信号ＴＥＳＴは、活性状態（“Ｈ”レベル）となると、
信号ＺＥＴＥＳＴ、信号ＺＴＥＳＴ、信号ＥＴＥＳＴお
よび信号ＴＥＳＴのレベルは、それぞれ、接地電位ＧＮ
Ｄ、接地電位ＧＮＤ、外部電源電位Ｅｘｔ．Ｖｃｃ、内
部電源電位ｉｎｔ．Ｖｃｃとなる。
【０１００】したがって、トランジスタＮ１１２および
Ｎ１１４のゲート電位は、外部電源電位Ｅｘｔ．Ｖｃｃ
となり、トランジスタＮ１１２およびＮ１１４は導通状
態となる。一方、トランジスタＮ１１０は遮断状態とな
る。さらに、トランジスタＰ２１２およびＰ２１４のゲ
ート電位は、接地電位ＧＮＤとなり、トランジスタＮ１
１２およびＮ１１４は導通状態となる。一方、トランジ
スタＰ２１０は遮断状態となる。これにより、トランジ
スタＰ２１２およびＰ２１４ならびにトランジスタＮ１
１２およびＮ１１４を介して、端子１１８の電位が内部
電源ノードｎｓ１およびｎｓ２に直接印加されることに
なる。
Ｎ１１４のゲート電位は、外部電源電位Ｅｘｔ．Ｖｃｃ
となり、トランジスタＮ１１２およびＮ１１４は導通状
態となる。一方、トランジスタＮ１１０は遮断状態とな
る。さらに、トランジスタＰ２１２およびＰ２１４のゲ
ート電位は、接地電位ＧＮＤとなり、トランジスタＮ１
１２およびＮ１１４は導通状態となる。一方、トランジ
スタＰ２１０は遮断状態となる。これにより、トランジ
スタＰ２１２およびＰ２１４ならびにトランジスタＮ１
１２およびＮ１１４を介して、端子１１８の電位が内部
電源ノードｎｓ１およびｎｓ２に直接印加されることに
なる。
【０１０１】つまり、時刻ｔ４からｔ５にかけて、端子
１１８に印加される電位が変化すると、これに応じて、
内部電源ノードｎｓ１およびｎｓ２に印加される電位も
変化する。この場合、端子１１８の電位は、Ｐチャネル
ＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジ
スタの双方を介して、内部電源ノードｎｓ１またはｎｓ
２に印加されるため、トランジスタのしきい値電圧分の
電圧降下の影響を受けることなく、任意の電位を内部電
源ノードに供給することが可能である。
１１８に印加される電位が変化すると、これに応じて、
内部電源ノードｎｓ１およびｎｓ２に印加される電位も
変化する。この場合、端子１１８の電位は、Ｐチャネル
ＭＯＳトランジスタおよびＮチャンネルＭＯＳトランジ
スタの双方を介して、内部電源ノードｎｓ１またはｎｓ
２に印加されるため、トランジスタのしきい値電圧分の
電圧降下の影響を受けることなく、任意の電位を内部電
源ノードに供給することが可能である。
【０１０２】以上のような構成とすれば、電圧印加制御
回路２０００および結合回路２１０４を構成するいずれ
のトランジスタにも、従来例のような高い電圧（｜Ｅｘ
ｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が印加されることはない。
回路２０００および結合回路２１０４を構成するいずれ
のトランジスタにも、従来例のような高い電圧（｜Ｅｘ
ｔ．Ｖｃｃ｜＋｜Ｖｂｂ｜）が印加されることはない。
【０１０３】しかも、テストモード非活性期間中に、ア
ンダーシュートやオーバーシュートが内部電源ノードに
伝達することを防止することが可能である。テストモー
ド活性時には、端子１１８から所望の、しかも任意のレ
ベルの電位を内部電源電位として内部回路に供給するこ
とが可能である。
ンダーシュートやオーバーシュートが内部電源ノードに
伝達することを防止することが可能である。テストモー
ド活性時には、端子１１８から所望の、しかも任意のレ
ベルの電位を内部電源電位として内部回路に供給するこ
とが可能である。
【０１０４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０５】
【発明の効果】請求項１〜４記載の半導体集積回路装置
においては、半導体集積回路の外部から内部電源回路の
出力と関わりなく、十分に絶対値の大きな任意の電圧を
外部から内部回路に印加することが可能である。しか
も、アンダーシュート等の外部ピンのノイズが内部回路
に伝達されることを防止することが可能である。
においては、半導体集積回路の外部から内部電源回路の
出力と関わりなく、十分に絶対値の大きな任意の電圧を
外部から内部回路に印加することが可能である。しか
も、アンダーシュート等の外部ピンのノイズが内部回路
に伝達されることを防止することが可能である。
【０１０６】請求項５記載の半導体集積回路装置におい
ては、任意の電圧を外部から内部回路に印加することが
でき、かつ、アンダーシュート等の外部ピンのノイズが
内部回路に伝達されることを防止することが可能であ
る。
ては、任意の電圧を外部から内部回路に印加することが
でき、かつ、アンダーシュート等の外部ピンのノイズが
内部回路に伝達されることを防止することが可能であ
る。
【０１０７】請求項６記載の半導体集積回路装置におい
ては、外部からの電位供給にあたり、外部端子の個数を
増加さえることが不要で、チップ面積の増大を抑えるこ
とが可能である。
ては、外部からの電位供給にあたり、外部端子の個数を
増加さえることが不要で、チップ面積の増大を抑えるこ
とが可能である。
【図１】 本発明の実施の形態１の半導体記憶装置１０
００の構成を示す概略ブロック図である。
００の構成を示す概略ブロック図である。
【図２】 図１に示したメモリセルアレイ１００．１の
構成をより詳細に説明するためのブロック図である。
構成をより詳細に説明するためのブロック図である。
【図３】 図１に示した電圧印加回路２２０に含まれる
電圧印加制御回路２０００の構成を説明するための回路
図である。
電圧印加制御回路２０００の構成を説明するための回路
図である。
【図４】 図１に示した結合回路２１００の構成を示す
回路図である。
回路図である。
【図５】 電圧印加制御回路２０００および結合回路２
１００の動作を説明するためのタイミングチャートであ
る。
１００の動作を説明するためのタイミングチャートであ
る。
【図６】 本発明の実施の形態２の半導体記憶装置に搭
載される結合回路２１０２の構成を示す回路図である。
載される結合回路２１０２の構成を示す回路図である。
【図７】 本発明の実施の形態３の半導体記憶装置に搭
載される結合回路２１０４の構成を示す回路図である。
載される結合回路２１０４の構成を示す回路図である。
【図８】 電圧印加制御回路２０００および結合回路２
１０４の動作を説明するためのタイミングチャートであ
る。
１０４の動作を説明するためのタイミングチャートであ
る。
【図９】 従来の電位供給回路８０００の構成を示す概
略ブロック図である。
略ブロック図である。
【図１０】 電圧印加回路８０４０の構成を説明するた
めの回路図である。
めの回路図である。
１０ 電源端子、１２ 接地端子、１００．１〜１０
０．４ メモリセルアレイブロック、１０２．１〜１０
２．４ コラムデコーダ、１０４．１〜１０４．４ ロ
ウデコーダ、１０６．１〜１０６．４ Ｉ／Ｏゲート、
１１０ アドレス信号入力端子群、１１２ アドレスバ
ッファ、１１４ 制御信号入力端子群、１１６ 制御信
号バッファ、１１８ ＤＱＭ入力端子、１２０ バッフ
ァ、１３０データ入出力バッファ、２００ 制御回路、
２１０ テストモード検知回路、２２０ 電圧印加回
路、３００ 基準電位発生回路、３１０ 降圧電源回
路、３２０ 基板電位発生回路、３３０ セルプレート
電位生成回路、３４０ ビット線プリチャージ電位生成
回路、１０００ 半導体記憶装置、２０００ 電圧印加
制御回路、２１００，２１０２，２１０４ 結合回路。
０．４ メモリセルアレイブロック、１０２．１〜１０
２．４ コラムデコーダ、１０４．１〜１０４．４ ロ
ウデコーダ、１０６．１〜１０６．４ Ｉ／Ｏゲート、
１１０ アドレス信号入力端子群、１１２ アドレスバ
ッファ、１１４ 制御信号入力端子群、１１６ 制御信
号バッファ、１１８ ＤＱＭ入力端子、１２０ バッフ
ァ、１３０データ入出力バッファ、２００ 制御回路、
２１０ テストモード検知回路、２２０ 電圧印加回
路、３００ 基準電位発生回路、３１０ 降圧電源回
路、３２０ 基板電位発生回路、３３０ セルプレート
電位生成回路、３４０ ビット線プリチャージ電位生成
回路、１０００ 半導体記憶装置、２０００ 電圧印加
制御回路、２１００，２１０２，２１０４ 結合回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｆターム(参考） 5B024 AA03 AA07 AA15 BA27 CA16 EA04 5F038 BB04 BE05 BE09 BH19 CD02 CD03 CD08 DF05 DF14 DT02 DT09 DT10 DT18 EZ20 5L106 AA01 DD11 DD36 GG07
Claims (6)
- 【請求項１】 半導体集積回路装置であって、 外部からの指示に応じて前記半導体集積回路装置の動作
を制御する制御回路と、 外部との間で信号の授受を行なう内部回路と、 外部電源電位を受けて、通常動作モードにおいて前記内
部回路の動作のために供給される内部電源電位を生成す
る内部電源回路と、 前記制御回路により制御されて、テスト動作モードにお
いて前記内部電源回路の出力の代りに、前記内部回路に
供給する前記内部電源電位を外部から供給するための電
圧印加回路とを備え、 前記電圧印加回路は、 外部から供給される電位を受ける端子と、 前記端子と内部ノードとの間に設けられ、前記テスト動
作モードにおいて導通状態とされる第１のＭＯＳトラン
ジスタと、 前記内部ノードと前記内部電源回路の出力との間に設け
られ、前記テスト動作モードにおいて導通状態とされ、
かつ前記通常動作モードにおいては遮断状態とされる第
２のＭＯＳトランジスタと、 前記端子と前記第１のＭＯＳトランジスタのゲートとの
間に設けられ、前記通常動作モードにおいて導通状態と
され、かつ前記テスト動作モードにおいては遮断状態と
される第３のＭＯＳトランジスタとを含む、半導体集積
回路装置。 - 【請求項２】 前記第１、第２および第３のＭＯＳトラ
ンジスタはＮチャンネルＭＯＳトランジスタである、請
求項１記載の半導体集積回路装置。 - 【請求項３】 前記第１および第２のＭＯＳトランジス
タのゲートに、前記テスト動作モードにおいて、前記内
部電源回路が通常動作モードにおいて出力するレベルよ
りも高い電位を与えて、前記第１および第２のＭＯＳト
ランジスタを導通状態とする手段をさらに備える、請求
項２記載の半導体集積回路装置。 - 【請求項４】 前記第１、第２および第３のＭＯＳトラ
ンジスタはＰチャンネルＭＯＳトランジスタである、請
求項１記載の半導体集積回路装置。 - 【請求項５】 前記第１、第２および第３のＭＯＳトラ
ンジスタの導電型は第１導電型であり、 前記電圧印加回路は、 前記端子と前記内部ノードとの間に設けられ、前記テス
ト動作モードにおいて導通状態とされる第２導電型の第
４のＭＯＳトランジスタと、 前記内部ノードと前記内部電源回路の出力との間に設け
られ、前記テスト動作モードにおいて導通状態とされ、
かつ前記通常動作モードにおいては遮断状態とされる第
２導電型の第５のＭＯＳトランジスタと、 前記端子と前記第４のＭＯＳトランジスタのゲートとの
間に設けられ、前記通常動作モードにおいて導通状態と
され、かつ前記テスト動作モードにおいては遮断状態と
される第２導電型の第６のＭＯＳトランジスタとを含
む、請求項１記載の半導体集積回路装置。 - 【請求項６】 前記内部回路は、 前記制御回路により制御され、前記半導体集積回路装置
の外部との間で記憶データの授受を行なう記憶回路を含
み、 前記記憶回路は、 行列状に配置されて、前記記憶データを保持するための
複数のメモリセルを有するメモリセルアレイと、 前記制御回路に制御されて、外部と前記メモリセルとの
間でデータの授受を行なうための入出力回路とを有し、 前記制御回路は、通常動作モードにおいて、前記端子に
与えられる指示に応じて、前記入出力回路に対するデー
タマスク動作を指示する、請求項１〜５のいずれか１項
に記載の半導体集積回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29832699A JP2001118399A (ja) | 1999-10-20 | 1999-10-20 | 半導体集積回路装置 |
| US09/549,934 US6222781B1 (en) | 1999-10-20 | 2000-04-14 | Semiconductor integrated circuit device capable of externally applying power supply potential to internal circuit while restricting noise |
| DE10027003A DE10027003B4 (de) | 1999-10-20 | 2000-05-31 | Halbleiterschaltungsvorrichtung mit der Fähigkeit, Stromversorgungspotentiale extern an eine interne Schaltung anzulegen und dabei Rauschen einzuschränken |
| TW089111831A TW472257B (en) | 1999-10-20 | 2000-06-16 | Semiconductor integrated circuit device |
| CNB00118637XA CN1182537C (zh) | 1999-10-20 | 2000-06-19 | 可以抑制噪音并供给电源电位的半导体集成电路装置 |
| KR1020000033664A KR100341191B1 (ko) | 1999-10-20 | 2000-06-19 | 노이즈를 억제하면서 내부 회로에 외부로부터 전원 전위를공급할 수 있는 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29832699A JP2001118399A (ja) | 1999-10-20 | 1999-10-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001118399A true JP2001118399A (ja) | 2001-04-27 |
Family
ID=17858220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29832699A Withdrawn JP2001118399A (ja) | 1999-10-20 | 1999-10-20 | 半導体集積回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6222781B1 (ja) |
| JP (1) | JP2001118399A (ja) |
| KR (1) | KR100341191B1 (ja) |
| CN (1) | CN1182537C (ja) |
| DE (1) | DE10027003B4 (ja) |
| TW (1) | TW472257B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007309782A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体装置 |
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|---|---|---|---|---|
| JP2002231000A (ja) * | 2001-02-05 | 2002-08-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2003100075A (ja) * | 2001-09-25 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2004227710A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005071556A (ja) * | 2003-08-28 | 2005-03-17 | Renesas Technology Corp | 半導体記憶装置および半導体集積回路装置 |
| CN104104378B (zh) * | 2013-04-10 | 2018-11-13 | 联华电子股份有限公司 | 输出缓冲器 |
| CN107992157B (zh) * | 2017-12-14 | 2021-01-05 | 上海艾为电子技术股份有限公司 | 一种电熔丝状态读取电路 |
| CN108089630B (zh) * | 2017-12-14 | 2021-01-22 | 上海艾为电子技术股份有限公司 | 一种电熔丝状态检测电路 |
| KR102401182B1 (ko) * | 2018-01-19 | 2022-05-24 | 삼성전자주식회사 | 메모리 장치 및 메모리 패키지 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| JP3583482B2 (ja) | 1994-10-04 | 2004-11-04 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
-
1999
- 1999-10-20 JP JP29832699A patent/JP2001118399A/ja not_active Withdrawn
-
2000
- 2000-04-14 US US09/549,934 patent/US6222781B1/en not_active Expired - Fee Related
- 2000-05-31 DE DE10027003A patent/DE10027003B4/de not_active Expired - Fee Related
- 2000-06-16 TW TW089111831A patent/TW472257B/zh active
- 2000-06-19 KR KR1020000033664A patent/KR100341191B1/ko not_active IP Right Cessation
- 2000-06-19 CN CNB00118637XA patent/CN1182537C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007309782A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1295333A (zh) | 2001-05-16 |
| DE10027003A1 (de) | 2001-05-17 |
| KR100341191B1 (ko) | 2002-06-20 |
| CN1182537C (zh) | 2004-12-29 |
| TW472257B (en) | 2002-01-11 |
| US6222781B1 (en) | 2001-04-24 |
| DE10027003B4 (de) | 2004-06-17 |
| KR20010039668A (ko) | 2001-05-15 |
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