JP2003303894A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】
【課題】 入力回路と出力回路を有する半導体集積回路
において、出力回路の電源上に発生した電源ノイズの入
力回路に対する影響を低減する半導体集積回路を提供す
る。 【解決手段】 半導体集積回路は、信号を入力する入力
回路１１と、入力した信号に対して所定の機能を実行す
る内部回路１５と、所定の機能が実行された信号を出力
する出力回路１３とを有し、外部電源電圧ＶＤＤと、外
部電源電圧ＶＤＤよりもＩＯ用電源電圧ＶＤＤＱとを入
力する。入力回路１１には外部電源電圧ＶＤＤを降圧し
た電圧ＶＩＯが供給され、出力回路１３にはＩＯ用電源
電圧ＶＤＤＱが供給される。
において、出力回路の電源上に発生した電源ノイズの入
力回路に対する影響を低減する半導体集積回路を提供す
る。 【解決手段】 半導体集積回路は、信号を入力する入力
回路１１と、入力した信号に対して所定の機能を実行す
る内部回路１５と、所定の機能が実行された信号を出力
する出力回路１３とを有し、外部電源電圧ＶＤＤと、外
部電源電圧ＶＤＤよりもＩＯ用電源電圧ＶＤＤＱとを入
力する。入力回路１１には外部電源電圧ＶＤＤを降圧し
た電圧ＶＩＯが供給され、出力回路１３にはＩＯ用電源
電圧ＶＤＤＱが供給される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、入力バッファ、内部回路及び出力バッファを
有し、内部回路と入出力バッファとの間で供給する電源
電圧が異なる半導体集積回路に関する。
し、特に、入力バッファ、内部回路及び出力バッファを
有し、内部回路と入出力バッファとの間で供給する電源
電圧が異なる半導体集積回路に関する。
【０００２】
【従来の技術】図１３に従来の半導体集積回路の回路構
成を示す。同図に示すように、半導体集積回路は、外部
からデータ信号を受け取るための入力回路１１と、半導
体集積回路の所定の機能に対応した処理を行なう内部回
路１５と、内部回路１５から受けたデータ信号を後段の
回路に出力するための信号に形成する出力回路１３とか
らなる。
成を示す。同図に示すように、半導体集積回路は、外部
からデータ信号を受け取るための入力回路１１と、半導
体集積回路の所定の機能に対応した処理を行なう内部回
路１５と、内部回路１５から受けたデータ信号を後段の
回路に出力するための信号に形成する出力回路１３とか
らなる。
【０００３】このような半導体集積回路に対しては、近
年の低電力化の要請から、全体として低い電源電圧を供
給することが好ましい。電源電圧を低くすると、内部回
路１５において処理能力を十分に得ることができないと
いう弊害がある。このため、内部回路には高い電源電圧
を供給する一方、入力回路及び出力回路にはＩＯ用電源
として低い電源電圧を供給するという手法が考えられ
る。
年の低電力化の要請から、全体として低い電源電圧を供
給することが好ましい。電源電圧を低くすると、内部回
路１５において処理能力を十分に得ることができないと
いう弊害がある。このため、内部回路には高い電源電圧
を供給する一方、入力回路及び出力回路にはＩＯ用電源
として低い電源電圧を供給するという手法が考えられ
る。
【０００４】例えば、図１３に示す例では、内部回路１
５に対しては高い電源電圧ＶＤＤ（例えば３．０Ｖ）が
供給され、入力回路１１及び出力回路１３に対してはＩ
Ｏ用電源として電源電圧ＶＤＤよりも低い電源電圧ＶＤ
ＤＱ（例えば１．８Ｖ）が供給されている。
５に対しては高い電源電圧ＶＤＤ（例えば３．０Ｖ）が
供給され、入力回路１１及び出力回路１３に対してはＩ
Ｏ用電源として電源電圧ＶＤＤよりも低い電源電圧ＶＤ
ＤＱ（例えば１．８Ｖ）が供給されている。
【０００５】
【発明が解決しようとする課題】しかし、このように入
力回路に低電圧の電源を入力していても、入力回路に入
力信号が入力されるとき、入力信号のしきい値が大きく
変化するという問題がある。
力回路に低電圧の電源を入力していても、入力回路に入
力信号が入力されるとき、入力信号のしきい値が大きく
変化するという問題がある。
【０００６】本発明は上記課題を解決すべくなされたも
のであり、その目的とするところは、入力回路と出力回
路を有する半導体集積回路において、入力回路の入力信
号のしきい値の変化を抑制する半導体集積回路を提供す
ることにある。
のであり、その目的とするところは、入力回路と出力回
路を有する半導体集積回路において、入力回路の入力信
号のしきい値の変化を抑制する半導体集積回路を提供す
ることにある。
【０００７】
【課題を解決するための手段】本発明に係る第１の半導
体集積回路は、信号を入力する入力回路と、入力した信
号に対して所定の機能を実行する内部回路と、所定の機
能が実行された信号を出力する出力回路とを有する。半
導体集積回路は、外部から第１の電源電圧と、第１の電
源電圧よりも低い第２の電源電圧とを入力する。入力回
路には第１の電源電圧を降圧した電圧を供給し、出力回
路には第２の電源電圧を供給する。
体集積回路は、信号を入力する入力回路と、入力した信
号に対して所定の機能を実行する内部回路と、所定の機
能が実行された信号を出力する出力回路とを有する。半
導体集積回路は、外部から第１の電源電圧と、第１の電
源電圧よりも低い第２の電源電圧とを入力する。入力回
路には第１の電源電圧を降圧した電圧を供給し、出力回
路には第２の電源電圧を供給する。
【０００８】本発明に係る第２の半導体集積回路は、第
１の半導体集積回路において、さらに、第１の電源電圧
を降圧する第１の降圧回路と、第１の降圧回路により降
圧された電圧をさらに降圧する第２の降圧回路とを備え
る。第１の降圧回路からの電圧を内部回路に供給し、第
２の降圧回路からの電圧を前記入力回路に供給する。
１の半導体集積回路において、さらに、第１の電源電圧
を降圧する第１の降圧回路と、第１の降圧回路により降
圧された電圧をさらに降圧する第２の降圧回路とを備え
る。第１の降圧回路からの電圧を内部回路に供給し、第
２の降圧回路からの電圧を前記入力回路に供給する。
【０００９】本発明に係る第３の半導体集積回路は、第
２の半導体集積回路において、第２の降圧回路からの電
圧が入力用電源電圧の動作規格範囲内にある。
２の半導体集積回路において、第２の降圧回路からの電
圧が入力用電源電圧の動作規格範囲内にある。
【００１０】本発明に係る第４の半導体集積回路は、第
１の半導体集積回路において、第２の降圧回路がＮＭＯ
Ｓトランジスタからなり、ＮＭＯＳトランジスタのしき
い値電圧を用いて降圧する。
１の半導体集積回路において、第２の降圧回路がＮＭＯ
Ｓトランジスタからなり、ＮＭＯＳトランジスタのしき
い値電圧を用いて降圧する。
【００１１】本発明に係る第５の半導体集積回路は、第
１の半導体集積回路において、通常動作時においては、
入力回路に第１の電源電圧を供給し、集積回路内の消費
電流を低減する動作モードであるパワーダウンモードで
の動作時においては、入力回路に第２の電源電圧を供給
する。
１の半導体集積回路において、通常動作時においては、
入力回路に第１の電源電圧を供給し、集積回路内の消費
電流を低減する動作モードであるパワーダウンモードで
の動作時においては、入力回路に第２の電源電圧を供給
する。
【００１２】本発明に係る第６の半導体集積回路は、第
１の半導体集積回路において、入力回路に供給する電源
として、第１の電源電圧又は第１の電源電圧を降圧した
電圧のいずれか一方を選択する選択回路をさらに備え
る。
１の半導体集積回路において、入力回路に供給する電源
として、第１の電源電圧又は第１の電源電圧を降圧した
電圧のいずれか一方を選択する選択回路をさらに備え
る。
【００１３】本発明に係る第７の半導体集積回路は、第
６の半導体集積回路において、入力回路は、第１の電源
電圧を受けて動作する第１のバッファ回路と、第１の電
源電圧を降圧した電圧を受けて動作する第２のバッファ
回路とを備える。選択回路は入力回路に供給される電源
に応じていずれかのバッファ回路を選択する。
６の半導体集積回路において、入力回路は、第１の電源
電圧を受けて動作する第１のバッファ回路と、第１の電
源電圧を降圧した電圧を受けて動作する第２のバッファ
回路とを備える。選択回路は入力回路に供給される電源
に応じていずれかのバッファ回路を選択する。
【００１４】本発明に係る第８の半導体集積回路は、第
６の半導体集積回路において、選択回路は選択信号によ
り電源の選択を行なう。選択信号は所定の電位に接続さ
れたインナーリードをパッドに電気的に接続することに
より生成される。
６の半導体集積回路において、選択回路は選択信号によ
り電源の選択を行なう。選択信号は所定の電位に接続さ
れたインナーリードをパッドに電気的に接続することに
より生成される。
【００１５】本発明に係る第９の半導体集積回路は、第
６の半導体集積回路において、選択回路は選択信号によ
り電源の選択を行なう。選択信号は書替え可能な記憶装
置に記録された所定のデータに基いて生成される。
６の半導体集積回路において、選択回路は選択信号によ
り電源の選択を行なう。選択信号は書替え可能な記憶装
置に記録された所定のデータに基いて生成される。
【００１６】本発明に係る第１０の半導体集積回路は、
第９の半導体集積回路において、書替え可能な記憶装置
が他の集積回路内に設けられ、かつ、当該半導体集積回
路と同一モールド内に設けられる。
第９の半導体集積回路において、書替え可能な記憶装置
が他の集積回路内に設けられ、かつ、当該半導体集積回
路と同一モールド内に設けられる。
【００１７】本発明に係る第１１の半導体集積回路は、
第６の半導体集積回路において、選択回路は選択信号に
より電源の選択を行なう。選択信号はヒューズの電気的
切断の有無に応じて生成される。
第６の半導体集積回路において、選択回路は選択信号に
より電源の選択を行なう。選択信号はヒューズの電気的
切断の有無に応じて生成される。
【００１８】本発明に係る第１２の半導体集積回路は、
第８、第９または第１１の半導体集積回路において、テ
ストモード信号が入力されたときに、外部から入力した
テスト信号を前記選択信号として出力するモード選択回
路をさらに備える。
第８、第９または第１１の半導体集積回路において、テ
ストモード信号が入力されたときに、外部から入力した
テスト信号を前記選択信号として出力するモード選択回
路をさらに備える。
【００１９】
【発明の実施の形態】以下添付の図面を参照して、本発
明に係る半導体集積回路の実施の形態を詳細に説明す
る。なお、入力回路の入力信号のしきい値が大きく変化
するタイミングを調査解析したところ、データの出力時
に発生することが分かった。さらに、これは、入力回路
と出力回路が低い電源電圧であるものの電源が共通する
ことから、入力回路が出力回路からのノイズの影響を受
けるために生じることがわかった。以上の点を考慮して
以下の実施の形態で示す構成を考案した。
明に係る半導体集積回路の実施の形態を詳細に説明す
る。なお、入力回路の入力信号のしきい値が大きく変化
するタイミングを調査解析したところ、データの出力時
に発生することが分かった。さらに、これは、入力回路
と出力回路が低い電源電圧であるものの電源が共通する
ことから、入力回路が出力回路からのノイズの影響を受
けるために生じることがわかった。以上の点を考慮して
以下の実施の形態で示す構成を考案した。
【００２０】実施の形態１．図１に本発明に係る半導体
集積回路の構成を示す。半導体集積回路は、外部からデ
ータ信号を受け取るための入力バッファを含む入力回路
１１と、半導体集積回路の所定の機能に対応した処理を
行なう内部回路１５と、内部回路１５から受けたデータ
信号を後段の回路に出力するための信号に形成する出力
バッファを含む出力回路１３とからなる。半導体集積回
路はさらに降圧回路２１、２３を有する。
集積回路の構成を示す。半導体集積回路は、外部からデ
ータ信号を受け取るための入力バッファを含む入力回路
１１と、半導体集積回路の所定の機能に対応した処理を
行なう内部回路１５と、内部回路１５から受けたデータ
信号を後段の回路に出力するための信号に形成する出力
バッファを含む出力回路１３とからなる。半導体集積回
路はさらに降圧回路２１、２３を有する。
【００２１】本半導体集積回路は外部から駆動電源とし
て２種類の電圧を入力するため２つの電源入力端子を有
する。２種類の電圧の一方は、内部回路を駆動するため
の電圧（例えば３．０Ｖ）を供給する電源（以下「外部
電源」）ＶＤＤであり、他方は入出力用回路を駆動する
ための低い電圧（例えば１．８Ｖ）を供給する電源（以
下「ＩＯ用電源」）ＶＤＤＱである。
て２種類の電圧を入力するため２つの電源入力端子を有
する。２種類の電圧の一方は、内部回路を駆動するため
の電圧（例えば３．０Ｖ）を供給する電源（以下「外部
電源」）ＶＤＤであり、他方は入出力用回路を駆動する
ための低い電圧（例えば１．８Ｖ）を供給する電源（以
下「ＩＯ用電源」）ＶＤＤＱである。
【００２２】図１に示すように、出力回路１３にはＩＯ
用電源ＶＤＤＱが接続される。内部回路には外部電源Ｖ
ＤＤの電圧を降圧回路２１で降圧した後の電圧（例えば
２．５Ｖ）が供給される。また、入力回路１１には降圧
回路２１で降圧した電圧をさらに降圧回路２３で降圧し
た電圧ＶＩＯ（例えば１．８Ｖ）が供給される。なお、
降圧回路２３で降圧した電圧ＶＩＯはＩＯ用電源として
の動作規格範囲内の電圧になるようにする。
用電源ＶＤＤＱが接続される。内部回路には外部電源Ｖ
ＤＤの電圧を降圧回路２１で降圧した後の電圧（例えば
２．５Ｖ）が供給される。また、入力回路１１には降圧
回路２１で降圧した電圧をさらに降圧回路２３で降圧し
た電圧ＶＩＯ（例えば１．８Ｖ）が供給される。なお、
降圧回路２３で降圧した電圧ＶＩＯはＩＯ用電源として
の動作規格範囲内の電圧になるようにする。
【００２３】このように、半導体集積回路に供給される
ＩＯ用電源ＶＤＤＱは出力回路１３のみに供給され、外
部電源ＶＤＤは内部回路１５及び入力回路１１にそれぞ
れ降圧後に供給される。つまり、入力回路１１の電源
と、出力回路１３の電源とが分離されているため、出力
回路１１からのデータ出力時にＩＯ用電源ＶＤＤＱに大
きなノイズが乗ったとしても、入力回路１１の電源には
ノイズの影響が及ばないので、入力回路に含まれる入力
信号のしきい値の変動等の問題が解消される。
ＩＯ用電源ＶＤＤＱは出力回路１３のみに供給され、外
部電源ＶＤＤは内部回路１５及び入力回路１１にそれぞ
れ降圧後に供給される。つまり、入力回路１１の電源
と、出力回路１３の電源とが分離されているため、出力
回路１１からのデータ出力時にＩＯ用電源ＶＤＤＱに大
きなノイズが乗ったとしても、入力回路１１の電源には
ノイズの影響が及ばないので、入力回路に含まれる入力
信号のしきい値の変動等の問題が解消される。
【００２４】なお、図２に示すように、入力回路１１に
ＩＯ用電源ＶＤＤＱを接続し、出力回路１３に、外部電
源ＶＤＤを降圧回路２１及び降圧回路２３を介して接続
するようにしてもよい。このような構成でも、入力回路
１１の電源と出力回路１３の電源とを分離でき、上記の
場合と同様の効果が得られる。
ＩＯ用電源ＶＤＤＱを接続し、出力回路１３に、外部電
源ＶＤＤを降圧回路２１及び降圧回路２３を介して接続
するようにしてもよい。このような構成でも、入力回路
１１の電源と出力回路１３の電源とを分離でき、上記の
場合と同様の効果が得られる。
【００２５】実施の形態２．次に、実施の形態１の効果
に加え、さらに、消費電力を低減する動作モードを備え
た半導体集積回路の構成、動作を説明する。
に加え、さらに、消費電力を低減する動作モードを備え
た半導体集積回路の構成、動作を説明する。
【００２６】図３に本実施形態の半導体集積回路の構成
を示す。本実施形態の半導体集積回路は図１に示す構成
に加えてさらに電源切替回路２５を備えている。
を示す。本実施形態の半導体集積回路は図１に示す構成
に加えてさらに電源切替回路２５を備えている。
【００２７】電源切替回路２５には、降圧回路２１、２
３を介して外部電源ＶＤＤと、ＩＯ用電源ＶＤＤＱとが
接続される。電源切替回路２５はこれらの２つの電源の
うちのいずれか一方を入力回路１１に選択的に接続す
る。
３を介して外部電源ＶＤＤと、ＩＯ用電源ＶＤＤＱとが
接続される。電源切替回路２５はこれらの２つの電源の
うちのいずれか一方を入力回路１１に選択的に接続す
る。
【００２８】図４は電源切替回路２５のさらに詳細な構
成を示した図である。電源切替回路２５は、所定の制御
信号を出力するコマンドモード回路３３と、ＩＯ用電源
ＶＤＤＱに接続されたＰＭＯＳトランジスタＱ２１と、
インバータとを含む。降圧回路２３はＮＭＯＳトランジ
スタＱ２２からなり、トランジスタＱ２２のしきい値電
圧分だけ降圧回路２１からの電圧を降圧する。
成を示した図である。電源切替回路２５は、所定の制御
信号を出力するコマンドモード回路３３と、ＩＯ用電源
ＶＤＤＱに接続されたＰＭＯＳトランジスタＱ２１と、
インバータとを含む。降圧回路２３はＮＭＯＳトランジ
スタＱ２２からなり、トランジスタＱ２２のしきい値電
圧分だけ降圧回路２１からの電圧を降圧する。
【００２９】コマンドモード回路３３は所定の機能を実
現するための制御信号を出力する。所定の機能には、リ
セット機能、パワーダウン機能が含まれる。本実施形態
では特にパワーダウン機能に着目する。パワーダウン機
能は半導体集積回路の消費電力を低減するための機能で
ある。パワーダウン機能動作時（このときの動作モード
を「パワーダウンモード」という。）は、半導体集積回
路において最低限必要な回路部に対してのみ電力を供給
するようにすることにより、半導体集積回路全体での消
費電力が低減される。
現するための制御信号を出力する。所定の機能には、リ
セット機能、パワーダウン機能が含まれる。本実施形態
では特にパワーダウン機能に着目する。パワーダウン機
能は半導体集積回路の消費電力を低減するための機能で
ある。パワーダウン機能動作時（このときの動作モード
を「パワーダウンモード」という。）は、半導体集積回
路において最低限必要な回路部に対してのみ電力を供給
するようにすることにより、半導体集積回路全体での消
費電力が低減される。
【００３０】以下、電源切替回路２５の動作を、通常動
作時及びパワーダウン機能動作時に分けて説明する。な
お、以下では、外部電源ＶＤＤの電圧を３．０Ｖ、降圧
回路２１で降圧して得られる電圧を２．５Ｖ、ＩＯ用電
源ＶＤＤＱの電圧を１．８Ｖとする。
作時及びパワーダウン機能動作時に分けて説明する。な
お、以下では、外部電源ＶＤＤの電圧を３．０Ｖ、降圧
回路２１で降圧して得られる電圧を２．５Ｖ、ＩＯ用電
源ＶＤＤＱの電圧を１．８Ｖとする。
【００３１】（１）通常動作時
通常動作モード時は、コマンドモード回路３３は制御信
号を「Ｌ（Low）」とする。このとき、トランジスタＱ
２１にはインバータを介して「Ｈ（High）」が入力さ
れ、トランジスタＱ２１はオフするため、ＩＯ用電源Ｖ
ＤＤＱの電圧は、電源線ＶＩＯに伝達されない。
号を「Ｌ（Low）」とする。このとき、トランジスタＱ
２１にはインバータを介して「Ｈ（High）」が入力さ
れ、トランジスタＱ２１はオフするため、ＩＯ用電源Ｖ
ＤＤＱの電圧は、電源線ＶＩＯに伝達されない。
【００３２】一方、降圧回路２３のトランジスタＱ２２
にはインバータを介して制御信号「Ｈ」が伝達され、ト
ランジスタＱ２２はオンする。これにより、外部電源Ｖ
ＤＤの電圧を降圧回路２１によってＩＯ用電源ＶＤＤＱ
の電圧まで降圧した電圧が電源線ＶＩＯに供給される。
すなわち、トランジスタＱ２２のしきい値電圧を０．７
Ｖとすると、電圧ＶＩＯは２．５Ｖ−０．７Ｖ＝１．８
Ｖとなる。この電圧ＶＩＯを入力回路１１の電源として
利用すれば、入力回路１１の電源と、出力回路１３の電
源とを分離でき、入力回路においてデータ出力時のノイ
ズの影響を排除できる。また、降圧回路２３は回路規模
を小さくするためトランジスタＱ２２で構成している
が、外部からオン／オフが制御できれば他の構成でもよ
い。また、電圧ＶＩＯはその値が仕様上の適応範囲内に
入っていればよい。
にはインバータを介して制御信号「Ｈ」が伝達され、ト
ランジスタＱ２２はオンする。これにより、外部電源Ｖ
ＤＤの電圧を降圧回路２１によってＩＯ用電源ＶＤＤＱ
の電圧まで降圧した電圧が電源線ＶＩＯに供給される。
すなわち、トランジスタＱ２２のしきい値電圧を０．７
Ｖとすると、電圧ＶＩＯは２．５Ｖ−０．７Ｖ＝１．８
Ｖとなる。この電圧ＶＩＯを入力回路１１の電源として
利用すれば、入力回路１１の電源と、出力回路１３の電
源とを分離でき、入力回路においてデータ出力時のノイ
ズの影響を排除できる。また、降圧回路２３は回路規模
を小さくするためトランジスタＱ２２で構成している
が、外部からオン／オフが制御できれば他の構成でもよ
い。また、電圧ＶＩＯはその値が仕様上の適応範囲内に
入っていればよい。
【００３３】以上のように、通常動作モード時には、入
力回路１１に対して、外部電源ＶＤＤを降圧した電圧が
供給される。
力回路１１に対して、外部電源ＶＤＤを降圧した電圧が
供給される。
【００３４】（２）パワーダウンモード時
パワーダウンモード時は、コマンドモード回路３３は制
御信号を「Ｈ」とする。このとき、トランジスタＱ２１
にはインバータを介して「Ｌ」が入力され、トランジス
タＱ２１はオンする。このため、ＩＯ用電源ＶＤＤＱの
電圧が電源線ＶＩＯに供給される。
御信号を「Ｈ」とする。このとき、トランジスタＱ２１
にはインバータを介して「Ｌ」が入力され、トランジス
タＱ２１はオンする。このため、ＩＯ用電源ＶＤＤＱの
電圧が電源線ＶＩＯに供給される。
【００３５】一方、降圧回路２３のトランジスタＱ２２
にはインバータを介して制御信号「Ｌ」が伝達され、ト
ランジスタＱ２２はオフする。これにより、外部電源Ｖ
ＤＤからの電圧は電源線ＶＩＯに供給されない。
にはインバータを介して制御信号「Ｌ」が伝達され、ト
ランジスタＱ２２はオフする。これにより、外部電源Ｖ
ＤＤからの電圧は電源線ＶＩＯに供給されない。
【００３６】以上のように、パワーダウンモード時に
は、入力回路１１に対してＩＯ用電源ＶＤＤＱの電圧が
供給される。
は、入力回路１１に対してＩＯ用電源ＶＤＤＱの電圧が
供給される。
【００３７】入力回路１１を外部電源ＶＤＤを降圧した
電圧で駆動する場合、入力信号は外部電源ＶＤＤに依存
し、入力回路１１の駆動電源はＩＯ用電源ＶＤＤＱに依
存することになり、電源が異なることからいずれかの電
源電圧が変動した場合に若干の電位差が生じ多少のリー
ク電流が発生し、消費電流が増大するという問題があ
る。図４、図５に示す構成により、パワーダウンモード
時には、入力回路１１において、入力データ信号と駆動
電源とはともにＩＯ用電源ＶＤＤＱに依存することにな
り、電源電圧の変動があっても入力データ信号と駆動電
源とは同様に変動するため、電位差を生じず、入力回路
の初段に含まれるバッファ回路の貫通電流を防止でき
る。
電圧で駆動する場合、入力信号は外部電源ＶＤＤに依存
し、入力回路１１の駆動電源はＩＯ用電源ＶＤＤＱに依
存することになり、電源が異なることからいずれかの電
源電圧が変動した場合に若干の電位差が生じ多少のリー
ク電流が発生し、消費電流が増大するという問題があ
る。図４、図５に示す構成により、パワーダウンモード
時には、入力回路１１において、入力データ信号と駆動
電源とはともにＩＯ用電源ＶＤＤＱに依存することにな
り、電源電圧の変動があっても入力データ信号と駆動電
源とは同様に変動するため、電位差を生じず、入力回路
の初段に含まれるバッファ回路の貫通電流を防止でき
る。
【００３８】また、以上の構成により、通常動作時は入
力回路へのノイズの影響を排除でき、また、パワーダウ
ンモード時は消費電流を低減できる。
力回路へのノイズの影響を排除でき、また、パワーダウ
ンモード時は消費電流を低減できる。
【００３９】実施の形態３．本実施形態では、入力回路
への供給電源として外部電源とＩＯ用電源の２種類の電
圧に対応可能な半導体集積回路について説明する。ユー
ザは本半導体集積回路を使用する際には、入力回路への
供給電源としていずれかの電源を選択する。図５に本実
施形態の半導体集積回路の入力回路の構成を示す。本実
施形態の入力回路１１ｂはそれぞれ異なる電源電圧での
動作に適した２つのバッファ回路４１、４３を有してい
る。
への供給電源として外部電源とＩＯ用電源の２種類の電
圧に対応可能な半導体集積回路について説明する。ユー
ザは本半導体集積回路を使用する際には、入力回路への
供給電源としていずれかの電源を選択する。図５に本実
施形態の半導体集積回路の入力回路の構成を示す。本実
施形態の入力回路１１ｂはそれぞれ異なる電源電圧での
動作に適した２つのバッファ回路４１、４３を有してい
る。
【００４０】バッファ回路４１は電圧ＶＩＯで最適に動
作するよう設計された回路である。電圧ＶＩＯは上記の
実施形態１、２に示したように外部電源ＶＤＤを降圧し
て得られ、ＩＯ用電源電圧に等しい電圧となる。但し、
実施の形態２の場合であれば、パワーダウンモード時は
電圧ＶＩＯは外部電源ＶＤＤの電圧となる。バッファ回
路４３は外部電源ＶＤＤの電圧で最適に動作するよう設
計された回路である。本半導体集積回路が電子機器に搭
載されて使用される際には、ユーザにより用途に応じて
２つのバッファ回路４１、４３のいずれか一方が選択さ
れる。
作するよう設計された回路である。電圧ＶＩＯは上記の
実施形態１、２に示したように外部電源ＶＤＤを降圧し
て得られ、ＩＯ用電源電圧に等しい電圧となる。但し、
実施の形態２の場合であれば、パワーダウンモード時は
電圧ＶＩＯは外部電源ＶＤＤの電圧となる。バッファ回
路４３は外部電源ＶＤＤの電圧で最適に動作するよう設
計された回路である。本半導体集積回路が電子機器に搭
載されて使用される際には、ユーザにより用途に応じて
２つのバッファ回路４１、４３のいずれか一方が選択さ
れる。
【００４１】バッファ回路４１は、ＰＭＯＳトランジス
タＱ３１、Ｑ３２と、ＮＭＯＳトランジスタＱ３３、Ｑ
３７とを含む。各トランジスタのサイズは、外部電源Ｖ
ＤＤを降圧して得られる電圧ＶＩＯで最適に動作するよ
う設計されている。トランジスタＱ３２とトランジスタ
Ｑ３３とは入力バッファを構成する。トランジスタＱ３
１は電源電圧ＶＩＯの供給を制御し、トランジスタＱ３
７はデータ信号の伝達を制御する。
タＱ３１、Ｑ３２と、ＮＭＯＳトランジスタＱ３３、Ｑ
３７とを含む。各トランジスタのサイズは、外部電源Ｖ
ＤＤを降圧して得られる電圧ＶＩＯで最適に動作するよ
う設計されている。トランジスタＱ３２とトランジスタ
Ｑ３３とは入力バッファを構成する。トランジスタＱ３
１は電源電圧ＶＩＯの供給を制御し、トランジスタＱ３
７はデータ信号の伝達を制御する。
【００４２】バッファ回路４３は、ＰＭＯＳトランジス
タＱ３４、Ｑ３５と、ＮＭＯＳトランジスタＱ３６、Ｑ
３８とを含む。各トランジスタのサイズは、外部電源Ｖ
ＤＤの電圧で最適に動作するよう設計されている。トラ
ンジスタＱ３５とトランジスタＱ３６とは入力バッファ
を構成する。トランジスタＱ３４は外部電源ＶＤＤの供
給を制御し、トランジスタＱ３８はデータ信号の伝達を
制御する。
タＱ３４、Ｑ３５と、ＮＭＯＳトランジスタＱ３６、Ｑ
３８とを含む。各トランジスタのサイズは、外部電源Ｖ
ＤＤの電圧で最適に動作するよう設計されている。トラ
ンジスタＱ３５とトランジスタＱ３６とは入力バッファ
を構成する。トランジスタＱ３４は外部電源ＶＤＤの供
給を制御し、トランジスタＱ３８はデータ信号の伝達を
制御する。
【００４３】バッファ回路４１またはバッファ回路４３
はイネーブル信号＃ＥＮＡ、＃ＥＮＢにより選択され
る。ここで、信号名の前に付された「＃」はその信号が
アクティブ・ローで動作することを示す。イネーブル信
号は信号生成回路（後述）により生成される。バッファ
回路４１またはバッファ回路４３は、信号ＩＮＴＡを入
力して後段の内部回路へ伝達する。なお、バッファ回路
４１の出力は後段の内部回路へ伝達される前にレベル変
換回路４５によって内部回路へ適した信号レベルに変換
（昇圧）される。
はイネーブル信号＃ＥＮＡ、＃ＥＮＢにより選択され
る。ここで、信号名の前に付された「＃」はその信号が
アクティブ・ローで動作することを示す。イネーブル信
号は信号生成回路（後述）により生成される。バッファ
回路４１またはバッファ回路４３は、信号ＩＮＴＡを入
力して後段の内部回路へ伝達する。なお、バッファ回路
４１の出力は後段の内部回路へ伝達される前にレベル変
換回路４５によって内部回路へ適した信号レベルに変換
（昇圧）される。
【００４４】＜半導体集積回路の動作＞以下に、上記の
構成を有する半導体集積回路の動作について説明する。
構成を有する半導体集積回路の動作について説明する。
【００４５】（１）入力回路の駆動電源として外部電源
ＶＤＤを降圧した電源を使用する場合 イネーブル信号＃ＥＮＢがアクティブ（「Ｌ」）、イネ
ーブル信号＃ＥＮＡが非アクティブ（「Ｈ」）に制御さ
れる。
ＶＤＤを降圧した電源を使用する場合 イネーブル信号＃ＥＮＢがアクティブ（「Ｌ」）、イネ
ーブル信号＃ＥＮＡが非アクティブ（「Ｈ」）に制御さ
れる。
【００４６】バッファ回路４１において、イネーブル信
号＃ＥＮＢがアクティブになると、トランジスタＱ３１
がオンし、トランジスタＱ３２、Ｑ３３からなる入力バ
ッファには動作電圧ＶＩＯが供給される。このとき、ト
ランジスタＱ３７はイネーブル信号＃ＥＮＢが「Ｌ」で
あるから、オフする。故に、信号ＩＮＴＡがトランジス
タＱ３２、Ｑ３３からなる入力バッファからインバータ
ＩＮＶ３２を介してレベル変換回路４５に伝達される。
号＃ＥＮＢがアクティブになると、トランジスタＱ３１
がオンし、トランジスタＱ３２、Ｑ３３からなる入力バ
ッファには動作電圧ＶＩＯが供給される。このとき、ト
ランジスタＱ３７はイネーブル信号＃ＥＮＢが「Ｌ」で
あるから、オフする。故に、信号ＩＮＴＡがトランジス
タＱ３２、Ｑ３３からなる入力バッファからインバータ
ＩＮＶ３２を介してレベル変換回路４５に伝達される。
【００４７】一方、バッファ回路４３において、イネー
ブル信号＃ＥＮＡが「Ｈ」であるから、トランジスタＱ
３４はオフする。また、トランジスタＱ３８がオンし、
インバータＩＮＶ３３に「Ｌ」を出力する。そして、イ
ンバータＩＮＶ３３は「Ｈ」をＮＡＮＤ回路ＮＡＮ３１
に出力する。
ブル信号＃ＥＮＡが「Ｈ」であるから、トランジスタＱ
３４はオフする。また、トランジスタＱ３８がオンし、
インバータＩＮＶ３３に「Ｌ」を出力する。そして、イ
ンバータＩＮＶ３３は「Ｈ」をＮＡＮＤ回路ＮＡＮ３１
に出力する。
【００４８】以上のように、ＮＡＮＤ回路ＮＡＮ３１の
一方の入力が「Ｈ」であるため、ＮＡＮＤ回路ＮＡＮ３
１の他方の入力がインバータＩＮＶ３１を介して後段に
伝達される。すなわち、外部電源ＶＤＤの電圧での動作
に適して設計されたバッファ回路４１からの出力が後段
の内部回路１５へ伝達される。
一方の入力が「Ｈ」であるため、ＮＡＮＤ回路ＮＡＮ３
１の他方の入力がインバータＩＮＶ３１を介して後段に
伝達される。すなわち、外部電源ＶＤＤの電圧での動作
に適して設計されたバッファ回路４１からの出力が後段
の内部回路１５へ伝達される。
【００４９】（２）入力回路の駆動電源として外部電源
ＶＤＤを使用する場合 イネーブル信号＃ＥＮＢが非アクティブ（「Ｈ」）、イ
ネーブル信号＃ＥＮＡがアクティブ（「Ｌ」）に制御さ
れる。これにより、バッファ回路４３において、トラン
ジスタＱ３４はオンし、トランジスタＱ３５、Ｑ３６か
らなる入力バッファに外部電源ＶＤＤから電圧が供給さ
れる。また、トランジスタＱ３８はオフする。一方、バ
ッファ回路４１において、トランジスタＱ３１はオフす
る。また、トランジスタＱ３７がオンし、インバータＩ
ＮＶ３２に「Ｌ」を出力する。
ＶＤＤを使用する場合 イネーブル信号＃ＥＮＢが非アクティブ（「Ｈ」）、イ
ネーブル信号＃ＥＮＡがアクティブ（「Ｌ」）に制御さ
れる。これにより、バッファ回路４３において、トラン
ジスタＱ３４はオンし、トランジスタＱ３５、Ｑ３６か
らなる入力バッファに外部電源ＶＤＤから電圧が供給さ
れる。また、トランジスタＱ３８はオフする。一方、バ
ッファ回路４１において、トランジスタＱ３１はオフす
る。また、トランジスタＱ３７がオンし、インバータＩ
ＮＶ３２に「Ｌ」を出力する。
【００５０】以上のようにして、外部電源ＶＤＤの電圧
での動作に適して設計されたバッファ回路４３が選択さ
れ、そのバッファ回路４３からの出力が後段の内部回路
１５へ伝達される。
での動作に適して設計されたバッファ回路４３が選択さ
れ、そのバッファ回路４３からの出力が後段の内部回路
１５へ伝達される。
【００５１】なお、上記の説明においては、２種類の電
源電圧に応じた２つのバッファ回路を設けたが、３種類
以上の電源電圧を切替えて使用する場合は、電源電圧に
応じた３種類以上のバッファ回路を設け、使用する動作
電圧に応じて一のバッファ回路を選択するようにしても
よい。
源電圧に応じた２つのバッファ回路を設けたが、３種類
以上の電源電圧を切替えて使用する場合は、電源電圧に
応じた３種類以上のバッファ回路を設け、使用する動作
電圧に応じて一のバッファ回路を選択するようにしても
よい。
【００５２】このように、本実施形態の入力回路によれ
ば、駆動電源に適して設計されたバッファ回路が使用さ
れるので、より効率のよい処理能力が実現できる。
ば、駆動電源に適して設計されたバッファ回路が使用さ
れるので、より効率のよい処理能力が実現できる。
【００５３】＜イネーブル信号の生成＞次に、上記の入
力回路１１ｂにおいてバッファ回路４１、４３を選択す
るためのイネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回路
について説明する。以下に説明するイネーブル信号＃Ｅ
ＮＡ、＃ＥＮＢの生成回路は本半導体集積回路内に設け
てもよい。または、その外部に設けてもよいが、このと
きは本半導体集積回路とともにモールドされ同一パッケ
ージ内に収納されるのが好ましい。
力回路１１ｂにおいてバッファ回路４１、４３を選択す
るためのイネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回路
について説明する。以下に説明するイネーブル信号＃Ｅ
ＮＡ、＃ＥＮＢの生成回路は本半導体集積回路内に設け
てもよい。または、その外部に設けてもよいが、このと
きは本半導体集積回路とともにモールドされ同一パッケ
ージ内に収納されるのが好ましい。
【００５４】図６にイネーブル信号＃ＥＮＡ、＃ＥＮＢ
の生成回路の一例を示す。同図に示すように、生成回路
は２つのＮＡＮＤ回路と２つのインバータとからなる。
生成回路は、選択信号ＳＥＬとイネーブル信号＃ＥＮと
から、前述のイネーブル信号＃ＥＮＡ、＃ＥＮＢを生成
する。
の生成回路の一例を示す。同図に示すように、生成回路
は２つのＮＡＮＤ回路と２つのインバータとからなる。
生成回路は、選択信号ＳＥＬとイネーブル信号＃ＥＮと
から、前述のイネーブル信号＃ＥＮＡ、＃ＥＮＢを生成
する。
【００５５】イネーブル信号＃ＥＮはバッファ回路４
１、４３のいずれかの選択を可能とする信号である。イ
ネーブル信号＃ＥＮが非アクティブであれば、いずれの
バッファ回路４１、４３も選択されない。
１、４３のいずれかの選択を可能とする信号である。イ
ネーブル信号＃ＥＮが非アクティブであれば、いずれの
バッファ回路４１、４３も選択されない。
【００５６】選択信号ＳＥＬは、動作させるバッファ回
路を指定するための信号である。例えば、選択信号ＳＥ
Ｌは、バッファ回路４１を選択されるときは「Ｈ」に
し、バッファ回路４３を選択するときは「Ｌ」にする。
以下に、選択信号ＳＥＬの生成回路のいくつかの例につ
いて説明する。
路を指定するための信号である。例えば、選択信号ＳＥ
Ｌは、バッファ回路４１を選択されるときは「Ｈ」に
し、バッファ回路４３を選択するときは「Ｌ」にする。
以下に、選択信号ＳＥＬの生成回路のいくつかの例につ
いて説明する。
【００５７】生成回路例１
図７にボンディングオプションを利用した選択信号ＳＥ
Ｌの生成回路を示す。生成回路５１は２つのインバータ
からなり、その入力がパッド６１に接続される。パッド
６１は、「Ｈ」の選択信号ＳＥＬを生成するときは、電
源（ＶＤＤ）に接続するインナーリード６３に接続さ
れ、「Ｌ」の選択信号ＳＥＬを生成するときは、グラン
ド（ＧＮＤ）に接続するインナーリード６５に接続され
る。
Ｌの生成回路を示す。生成回路５１は２つのインバータ
からなり、その入力がパッド６１に接続される。パッド
６１は、「Ｈ」の選択信号ＳＥＬを生成するときは、電
源（ＶＤＤ）に接続するインナーリード６３に接続さ
れ、「Ｌ」の選択信号ＳＥＬを生成するときは、グラン
ド（ＧＮＤ）に接続するインナーリード６５に接続され
る。
【００５８】生成回路例２
図８は、図７に示す回路構成においてさらに選択信号の
テストを可能とする構成である。図８に示す構成では、
モード選択回路５３を設けている。モード選択回路５３
は、２つのトランスファーゲートＴＧ１、ＴＧ２と、イ
ンバータを含む。トランスファーゲートＴＧ１、ＴＧ２
には、インバータＩ３により、モードセレクト信号に応
じた互いに相補的な信号が入力される。モード選択回路
５３には、テストモードを設定するためのモードセレク
ト信号と、テストデータ（テスト用選択信号）とが入力
される。
テストを可能とする構成である。図８に示す構成では、
モード選択回路５３を設けている。モード選択回路５３
は、２つのトランスファーゲートＴＧ１、ＴＧ２と、イ
ンバータを含む。トランスファーゲートＴＧ１、ＴＧ２
には、インバータＩ３により、モードセレクト信号に応
じた互いに相補的な信号が入力される。モード選択回路
５３には、テストモードを設定するためのモードセレク
ト信号と、テストデータ（テスト用選択信号）とが入力
される。
【００５９】テストモード時においては、モードセレク
ト信号がアクティブ（すなわち「Ｈ」）になる。このと
き、トランスファーゲートＴＧ２がオンになり、テスト
データを選択信号としてインバータＩ４に伝達する。ト
ランスファーゲートＴＧ１はオフになり、パッド６１か
らの信号をインバータＩ４に伝達しない。
ト信号がアクティブ（すなわち「Ｈ」）になる。このと
き、トランスファーゲートＴＧ２がオンになり、テスト
データを選択信号としてインバータＩ４に伝達する。ト
ランスファーゲートＴＧ１はオフになり、パッド６１か
らの信号をインバータＩ４に伝達しない。
【００６０】一方、非テストモード時においては、モー
ドセレクト信号が非アクティブ（すなわち「Ｌ」）にな
る。このとき、トランスファーゲートＴＧ１がオンにな
り、パッド６１からの信号を選択信号としてインバータ
Ｉ４に伝達する。トランスファーゲートＴＧ２はオフに
なり、テストデータをインバータＩ４に伝達しない。
ドセレクト信号が非アクティブ（すなわち「Ｌ」）にな
る。このとき、トランスファーゲートＴＧ１がオンにな
り、パッド６１からの信号を選択信号としてインバータ
Ｉ４に伝達する。トランスファーゲートＴＧ２はオフに
なり、テストデータをインバータＩ４に伝達しない。
【００６１】この回路構成により、インナーリードとパ
ッド間のワイヤリングを行なう前に、外部から入力した
選択信号により、バッファ回路４１、４３の動作テスト
が可能となる。
ッド間のワイヤリングを行なう前に、外部から入力した
選択信号により、バッファ回路４１、４３の動作テスト
が可能となる。
【００６２】生成回路例３
図９に、メモリ回路に記憶されたデータを選択信号ＳＥ
Ｌとして利用するための構成を示す。メモリ回路６７は
書き替え可能なメモリであり、選択信号を与えるデータ
を記録する所定の記憶領域を有している。生成回路５１
は、選択信号のデータが記録される所定の記憶領域から
読み出し信号が得られるように、例えばメモリ回路６７
のデータ線に接続される。メモリ回路６７の記録データ
を書き替えることにより、任意に切替信号の値を変更で
きる。メモリ回路６７は半導体集積回路と同一チップ上
に設けてもよい。または、外部に設けられたものを利用
してもよいが、このときは半導体集積回路とともにモー
ルドされ、同一パッケージ内に収納されるのが好まし
い。
Ｌとして利用するための構成を示す。メモリ回路６７は
書き替え可能なメモリであり、選択信号を与えるデータ
を記録する所定の記憶領域を有している。生成回路５１
は、選択信号のデータが記録される所定の記憶領域から
読み出し信号が得られるように、例えばメモリ回路６７
のデータ線に接続される。メモリ回路６７の記録データ
を書き替えることにより、任意に切替信号の値を変更で
きる。メモリ回路６７は半導体集積回路と同一チップ上
に設けてもよい。または、外部に設けられたものを利用
してもよいが、このときは半導体集積回路とともにモー
ルドされ、同一パッケージ内に収納されるのが好まし
い。
【００６３】図１０に示す回路構成は、図６に示す回路
構成にさらにモード選択回路５３を設けたものである。
この回路構成により、メモリ回路６７へデータを書き込
まなくとも、入力回路１１ｂにおけるバッファ回路４
１、４３の動作テストが可能となる。
構成にさらにモード選択回路５３を設けたものである。
この回路構成により、メモリ回路６７へデータを書き込
まなくとも、入力回路１１ｂにおけるバッファ回路４
１、４３の動作テストが可能となる。
【００６４】生成回路例４
図１１に、ヒューズを用いて選択信号を生成する回路構
成を示す。同図に示す回路は、ＰＭＯＳトランジスタＱ
９１と、ヒュ-ズ９１と、ＰＭＯＳトランジスタＱ９
２、Ｑ９３と、２つのインバータとからなる。電源ＶＤ
Ｄ、ＰＭＯＳトランジスタＱ９１、ヒューズ９１、２つ
のインバータが直列に接続されている。ヒューズ９１と
前段のインバータの間のノードと、グランドとの間には
並列に接続されたＮＭＯＳトランジスタＱ９２、Ｑ９３
が接続されている。
成を示す。同図に示す回路は、ＰＭＯＳトランジスタＱ
９１と、ヒュ-ズ９１と、ＰＭＯＳトランジスタＱ９
２、Ｑ９３と、２つのインバータとからなる。電源ＶＤ
Ｄ、ＰＭＯＳトランジスタＱ９１、ヒューズ９１、２つ
のインバータが直列に接続されている。ヒューズ９１と
前段のインバータの間のノードと、グランドとの間には
並列に接続されたＮＭＯＳトランジスタＱ９２、Ｑ９３
が接続されている。
【００６５】選択信号ＳＥＬとして「Ｈ」を出力させる
ときはヒュ-ズ９１を導通状態にする。これにより、ノ
ードＡが「Ｈ」となり、選択信号ＳＥＬとして「Ｈ」が
出力される。選択信号ＳＥＬとして「Ｌ」を出力させる
ときはヒュ-ズ９１を切断して非導通状態にする。これ
により、ノードＡが「Ｌ」となり、選択信号ＳＥＬとし
て「Ｌ」が出力される。
ときはヒュ-ズ９１を導通状態にする。これにより、ノ
ードＡが「Ｈ」となり、選択信号ＳＥＬとして「Ｈ」が
出力される。選択信号ＳＥＬとして「Ｌ」を出力させる
ときはヒュ-ズ９１を切断して非導通状態にする。これ
により、ノードＡが「Ｌ」となり、選択信号ＳＥＬとし
て「Ｌ」が出力される。
【００６６】図１２に示す回路構成は、図７に示す回路
構成にさらにモード選択回路５３を設けたものである。
この回路構成により、ヒューズ９１を切断せずに入力回
路１１ｂにおけるバッファ回路４１、４３の動作テスト
が可能となる。
構成にさらにモード選択回路５３を設けたものである。
この回路構成により、ヒューズ９１を切断せずに入力回
路１１ｂにおけるバッファ回路４１、４３の動作テスト
が可能となる。
【００６７】なお、入力端子と出力端子が共通の端子で
も、この端子に接続される入力回路と出力回路で別々の
電源電圧を用いればよい。
も、この端子に接続される入力回路と出力回路で別々の
電源電圧を用いればよい。
【００６８】
【発明の効果】本発明に係る第１の半導体集積回路によ
れば、入力回路に第１の電源電圧に基く電圧を供給し、
出力回路に第２の電源電圧を供給するため、入力回路の
電源と出力回路の電源とが分離される。それにより、入
力回路に対する、データ出力時に発生する出力回路の電
源ノイズの影響を排除できる。
れば、入力回路に第１の電源電圧に基く電圧を供給し、
出力回路に第２の電源電圧を供給するため、入力回路の
電源と出力回路の電源とが分離される。それにより、入
力回路に対する、データ出力時に発生する出力回路の電
源ノイズの影響を排除できる。
【００６９】本発明に係る第１の半導体集積回路によれ
ば、第１及び第２の降圧回路により、電源電圧から内部
回路及び入力回路に対する所望の電圧が得られる。
ば、第１及び第２の降圧回路により、電源電圧から内部
回路及び入力回路に対する所望の電圧が得られる。
【００７０】本発明に係る第３の半導体集積回路によれ
ば、第２の降圧回路からの電圧を入力用電源電圧の動作
規格範囲内にすることにより、入力回路へ電源として使
用できる。
ば、第２の降圧回路からの電圧を入力用電源電圧の動作
規格範囲内にすることにより、入力回路へ電源として使
用できる。
【００７１】本発明に係る第４の半導体集積回路によれ
ば、第２の降圧回路をＮＭＯＳトランジスタを用いて容
易に構成できる。
ば、第２の降圧回路をＮＭＯＳトランジスタを用いて容
易に構成できる。
【００７２】本発明に係る第５の半導体集積回路によれ
ば、パワーダウンモードでの動作時において、電源電圧
の変動によるリーク電流の発生を抑制できるため、より
低消費電力化が可能となる。
ば、パワーダウンモードでの動作時において、電源電圧
の変動によるリーク電流の発生を抑制できるため、より
低消費電力化が可能となる。
【００７３】本発明に係る第６の半導体集積回路によれ
ば、選択回路により入力回路に供給する電源を第１の電
源または第２の電源に切替可能となるため、２種類のＩ
Ｏ用電源に対応した半導体集積回路を実現できる。
ば、選択回路により入力回路に供給する電源を第１の電
源または第２の電源に切替可能となるため、２種類のＩ
Ｏ用電源に対応した半導体集積回路を実現できる。
【００７４】本発明に係る第７の半導体集積回路によれ
ば、入力回路を電源電圧に応じた２種類のバッファ回路
で構成している。電源電圧に応じて好適なバッファ回路
を選択することにより、半導体集積回路において電源電
圧に応じたより最適な回路で動作させることができる。
ば、入力回路を電源電圧に応じた２種類のバッファ回路
で構成している。電源電圧に応じて好適なバッファ回路
を選択することにより、半導体集積回路において電源電
圧に応じたより最適な回路で動作させることができる。
【００７５】本発明に係る第８の半導体集積回路によれ
ば、選択回路を制御する選択信号を所定の電位に接続さ
れたインナーリードを用いて容易に生成できる。
ば、選択回路を制御する選択信号を所定の電位に接続さ
れたインナーリードを用いて容易に生成できる。
【００７６】本発明に係る第９の半導体集積回路によれ
ば、選択回路を制御する選択信号を、メモリ等の記憶装
置のデータを書き替えることで容易に生成できる。
ば、選択回路を制御する選択信号を、メモリ等の記憶装
置のデータを書き替えることで容易に生成できる。
【００７７】本発明に係る第１０の半導体集積回路によ
れば、第９の半導体集積回路を１つのチップで提供でき
る。
れば、第９の半導体集積回路を１つのチップで提供でき
る。
【００７８】本発明に係る第１１の半導体集積回路によ
れば、選択回路を制御する選択信号を、ヒューズを用い
ることで容易に生成できる。
れば、選択回路を制御する選択信号を、ヒューズを用い
ることで容易に生成できる。
【００７９】本発明に係る第１２の半導体集積回路によ
れば、インナーリードや記憶装置等を用いて生成される
選択信号を用いずに、電源の切替が可能となり、回路の
動作テストが可能となる。
れば、インナーリードや記憶装置等を用いて生成される
選択信号を用いずに、電源の切替が可能となり、回路の
動作テストが可能となる。
【図１】 本発明に係る実施の形態１の半導体集積回路
の構成図。
の構成図。
【図２】 実施の形態１の半導体集積回路の別の構成を
示した図。
示した図。
【図３】 本発明に係る実施の形態２の半導体集積回路
の構成図。
の構成図。
【図４】 電源切替回路の詳細な構成を示した図。
【図５】 本発明に係る実施の形態３の半導体集積回路
における入力回路の構成を示した図。
における入力回路の構成を示した図。
【図６】 イネーブル信号＃ＥＮＡ、＃ＥＮＢの生成回
路の例を示した図。
路の例を示した図。
【図７】 選択信号生成回路の一例を示した図。
【図８】 動作テストを可能とする選択信号生成回路の
一例を示した図。
一例を示した図。
【図９】 選択信号生成回路の別の例を示した図。
【図１０】 動作テストを可能とする選択信号生成回路
の別の例を示した図。
の別の例を示した図。
【図１１】 選択信号生成回路のさらに別の例を示した
図。
図。
【図１２】 動作テストを可能とする選択信号生成回路
のさらに別の例を示した図。
のさらに別の例を示した図。
【図１３】 従来の半導体集積回路の構成図。
１１，１１ｂ 入力回路、 １３ 出力回路、 １５
内部回路、 ２１，２３ 降圧回路、 ２５ 電源切替
回路、 ３３ コマンドモード回路、 ４１，４３ バ
ッファ回路、 ４５ レベル変換回路、 ５１ 選択信
号の生成回路、５３ モード選択回路、 ６１ パッ
ド、 ６３ 電源に接続するインナーリード、 ６５
グランドに接続するインナーリード、 ６７ メモリ回
路、 ９１ ヒューズ。
内部回路、 ２１，２３ 降圧回路、 ２５ 電源切替
回路、 ３３ コマンドモード回路、 ４１，４３ バ
ッファ回路、 ４５ レベル変換回路、 ５１ 選択信
号の生成回路、５３ モード選択回路、 ６１ パッ
ド、 ６３ 電源に接続するインナーリード、 ６５
グランドに接続するインナーリード、 ６７ メモリ回
路、 ９１ ヒューズ。
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(72)発明者 高塚 挙文
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5F038 AV13 AV14 AV15 BE07 BG03
BH01 BH19 CD15 DF01 DF05
DF08 DF17 DT02 EZ20
5J032 AA06 AB02 AC16
5J056 AA11 BB17 BB32 BB49 CC00
CC03 CC21 DD13 DD29 EE06
EE15 FF07 GG09
Claims (12)
- 【請求項１】 信号を入力する入力回路と、入力した信
号に対して所定の機能を実行する内部回路と、所定の機
能が実行された信号を出力する出力回路とを有する半導
体集積回路において、 外部から第１の電源電圧と、第１の電源電圧よりも低い
第２の電源電圧を入力し、前記入力回路には第１の電源
電圧を降圧した電圧を供給し、前記出力回路には第２の
電源電圧を供給することを特徴とする半導体集積回路。 - 【請求項２】 第１の電源電圧を降圧する第１の降圧回
路と、該第１の降圧回路により降圧された電圧をさらに
降圧する第２の降圧回路とを備え、 前記第１の降圧回路からの電圧を前記内部回路に供給
し、前記第２の降圧回路からの電圧を前記入力回路に供
給することを特徴とする請求項１記載の半導体集積回
路。 - 【請求項３】 前記第２の降圧回路からの電圧は、入力
用電源電圧の動作規格範囲内にあることを特徴とする請
求項２記載の半導体集積回路。 - 【請求項４】 前記第２の降圧回路はＮＭＯＳトランジ
スタからなり、該ＮＭＯＳトランジスタのしきい値電圧
を用いて降圧することを特徴とする請求項１記載の半導
体集積回路。 - 【請求項５】 通常動作時においては、前記入力回路に
第１の電源電圧を供給し、集積回路内の消費電流を低減
する動作モードであるパワーダウンモードでの動作時に
おいては、前記入力回路に第２の電源電圧を供給するこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項６】 前記入力回路に供給する電源として、前
記第１の電源電圧又は前記第１の電源電圧を降圧した電
圧のいずれか一方を選択する選択回路をさらに備えたこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項７】 前記入力回路は、前記第１の電源電圧を
受けて動作する第１のバッファ回路と、前記第１の電源
電圧を降圧した電圧を受けて動作する第２のバッファ回
路とを備え、前記選択回路は入力回路に供給される電源
に応じていずれかのバッファ回路を選択することを特徴
とする請求項６記載の半導体集積回路。 - 【請求項８】 前記選択回路は選択信号により電源の選
択を行ない、該選択信号は所定の電位に接続されたイン
ナーリードをパッドに電気的に接続することにより生成
されることを特徴とする請求項６記載の半導体集積回
路。 - 【請求項９】 前記選択回路は選択信号により電源の選
択を行ない、該選択信号は書替え可能な記憶装置に記録
された所定のデータに基いて生成されることを特徴とす
る請求項６記載の半導体集積回路。 - 【請求項１０】 前記書替え可能な記憶装置は他の集積
回路内に設けられ、かつ、当該半導体集積回路と同一モ
ールド内に設けられたことを特徴とする請求項９記載の
半導体集積回路。 - 【請求項１１】 前記選択回路は選択信号により電源の
選択を行ない、該選択信号はヒューズの電気的切断の有
無に応じて生成されることを特徴とする請求項６記載の
半導体集積回路。 - 【請求項１２】 テストモード信号が入力されたとき
に、外部から入力したテスト信号を前記選択信号として
出力するモード選択回路をさらに備えたことを特徴とす
る請求項８、９または１１記載の半導体集積回路。
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-
2002
- 2002-04-12 JP JP2002110786A patent/JP4020680B2/ja not_active Expired - Fee Related
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