KR19980079396A

KR19980079396A - 반도체 기억 장치

Info

Publication number: KR19980079396A
Application number: KR1019970050944A
Authority: KR
Inventors: 후지노다께시; 쯔꾸데마사끼
Original assignee: 기따오까다까시; 미쯔비시덴기가부시끼가이샤
Priority date: 1997-03-26
Filing date: 1997-10-02
Publication date: 1998-11-25
Also published as: KR100254068B1; JPH10269766A; JP3889848B2; US5966340A

Abstract

본 발명은 계층 데이타 입출력선이고 계층 워드선 구성의 반도체 기억 장치에 있어서의 디스터브 리프레시 특성을 개선하는 것을 특징으로 한다.

글로벌 데이타 입출력 버스선(6)과 비선택 워드선에 서브 디코더를 통하여 접지 전압을 전달하는 접지선(G0∼Gn) 사이에, 적어도 1개의 신호선을 포함하는 정전 차폐용 도전선(SH0∼SHn)을 배치한다. 글로벌 데이타 입출력 버스에 포함되는 버스선과 접지선 사이의 용량 결합을 억제하여, 비선택 워드선의 접지 전압의 부상을 방지한다.

Description

반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로, 특히 워드선이 메인 워드선과 서브 워드선으로 계층화되고, 데이타선이 로컬 데이타선과 글로벌 데이타선으로 계층화되는 반도체 장치에 관한 것이고, 보다 특정적으로는 계층 워드 라인 구성 및 계층 데이타 입출력선 구성을 갖는 다이내믹 랜덤 억세스 메모리에 관한 것이다. 보다 구체적으로는, 본 발명은 계층 워드선/계층 데이타선 구조의 다이내믹 랜덤 억세스 메모리에 있어서의 계층 데이타선의 배치에 관한 것이다.

도 8은 종래의 반도체 기억 장치의 메모리 어레이부의 구성을 개략적으로 도시한 도면이다. 도 8에서, 이 반도체 기억 장치의 메모리 어레이는 각각이 행렬상으로 배치되는 복수의 메모리 셀(MC)을 갖는 복수의 메모리 블럭(MB00∼MBnm)으로 분할된다. 열 방향을 따라 정렬하여 배치되는 메모리 블럭은 열 블럭(CB#0∼CB#m)을 구성하고, 행 방향을 따라 정렬하여 배치되는 메모리 블럭은 행 블럭(RB#0∼RB#n)을 각각 형성한다. 예를 들면, 메모리 블럭(MB00, MB10, …, MB0m)은 행 블럭(RB#0)을 구성한다.

1개의 행 블럭에 포함되는 메모리 블럭에 대해, 공통으로 워드선(WL)이 배치된다. 한편, 1개의 열 블럭에 포함되는 메모리 블럭에 대해, 공통으로 열 선택선(CSL)이 배치된다. 이 워드선(WL)상에는 로우 디코더(RD)로부터의 워드선 선택 신호가 전달되고, 열 선택선(CSL)상에는 컬럼 디코더(CD)로부터의 열 선택 신호가 전달된다.

메모리 블럭(MB00∼MBnm) 각각에 대해 로컬 데이타 입출력 버스(LIO00∼LIOnm)가 행방향으로 연장하여 배치된다. 이들 로컬 데이타 입출력 버스(LIO00∼LIOnm)는 대응하는 메모리 블럭(MB00∼MBnm)이 배치되어 있는 영역내에서만 행방향으로 연장하여 배치된다. 한편, 열방향을 따라서, 열 블럭(CB#0∼CB#m) 각각에 대해 글로벌 데이타 입출력 버스(GIO0∼GIOm)가 배치된다. 글로벌 데이타 입출력 버스(GIO0∼GIOm)는 대응하는 열 블럭(CB#0∼CB#m)에 포함되는 메모리 블럭에 공통으로 배치된다. 예를 들면, 글로벌 데이타 입출력 버스(GIO0)는 열 블럭(CB#0)에 포함되는 메모리 블럭(MB00, MB10, …, MBn0)에 대하여 공통으로 설치된다.

로컬 데이타 입출력 버스(LIOij)와 글로벌 데이타 입출력 버스(GIOj)는 도시하지 않은 행 블럭 선택 신호에 응답하여 도통하는 행 블럭 선택 게이트에 의해 선택적으로 접속된다. 선택된 행 블럭에 포함되는 메모리 블럭에 대응하여 설치된 로컬 데이타 입출력 버스가 대응하는 글로벌 데이타 입출력 버스에 접속된다.

이 데이타 입출력 버스를 로컬 데이타 입출력 버스(LIO)와 글로벌 데이타 입출력 버스(GIO)의 계층 구조로 함으로써, 다(多)비트 데이타의 입출력을 용이하게 행할 수 있다. 또한, 글로벌 데이타 입출력 버스를 이 메모리 블럭 사이의 영역〔워드선 션트(shunt) 영역〕에 배치함으로써, 글로벌 데이타 입출력 버스의 점유 면적 증가를 억제할 수 있어, 어레이 점유 면적을 증가시키지 않고 다비트 데이타의 입출력을 용이하게 행할 수 있다. 또한, 행 블럭 단위로 이 메모리 어레이를 선택 상태로 구동하는 한편, 비선택 행 블럭을 프리차지 상태로 함으로써 소비 전류의 저감을 꾀한다.

이 글로벌 데이타 입출력 버스(GIO0∼GIOm)의 버스폭 및 로컬 데이타 입출력 버스(LIO00∼LIOnm)의 버스폭은 적당하게 정해진다.

도 9는 도 8에 도시한 메모리 셀(MC)의 구성을 도시한 도면이다. 도 9에서, 메모리 셀(MC)은 정보를 기억하기 위한 캐패시터(MQ)와, 워드선(BL)상의 신호 전위에 응답하여 도통하고 캐패시터(MQ)를 비트선(BL)에 접속하는 n채널 MOS 트랜지스터로 구성되는 억세스 트랜지스터(MT)를 포함한다. 이 비트선(/BL)에는 도시하지 않은 다른 워드선과의 교차점에 대응하여 메모리 셀이 배치된다. 이 구성은 「복귀 비트선(folded bit line)」구성이라 불린다. 메모리 캐패시터(MQ)의 한쪽 전극 노드로는 일정한 기준 전압(VCP : 통상 전원 전압의 1/2 전압)이 공급되고 있고, 메모리 캐패시터(MQ)의 다른쪽 전극 노드(스토리지 노드)에는 이 전압 VCP를 기준으로 하여 양(+) 또는 음(-)의 전하가 저장된다. 데이타 판독시에 있어서는, 이 메모리 셀(MC)의 기억 데이타에 따라 변화된 비트선(BL)의 전위를 상보(complemental) 비트선(/BL)의 프리차지 전압을 기준 전압으로 하여 차동 증폭한다.

이 도 9에 도시한 바와 같은 메모리 셀(MC)은 캐패시터(MQ)에 전하의 형태로 정보를 기억하고 있다. 이 전하가 기판 또는 비트선(BL)에의 리크 전류에 의해 감소된 경우, 그 기억 정보가 손상된다. 이 기억 정보가 소실되는 것을 방지하기 위하여, 소정 간격으로 정기적으로 데이타의 재기입이 행해진다. 이 동작은 리프레시 동작이라 불린다. 이 리프레시 동작중에 외부 장치는 이 반도체 기억 장치에 억세스 할 수 없고, 또 리프레시 동작시에는 비트선(BL 및 /BL)의 충방전이 행해지기 때문에, 이 소비 전력을 저감함과 동시에, 억세스 효율의 저하를 억제하기 위하여, 리프레시 기간은 가능한 한 길게 설정된다.

반도체 기억 장치의 기억 용량이 증대하면 어레이 면적도 증대한다. 예를 들면, 256M비트의 기억 장치는 64M비트 기억 장치의 4배의 기억 용량을 구비하고 있다. 따라서 단순하게 계산하면, 메모리 어레이의 행 및 열방향에는 각각 2배의 메모리 셀을 배치할 필요가 있게 되어, 행 블럭에서 1개의 워드선(WL)에 접속되는 메모리 셀의 수가 증가하고, 또한 그 배선 길이도 길어진다. 이와 같은, 워드선(WL)의 배선 길이 및 접속하는 메모리 셀의 수가 증대하면, 워드선(WL)의 배선 저항 및 배선 용량이 증대하고, 고속으로 워드선(WL)을 선택 상태로 구동할 수 없어, 억세스 시간이 길어지는 문제가 생긴다.

이와 같은 대용량의 반도체 기억 장치에 있어서의 워드선 구동을 고속으로 행하기 위하여, 워드선을 메인 워드선과 실제로 메모리 셀이 접속되는 서브 워드선으로 분할함으로써, 고속으로 메인 워드선 종단에 까지 워드선 선택 신호를 전달하는 것을 고려할 수 있다.

도 10은 이와 같은 메인 워드선과 서브 워드선을 갖는 계층 워드선 구성의 반도체 기억 장치의 어레이부의 구성을 개략적으로 도시한 도면이다. 도 10에서는 3개의 행 블럭(RB#i, RB#j 및 RB#k)에서의 2개의 열 블럭에 속하는 메모리 블럭(MBia∼MBkb)를 나타낸다. 메모리 블럭(MBia, MBja 및 MBka)이 열 블럭(CB#a)에 포함되고, 메모리 블럭(MBib, MBjb 및 MBkb)은 열 블럭(CB#b)에 포함된다. 또한 행 블럭(RB#i)은 메모리 블럭(MBia 및 MBib)을 포함하고, 행 블럭(RB#k)은 메모리 블럭(MBka 및 MBkb)을 포함한다.

메모리 블럭(MBia∼MBkb) 각각에 있어서, 메모리 셀의 각 행에 대응하여 서브 워드선(SWL)을 배치한다. 이들 서브 워드선(SWL)에 대응하는 행의 메모리 셀이 접속된다. 또한, 각 행 블럭에서, 그 행 블럭에 포함되는 메모리 블럭에 공통으로 메인 워드선(MWL)을 배치한다. 메인 워드선(MWL)은 대응하는 행 블럭의 대응하는 행에 대응하여 배치된 서브 워드선(SWL)에 공통으로 설치된다. 따라서, 메인 워드선(MWL)은 대응하는 행 블럭 전체에 걸쳐 연장하여 배치되고, 서브 워드선(SWL)은 대응하는 메모리 블럭내에서만 행방향으로 연장하여 배치된다.

행 블럭(RB#i 및 RB#j) 사이의 행방향으로 연장하는 영역에는 후에 설명하는 센스 앰프가 배치되는 센스 앰프 밴드(SA#a)가 배치되고, 행 블럭(RB#j 및 RB#k) 사이의 행방향으로 연장하는 영역에는 센스 앰프가 배치되는 센스 앰프 밴드(SA#b)가 설치된다. 이 센스 앰프 밴드(SA#a 및 SA#b)에 포함되는 센스 앰프는 소위 셰어드 센스 앰프(shared sense amplifier) 구성을 구비하고, 인접 메모리 블럭의 대응하는 열의 메모리 셀 데이타의 검지 및 증폭 및 래치를 행한다. 이 센스 앰프 밴드(SA#a 및 SA#b)에는 대응하는 메모리 블럭내에서 행방향으로 연장하여 로컬 데이타 입출력 버스가 배치되지만, 도 10에서는 도면을 간략화하기 위해 도시하지 않았다.

센스 앰프 밴드(SA#a)에는 또 로우 디코더(RD)로부터의 서브 디코드 신호를 전달하는 서브 디코드 신호선(SDA)이 행방향으로 연장하여 배치되고, 센스 앰프 밴드(SA#b)에는, 마찬가지로 로우 디코더(RD)로부터의 서브 디코드 신호를 전달하는 서브 디코드 신호선(SDB)이 배치된다. 후에 상세히 설명하지만, 메인 워드선(MWL)이 복수개(예를 들면 4개)의 서브 워드선을 1개의 메모리 블럭에서 동시에 선택 상태로 하고, 이 서브 디코드 신호선(SDA 및 SDB)상의 서브 디코드 신호에 따라서 메인 워드선이 지정하는 복수의 서브 워드선에서 1개의 서브 워드선을 선택한다.

열 블럭(CB#a 및 CB#b) 사이의 영역에는 이 메인 워드선(MWL)상의 신호 전위와 서브 디코드 신호에 따라서 서브 워드선을 선택 상태로 구동하는 서브 디코더를 배치하는 서브 디코드 밴드(SD#a)이 열방향으로 연장하여 배치되고, 또한 열 블럭(CB#b)과 도시하지 않은 인접 열 블럭 사이의 서브 디코드 밴드(SD#b)내에 마찬가지로 메인 워드선상의 신호 전위와 서브 디코드 신호(SDA)에 따라서 서브 워드선을 선택 상태로 구동하는 서브 디코더가 배치된다.

서브 디코드 신호선(SDB)은 서브 디코드 밴드(SD#a)에서 메모리 블럭(MBja 및 MBka)에 대하여 열방향으로 연장하여 배치되는 로컬 서브 디코드 신호선(SDBa 및 SDBb)를 통하여 서브 디코드 신호를 전달한다. 서브 디코드 신호선(SDA)은 메모리 블럭(MBib 및 MBjb)에 대해, 열방향으로 메모리 블럭(MBib 및 MBjb)에 대해서만 연장하는 로컬 서브 디코드 신호선(SDAa 및 SDAb)을 통하여 서브 디코드 신호를 전달한다. 서브 디코드 신호선(SDA 및 SDB)에 있어서, 번갈아 서브 디코드 밴드(SD#a 및 SD#b)에서 열방향으로 연장하는 로컬 서브 디코드 신호선을 배치함으로써, 1개의 메모리 블럭(예를 들면 MB#jb)은 그 서브 디코드 밴드(SD#a 및 SD#b)에 포함되는 서브 디코더에 의해 양측에서 서브 워드선이 각각 구동된다. 따라서, 이 서브 디코드 밴드(SD#a)에 포함되는 서브 디코더는 행방향에 있어서 인접하는 2개의 메모리 블럭에 공유되고, 또한 서브 디코드 밴드(SD#b)에 포함되는 서브 디코더도 행방향으로 인접하는 2개의 메모리 블럭에 공유된다. 이 서브 디코드 신호를 이용함으로써, 메인 워드선(MWL)의 피치를 완화하고, 로우 디코더(RD)에 포함되는 디코드 회로의 피치를 완화하고, 또 서브 디코드 신호를 이용하여 번갈아 로컬 서브 디코드 신호선을 서브 디코드 밴드로 연장시킴으로써, 이 서브 디코드 신호를 디코딩하는 서브 디코더의 피치를 완화한다.

도 11은 1개의 메모리 블럭(MB)의 1개의 메인 워드선(MWL)과 관련하는 부분의 구성을 개략적으로 도시한 도면이다. 도 11에 있어서, 메인 워드선(MWL)에 대응하여 메모리 블럭(MB)내에 4개의 서브 워드선(SWL0∼SWL3)이 배치된다. 이들 서브 워드선(SWL0∼SWL3)과 비트선쌍(BLP)의 교차부에 메모리 셀(MC)이 배치된다.

서브 워드선(SWL0∼SWL3) 각각에 대해 서브 디코더(SBD0∼SDB3)가 설치된다. 서브 디코더(SBD0)는 메인 워드선(MWL)의 신호 전위와 서브 디코드 신호선(SDA)으로부터의 서브 디코드 신호(SD0)에 따라서 서브 워드선(SWL0)을 선택 상태 또는 비선택 상태로 구동한다. 서브 데이타(SBD1)는 메인 워드선(MWL)상의 신호 전위와 서브 디코드 신호선(SDB)상의 서브 디코드 신호(SD1)에 따라서, 대응하는 서브 워드선(SWL1)을 선택 상태로 구동한다. 서브 디코더(SBD2)는 서브 디코드 신호선(SDA)으로부터의 서브 디코드 신호(SD2)와 메인 워드선(MWL)상의 신호 전위에 따라서 서브 워드선(MWL)상의 신호 전위와 서브 디코드 신호선(SDB)으로부터의 서브 디코드 신호(SD3)에 따라서 서브 워드선(SWL3)을 선택 상태로 구동한다. 서브 디코더(SBD0 및 SBD2)를 메모리 블럭(MB)의 한쪽측에 배치하고, 서브 디코더(SBD1 및 SBD3)를 메모리 블럭(MB)의 다른측에 배치하는 소위 「서브 디코더 교대 배치」를 실현함으로써, 서브 디코더의 열방향의 피치가 2개 서브 워드선의 피치로 되어, 서브 디코더를 용이하게 배치할 수 있다. 서브 디코드 신호(SD0∼SD3)는, 예를 들면 2비트의 최하위 행어드레스 신호를 디코드하여 얻을 수 있고, 4개의 서브 워드선(SWL0∼SWL3) 중의 1개를 특정한다.

이 도 11에 도시한 바와 같은 계층 워드선 구성을 이용하면, 도 12에 도시한 바와 같이, 고속으로 워드선을 선택 상태로 구동할 수 있다.

도 12는 행 블럭(RB#j)에 있어서의 서브 워드선(SWLj0∼SWLjn)과 메인 워드선(MWL)의 대응 관계를 개략적으로 도시한 도면이다. 메인 워드선(MWL)의 신호 전위는 서브 디코더(SBD#0∼SBD#p)에 부여된다. 서브 디코더(SBD#0)는 서브 워드선(SWLj0 및 SWLh)를 구동하고, 서브 디코더(SBD#1)는 서브 워드선(SWLj2 및 SWLj3)를 구동하고, 서브 디코더(SBD#p)는 서브 워드선〔SWLj(n-1) 및 SWLjn〕를 구동한다.

서브 디코더(SBD#0∼SBD#p)는 도 10에 도시한 바와 같이 서브 디코드 밴드에 배치된다. 이 서브 디코드 밴드(SD#a 및 SD#b)은 메모리 블럭 사이의 영역이고, 소위 워드선 션트 영역에 대응한다(메모리 셀이 존재하지 않는 영역). 이 워드선 션트 영역에서 서브 디코더(SBD#0∼SBD#b)를 배치한다. 메인 워드선(MWL) 및 서브 디코드 신호선(SDA 및 SDB)에는 메모리 셀은 접속되어 있지 않고, 고속으로 신호를 전달할 수 있다. 따라서, 이 워드선 션트 영역에 있어서, 서브 디코더(SBD#0∼SBD#p)를 배치함으로써, 메모리 셀이 접속하는 서브 워드선(SWLj0∼SWLjn)을 고속으로 선택 상태로 구동할 수 있고, 기억 용량이 증대하는 경우에도 고속으로 워드선을 선택 상태로 구동하여 행 선택 동작을 행할 수 있다.

도 13은 도 10에 도시한 메모리 블럭(MB#jb)에 대한 서브 디코드 밴드(SD#a 및 SD#b) 및 센스 앰프 밴드(SA#a 및 SA#b)의 구성을 더욱 구체적으로 도시한 도면이다. 도 13에 있어서는, 메모리 블럭(MB#jb)에 포함되는 2개의 서브 워드선(SWL2 및 SWL3)에 대한 서브 디코더(SBD2 및 SBD3)를 대표적으로 나타낸다.

또한, 메모리 블럭(MB#jb)에서는 1개의 열 선택 신호에 의해 동시에 선택되는 4개의 비트선쌍(BLPa, BLPb, BLPc 및 BLPd)을 대표적으로 나타낸다.

센스 앰프 밴드(SA#a)에 있어서는, 이 비트선쌍(BLPb)의 전위를 차동적으로 증폭하고 래치하는 센스 앰프(SAb)와, 비트선쌍(BLPd)의 전위를 차동적으로 증폭하는 센스 앰프(SAd)가 설치된다. 이 센스 앰프(SAb 및 SAd)에 의해 검지하고 증폭된 데이타는 도시하지 않은 열선택 데이타를 통하여, 열방향으로 연장하는 로컬 데이타 입출력 버스(LIOb 및 LIOd)상에 전달된다.

한편, 비트선쌍(BLPa 및 BLPc)상의 신호는 센스 앰프 밴드(SA#b)에 설치되는 센스 앰프(SAa 및 SAc)에 의해 차동 증폭되어 래치된다. 이 센스 앰프(SAa 및 SAc)에 의해 검지 증폭된 데이타는 센스 앰프 밴드(SA#b)에서 메모리 블럭(MBjb)에 대하여 설치된 로컬 데이타 입출력 버스(LIOa 및 LIOc)에 의해 전달된다(열선택 게이트는 도시하지 않음). 이들 로컬 데이타 입출력 버스(LIOa∼LIOd)의 각각은 제1층 알루미늄 배선층으로 구성된다.

서브 디코드 밴드(SD#a)에서는, 열방향으로 연장하여 디코드 신호(SD0, SD2) 및 상보 디코드 신호(ZSD0 및 ZSD2)를 전달하는 디코드 신호선(SD0, SD2, ZSD0 및 ZSD2)가 배치된다(여기에서, 신호와 배선의 명칭을 동일 부호로 나타낸다). 상보 신호선간에 접지 전압(GND)을 전달하는 접지선(Ga)이 배치된다. 또한, 열방향으로 연장하여 글로벌 데이타 입출력 버스(GIOa 및 GIOb)가 배치된다. 글로벌 데이타 입출력 버스(GIOa)는 블럭 선택 게이트(도시하지 않음)를 통하여 로컬 데이타 입출력 버스(LIOa)에 접속된다. 글로벌 데이타 입출력 버스(GIOb)는 센스 앰프 밴드(SA#a)에서 도시하지 않은 블럭 선택 게이트를 통하여 로컬 데이타 입출력 버스(LIOb)에 접속된다.

이 서브 디코드 밴드(SD#a)에 배치되는 신호선(SD0, SD2, ZSD0, ZSD2), 접지선(Ga) 및 글로벌 데이타 입출력 버스(GIOa 및 GIOb)는 제1층 알루미늄 배선층보다도 상층의 제2층 알루미늄 배선에 의해 형성된다.

서브 디코더(SBD2)는 이들 신호선(SD2 및 ZSD2) 사이의 영역에 생성된다. 서브 디코더(SBD2)는 메인 워드선(MWL)상의 신호가 선택 상태를 나타내는 L레벨일 때 도통하고, 서브 디코드 신호(SD2)를 서브 워드선(SWL2)으로 전달하는 p채널 MOS 트랜지스터(P1)와, 서브 디코드 신호(ZSD2)가 비선택 상태를 나타내는 H레벨일 때 도통하고, 서브 워드선(SWL2)에 접지선(Ga)상의 접지 전압(GND)을 전달하는 n채널 MOS 트랜지스터(N1)와, 메인 워드선(MWL)상의 신호 전위가 비선택 상태를 나타내는 H레벨일 때 도통하고, 접지선(Ga)상의 접지 전압(GND)을 서브 워드선(SWL2)으로 전달하는 n채널 MOS 트랜지스터(N2)를 포함한다.

서브 디코드 신호(ZSD0 및 SD0)는 열방향에서 인접하여 배치되는 도시하지 않은 서브 디코더(SBD0)로 공급된다.

글로벌 데이타 입출력 버스(GIOa 및 GIOb)를 접지선(Ga)에 인접하여 배치하고, 서브 디코드선(SD0, SD2, ZSD0 및 ZSD2)의 행방향에 대한 거리를 길게하고 있는 것은 이 서브 디코더(SBD2)에 있어서의 트랜지스터(P1, N1 및 N2)의 행방향의 사이즈를 충분히 크게하고, 또 서브 디코더를 열방향으로 정렬하여 배치하기 위함이다.

서브 디코더 밴드(SD#b)에 있어서, 제2층 알루미늄 배선층으로 구성되는 글로벌 데이타 입출력 버스(GIOc 및 GIOd)가 열방향으로 연장하여 배치된다. 글로벌 데이타 입출력 버스(GIOc)는 센스 앰프 밴드(SA#b)에서 도시되지 않은 블럭 선택 게이트에 의해 로컬 데이타 입출력 버스(LIOc)에 접속된다. 글로벌 데이타 입출력 버스(GIOd)는 센스 앰프 밴드(SA#a)에서 도시하지 않은 블럭 선택 게이트에 의해 로컬 데이타 입출력 버스(LIOd)에 접속된다.

이 서브 디코더 밴드(SD#b)에 있어서, 또한 서브 디코드 신호(SD1, SD3, ZSD1 및 ZSD3)를 전달하는 신호선이 열방향으로 연장하여 배치된다. 신호선(SD1, SD3, ZSD1 및 ZSD3)는 메모리 블럭(MB#ab)을 넘어서는 연장하지 않는다. 서브 디코더(SBD3)는 메인 워드선(MWL)상의 신호 전위가 L레벨일 때 신호선(SD3)으로부터의 서브 디코드 신호(SD3)를 서브 워드선(SWL3)으로 전달하는 p채널 MOS 트랜지스터(P2)와, 서브 디코드 신호(ZSD3)가 H레벨일 때 도통하고, 접지선(Gb)상의 접지 전압(GND)을 서브 워드선(SWL3)으로 전달하는 n채널 MOS 트랜지스터(N3)와, 메인 워드선(MWL)의 신호 전위가 H레벨일 때 도통하고, 접지선(Gb)상의 접지 전압(GND)을 서브 워드선(SWL3)으로 전달하는 n채널 MOS 트랜지스터(N4)를 포함한다.

접지선(GND), 및 신호선(SD1, SD3, ZSD1 및 ZSD3)은 각각 제2층 알루미늄 배선으로 형성된다. 접지선(Ga 및 Gb)은 각각 서브 디코더에 접지 전압을 전달하기 위하여, 열방향으로 연장하는 열 블럭의 각 메모리 블럭에 공통으로 설치된다. 이 서브 디코드 밴드(SD#b)에서도글로벌 데이타 입출력 버스(GIOc 및 GIOd)에 인접하여 배치되어 있는 것은, 신호선(SD3 및 ZSD3)의 행방향에 대한 거리를 충분하게 취하여, 이 서브 디코더(SBD3)에 포함되는 MOS 트랜지스터(P2, N2 및 N3)의 행방향에 대한 크기를 충분히 확보하는 한편, 서브 디코더를 행방향으로 정렬하여 배치하기 위함이다. 신호선(SD1 및 ZSD1)은 도시하지 않은 서브 디코더(SBD1)로 공급된다. 다음에, 이 도 13에 도시한 구성의 동작에 대하여, 도 14에 도시한 동작에 대하여 설명한다. 도 14에서는 어드레스 신호 비트(A0 및 A1)을 대표적으로 나타낸다. 나머지 상위 어드레스 신호 비트도 마찬가지로 공급되고 있다. 또한, 신호 GIOi, ZGIOi는 각 데이타 입출력 버스의 상보 글로벌 데이타 입출력선을 나타낸다.

시각 t0 이전에 있어서는, 로우 어드레스 스트로브 신호(/RAS)는 H레벨의 비활성 상태에 있고, 글로벌 데이타 입출력선(GIOi, ZGIOi)는 H레벨로 프리차지되어 있다.

시각 t0에서, 로우 어드레스 스트로브 신호(/RAS)가 L레벨로 하강하여 메모리 사이클이 시작된다. 이때 공급된 어드레스 비트(A1, A0)는 (1, 0)이고, 서브 워드선(SWL0∼SWL3) 중의 서브 워드선(SWL2)이 지정되고, 서브 디코드 신호(SD2)가 H레벨로 하강한다.

한편, 메인 워드선(MWL)에 대해서는 어드레스 지정된 행에 대응하는 메인 워드선의 전위가 H레벨에서 L레벨로 하강하고, 서브 디코더(SBD2)에서 p채널 MOS 트랜지스터(P1)가 도통하여, 서브 워드선(SWL2)이 H레벨로 구동된다. 서브 디코더(SBD2)에 있어서 MOS 트랜지스터(N1 및 N2)는 모두 비도통 상태로 딘다.

서브 디코더(SBD3)에서는 신호(SD3)가 L레벨로 되고, P채널 MOS 트랜지스터(P2)를 통하여, 이 L레벨의 서브 디코드 신호(SD3)가 서브 워드선(SW3)에 전달되고, 서브 워드선(SWL3)은 비선택 상태를 유지한다. 한편, 이때 또 신호 ZSD3가 H레벨로 되어, n채널 MOS 트랜지스터(N3)가 도통하고, 비도통 서브 워드선(SWL3)으로, 접지선(Gb)상의 접지 전압(GND)을 전달하고, 이 서브 워드선(SWL3)을 비선택 상태로 유지한다. 이 워드선 선택 동작이 행해지면, 다음에 센스 앰프(SAa∼SAd)가 활성화되어, 각 비트선쌍에 나타난 전위차가 차동 증폭되어 래치된다.

시각 t1에 있어서, 컬럼 어드레스 스트로브 신호(/CAS)가 하강하면 열선택 동작이 개시된다. 이때 어드레스 신호 비트(A1, A0)는 (0, 0)이고, 예를 들면 비트선쌍(BLPa)이 선택된다. 이 상태에서는 센스 앰프(SAa)가 선택되어 로컬 데이타 입출력 버스(LIOa)에 접속되고, 로컬 데이타 입출력 버스(LIOa)의 데이타가 글로벌 데이타 입출력 버스(GIOa)상에 전달된다. 이 시각 t1에서 기입 지시 신호(/WE)는 L레벨이고, 데이타 0의 기입이 지정된다. 따라서, 글로벌 데이타 입출력 버스(GIOa)로부터 로컬 데이타 입출력 버스(LIOa)를 통하여 L레벨의 데이타가 전달되어, 선택메모리 셀에 데이타 0이 기입된다. 이때 글로벌 데이타 입출력선(ZGIOi)으로는 H레벨의 데이타가 전달된다. 이 동작은 각 글로벌 데이타 입출력 버스에서 생긴다.

이 데이타 기입이 완료하면, 일단 컬럼 어드레스 스트로브 신호(/CAS)를 H레벨로 상승하여, 열 선택 동작이 완료한다. 계속하여, 시각 t2에서 다시 컬럼 어드레스 스트로브 신호(/CAS)를 L레벨로 하강한다. 이 상태에서 기입 데이타(DQ)는 H레벨인 1이다. 어드레스 신호 비트(A1, A0)는 0, 1이고, 다른 비트선쌍이 선택된다. 이 상태에서는 기입 데이타에 따라서 글로벌 데이타 입출력선(GIOi)의 전위가 H레 벨로 되고, 한편 상보 글로벌 데이타 입출력 버스선(ZGIOi)은 L레벨로 하강한다. 다음에, 선택 비트선쌍에 접속되는 메모리 셀에 대해서는 대응하는 글로벌 데이타 입출력 버스(GIO)로부터 로컬 데이타 입출력 버스(LIO)를 통하여 비트선쌍(BLP)상의 기입 데이타가 전달된다. 여기에서, 도 13의 구성에서는 4열이 동시에 선택되어, 4비트의 데이타가 기입된다. 그러나, 도 14의 파형에서는 1비트 데이타만을 나타낸다.

이 메모리 셀 데이타 기입이 완료하면, 다시 컬럼 어드레스 스트로브 신호(/CAS)가 H레벨로 상승된다. 계속하여, 소정 기간(CAS 프리차지 기간)이 경과하면, 시각 t3에서 다시 컬럼 어드레스 스트로브 신호(/CAS)가 L레벨로 하강된다. 이 상태에서, 컬럼 어드레스 신호 비트(A1, A0)는 1, 0이고, 또 다른 비트선쌍이 선택된다. 기입 데이타(DQ)는 0이고, 선택 비트선쌍(BLP)에 대해서는 대응하는 글로벌 데이타 입출력 버스(GIO), 대응하는 로컬 데이타 입출력 버스(LIO), 대응하는 센스 앰프(SO)를 통하여 0의 데이타가 기입된다. 따라서, 글로벌 데이타 입출력 버스선(GIOi)은 L레벨, 상보 글로벌 데이타 입출력 버스선(ZGIO)은 H레벨을 유지한다. 다음에 이 데이타 기입이 완료하면, 컬럼 어드레스 스트로브 신호(/CAS)가 H레벨로 상승되어 열선택 동작이 완료한다.

다시 시각 t4에서, 컬럼 어드레스 스트로브 신호(/CAS)를 L레벨로 하강한다. 이와 같이 공급된 어드레스 신호 비트(A1, A0)는 1, 1이고, 또 다른 비트선쌍이 선택된다. 기입 데이타(DQ)는 1이다. 따라서, 선택 비트선쌍(BLP), 대응하는 글로벌 데이타 입출력 버스(GIO), 대응하는 로컬 데이타 입출력 버스(LIO) 및 대응하는 센스 앰프(SA)를 통하여 1의 데이타가 기입된다. 이 상태에서, 글로벌 데이타 입출력 버스선(GIOi 및 ZGIOi)에는 각각 H레벨 및 L레벨의 데이타가 전달된다.

시각 t5에서, 로우 어드레스 스트로브 신호(/RAS)가 H레벨로 상승되어, 데이타 기입 동작이 완료하고, 따라서 서브 행 어드레스가 리셋되어, 서브 디코드 신호(SD2)가 L레벨로 하강하고, 서브 워드선(SWL2)은 비선택 상태의 L레벨로 된다.

상술한 바와 같이, 로우 어드레스 스트로브 신호(/RAS)를 L레벨로 유지하여, 컬럼 어드레스 스트로브 신호(/CAS)를 토글하여 데이타의 기입을 행하는 것은, 페이지 기입 모드로서 알려져 있고, 고속으로 데이타의 기입을 행하는 경우에 이용된다.

이 데이타 기입시에 있어서는, 각 글로벌 데이타 입출력 버스에서 버스선(GIOi 및 ZGIOi)의 전위가 전원 전압과 접지 전압 사이에서 풀 스윙(full swing)하기 때문에, 이하와 같은 문제가 발생한다.

도 15는 서브 디코드 밴드의 배선 레이아웃을 개략적으로 도시한 도면이다. 도 15에서 서브 디코드 신호(SDi)를 전달하는 서브 디코드 신호선(900), 데이타 입출력을 행하는 글로벌 데이타 입출력선(902), 상보 글로벌 데이타 입출력선(904), 접자 전압(GND)을 전달하는 접지선(906) 및 서브 디코드 신호(ZSDi)를 전달하는 서브 디코드 신호선(908)이 동일 배선층(제2층 알루미늄 배선층)에 간격을 두고 배치된다. 이 동일 배선층에 형성되는 글로벌 데이타 입출력선(904)에는 기입시, 전원 전압과 접지 전압 사이에서 풀 스위칭하는 신호가 전달된다.

도 16은 1개의 비선택 메모리 셀과 관련하는 부분의 구성을 개략적으로 도시한 도면이다. 메모리 셀(MC)은 비선택 서브 워드선(SWL)과 비트선(BL) 사이에 설치된다. 이 비선택 서브 워드선(SWL)은 서브 디코드 회로를 통하여 접지선(906)에 접속된다. 접지선(906)에 인접하여 글로벌 데이타 입출력선(904)이 배치된다. 메모리 셀(MC)은 캐패시터(MQ)와, 이 서브 워드선(SWL)상의 신호 전위에 응답하여 캐패시터(MQ)를 비트선(BL)에 접속하는 억세스 트랜지스터(MT)를 포함한다.

페이지 모드 동작시에 있어서는, 센스 앰프(SA)는 로우 어드레스 스트로브 신호(/RAS)가 활성 상태인 동안 활성화되어, 비트선(BL 및 /BL)의 전위를 차동적으로 증폭하고 래치하고 있다. 따라서, 비트선(BL 및 /BL)의 전위는 전원 전압(VCC) 및 접지 전압(GND)의 레벨로 유지된다. 이제, 도시하지 않은 선택 서브 워드선에 접속되는 메모리 셀의 데이타에 따라서 비트선(BL)의 전위가 접지 전압 레벨의 L레벨, 상보 비트선(BL)의 전위가 전원 전압 레벨의 H레벨로 유지되고 있는 상태를 고려할 수 있다. 또, 메모리 셀(MC)은 H레벨의 데이타를 저장하고 있는 것으로 한다.

서브 워드선(SWL)은 비선택 워드선이고, 접지 전압 레벨로 고정된다. 이 서브 워드선(SWL)이 접지 전압 레벨이 되면, 억세스 트랜지스터(MT)가 비도통 상태로 되어, 메모리 셀 캐패시터(MQ)는 비트선(BL)과 분리된다. 그러나, 앞에서의 도 14에 도시한 바와 같이 페이지 모드 억세스를 행했을 때, 컬럼 어드레스 스트로브 신호(/CAS)의 활성화에 수반하여, 소정 시간폭의 기입 펄스가 발생되고, 글로벌 데이타 버스 입출력선(904)의 전위가 전원 전압과 접지 전압(GND) 사이에서 변화한다. 기입 완료 후, 이 글로벌 데이타 입출력선(904)의 전위는 전원 전압 레벨로 프리차지된다.

따라서, 이제 이 글로벌 데이타 입출력선(904)에 L레벨의 데이타가 전달되면, 기입 완료 후 이 글로벌 데이타 입출력선(904)의 전위가 접지 전압 레벨에서 전원 전압 레벨로 복귀한다. 이 글로벌 데이타 입출력선(904)의 전위 상승은 기생 용량(910)을 통하여 접지선(906)으로 공급되어, 접지선(906)의 전위가 상승한다. 이 접지선(906)은 비선택 서브 워드선(SWL)에 전기적으로 접속되어 있다. 따라서, 이 접지선(906)의 용량 결합에 의한 전위 상승에 따라서, 비선택 워드선(SWL)의 전위가 상승하고, 따라서 억세스 트랜지스터(MT)가 도통하기 시작하여, 캐패시터(MQ)에 저장된 전하가 비트선(BL)으로 유출한다.

특히, 최근의 반도체 기억 장치에 있어서의 메모리 셀 어레이에 사용되는 전원 전압은 2.0V 이하로 낮게 되어 있고, 억세스 트랜지스터(MT)의 임계치 전압도 작게 되어 있다. 따라서, 이 선택선 서브 워드선(SWL)의 전위 상승에 따라서, 억세스 트랜지스터(MT)가 도통하여, 비교적 큰 리크 전류(I1)를 캐패시터(MQ)에서 비트선(BL)으로 흐른다. 이 리크 전류(I1)는 페이지 모드 등의 고속 시리얼 억세스 모드에 따라서 데이타의 기입이 행해질 때마다 생기고, 따라서 도 17에 도시한 바와 같이 메모리 캐패시터(MQ)의 축적 전하가 서서히 방전되어, 기억 정보가 소실된다. 따라서, 미리 정해진 리프레시 기간보다도 빠른 기간에, 메모리 캐패시터(MQ)의 축적 전하가 방전되어, 메모리 셀(MC)의 기억 정보가 소실되는 「디스터브 리프레시 불량」의 문제가 발생한다. 글로벌 데이타 입출력 버스선 및 접지선은 열 블럭의 각 메모리 블럭에 대하여 공통으로 설치되어 있고, 이 기생 용량(910)의 용량값이 크고, 비선택 서브 워드선의 전위 부상이 커진다.

이 접지선(906)에 인접하여 글로벌 데이타 입출력 버스선(902 및 904)을 배치하는 것은, 서브 디코더의 트랜지스터 피치에 맞추어 서브 디코드선(900 및 908)을 배치할 필요가 있기 때문이다. 즉, 서브 디코더는 서브 워드선을 구동하고 있고, 비교적 큰 전류 구동력을 갖고 있고, 그 트랜지스터의 사이즈는 비교적 크고, 서브 디코더의 행방향에 대한 크기를 충분히 취하기 때문이다.

따라서, 접지선과 글로벌 데이타 입출력선과의 용량 결합을 작게 하는 일은 현상태의 서브 디코더의 레이아웃으로는 곤란하다.

본 발명의 목적은 계층 데이타 입출력선과 계층 워드선 구성을 갖는, 확실하게 기억 정보를 보존할 수 있는 반도체 기억 장치를 제공하는 것이다.

본 발명의 다른 목적은 계층 데이타 입출력선 및 계층 워드선 구성을 갖는 반도체 기억 장치에 있어서, 디스터브 리프레시 특성이 개선되는 데이타 입출력선의 레이아웃을 제공하는 것이다.

본 발명의 또 다른 목적은 계층 워드선 및 계층 데이타 입출력선 구성을 갖는 반도체 기억 장치에 있어서, 디스터브 리프레시 특성이 개선되는 서브 디코더의 레이아웃을 제공하는 것이다.

청구항 제1항에 관한 반도체 기억 장치는, 각각이 행렬상으로 배열되는 복수의 메모리 셀을 갖는 복수의 메모리 블럭을 갖는 적어도 1개의 행 블럭을 구비한다. 이 행 블럭의 복수의 메모리 블럭은 행방향을 따라서 정렬하여 배치된다.

청구항 제1항에 관한 반도체 기억 장치는, 또한 복수의 메모리 블럭에 공통으로 각 행에 대응하여 배치되는 복수의 메인 워드선과, 복수의 메모리 블럭 각각에 있어서 각 행에 대응하여 배치되고, 각각에 대응하는 메모리 블럭의 대응 행의 메모리 셀이 접속하는 복수의 서브 워드선과, 각 메모리 블럭에 대응하여 배치되는 한편, 열 방향을 따라서 배치되고, 대응하는 메모리 블럭과 데이타의 수수를 행하기 위한 글로벌 데이타선과, 각 메모리 블럭에 대응하여 배치되고, 소정 레벨의 전압을 전달하는 전원선과, 각 메모리 블럭에 있어서 각 행에 대응하여 배치되고, 디코드 신호와 대응하는 메인 워드선상의 신호에 따라서 대응하는 메모리 블럭의 대응하는 서브 워드선으로 대응하는 전원선상의 전압을 전달하는 복수의 서브 디코더를 구비한다. 전원선과 글로벌 데이타선과의 사이에는 적어도 1개의 도전선이 존재하도록 전원선 및 글로벌 데이타선이 열방향을 따라서 연장하여 배치된다.

청구항 제2항에 관한 반도체 기억 장치는, 청구항 제1항의 장치에 있어서, 서브 디코드 신호는 열방향을 따라서 배치되는 디코드 신호 전달선을 통하여 대응하는 메모리 블럭의 서브 디코더에 전달된다. 서브 디코드 신호 전달선은 글로벌 데이타선과 전원선 사이에 적어도 1개가 배치된다.

청구항 제3항에 관한 반도체 기억 장치는, 제1항의 장치에 있어서의 서브 디코더는, 전원선을 사이에 끼우고 제1 및 제2 디코드 신호를 전달하는 제1 및 제2 디코드 신호 전달선과, 대응하는 메인 워드선상의 신호에 응답하여 도통하고, 전원선상의 전압을 전달하는 제1 및 제2의 제1 도전형의 절연 게이트형 전계효과 트랜지스터와, 이들 제1 및 제2의 제1 도전형의 절연 게이트형 전계효과 트랜지스터 각각과 병렬로 설치되고, 제1 및 제2 디코드 신호 전달선의 신호에 응답하여 도통하고, 전원선상의 전압을 전달하는 제3 및 제4의 제2 도전형이 절연 게이트형 전계효과 트랜지스터와, 대응하는 서브 워드선과 평행하게 배치되고, 대응하는 메모리 블럭의 열을 구성하는 비트선과 동일 배선층의 제1 및 제2 구동 신호 전달선과, 제1 및 제3 절연 게이트형 전계효과 트랜지스터를 제1 구동 신호선에 접속하는 상기 제1 및 제2 구동 신호선보다도 상층의 제1 배선과, 제2 및 제4 절연 게이트형 전계효과 트랜지스터를 제2 구동 신호선에 접속하는 제1 배선과 동층의 제2 배선과, 글로벌 데이타선을 사이에 끼우도록 배치되고, 제1 및 제2의 디코드 신호와 상보인 신호를 전달하는 제3 및 제4의 상보 서브 디코드 신호 전달선과, 대응하는 메인 워드선상의 신호에 응답하여 제3의 서브 디코드 신호선을 제1 배선과 동일 배선층에 형성되는 제3 배선을 통하여 제1 구동 신호선에 전달하는 제1의 제2 도전형의 절연 게이트형 전계효과 트랜지스터와, 대응하는 메인 워드선상의 신호에 응답하여 제4의 서브 디코드 신호선상의 신호를, 제1 배선과 동층의 제4 배선을 통하여 제1 구동 신호선에 전달하는 제2의 제2 도전형의 절연 게이트형 전계효과 트랜지스터를 포함한다. 제1 및 제2의 구동 신호선은 각각 대응하는 서브 워드선과 전기적으로 접속된다.

글로벌 데이타선과 전원선 사이에 적어도 1개의 도전선을 배치함으로써, 이 글로벌 데이타선과 전원선 사이의 용량 결합을 완화할 수 있고, 글로벌 데이타선의 전위 변화시에 있어서의 전원선의 전위 변동을 억제할 수 있고, 따라서 비선택 서브 워드선 전위가 변화하는 것을 억제할 수 있다. 따라서 메모리 셀의 억세스 트랜지스터가 도통 상태로 이행하는 것을 억제할 수 있고, 리크 전류를 억제하여 메모리 캐패시터의 전하 유출을 억제할 수 있다. 이에 따라, 디스터브 리프레시 특성이 우수한 반도체 기억 장치를 실현할 수 있다.

도 1은 본 발명의 제1 실시 형태에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 2는 도 1에 도시한 반도체 기억 장치의 서브 디코드 밴드(sub-decode band)에 있어서의 배선의 레이아웃을 개략적으로 도시한 도면.

도 3은 본 발명의 제2 실시 형태에 따르는 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 4는 메모리 셀 어레이의 각 배선의 레이아웃을 개략적으로 도시한 도면.

도 5는 본 발명의 제2 실시 형태에 있어서의 서브 디코더의 배치 태양을 개략적으로 도시한 도면.

도 6은 본 발명의 제3 실시 형태에 있어서의 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 7은 본 발명의 제3 실시 형태의 변경예의 구성을 개략적으로 도시한 도면.

도 8은 종래의 반도체 기억 장치의 주요부의 구성을 개략적으로 도시한 도면.

도 9는 종래의 반도체 기억 장치에 있어서의 메모리 셀의 구성을 개략적으로 도시한 도면.

도 10은 도 8에 도시한 반도체 기억 장치에 대해, 계층 워드선 구성을 적용했을 때의 어레이부의 구성을 개략적으로 도시한 도면.

도 11은 도 10에 도시한 메모리 어레이부의 1개의 메모리 블럭의 1개의 메인 워드선과 관련하는 부분의 구성을 개략적으로 도시한 도면.

도 12는 도 10에 도시한 반도체 기억 장치에 있어서의 1개의 행 블럭에 있어서의 1행과 관련하는 부분의 구성을 개략적으로 도시한 도면.

도 13은 도 10에 도시한 반도체 기억 장치의 1개의 메모리 블럭과 관련하는 부분의 구성을 보다 구체적으로 도시한 도면.

도 14는 도 13에 도시한 반도체 기억 장치의 동작을 도시한 신호 파형도.

도 15는 도 10에 도시한 반도체 기억 장치의 배선 레이아웃을 개략적으로 도시한 도면.

도 16은 도 10에 도시한 반도체 기억 장치의 문제점을 설명하기 위한 도면.

도 17은 도 16에 도시한 메모리 셀의 리크 전류에 의한 축적 전하의 변화를 개략적으로 도시한 도면.

도면의 주요 부분에 대한 부호의 설명

MBi0∼MBin, MBj0∼MBjn : 메모리 블럭

MWL : 메인 워드선

RB#i, RB#j : 행 블럭

SA#h, SA#i, SA#a : 센스 앰프 밴드

CB#0∼CB#m : 열 블럭

SD#0∼SD#n : 서브 디코드 밴드

GB0∼GBn : 글로벌 데이타 입출력 버스

SDAi, SDBi : 서브 디코드 신호선

LDBi0∼LDBin, LDBj0∼LDBjn : 로컬 서브 디코드 신호선

G0∼Gn : 접지선

SH0∼SHn : 정전 실드선(electrostatic shield interconnections)

2 : 정전 실드선

4 : 접지선

6 : 글로벌 데이타 입출력 버스선

8 : 로컬 서브 디코드 신호 배선

Q1∼Q3 : n채널 MOS 트랜지스터

Q5, Q6 : p채널 MOS 트랜지스터

10, 20 : 제1층 알루미늄 배선층

12, 13 : 제1층 알루미늄 배선층

14, 15 : 제1 및 제2 구동 신호선

GND : 접지선

ZSD0, ZSD1, SD0, SD1 : 로컬 서브 디코드 신호선

SWL : 서브 워드선

50a∼50d : 서브 디코더

SWL00∼SWL32 : 서브 워드선

60 : 서브 디코더

62 : n웰

64 : p웰

VCC : 전원선

SAG : 센스 앰프군

66 : 센스 앰프 구동 전원선

RB : 로우 디코더

〔제1 실시 형태〕

도 1은 본 발명의 제1 실시 형태인 반도체 기억 장치 어레이부의 구성을 개략적으로 도시한 도면이다. 도 1에서는, 2개의 행 블럭(RB#i 및 RB#j)에 관한 부분을 개략적으로 나타낸다. 이 메모리 어레이는 열 블럭(CB#0∼CB#n)으로 분할된다. 행 블럭(RB#i)에서는 메모리 블럭(MBi0∼MBin)이 행방향으로 정렬하여 배치되고, 행 블럭(MB#j)에서는 메모리 블럭(MBj0∼MBjn)이 행방향으로 정렬하여 배치된다.

인접 행 블럭간에, 종래와 마찬가지로 행방향으로 연장하여 센스 앰프 밴드가 배치된다. 또한, 행 블럭(RB#i)과 도시하지 않은 행 블럭(RB#h) 사이에 행방향으로 연장하여 센스 앰프 밴드(SA#i)가 배치되고, 행 블럭(RB#i)과 도시하지 않은 행 블럭(RB#+1)과의 사이에 센스 앰프 밴드(SA#j)가 배치된다. 이들 센스 앰프 밴드(SA#h, SA#i 및 SA#j)에는 종래와 마찬가지로, 각 메모리 블럭에 대응하여 설치되는 로컬 데이타 입출력 버스 및 대응하는 메모리 블럭의 각 열에 대응하여 설치되는 센스 앰프(SA)가 배치되지만, 도 1에서는 도면을 간략화하기 위하여 도시하지 않았다.

이 센스 앰프 밴드(SA#h, SA#i 및 SA#j)의 각 영역에서, 로우 디코더(RD)로부터의 서브 디코드 신호를 전달하는 신호선이 배치된다. 센스 앰프 밴드(SA#h)에서 행방향으로 연장하여 서브 디코드 신호 버스(SDAi)가 배치되고, 센스 앰프 밴드(SA#i)에서는 서브 디코드 버스(SDBi)가 배치되고, 센스 앰프 밴드(SA#j)에서는 서브 디코드 버스(SDAi)가 배치된다. 행 블럭의 각 행에 대하여 로우 디코더(RD)로부터의 행선택 신호를 받는 메인 워드선이 배치되지만, 도 1에서는 행 블럭(RB#i)에 대하여 설치되는 1개의 메인 워드선(MWL)을 대표적으로 나타낸다.

서브 디코드 버스는 각 메모리 블럭에 대하여 서브 디코드 신호를 전달하기 위하여, 열방향으로 연장하여 배치되는 로컬 서브 디코드 버스를 포함한다. 1개의 메모리 블럭은 그 양측에서(행방향에 대한) 서브 디코드 신호를 받아, 도시하지 않은 서브 디코더에 의해 서브 워드선이 선택 상태로 구동된다.

이들 로컬 서브 디코드 버스는 열 블럭 사이에 설치되는 서브 디코드 밴드(SD#)내에서 열방향으로 연장하여 대응하는 메모리 블럭에 대해서만 배치된다. 즉, 서브 디코드 밴드(SD#0)에서는 서브 디코드 버스(SDBi)에 접속되는 로컬 서브 디코드 버스(LDBi0 및 LDBj0)가 행 블럭(RB#i 및 RB#j)에 대하여 각각 설치된다. 센스 앰프 밴드(SA#1)에서 행 블럭(RB#i)에 대해서는 서브 디코드 버스(LDAi0)가 배치되고, 행 블럭(RB#j)에 대해서는 서브 디코드 버스(SDAj)에 접속하는 로컬 서브 디코드 버스(LDAj0)가 배치된다.

열 블럭(CB#1 및 CB#2)간의 서브 디코드 밴드(SD#2)에 있어서는, 행 블럭(RB#i)에 대해서는 서브 디코드 버스(SDBi)에 접속하는 로컬 서브 디코드 버스(LDBi1)가 배치되고, 행 블럭(RB#j)에 대해서는 로컬 서브 디코드 버스(LDBj1)가 배치된다. 열 블럭(CB#2)과 도시하지 않은 열 블럭(CB#3)간의 서브 디코드 밴드(SD#3)에 있어서는, 행 블럭(RB#i)에 대하여 서브 디코드 버스(SDAi)에 접속되는 로컬 서브 디코드 버스(LDAi2)가 배치되고, 행 블럭(RB#j)에 대해서는 서브 디코드 버스(DSAj)에 접속되는 로컬 서브 디코드 버스(LDAj2)가 배치된다.

마찬가지로 하여, 서브 디코드 밴드(SD#n-1)에 있어서는, 행 블럭(RB#i)에 대해서는 서브 디코드 버스(SDBi)에 접속되는 로컬 서브 디코드 버스(LDBi)가 배치되고, 행 블럭(RB#j)에 대해서는 서브 디코드 버스(LDBjn)가 배치된다. 서브 디코드 밴드(SD#n)에 있어서는, 행 블럭(RB#i)에 대해서 서브 디코드 버스(SDAi)에 접속되는 로컬 서브 디코드 버스(LDAin)가 배치되고, 행 블럭(RB#j)에 대해서는 서브 디코드 버스(SDAj)에 접속하는 로컬 서브 디코드 버스(LDAjn)가 배치된다. 서브 디코드 밴드에 포함되는 서브 디코더는 로컬 서브 디코더를 통하여 공급되는 서브 디코드 신호를 디코딩하고, 각 대응하는 서브 워드선을 선택 상태 또는 비선택 상태로 구동한다. 1개의 행 블럭에서 메모리 블럭의 각 서브 워드선은 선택적으로 예를 들면 제1층 폴리실리콘 배선층에서 접속된다. 이 서브 디코드 밴드에서 서브 디코더의 디코드 결과에 따라서 대응하는 서브 워드선을 선택 상태 또는 비선택 상태로 설정한다.

서브 디코드 밴드(SD#0∼SD#n) 각각에 있어서, 대응하는 열 블럭에 포함되는 메모리 블럭에 공통적으로, 열방향으로 연장하여 배치되어 데이타의 입출력을 행하기 위한 글로벌 데이타 입출력 버스가 배치된다. 즉, 서브 디코드 밴드(SD#0∼SD#n) 각각에 있어서, 열방향으로 연장하여 글로벌 데이타 입출력 버스(GB0∼GBn)가 배치된다. 이들 글로벌 데이타 입출력 버스(GB0∼GBn)는 복수의 글로벌 데이타 버스선쌍을 포함한다. 도 1에서는, 글로벌 데이타 입출력 버스(GB0∼GBn)는 각각 각 열 블럭에 대하여 설치되도록 표시된다. 그러나, 이 글로벌 데이타 입출력 버스는 인접 열 블럭의 메모리 블럭의 데이타의 입출력을 행하는 복수의 글로벌 데이타 버스선쌍을 포함하여도 좋다.

이 글로벌 데이타 입출력 버스(GB0∼GBn)와 평행하게 행방향으로 연장하여, 메모리 블럭에 있어서의 비선택 서브 워드선을 접지 전압 레벨로 유지하기 위한 접지 전압을 전달하는 접지선(G0∼Gn)이 배치된다. 이들 접지선(G0∼Gn)의 접지 전압은 도시하지 않은 서브 디코더를 통하여 비선택 서브 워드선상에 전달된다.

또한, 각 서브 디코더 밴드에 있어서, 글로벌 데이타 입출력 버스〔GBx(GB0∼GBn)〕와 접지선〔Gx(G0∼Gn)〕 사이에 열방향으로 연장하여 글로벌 데이타 입출력 버스(GB0)에 포함되는 각 글로벌 데이타 입출력선과 접지선(Gx) 사이의 정전 실드층으로서 기능하는 배선(SHX)이 배치된다(SH0∼SHn). 이 정전 실드용 배선(SH0∼SHn)은 대응하는 글로벌 데이타 입출력 버스(GB0)에 포함되는 각 글로벌 데이타 입출력 버스선과 대응하는 접지선 사이에 설치된다. 이 정전 실드용 배선(SH0∼SHn) 각각은, 따라서 복수의 신호선(또는 기준 전압 전달선)을 포함하여도 좋다. 이 실드 배선(SH0∼SHn)은 글로벌 데이타 입출력 버스에 포함되는 각 글로벌 데이타 입출력 버스선, 및 접지선과 동일 배선층에 형성된다. 글로벌 데이타 입출력 버스선(GB0∼GBn) 각각에 포함되는 글로벌 데이타 입출력 버스선과 대응하는 접지선(G0∼Gn) 사이에 정전 실드 배선(SH0∼SHn)을 배치함으로써, 글로벌 데이타 입출력 버스에 포함되는 글로벌 데이타 입출력 버스선과 접지선간의 용량 결합을 억제 할 수 있고, 글로벌 데이타 입출력 버스선의 전위 변화가 접지선에 전달되는 것을 방지할 수 있어, 확실하게 비선택 워드선을 비선택 상태로 유지할 수 있다.

도 2는 도 1에 도시한 서브 디코드 밴드에 있어서의 신호선의 레이아웃을 개략적으로 도시한 도면이다. 도 2에서, 실드 배선(SHi : 2)은 접지선(GND : 4)과 글로벌 데이타 입출력 버스선(GBOi : 6) 사이에 배치된다. 접지선(4)에 인접하여 서브 디코드 신호선(SDi : 8)이 실드 배선(2)과 대향하여 배치된다. 실드선(2), 접지선(4), 글로벌 데이타 입출력 버스선(6), 및 서브 디코드 신호선(8)은 모두 동일 배선층(제2층 알룸늄 배선층)에 형성된다. 따라서, 이 실드 배선(2)은 글로벌 데이타 입출력 버스선(6)과 접지선(4) 사이에 배치함으로써, 글로벌 데이타 입출력 버스선(6)과 접지선(4) 사이의 용량 결합을 억제할 수 있고, 글로벌 데이타 입출력 버스선의 전위 변화가 접지선(4)에 전달되는 것을 방지할 수 있다. 이 접지선(4)상의 접지 전압(GND)은 도시하지 않은 서브 디코더를 통하여 비선택 서브 워드선상에 전달된다. 이에 따라, 비선택 서브 워드선이 확실하게 접지 전압 레벨로 유지된다. 이 경우, 접지선(4)에 인접하여 서브 디코드 신호선(8)이 배치된다. 이 서브 디코드 신호선(8)상의 서브 디코드 신호(SDi)는 로우 어드레스에 따라서 변화한다. 따라서, 그 전위의 변화 횟수는 글로벌 데이타 입출력 버스선의 전위 변화 횟수에 비하여 적고(페이지 모드 등의 고속 시리얼 억세스 모드인 경우), 비선택 서브 워드선상의 전위의 변화 횟수는 적고, 글로벌 데이타 입출력 버스선(6)과 접지선(4) 사이의 용량 결합에 따른 비선택 워드선의 전위 상승 횟수에 비하여 거의 무시할 수 있고, 확실하게 비선택 메모리 셀의 리크 전류를 억제할 수 있고, 디스터브 리프레시 특성을 개선할 수 있다.

이상과 같이, 본 발명의 제1 실시 형태에 따르면, 글로벌 데이타 입출력 버스선과 비선택 서브 워드선을 비선택 상태로 구동하기 위한 접지선 간에 실드선을 배치하였기 때문에, 글로벌 데이타 입출력 버스선과 접지선간의 용량 결합을 억제할 수 있고, 비선택 서브 워드선의 전위의 부상을 확실하게 방지할 수 있고, 비선택 메모리 셀의 리크 전류를 억제하여, 디스터브 리프레시 특성을 개선할 수 있다.

〔제2 실시 형태〕

도 3은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 주요부의 구성을 도시한 도면이다. 도 3에서 1개의 서브 데이타와 관련하는 부분의 구성을 나타낸다.

도 3에서, 제1층 알루미늄 배선층(1AL)으로 구성되는 메인 워드선(MWL)이 행방향으로 연장하여 행 블럭에 포함되는 복수의 메모리 블럭(MB#ia 및 MB#ib)에 공통으로 배치된다. 서브 디코드 밴드(SD#)에서 로컬 서브 디코드 신호선(ZSD0, ZSD1, SD0 및 SD1)이 메모리 블럭(MB#ib 및 MB#ib)에 대하여 열방향으로 연장하여 배치된다. 서브 디코드 신호선(ZSD0 및 ZSD1) 사이에 열방향으로 연장하여 열 블럭에 포함되는 메모리 블럭에 공통으로 접지선(GND : 4)이 배치된다. 로컬 서브 디코드 신호선(ZSD0)에 인접하여 메모리 블럭(MB#ib)측에 글로벌 데이타 입출력 버스선(ZGIO1)이 열방향으로 연장하여 배치된다. 로컬 데이타 입출력 버스선(SD0 및 SD1) 사이에 열방향으로 연장하여 글로벌 데이타 입출력 버스선(GIO1, ZGIO0 및 GIO0)이 배치된다. 여기에서, 문자 「Z」는 상보 신호를 전달하는 신호선인 것을 나타낸다.

이 배치에 있어서는, 로컬 서브 디코드 신호선(ZSD0)이 접지선(GND)과 글로벌 데이타 입출력 버스선(ZGIO1) 사이에 배치되고, 접지선(GND)과 글로벌 데이타 입출력 버스선(GIO1∼GIO0) 사이에 로컬 서브 디코드 신호선(ZSD1 및 SD0)이 배치된다. 따라서, 이들 글로벌 데이타 입출력 버스선(ZSD0, ZSD1 및 SD0)이 실드 배선으로서 작용하고, 접지선(GND)과 글로벌 데이타 입출력 버스선(ZGIO1, GIO1∼GIO0)의 용량 결합을 억제하고, 접지선(GND)상의 접지 전압(GND)이 데이타 기입시에 부상하는 것을 확실하게 억제할 수 있다.

서브 디코더는 메인 워드선(MWL)상의 신호에 따라서, 접지선(GND)상의 접지 전압(GND)을 서브 워드선(SWL0 및 SWL1)에 전달하는 n채널 MOS 트랜지스터(Q1 및 Q2)와, MOS 트랜지스터(Q3 및 Q4)와 병렬로 접속되고, 서브 디코드 신호(ZSD0 및 ZSD1)에 따라서 접지선(GND)상의 접지 전압(GND)을 서브 워드선(SWL0 및 SWL1)으로 각각 전달하는 n채널 MOS 트랜지스터(Q3 및 Q4)를 포함한다.

MOS 트랜지스터(Q1 및 Q2)는 메인 워드선(MWL)상의 신호를 제1층 알루미늄 배선층으로 구성되는 신호선(10)을 통하여 게이트로 받는다. MOS 트랜지스터(Q1∼Q4)는 각각의 소스가 제1층 알루미늄 배선으로 구성되는 신호선(11)을 통하여 제2층 알루미늄 배선층으로 구성되는 접지선(GND)에 접속된다. MOS 트랜지스터(Q1 및 Q3)의 한쪽단(드레인)은 제1층 일루미늄 배선층의 신호선(12)을 통하여 비트선과 동일 배선층으로 형성되는 구동 신호선(14)에 접속된다. 이 구동 신호선(14)은 메모리 블럭(MB#ia 및 MB#ib)의 서브 워드선(SWL0)을 구성하는 제1층 폴리실리콘 배선(TG0)에 전기적으로 접속된다. MOS 트랜지스터(Q2 및 Q4)의 드레인은 제1층 알루미늄 배선(13)을 통하여 메모리 블럭(MB#ia 및 MB#ib)의 서브 워드선(SWL1)을 구성하는 제1층 폴리실리콘 배선(TG1)에 접속된다. MOS 트랜지스터(Q3 및 Q4)의 게이트는 제1층 알루미늄 배선층으로 구성되는 배선(17 및 18)을 통하여 각각 로컬 서브 디코드 신호선(ZSD0 및 ZSD1)에 접속된다.

서브 디코더는, 또한 메인 워드선(MWL)상의 신호가 L레벨일 때 도통하여, 서브 디코드 신호(SD0)를 서브 워드선(SWL0)으로 전달하는 p채널 MOS 트랜지스터(Q5)와, 메인 워드선(MWL)상의 신호 전위에 응답하여 도통하고, 서브 디코드 신호(SD1)는 메모리 블럭(MB#ia 및 MB#ib)의 서브 워드선(SWL)으로 전달하는 p채널 MOS 트랜지스터(Q6)를 포함한다. p채널 MOS 트랜지스터(Q5 및 Q6)의 게이트는 제1층 알루미늄 배선층으로 구성되는 신호선(20)을 통하여 메인 워드선(MWL)에 접속돈다. MOS 트랜지스터(Q5)의 한쪽 도통 노드는 제1층 알루미늄 배선층으로 구성되는 신호선(21)을 통하여 제1 구동 신호선(14)에 접속된다. MOS 트랜지스터(Q6)의 한쪽 도통 노드는 제1층 알루미늄 배선층으로 구성되는 신호선(22)을 통하여 제2 구동 신호선(15)에 접속된다.

메인 워드선(MWL)이 H레벨의 비선택 상태일 때, MOS 트랜지스터(Q1, Q2)가 토통하고, MOS 트랜지스터(Q5, Q6)가 비도통 상태이고, 서브 워드선(SWL0, SWL1)에 접지 전압(GND)이 MOS 트랜지스터(Q1, Q2)를 통하여 전달된다. 메인 워드선(MWL)이 L레벨인 선택 상태일 때 MOS 트랜지스터(Q1, Q2)가 비도통 상태, MOS 트랜지스터(Q5, Q6)가 도통 상태가 된다. 이 경우, 서브 디코드 신호선(SD0, SD1, ZSD0, ZSD1)에 따라 서브 워드선(SWL0, SWL1)의 전위가 결정된다.

도 3에 도시한 서브 디코더의 구성은 2개의 인접 서브 워드선을 구동한다. 비선택 서브 워드선을 비선택 상태로 구동하기 위한 n채널 MOS 트랜지스터(Q1∼Q4)와, 선택 서브 워드선을 선택 상태로 구동하기 위한 p채널 MOS 트랜지스터(Q5 및 Q6)가, 각각 다른 영역에 설치된다. 이 구성의 경우, MOS 트랜지스터(Q1∼Q4)를 p웰내에 형성하여, p채널 MOS 트랜지스터(Q5 및 Q6)를 n웰내에 형성할 수 있다. 따라서 종래와 달리, 1개의 서브 디코더내에 p채널 MOS 트랜지스터와 n채널 MOS 트랜지스터를 구성할 필요가 없이, 이 웰 분리 영역의 점유 면적을 저감할 수 있고, 소 점유 면적의 서브 디코더를 제작할 수 있다.

도 4는 메모리 셀부의 배선 레이아웃을 개략적으로 도시한 도면이다. 도 4에서, 메모리 셀은 p형 기판 영역(에피택셜층 또는 웰 : 30) 표면에 사이를 두고 형성되는 n형 불순물 영역(n+ : 32a 및 32b)과, 고농도 불순물 영역(32a 및 32b) 사이의 채널 영역상에 도시하지 않은 절연막을 사이에 두고 형성되는 게이트 전극(34)을 포함한다. 게이트 전극(34)은 제1층 폴리실리콘(TG)으로 구성된다.

메모리 셀은, 또한 n형 불순물 영역(32b)에 전기적으로 접속되는 플러그층(35)과, 이 플러그층(35)에 접속되는 평탄한 단면 형상을 갖는 도전층(36)을 포함한다. 이들 플러그층(35) 및 도전층(36)은 제1층 폴리실리콘층으로 구성되고, 메모리 셀캐패시터의 한쪽 전극(스토리지 노드)을 구성한다.

메모리 셀 캐패시터는 이 도전층(36)과 캐패시터 절연막(37)을 사이에 두고 대향하여 배치되는 도전층(38)을 다른쪽 전극으로서 갖는다. 이 다른쪽 전극(셀 플레이트 전극)은 제4층 폴리실리콘층으로 구성된다.

메모리 셀 트랜지스터의 게이트 전극(34)은 이 게이트 전극(TG : 34)과 평행하게 행방향으로 연장하여 배치되는 메인 워드선(39)과 서브 디코드 밴드로 전기적으로 결합된다. 이 메인 워드선(39)은 제1층 알루미늄 배선층으로 구성된다.

한편, 메모리 셀 트랜지스터의 n형 불순물 영역(32a)은 열방향으로 연장하여 배치되는 한편, 도전층(36)보다도 하측에 배치되는 제2층 폴리실리콘층으로 구성되는 비트선(40)에 접속된다. 이 비트선(40)의 연장 방향(열방향)과 평행하게 전원선, 접지선 또는 서브 디코드 신호선인 제2층 알루미늄 배선층으로 구성되는 신호 배선(41)이 배치된다.

따라서, 도 3에 도시한 레이아웃에 있어서, 서브 디코더의 출력 신호를 비트선과 동일한 제2층 폴리실리콘층에서 받고, 이 제2층 폴리실리콘층으로 구성되는 구동 신호선(14 및 15)을 제1층 폴리실리콘층으로 구성되는 메모리 셀 트랜지스터의 게이트 전극 배선(서브 워드선)에 접속함으로써, 효율적으로 여분의 배선층을 이용하지 않고 접지선을 글로벌 데이타 입출력 버스선부터 실드하는 레이아웃을 실현할 수 있다.

도 5는 1개의 메인 워드선(MWL)과 관련하는 부분의 구성을 개략적으로 도시한 도면이다. 도 5에서, 메모리 블럭(MB#i0 및 MB#i2)에서의 서브 워드선의 배치를 개략적으로 도시한다. 메인 워드선(MWL)에 의해 메모리 블럭(MB#i0)에서는 서브 워드선(SWL00∼SWL30)이 설치된다. 메모리 블럭(MB#i1)에서는 메인 워드선(MWL)에 대응하여 서브 워드선(SWL01∼SWL31)이 설치된다. 메모리 블럭(MB#i2)에서는 메인 워드선(MWL)에 대응하여 서브 워드선(SWL02∼SWL32)이 설치된다.

서브 디코드 밴드(SD#0)에서는 메인 워드선(MWL)상의 신호 전위 및 도시하지 않은 서브 디코드 신호에 따라서 서브 워드선(SWL20, SWL30, SWL21 및 SWL31)을 구동하는 서브 디코더(50a)가 설치된다. 서브 디코드 밴드(SD#1)에서는 서브 워드선(SWL00, SWL10, SWL01 및 SWL11)을 메인 워드선(MWL)상의 신호 전위 및 도시하지 않은 서브 디코드 신호에 따라서 구동하는 서브 디코더(50b)가 설치된다. 서브 디코드선(SD#2)에서는 메인 워드선(MWL)상의 신호 전위와 도시하지 않은 서브 디코드 신호에 따라서 서브 워드선(SWL21, SWL31, SWL22 및 SWL32)을 구동하는 서브 디코더(50c)가 설치된다. 서브 디코드 밴드(SD#3)에서는 메인 워드선(MWL)의 신호 전이와 도시하지 않은 서브 디코드 신호에 따라서 서브 워드선(SWL02, SWL12)을 구동하는 서브 디코더(50d)가 설치된다. 서브 디코더의 열방향의 피치는 4개의 서브 워드선의 피치가 되어, 여유를 갖고 서브 디코더를 배치할 수 있다.

행 블럭에 포함되는 서브 워드선은 제1층 폴리실리콘층에 의해 포함되고 상호 접속되는 한편, 서브 디코더에 의해 구동 신호선을 통하여 선택 신호가 전달된다. 따라서 각 서브 워드선은 양측의 서브 디코더로부터 구동 신호를 전달받기 때문에, 고속으로 서브 워드선을 선택 상태로 구동할 수 있다. 또한, 이 대신에, 각 서브 워드선은 한 개의 서브 디코더에서만 구동되도록 1개 걸러서 서브 디코드 밴드로 분리되도록 구성되어도 좋다. 예를 들면, 서브 디코드 밴드(SD#1)에서 서브 워드선(SWL20 및 SWL30)은 서브 워드선(SWL21 및 SWL31)으로부터 분리되어도 좋다. 이 영역에서 서브 워드선이 설치되어 있지 않은 경우 서브 디코더의 열방향에 대한 피치를 크게 취할 수 있다.

또, 도 3에 도시한 배치에 있어서, 글로벌 데이타 입출력 버스선의 배치는 접지선(GND)에 대해 적어도 1개의 신호선이 배치되어 있는 한 그 배치 내용은 임의이다.

또한, 도 3에 도시한 배치에 있어서 접지선(GND)에 인접하여 서브 디코드 신호 전달선(ZSD0 및 ZSD1)이 배치되어 있다. 이들 서브 디코드 신호(ZSD0 및 ZSD1)는 로우 어드레스의 변화에 따라서 변화한다. 따라서, 통상, 페이지 모드 등의 고속 시리얼 억세스 모드에서는 1회만 변화할 뿐이고, 그 변화 횟수는 적고, 워드선의 부상이 임시로 발생되었다 하여도 그 횟수는 글로벌 데이타 입출력 버스선에 있어서의 전위변화의 횟수에 비하여 충분히 적고, 비선택 서브 워드선의 전위 부상에 의한 메모리 셀 트랜지스터의 리크 전류가 생기는 횟수는 충분히 적고, 따라서, 그 영향은 거의 무시할 수 있다. 또한, 이들 서브 디코드 신호(ZSD0 및 ZSD1)가 H레벨로 전위 변화하는 경우는 워드선이 선택될 때이고, 비트선은 중간 전압 레벨로 프리차지되어 있다. 따라서 임시로 게이트 전위가 상승하여도 비트선 전위는 메로리 셀 트랜지스터의 게이트 전위보다도 충분히 높고, 메모리 셀 트랜지스터는 게이트-소스간에 역바이어스 상태가 되어, 리크 전류가 생기는 것이 억제된다. 메모리 셀 트랜지스터가 L레벨 데이타를 저장하고 있는 경우, 이 전위 부상에 의해 프리차지 상태의 비트선에서 메모리 셀 캐패시터로 전하가 유입하는 것을 생각할 수 있지만, 메모리 셀 트랜지스터의 임계치 전압의 영향에 의해 이와 같은 유입시에 있어서의 메모리 셀 캐패시터의 L레벨 데이타의 전위 상승은 충분히 억제할 수 있어, 디스터브 리프레시 불량이 생기는 일은 거의 없다.

이상와 같이 본 발명의 제2 실시 형태에 따르면, 글로벌 데이타 입출력 버스선과 비선택 서브 워드선을 비선택 상태로 구동하기 위한 접지선과의 사이에 적어도 1개의 신호선을 배치하고 있기 때문에 이 접지 전압이 부상하는 것을 방지할 수 있고, 확실하게 비선택 메모리 셀을 비선택 상태로 유지할 수 있고, 따라서 메모리 셀 캐패시터의 전하 리크를 억제할 수 있어, 디스터브 리프레시 특성을 개선할 수 있다.

〔제3 실시 형태〕

도 6은 본 발명의 제3 실시 형태에 따르는 반도체 기억 장치의 주요부 구성을 개략적으로 도시한 도면이다. 도 6에서는, 서브 디코더(60)에 대한 구성을 개략적으로 나타낸다. 이 서브 디코더(60)는 p채널 MOS 트랜지스터(Q5, Q6)가 형성되는 n웰 영역(62)과, n채널 MOS 트랜지스터(Q1∼Q4)가 형성되는 p웰 영역(64)을 포함한다. 이 n웰 영역(62)은 열방향으로 연장하여 배치되는 전원선(VCC)에 의해 저원 전압 레벨로 고정된다. p웰 영역(64)에 형성되는 MOS 트랜지스터는 접지선(GND)상의 접지 전압(GND)을 비선택 워드선상으로 전달한다. 이 p웰 영역(64)은 접지 전압(GND) 레벨로 바이어스된다. 이 접지선(GND)과 글로벌 데이타 입출력 버스선(GIOi)의 사이에 그 전위가 고정된 폭이 넓은 전원선(VCC)을 배치함으로써, 접지선(GND)과 데이타 입출력 버스선(GIOi)의 용량 결합을 더욱 저감할 수 있고, 접지 전압(GND)의 데이타 기입시에 있어서의 글로벌 데이타 입출력 버스선(GIOi)간의 전위 변화에 의한 비선택 서브 워드선 전위의 변동을 억제할 수 있다.

도 6에 도시한 배치에 있어서 서브 디코드 신호의 배치는 적당하게 정해진다. 또한, 이 n웰 및 p웰은 서브 디코드 밴드에서 열방향으로 연장하여 배치하도록 형되고, 각 서브 디코더에 공통으로 설치되는 구성이 이용되어도 좋다.

〔변경예〕

도 7은 본 발명의 제3 실시 형태의 변경예의 구성을 도시한 도면이다. 도 7에 도시한 구성에서는 메모리 블럭(MB) 양측의 서브 디코드 밴드에서 열방향으로 연장하여 접지선(GND), 전원선(VCC) 및 글로벌 데이타 입출력 버스선(GIOi 및 GIOj)이 각각 배치된다. 서브 디코드 밴드(SD#a)의 전원선(VCC)과 서브 디코드 밴드(SD#b)의 전원선(VCC)은 센스 앰프(SA#)에서 열방향을 따라서 예를 들면 제1층 알루미늄 배선층으로 구성되는 배선(서브 전원선 : 66)에 의해 상호 접속된다. 이 서브 전원선(66)은 센스 앰프군(SAB)에 포함되는 센스 앰프의 한쪽 전원으로서 작용한다. 이 도 7에 도시한 배치에 있어서도, 접지선(GND)과 글로벌 데이타 입출력 버스선(GIOi 및 GIOj) 사이에 전위가 고정된 전원선(VCC)이 배치되어 있고, 글로벌 데이타 입출력 버스선과 접지선(GND) 사이의 용량 결합을 억제할 수 있고, 접지 전압(GND)의 전위를 안정하게 접지 전압 레벨로 고정할 수 있다.

또한, 이 글로벌 데이타 입출력 버스선과 접지선(GND)사이에 배치되는 배선으로서는 전위 변화의 횟수가 적은 배선이면 좋고, 예를 들면 중간 전압을 공급하는 중간 전압 전달선이라도 좋고, 또한 다른 신호선이라도 좋다.

이상과 같이, 본 발명의 제3 실시 형태에 따르면, 비선택 서브 워드선에 전달되는 접지 전압을 공급하는 접지선과 글로벌 데이타 입출력 버스선과의 사이에, 일정한 기준 전압을 전달하는 기준 전압 전달선을 설치하고 있기 때문에, 글로벌 데이타 입출력 버스선과 접지선과의 사이의 용량 결합을 억제할 수 있고, 따라서 비선택 서브 워드선의 전위 부상을 방지할 수 있고, 비선택 메모리 셀의 리크 전류를 억제하고, 따라서 디스터브 리프레시 특성을 개선할 수 있다.

〔그밖의 예〕

상술한 실시예에서는 각 메모리 블럭에 대하여 4쌍의 로컬 데이타 입출력선 쌍 및 4쌍의 글로벌 데이타 입출력 버스선쌍이 설치되어 있는 구성이 도시되어 있다. 그러나, 이들 각 메모리 글로벌에 대하여 설치되는 로컬 데이타 입출력 버스선쌍 및 그로벌 데이타 입출력 버스쌍의 수는 임의이다. 또한, 1개의 메인 워드선에 대응하여 설치되는 서브 워드선의 수도 4개가 아니어도 된다.

이상과 같이 본 발명에 따르면, 비선택 워드선을 비선택 상태로 구동하기 위한 전원선과 글로벌 데이타 입출력 버스선 사이에 신호 변화가 적은 도전선(서브 디코드선 또는 전원선)을 배치함으로써, 이 기준 전압 전달선과 글로벌 데이타 입출력 버스선의 용량 결합을 억제할 수 있고, 인접 배선의 소란에 의한 비선택 워드선 전위의 변동을 저감할 수 있고, 따라서 디스터브 리프레시 불량의 발생을 대폭적으로 저감할 수 있다.

즉, 청구항 제1항에 관한 발명에 따르면, 글로벌 데이타선과 소정의 전압을 전달하는 전원선과의 사이에 적어도 1개의 도전선을 배치하도록 구성하였기 때문에, 이 전원선과 글로벌 데이타선 사이의 용량 결합을 억제할 수 있고 따라서 비선택 워드선 전위가 변동하는 것을 방지할 수 있고, 비선택 메모리 셀 트랜지스터의 리크 전류를 억제할 수 있다.

청구항 제2항에 관한 발명에 따르면, 이 전원선과 글로벌 데이타선 사이에 서브 워드선을 특정하기 위한 디코드 신호 전달선을 배치하고 있기 때문에, 여분의 신호 배선을 이용하지 않고 효율적으로 전원선과 글로벌 데이타선 사이의 용량 결합을 방지할 수 있다.

청구항 제3항에 관한 발명에 따르면, 제1 도전형의 제1 내지 제4의 절연 게이트형 전계효과 트랜지스터를 병렬로 배치하고, 또 제2 도전형의 절연 게이트형 전계효과 트랜지스터를 서로 직렬로 배치하고, 이들 절연 게이트형 전계효과 트랜지스터 출력 신호를 서브 워드선을 구성하는 도전층에 이보다 상층의 제1 및 제2 구동신호선을 통하여 접속하도록 구성하였기 때문에 서브 디코더의 점유면적을 증가시키는 일 없이 확실하게 글로벌 데이타선과 전원선 사이에 서브 디코드선을 배치할 수 있다. 또한, 제1 및 제2 구동 신호선을 비트선과 동일 배선층으로 구성하였기 때문에 여분의 배선층을 이용하는 일없이 전원선과 글로벌 데이타선의 사이가 정전 차폐되고 피치 조건이 완화된 서브 디코더를 용이하게 실현할 수 있다.

Claims

각각이 행렬상으로 배열되는 복수의 메모리 셀을 갖는 복수의 메모리 블럭을 갖는 적어도 1개의 행 블럭을 구비하고, 상기 행 블럭의 복수의 메모리 블럭은 행방향을 따라서 정렬하여 배치되고,

상기 행 블럭에 걸쳐 상기 행방향을 따라 연장하여 배치되고, 상기 복수의 메모리 블럭 각각의 각 상기 행에 대응하여 배치되는 복수의 메인 워드선,

상기 메모리 블럭 각각에서 각 상기 행에 대응하여 배치되고, 각각에 대응하는 행의 메모리 셀이 접속하는 복수의 서브 워드선,

각 상기 블럭에 대응하여 상기 열 방향으로 연장하여 배치되고, 대응하는 메모리 블럭 선택시 데이타의 수수를 상기 대응하는 메모리 블럭으로 행하기 위한 글로벌 데이타선,

상기 글로벌 데이타선과 적어도 한 개의 도전선을 사이에 두고 상기 열방향으로 배치되어, 소정의 전압을 전달하는 전원선, 및

각 상기 블럭에 있어서 각 행에 대응하여 배치되고, 대응하는 메인 워드선상의 신호와 디코드 신호에 따라서 대응하는 서브 워드선으로 대응하는 전원선상의 전압을 전달하는 복수의 서브 디코더를 구비하는

것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 디코드 신호는 상기 열방향을 따라서 배치되는 디코드 신호 전달선을 통하여 대응하는 메모리 블럭의 서브 디코더로 전달되고,

상기 전원선과 상기 글로벌 데이타선과의 사이에는 상기 적어도 1개의 도전선으로서 적어도 1개의 상기 디코드 신호 전달선이 배치되는

것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 메인 워드선 각각은, 상기 복수의 메모리 블럭 각각에 있어서 복수의 서브 워드선을 특정하고, 상기 디코드 신호는 상기 특정된 복수의 서브 워드선의 하나를 지정하고,

상기 복수의 서브 디코더 각각은,

상기 전원선을 사이에 두고 제1 및 제2 디코드 신호를 상기 열방향을 따라서 전달하는 제1 및 제2 디코드 신호 전달선,

대응하는 메인 워드선상의 신호 전위에 응답하여 도통하고, 상기 전원선의 전압을 전달하는 제1 및 제2의 제1 도전형의 절연 게이트형 전계효과 트랜지스터,

상기 제1 및 제2의 절연 게이트형 전계효과 트랜지스터와 병렬로 각각 설치되고, 상기 제1 및 제2 디코드 신호 전달선의 신호에 응답하여 도통하고 상기 전원선의 전압을 전달하는 제3 및 제4의 제1 도전형의 절연 게이트형 전계효과 트랜지스터,

제1 및 제2 서브 워드선과 평행하게 배치되고 전기적으로 접속되며, 비트선과 동일 배선층에 형성되는 제1 및 제2 구동 신호 전달선,

상기 제1 및 제3 절연 게이트형 전계효과 트랜지스터의 출력 신호를 상기 제1 구동 신호선에 전달하는 상기 제1 및 제2 디코드 신호 전달선과 상기 제1 및 제2 구동 신호 전달선 사이의 배선층에 형성되는 제1 배선,

상기 제2 및 제4의 절연 게이트형 전계효과 트랜지스터의 출력 신호를 상기 제2 구동 신호 전달선에 전달하는, 상기 제1 배선과 동일층에 형성되는 제2 배선,

상기 글로벌 데이타선을 사이에 두도록 배치되고, 상기 제1 및 제2 디코드 신호와 상보(相補)인 신호를 전달하는 제3 및 제4 디코드 신호 전달선,

상기 대응하는 메인 워드선상의 신호 전위에 응답하여 도통하고, 상기 제3 디코드 신호 전달선상의 신호를 상기 제1 배선과 동일 배선층에 형성되는 제3 배선을 통하여 상기 제1 구동 신호선에 전달하는 제1의 제2 도전형의 절연 게이트형 전계효과 트랜지스터, 및

상기 대응하는 메인 워드선상의 신호 전위에 응답하여 도통하고, 상기 제4 디코드 신호 전달선상의 신호를 상기 제1 배선과 동일 배선층에 형성되는 제4 배선을 통하여 상기 제2 구동 신호선에 전달하는 제2의 제2 도전형의 절연 게이트형 전계효과 트랜지스터를 구비하고,

상기 비트선은 각 상기 메모리 블럭의 각 열에 대응하여 배치되고, 각각에 대응하는 열의 메모리 셀이 접속하는 신호선인

것을 특징으로 하는 반도체 기억 장치.