KR100302489B1 - 반도체 메모리 장치 및 이 장치의 배치방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결된 복수개의 메모리 셀들을 구비하고, 워드 라인과 동일한 방향으로 배열된 블록들 각각의 복수개의 컬럼 선택 신호라인들중의 소정 개수의 컬럼 선택 신호라인들에 각각 연결되는 소정 개수의 그룹들의 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 복수개의 블록 선택 신호들 중의 해당 블록 선택신호들 및 해당 컬럼 어드레스에 각각 응답하여 복수개의 메모리 셀 어레이 블록들 사이의 소정 개수의 컬럼 선택 신호라인들을 선택하기 위한 복수개의 컬럼 디코더들로 구성되고, 복수개의 메모리 셀 어레이 블록들 사이에 각각 배치되는 소정 개수의 컬럼 선택 신호라인들이 인접한 메모리 셀 어레이 블록들에 공유되도록 구성되어 있다. 따라서, 메모리 셀 어레이를 구성하는 메모리 셀 어레이 블록들의 용량이 가로 방향으로 증가하더라도 동일한 메모리 셀 어레이 블록을 컬럼 선택 신호라인에 따라 상하로 나누어 배치함으로써 컬럼 선택 신호라인들 및 입출력 게이트들의 수를 증가하지 않게 되어 칩 사이즈를 줄일 수 있다.

Description

반도체 메모리 장치 및 이 장치의 배치방법{Semiconductor memory device and layout method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 입출력 라인의 수가 컬럼 선택 신호라인의 수보다 많은 경우에 메모리 셀 어레이를 구성하는 메모리 셀 어레이 블록들의 용량이 증가하더라도 칩 사이즈를 증가하지 않고 배치할 수 있는 반도체 메모리 장치 및 이 장치의 배치 방법에 관한 것이다.
종래의 반도체 메모리 장치의 메모리 셀 어레이의 신호 라인 배치 방법은 워드 라인과 입출력 라인의 방향이 동일하고, 컬럼 선택 신호라인과 비트 라인은 워드 라인과 직교하는 방향으로 배치되어 있었다. 이와 같은 신호 라인 배치 방법은 일반적인 방법으로 최소의 크기로 많은 셀을 구성할 수 있는 방법이다.
그러나, 그래픽 분야가 발전함에 따라 초당 전송 비트 수를 넓히기 위하여 데이터 입출력 라인의 수가 컬럼 선택 신호라인의 수에 비해서 상대적으로 큰 반도체 메모리 장치가 개발되었다.
따라서, 그래픽 분야에 적용되는 반도체 메모리 장치의 신호 라인 배치 방법 또한 종래의 반도체 메모리 장치의 신호 라인 배치 방법과 달라지게 되었다.
즉, 그래픽 분야에 적용되는 반도체 메모리 장치의 신호 라인 배치 방법은 워드 라인과 컬럼 선택 신호라인을 동일 방향으로 배치하고, 비트 라인 및 입출력 라인을 워드 라인과 직교하는 방향으로 배치하게 되었다.
도1은 종래의 반도체 메모리 장치의 실시예의 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8), 로우 디코더들(12-1, 12-2, ..., 12-8), 컬럼 디코더들(14-1, 14-2, ..., 14-9), 및 컬럼 프리 디코더(16)로 구성되어 있다.
도1에 나타낸 반도체 메모리 장치는 컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)이 가로 방향으로 배치되고, 입출력 라인쌍((IO1, IO1B), (IO2, IO2B),..., (IOm, IOmB))이 컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)과 직교하는 방향으로 배치되어 있다. 그리고, 메모리 셀 어레이 블록들 사이의 컬럼 선택 신호라인들은 이웃하는 블록과 공유하는 라인들이다. 예를 들면, 메모리 셀 어레이 블록 0(10-1)과 메모리 셀 어레이 블록 1(10-2)사이의 컬럼 선택 신호라인들(CSL2, CSL3)은 메모리 셀 어레이 블록 0(10-1)이 활성화되면 메모리 셀 어레이 블록 0(10-1)을 선택하고, 메모리 셀 어레이 블록 1(10-2)이 활성화되면 메모리 셀 어레이 블록 1(10-2)을 선택한다.
그리고, 도1에 나타낸 블록도는 8개의 로우 디코더들(12-1, 12-2, ..., 12-8) 각각이 각각의 블록 선택신호들(BLS0, BLS1, ..., BLS7)에 응답하여 활성화되어 k비트의 로우 어드레스(RA0~k)를 입력하여 디코딩한다.
컬럼 프리 디코더(16)는 컬럼 어드레스(CA0, CA1)를 디코딩하여 디코딩 출력신호들(CA0B1B, CA01B, CA0B1, CA01)을 발생한다. 컬럼 디코더(14-1)는 '하이'레벨의 블록 선택신호(BLS0)에 응답하여 디코딩 출력신호(CA0B1B)가 '하이'레벨이면 컬럼 선택 신호라인(CSL0)을 활성화하고, 디코딩 출력신호(CA01B)가 '하이'레벨이면 컬럼 선택 신호라인(CSL1)을 활성화한다. 컬럼 디코더(14-9)는 '하이'레벨의 블록 선택신호(BLS7)에 응답하여 디코딩 출력신호(CA0B1B)가 '하이'레벨이면 컬럼 선택 신호라인(CSL0)을 활성화하고, 디코딩 출력신호(CA01B)가 '하이'레벨이면 컬럼 선택 신호라인(CSL1)을 활성화한다. 컬럼 디코더(14-2)는 '하이'레벨의 블록 선택신호(BLS0) 또는 블록 선택신호(BLS1)에 응답하여 디코딩 출력신호(CA0B1)가 '하이'레벨이면 컬럼 선택 신호라인(CSL2)을 활성화하고, 디코딩 출력신호(CA01)가 '하이'레벨이면 컬럼 선택 신호라인(CSL3)을 활성화한다. 컬럼 디코더들(14-3, ..., 14-8)은 컬럼 디코더(14-2)와 동일한 방법으로 컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)을 활성화한다.
도2는 도1에 나타낸 컬럼 프리 디코더의 실시예의 회로도로서, 인버터들(I1, I2, I3, I4, I5, I6), 및 NAND게이트들(NA1, NA2, NA3, NA4)로 구성되어 있다.
도2에 나타낸 회로의 동작을 설명하면 다음과 같다.
인버터들(I1, I2)은 컬럼 어드레스(CA0, CA1)를 각각 반전한다. NAND게이트(NA1)와 인버터(I3)는 '하이'레벨의 인버터들(I1, I2)의 출력신호를 입력하여 '하이'레벨의 디코딩 출력신호(CA0B1B)를 발생한다. NAND게이트(NA2)와 인버터(I4)는 '하이'레벨의 컬럼 어드레스(CA0)와 '하이'레벨의 인버터(I2)의 출력신호를 입력하여 '하이'레벨의 디코딩 출력신호(CA01B)를 발생한다. NAND게이트(NA3)와 인버터(I5)는 '하이'레벨의 인버터(I1)의 출력신호와 '하이'레벨의 컬럼 어드레스(CA1)를 입력하여 '하이'레벨의 디코딩 출력신호(CA0B1)를 발생한다. NAND게이트(NA4)와 인버터(I6)는 '하이'레벨의 컬럼 어드레스(CA0, CA1)를 입력하여 '하이'레벨의 디코딩 출력신호(CA01)를 발생한다.
도3은 도1에 나타낸 컬럼 디코더의 실시예의 구성을 나타내는 것으로, NOR게이트(NOR1), 인버터들(I7, I8, I9), 및 NAND게이트들(NA5, NA6)로 구성되어 있다.
도3에서, 도1에 나타낸 컬럼 디코더들(14-1, 14-2, ..., 14-9) 각각의 구성을 14로 표시하여 나타내었다.
도3에서, 신호들(C1, C2)로 나타낸 것은 도1에 나타낸 컬럼 디코더들(14-1,14-2, ..., 14-9) 각각으로 인가되는 두 개씩의 블록 제어신호들을 각각 나타내고, 신호(I1, I2)로 나타낸 것은 도1에 나타낸 컬럼 디코더들(14-1, 14-2, ..., 14-9) 각각으로 인가되는 두 개씩의 디코딩 출력신호들((CA0B1B, CA01B), (CA0B1, CA01))을 각각 나타낸다. 그리고, 신호들(O1, O2)로 나타낸 것은 도1에 나타낸 컬럼 디코더들(14-1, 14-2, ..., 14-9) 각각으로부터 출력되는 두 개씩의 컬럼 선택 신호들을 각각 나타낸다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
NOR게이트(NOR1)와 인버터(I7)는 신호들(C1, C2)중의 하나이상이 '하이'레벨이면 '하이'레벨의 출력신호를 발생한다. NAND게이트(NA5)와 인버터(I8)는 '하이'레벨의 인버터(I7)의 출력신호에 응답하여 입력신호(I1)를 출력신호(O1)로 출력한다. NAND게이트(NA6)와 인버터(I9)는 '하이'레벨의 인버터(I7)의 출력신호에 응답하여 입력신호(I2)를 출력신호(O2)로 출력한다.
도4는 도1에 나타낸 메모리 셀 어레이 블록(10-2)의 실시예의 상세 블록도로서, 메모리 셀들(20-11, 20-12, ..., 20-1(4m), 20-21, 20-22, ..., 20-2(4m), ..., 20-n1, 20-n2, ..., 20-n(4m)), 프리차지 회로들(22-1, 22-2, ..., 22-(4m)), 센스 증폭기들(24-1, 24-2, ..., 24-(4m)), 및 입출력 게이트들(IOG1, IOG2, ..., IOG(4m))로 구성되어 있다.
그리고, 메모리 셀 어레이 블록(10-2)의 워드 라인들(WL1, WL2, ..., WLn)은 컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)과 동일한 방향으로 배치되고, 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BL(4m), BL(4m)B))은 입출력라인쌍들((I01, IO1B), ..., (IOm, IOmB))과 동일한 방향으로 배치되어 있다.
또한, 메모리 셀들(20-11, 20-12, ..., 20-1(4m), 20-21, 20-22, ..., 20-2(4m), ..., 20-n1, 20-n2, ..., 20-n(4m))은 각각의 워드 라인들(WL1, WL2, ..., WLn)과 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BL(4m), BL(4m)B))사이에 연결되어 있다. 그리고, 입출력 게이트(IOG1) 및 미도시된 입출력 게이트들(IOG5, ..., IOG(4m-3))은 컬럼 선택 신호라인(CSL0)에 연결되고, 입출력 게이트(IOG3)와 미도시된 입출력 게이트들(IOG7, ...), 및 입출력 게이트(IOG(4m-1))는 컬럼 선택 신호라인(CSL1)에 연결되고, 입출력 게이트(IOG4)와 미도시된 입출력 게이트들(IOG8, ...), 및 입출력 게이트(IOG(4m))는 컬럼 선택 신호라인(CSL2)에 연결되고, 입출력 게이트(IOG2), 및 미도시된 입출력 게이트들(IOG6, ..., IOG(4m-2))은 컬럼 선택 신호라인(CSL3)에 연결되어 있다.
도4에 나타낸 회로의 데이터 입출력 동작을 설명하면 다음과 같다.
먼저, 메모리 셀들(20-12, 20-14, ..., 20-1(4m))에 데이터를 라이트하는 경우에, 라이트 명령이 인가되면, 프리차지 회로들(22-1, 22-2, .., 22-(4m))이 동작하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BL(4m), BL(4m)B)을 프리차지 한다. 그리고, 워드 라인(WL1)이 인에이블되고, 컬럼 선택 신호라인(CSL2)이 선택되어 입출력 게이트(IOG4)와 미도시된 입출력 게이트들(IOG8, ...), 및 입출력 게이트(IOG(4m))가 온된다. 그러면, 데이터 입출력 라인쌍들((IO1, IO1B), ..., (IOm, IOmB))을 통하여 전송된 데이터가 센스 증폭기들(24-4, ..., 24-(4m))로 각각 전송된다. 센스 증폭기들(24-4, ..., 24-(4m))은 데이터를 증폭하여 해당 비트라인쌍들((BL4, BL4B), ..., (BL(4m), BL(4m)B))로 데이터를 전송한다. 그리고, 메모리 셀들(20-14, ..., 20-1(4m))로 전송된 데이터가 라이트된다.
다음으로, 메모리 셀들(20-14, ..., 20-1(4m))로 부터 데이터를 리드하는 경우에, 리드 명령이 인가되면, 프리차지 회로들(22-1, 22-2, .., 22-(4m))이 동작하여 비트 라인쌍들((BL1, BL1B), (BL2, BL2B), ..., (BL(4m)), BL(4m)B))을 프리차지 한다. 그리고, 워드 라인(WL1)이 인에이블되고, 컬럼 선택 신호라인(CSL2)이 선택되어 입출력 게이트(IOG4)와 미도시된 입출력 게이트들(IOG8, ...), 및 입출력 게이트(IOG(4m))가 온된다. 그러면, 메모리 셀들(20-14, ..., 20-1(4m))에 저장된 데이터가 해당 비트 라인쌍들((BL4, BL4B), ..., (BL(4m), BL(4m)B))로 전송된다. 그리고, 센스 증폭기들(24-4, ..., 24-(2m))은 비트 라인쌍들(BL4, BL4B), ..., (BL(4m), BL(4m)B))로 전송된 데이터를 증폭하여 데이터 입출력 라인쌍들((IO1, IO1B), ..., (IOm, IOmB))로 전송한다.
그런데, 도1에 나타낸 바와 같은 반도체 메모리 장치는 메모리 셀 어레이 블록들의 크기가 가로 방향으로 증가하게 되면, 이에 따라 컬럼 선택 신호라인의 수가 증가하게 되어 칩 사이즈가 증가된다는 문제점이 있었다.
만일 도1에 나타낸 메모리 셀 어레이 블록들(10-1, 10-2, 10-3, 10-4)의 크기가 가로 방향으로 두배로 증가하고, 컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)의 수가 2배로 증가하는 경우에 종래의 배치 방법에 의해서 반도체 메모리 장치를 구성하여 보면 도5에 나타낸 바와 같이 구성된다.
도5는 종래의 반도체 메모리 장치의 다른 실시예의 블록도로서, 메모리 셀어레이 블록 0, 1, 2, 3(30-1, 30-2, 30-3, 30-4), 로우 디코더들(32-1, 32-2, 32-3, 32-4), 컬럼 디코더들(34-1, 34-2, 34-3, 34-4, 34-5), 및 컬럼 프리 디코더들(36, 38)로 구성되어 있다.
그리고, 도5에 나타낸 블록도는 상술한 바와 같이 도1에 나타낸 블록도에 비해서 2배로 증가된 크기를 가지는 메모리 셀 어레이 블록들(30-1, 30-2, 30-3, 30-4), 2배로 증가된 수를 가지는 컬럼 선택 신호라인들(CSL0, CSL1, ..., CSL7)로 구성되어 있다.
도5에 나타낸 바와 같이 메모리 셀 어레이 블록들(30-1, 30-2, 30-3, 30-4)의 크기가 가로 방향으로 두배로 증가함으로써 컬럼 선택 신호라인의 수가 2배로 증가하게 된다.
도5에 나타낸 컬럼 프리 디코더(36)의 구성은 도2에 나타낸 컬럼 프리 디코더(16)의 구성과 동일한 구성을 가진다.
도6은 도5에 나타낸 컬럼 프리 디코더의 실시예의 회로도로서, 인버터들(I10, I11, I12, I13, I14)로 구성되어 있다.
도6에 나타낸 회로의 동작을 설명하면, 직렬 연결된 3개의 인버터들(I10, I11, I12)은 컬럼 어드레스(CA2)를 버퍼하고 반전하여 디코딩 출력신호(CA2B)를 발생한다. 그리고, 직렬 연결된 2개의 인버터들(I13, I14)은 컬럼 어드레스(CA2)를 버퍼하고 반전하여 디코딩 출력신호(CA2)를 발생한다.
도7은 도5에 나타낸 컬럼 디코더의 실시예의 회로도로서, NOR게이트(NOR2), NAND게이트들(NA10, NA11, NA12, NA13), 및 인버터들(I15, I16, I17, I18, I19)로구성되어 있다.
도7에서, 도5에 나타낸 컬럼 디코더들(34-1, 34-2, 34-3, 34-4, 34-5) 각각의 구성을 34로 표시하여 나타내었다.
그리고, 도7에서, 제어신호들(C1, C2)은 컬럼 디코더들(34-1, 34-2, ..., 34-5) 각각으로 인가되는 두 개씩의 블록 선택 신호들을, 입력 신호들(I1, I2, I3, I4)은 컬럼 프리 디코더(36)로부터 출력되는 4개의 디코딩 출력신호들(CA0B1B, CA01B, CA0B1, CAB1)을, 입력신호(I5)는 컬럼 프리 디코더(36)로부터 출력되는 2개의 디코딩 출력신호들(CA2B, CA2)중의 하나를 각각 나타낸다.
도7에 나타낸 회로의 동작을 설명하면 다음과 같다.
NOR게이트(NOR2)와 인버터(I15)는 제어신호들(C1, C2)을 논리합하여 두 개의 제어신호들(C1, C2)중의 하나의 제어신호가 '하이'레벨이면 '하이'레벨의 신호를 발생한다. NAND게이트(NA10)와 인버터(I16)는 '하이'레벨의 인버터(I15)의 출력신호 및 입력신호(I5)에 응답하여 입력신호(I1)를 출력신호(O1)로 출력한다. NAND게이트(NA11)와 인버터(I17)는 '하이'레벨의 인버터(I15)의 출력신호 및 입력신호(I5)에 응답하여 입력신호(I2)를 출력신호(O2)로 출력한다. NAND게이트(NA12)와 인버터(I18), 및 NAND게이트(NA13)와 인버터(I19) 각각 또한 '하이'레벨의 인버터(I15)의 출력신호 및 입력신호(I5)에 응답하여 입력신호(I3, I4)를 각각 출력신호(O3, O4)로 출력한다.
도8은 도5에 나타낸 메모리 셀 어레이 블록(30-2)의 상세 블록도로서, 8m개의 메모리 셀(MC)들이 워드 라인들(WL1, WL2, ..., WLn) 각각에 연결되고, 4개의컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)이 아래쪽에 배치되어 있고, 4개의 컬럼 선택 신호라인들(CSL4, CSL5, CSL6, CSL7)이 위쪽에 배치되어 있다. 그리고, 8개의 컬럼 선택 신호라인들(CSL0, CSL1, ..., CSL7) 각각에 입출력 게이트들(IOG1, IOG2, ..., IOG8)이 연결되어 있다.
도8은 도5에 나타낸 메모리 셀 어레이 블록의 메모리 셀들과 입출력 게이트들, 및 컬럼 선택 신호라인들 사이의 연결을 나타내는 것으로, 메모리 셀들의 용량이 가로 방향으로 2배로 증가하게 됨으로써 입출력 게이트들 및 컬럼 선택 신호라인들이 2배로 증가하게 된다는 것을 나타내기 위한 도면으로, 그 동작은 도4에 나타낸 블록도의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
즉, 종래의 반도체 메모리 장치는 메모리 셀 어레이 블록들의 용량이 가로방향으로 2배로 증가하는 경우에 입출력 게이트들 및 컬럼 선택 신호라인들의 수가 2배로 증가하게 됨으로써 칩 사이즈가 증가하게 된다는 문제점이 있었다.
또한, 메모리 셀 어레이 블록들의 용량 증가에 따라 컬럼 선택 신호라인의 길이가 길어지게 됨으로써 컬럼 선택 신호라인의 라인 로딩이 증가하게 된다는 문제점이 있었다.
본 발명의 목적은 메모리 셀 어레이 블록들의 용량이 증가하더라도 메모리 셀 어레이 블록들 사이에 배치되는 컬럼 선택 신호라인의 수가 증가되지 않도록 함으로써 칩 사이즈의 증가를 방지할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 배치 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결된 복수개의 메모리 셀들을 구비하고, 상기 워드 라인과 동일한 방향으로 배열된 블록들 각각의 복수개의 컬럼 선택 신호라인들중의 소정 개수의 컬럼 선택 신호라인들에 각각 연결되는 소정 개수의 그룹들의 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 복수개의 블록 선택 신호들중의 해당 블록 선택신호들 및 해당 컬럼 어드레스에 각각 응답하여 상기 복수개의 메모리 셀 어레이 블록들 사이의 소정 개수의 컬럼 선택 신호라인들을 선택하기 위한 복수개의 컬럼 디코더들을 구비하고, 상기 복수개의 메모리 셀 어레이 블록들 사이에 각각 배치되는 소정 개수의 컬럼 선택 신호라인들이 인접한 메모리 셀 어레이 블록들에 공유되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 배치 방법은 복수개의 워드 라인들과 복수개의 컬럼 선택 신호라인들이 동일한 방향으로 배열되고, 상기 워드 라인과 직교하는 방향으로 복수개의 입출력 라인쌍 및 복수개의 비트 라인쌍들이 배열되는 복수개의 메모리 셀 어레이 블록들을 구비한 반도체 메모리 장치의 배치방법에 있어서, 상기 복수개의 메모리 셀 어레이 블록들 각각을 상기 복수개의 컬럼 선택 신호라인들의 소정 개수의 컬럼 선택 신호라인들에 연결되는 블록들로 그룹화하여 상하로 배치하는 단계, 및 해당 블록 선택신호들 및 해당 컬럼 어드레스에 응답하여 상기 복수개의 메모리 셀 어레이 블록들 사이에 배치되는 소정 개수의 컬럼 선택 신호라인들을 인접한 메모리 셀 어레이 블록들이 공유하도록 배치하는 단계를 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 실시예의 블록도이다.
도2는 도1에 나타낸 컬럼 프리 디코더의 실시예의 회로도이다.
도3은 도1에 나타낸 컬럼 디코더의 실시예의 회로도이다.
도4는 도1에 나타낸 메모리 셀 어레이 블록의 실시예의 상세 블록도이다.
도5는 종래의 반도체 메모리 장치의 다른 실시예의 블록도이다.
도6은 도5에 나타낸 컬럼 프리 디코더의 실시예의 회로도이다.
도7은 도5에 나타낸 컬럼 디코더의 실시예의 회로도이다.
도8은 도5에 나타낸 메모리 셀 어레이 블록의 실시예의 상세 블록도이다.
도9는 본 발명의 반도체 메모리 장치의 실시예의 블록도이다.
도10은 도9에 나타낸 컬럼 디코더의 실시예의 회로도이다.
도11은 도9에 나타낸 다른 하나의 컬럼 디코더의 실시예의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 배치 방법을 설명하면 다음과 같다.
도9는 본 발명의 반도체 메모리 장치의 실시예의 블록도로서, 도5에 나타낸 메모리 셀 어레이 블록들(30-1, 30-2, 30-3, 30-4) 각각을 컬럼 선택 신호라인들(CSL0, CSL1, CSL2, CSL3)에 연결되는 메모리 셀 어레이 블록들(30-11, 30-21, 30-31, 30-41)과 컬럼 선택 신호라인들(CSL4, CSL5, CSL6, CSL7)에 연결되는 메모리 셀 어레이 블록들(30-12, 30-22, 30-32, 30-42)로 나누어서 상하로 배치하고, 메모리 셀 어레이 블록들 사이에 두 개의 컬럼 선택 신호라인들을 배치한 것이 도5에 나타낸 블록도와 상이하다.
그리고, 메모리 셀 어레이 블록들 사이의 2개씩의 공유하는 컬럼 선택 신호라인들을 선택하기 위한 컬럼 디코더들(40-1, 40-2, 40-3, ..., 40-8, 42)이 블록 선택신호 및 서로 다른 프리 디코드된 컬럼 어드레스를 이용하여 컬럼 선택 신호라인들을 활성화한다는 점이 상이하다. 즉, 종래의 반도체 장치는 메모리 셀 어레이 블록들 사이의 공유하는 컬럼 선택 신호라인들을 선택하기 위하여 블록 선택신호에 응답하여 동일한 프리 디코드된 컬럼 어드레스를 이용하여 컬럼 선택 신호 라인들을 활성화하였다.
도9에서, 로우 디코더들(32-1, 32-2, 32-3, 32-4)은 메모리 셀 어레이 블록들 각각에 대하여 하나씩 구비하는 것으로 나타내었지만, 동일 메모리 셀 어레이 블록들에 대해서는 동일한 로우 디코더가 사용되므로, 동일 메모리 셀 어레이 블록들에 대해서 로우 디코더를 공통으로 구비하도록 구성하여도 상관없다.
그리고, 컬럼 디코더들(40-1, 40-8) 각각은 블록 선택신호(BLS0)와 디코딩 출력신호(CA2B), 블록 선택신호(BLS3)와 디코딩 출력신호(CA2)에 각각 응답하여 디코딩 출력신호(CA0B1B, CA01B)를 컬럼 선택 신호라인(CSL0, CSL1)으로 각각 출력하고, 디코딩 출력신호(CA0B1, CA01)를 컬럼 선택 신호라인(CSL4, CSL5)으로 각각 출력한다. 컬럼 디코더들(40-2, 40-5) 각각은 블록 선택신호(BLS0) 또는 블록 선택신호(BLS1) 및 디코딩 출력신호(CA2B), 블록 선택신호(BLS0) 또는 블록 선택신호(BLS1) 및 디코딩 출력신호(CA2)에 각각 응답하여 디코딩 출력신호(CA0B1)를 컬럼 선택 신호라인(CSL2, CSL6)으로 각각 출력하고, 디코딩 출력신호(CA01)를 컬럼 선택 신호라인(CSL3, CSL7)으로 각각 출력한다. 컬럼 디코더들(40-3, 40-6) 및 컬럼 디코더들(40-4, 40-7)은 입력되는 블록 선택신호들 및 디코딩 출력신호들이 상이할 뿐 동일한 동작을 수행한다. 그리고, 컬럼 디코더(42)는 블록 선택신호(BLS3) 또는 (BLS0) 및 디코딩 출력신호(CA2B)에 응답하여 디코딩 출력신호(CA0B1B, CA01B)를 컬럼 선택 신호라인(CSL0, CSL1)으로 각각 출력하고, 블록 선택신호(BLS3) 또는 (BLS0) 및 디코딩 출력신호(CA2)에 응답하여 디코딩 출력신호(CA0B1B, CA01B)를 컬럼 선택 신호라인(CSL4, CSL5)으로 각각 출력한다.
도9로부터 알 수 있듯이, 도5에 나타낸 블록도에 비해서 컬럼 선택 신호라인의 수가 감소하였음을 알 수 있다. 즉, 도5에서는 컬럼 선택 신호라인의 수가 20개였는데 도9에서는 18개로 감소하였음을 알 수 있다.
또한, 도9에 나타낸 블럭도의 메모리 셀 어레이 블록들의 크기가 도5에 나타낸 블록도의 메모리 셀 어레이 블록들의 크기의 반으로 줄어들게 되어, 컬럼 선택 신호라인의 길이가 도1에 나타낸 블록도의 컬럼 선택 신호라인의 길이를 유지할 수 있게 됨으로써 컬럼 선택 신호라인의 라인 로딩이 증가되지 않게 된다.
도10은 도9에 나타낸 블록도의 컬럼 디코더의 실시예의 회로도로서, NOR게이트(NOR3), NAND게이트들(NA14, NA15), 및 인버터들(I20, I21, I22)로 구성되어 있다.
도10에서, 도9에 나타낸 컬럼 디코더들(40-1, 40-2, ..., 40-8) 각각의 구성을 40으로 표시하여 나타내었다.
그리고, 도10에서, 제어신호들(C1, C2)은 컬럼 디코더들(34-1, 34-2, ..., 34-5) 각각으로 인가되는 두 개씩의 블록 선택 신호들을, 입력 신호들(I1, I2)은 컬럼 프리 디코더(36)로부터 출력되는 두개씩의 디코딩 출력신호들((CA0B1B, CA01B), (CA0B1, CAB1))을, 입력신호(I3)는 컬럼 프리 디코더(36)로부터 출력되는 2개의 디코딩 출력신호들(CA2B, CA2)중의 하나를 각각 나타낸다.
도10에 나타낸 회로의 동작을 설명하면 다음과 같다.
NOR게이트(NOR3) 및 인버터(I20)는 제어신호들(C1, C2)중의 하나의 제어신호가 '하이'레벨이면 '하이'레벨의 신호를 발생한다. NAND게이트(NA14)와 인버터(I21)는 '하이'레벨의 인버터(I20)의 출력신호 및 '하이'레벨의입력신호(I3)에 응답하여 입력신호(I1)를 출력신호(O1)로 출력한다. NAND게이트(NA15)와 인버터(I22)는 '하이'레벨의 인버터(I20)의 출력신호 및 '하이'레벨의 입력신호(I3)에 응답하여 입력신호(I2)를 출력신호(O2)로 출력한다.
즉, 컬럼 디코더들(40-1, 40-2, ..., 40-8) 각각은 입력되는 두 개의 블록 선택신호들중의 하나의 '하이'레벨의 블록 선택신호 및 디코딩 출력신호들(CA2B, CA2)중의 하나의 '하이'레벨의 디코딩 출력신호에 응답하여 입력신호가 디코딩 출력신호(CA0B1B, CA01B)인 경우에는 디코딩 출력신호(CA0B1B, CA01B)를 각각 컬럼 선택 신호라인으로 출력하고, 입력신호가 디코딩 출력신호(CA0B1, CA01)인 경우에는 디코딩 출력신호(CA0B1, CA01)를 각각 컬럼 선택 신호라인으로 출력한다.
도11은 도9에 나타낸 다른 하나의 컬럼 디코더의 실시예의 회로도로서, NAND게이트들(NA16, NA17, NA18, NA19, NA20, NA21)로 구성되어 있다.
그리고, 도11에서, 제어신호들(C1, C2)은 컬럼 디코더(42)로 인가되는 두 개의 블록 선택 신호들(BLS3, BLS0)을, 입력 신호들(I1, I2)은 컬럼 프리 디코더(36)로부터 출력되는 두개의 디코딩 출력신호들(CA0B1B, CA01B)을, 입력신호들(I3, I4)은 컬럼 프리 디코더(38)로부터 출력되는 2개의 디코딩 출력신호들(CA2B, CA2)을 각각 나타낸다.
도11에 나타낸 회로의 동작을 설명하면 다음과 같다.
NAND게이트(NA16)는 '하이'레벨의 제어신호(C2) 및 입력신호(I3)에 응답하여 입력신호(I1)를 반전하여 출력한다. NAND게이트(NA17)는 '하이'레벨의 제어신호(C1) 및 입력신호(I3)에 응답하여 입력신호(I1)를 반전하여 출력한다.NAND게이트(NA20)는 NAND게이트들(NA16, NA17)의 출력신호를 비논리곱하여 출력신호(O1)로 출력한다.
즉, NAND게이트들(NA16, NA17, NA20)은 블록 선택신호(BLS3) 및 디코딩 출력신호(CA2B)가 '하이'레벨인 경우에는 디코딩 출력신호(CA0B1B)를 출력신호(O1)로 출력하고, 블록 선택신호(BLS3) 및 디코딩 출력신호(CA2)가 '하이'레벨인 경우에는 디코딩 출력신호(CA01B)를 출력신호(O1)로 출력한다.
그리고, NAND게이트(NA18)는 '하이'레벨의 제어신호(C1) 및 입력신호(I3)에 응답하여 입력신호(I2)를 반전하여 출력한다. NAND게이트(NA19)는 '하이'레벨의 제어신호(C2) 및 입력신호(I4)에 응답하여 입력신호(I2)를 반전하여 출력한다. NAND게이트(NA21)는 NAND게이트들(NA18, NA19)의 출력신호를 비논리곱하여 출력신호(O2)로 출력한다.
즉, NAND게이트들(NA18, NA19, NA21)은 블록 선택신호(BLS0) 및 디코딩 출력신호(CA2B)가 '하이'레벨인 경우에는 디코딩 출력신호(CA0B1B)를 출력신호(O2)로 출력하고, 블록 선택신호(BLS0) 및 디코딩 출력신호(CA2)가 '하이'레벨인 경우에는 디코딩 출력신호(CA01B)를 출력신호(O2)로 출력한다.
상술한 실시예에서는 컬럼 선택 신호라인의 수가 많지 않으므로 그 감소 효과가 그다지 크게 나타나지는 않지만, 컬럼 선택 신호라인의 수가 많은 경우에는 그 감소 효과가 커지게 된다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 배치방법은 메모리 셀 어레이를 구성하는 메모리 셀 어레이 블록들의 용량이 증가하더라도 컬럼 선택 신호라인들 및 입출력 게이트들의 수를 증가하지 않음으로써 칩 사이즈를 줄일 수 있다.
또한, 메모리 셀 어레이를 구성하는 메모리 셀 어레이 블록들의 용량이 증가하더라도 컬럼 선택 신호 라인들의 길이가 증가되지 않게 됨으로써 컬럼 선택 신호라인의 라인 부하가 증가되지 않게 된다.

Claims (5)

  1. 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결된 복수개의 메모리 셀들을 구비하고, 상기 워드 라인과 동일한 방향으로 배열된 블록들 각각의 복수개의 컬럼 선택 신호라인들중의 소정 개수의 컬럼 선택 신호라인들에 각각 연결되는 소정 개수의 그룹들의 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각을 선택하기 위한 복수개의 블록 선택 신호들 중의 해당 블록 선택신호들 및 해당 컬럼 어드레스에 각각 응답하여 상기 복수개의 메모리 셀 어레이 블록들 사이의 소정 개수의 컬럼 선택 신호라인들을 선택하기 위한 복수개의 컬럼 디코더들을 구비하고,
    상기 복수개의 메모리 셀 어레이 블록들 사이에 각각 배치되는 소정 개수의 컬럼 선택 신호라인들이 인접한 메모리 셀 어레이 블록들에 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 복수개의 워드 라인들과 복수개의 비트 라인쌍들 사이에 연결된 복수개의 메모리 셀들을 각각 구비하고, 상기 워드 라인과 동일 방향으로 배열된 n개의 컬럼 선택 신호라인들중의 n/2개의 컬럼 선택 신호라인들에 각각 연결되는 복수개의 제1메모리 셀 어레이 블록들;
    상기 복수개의 제1메모리 셀 어레이 블록들과 동일한 블록들을 각각 가지고, 상기 n개의 컬럼 선택 신호라인들중의 나머지 n/2개의 컬럼 선택 신호라인들에 각각 연결되는 복수개의 제2메모리 셀 어레이 블록들;
    컬럼 어드레스를 디코딩하여 상기 n개의 컬럼 선택 신호라인들을 선택하기 위한 디코딩 출력신호를 발생하기 위한 복수개의 제1컬럼 디코더들;
    상기 복수개의 제1 및 제2메모리 셀 어레이 블록들 각각을 선택하기 위한 복수개의 블록 선택 신호들중의 해당 블록 선택신호들 및 상기 디코딩 출력신호에 각각 응답하여 상기 복수개의 제1 및 제2메모리 셀 어레이 블록들 각각의 좌우에 배치되는 n/4개의 컬럼 선택 신호라인들을 각각 선택하기 위한 복수개의 제2컬럼 디코더들을 구비하고,
    상기 복수개의 메모리 셀 어레이 블록들 사이에 위치하는 n/4개의 컬럼 선택 신호라인들을 인접한 메모리 셀 어레이 블록들이 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수개의 제1컬럼 디코더들 각각은
    상기 n개의 컬럼 선택 신호라인들을 선택하기 위하여 소정 비트의 컬럼 어드레스를 프리 디코딩하여 상기 디코딩 출력신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 복수개의 제2컬럼 디코더들 각각은
    상기 해당 블록 선택신호들 및 상기 디코딩 출력신호들중의 소정 비트의 디코딩 출력신호에 응답하여 상기 디코딩 출력신호들중의 나머지 비트의 디코딩 출력신호들을 상기 n/4개의 컬럼 선택 신호라인들을 선택하기 위한 선택신호로 각각 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 워드 라인들과 복수개의 컬럼 선택 신호라인들이 동일한 방향으로 배열되고, 상기 워드 라인과 직교하는 방향으로 복수개의 입출력 라인쌍 및 복수개의 비트 라인쌍들이 배열되는 복수개의 메모리 셀 어레이 블록들을 구비한 반도체 메모리 장치의 배치방법에 있어서,
    상기 복수개의 메모리 셀 어레이 블록들 각각을 상기 복수개의 컬럼 선택 신호라인들의 소정 개수의 컬럼 선택 신호라인들에 연결되는 블록들로 그룹화하여 상하로 배치하는 단계; 및
    해당 블록 선택신호들 및 해당 컬럼 어드레스에 응답하여 상기 복수개의 메모리 셀 어레이 블록들 사이에 배치되는 소정 개수의 컬럼 선택 신호라인들을 인접한 메모리 셀 어레이 블록들이 공유하도록 배치하는 단계를 구비한 것을 특징으로 하는 반도체 메모리 장치의 배치방법.
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