KR20030046131A

KR20030046131A - 레이아웃 면적을 줄일 수 있는 반도체 메모리장치의 칼럼디코더 및 칼럼 디코딩 방법

Info

Publication number: KR20030046131A
Application number: KR1020010076565A
Authority: KR
Inventors: 김수아
Original assignee: 삼성전자주식회사
Priority date: 2001-12-05
Filing date: 2001-12-05
Publication date: 2003-06-12

Abstract

레이아웃 면적을 줄일 수 있는 반도체 메모리장치의 칼럼 디코더 및 칼럼 디코딩 방법이 개시된다. 본 발명에 따른 칼럼 디코더는, 외부에서 인가되는 칼럼 어드레스의 비트들을 N개의 그룹으로 나누어서 프리디코딩하는 N개의 프리디코더들, 인에이블 신호에 응답하여, 상기 칼럼 어드레스의 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더의 출력신호들을 수신하여 칼럼 선택 인에이블 신호들을 구동하는 칼럼선택 인에이블 신호 드라이버들, 및 상기 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더를 제외한 나머지 N-1개의 프리디코더들의 출력신호들 및 상기 칼럼 선택 인에이블 신호들에 응답하여 칼럼선택라인들을 구동하는 메인 디코더를 구비하는 것을 특징으로 한다.

Description

레이아웃 면적을 줄일 수 있는 반도체 메모리장치의 칼럼 디코더 및 칼럼 디코딩 방법{Column decoder and column decoding method of semiconductor memory device capable of reducing layout area}

본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 칼럼 디코딩에 관한 것이다.

반도체 메모리장치의 집적도가 증가함에 따라 메모리장치 내의 메모리셀 어레이의 로우(Row)와 칼럼(Column)을 선택하기 위한 어드레스가 증가되고 있다. 이로 인하여 어드레스를 디코딩하기 위한 디코더의 면적이 증가되고 있으며 또한 디코딩된 신호들의 수가 증가되고 디코딩 속도 또한 저하되고 있다. 따라서 디코더의 면적을 감소시키고 디코딩 속도를 향상시킬 수 있는 어드레스 디코딩 방법이 필요하다.

도 1은 반도체 메모리장치 내에서 메모리셀 어레이의 로우 선택 및 칼럼 선택을 설명하기 위한 개략적인 도면이다.

도 1을 참조하면, I*M 크기의 메모리셀 어레이(11) 내에서 I개의 로우(RW)는 로우 디코더(17)와 RAS 체인(Row Address Strobe Chain)(19)에 의해 선택되고 M개의 칼럼(CL)은 칼럼 디코더(13)와 CAS 체인(Column Address Strobe Chain)(15)에 의해 선택되며 로우(RW)와 칼럼(CL)의 조합에 의해 메모리셀(M)이 선택된다.

한편 메모리셀 어레이(11)는 다시 n개의 DQ(입출력 핀을 의미함)를 담당하는 n개의 블록으로 나뉘고 예컨대 각 블록별로 128개의 칼럼선택라인(Column select line, CSL)들이 필요한 경우에는 CAS 체인(15)에 7비트의 칼럼 어드레스가 입력되어야 한다.

도 2는 도 1에 도시된 반도체 메모리장치에서 종래의 칼럼 디코더를 나타내는 도면이다.

도 1을 참조하면, 종래의 칼럼 디코더에서는 외부에서 인가되는 칼럼 어드레스의 비트들(CA0 내지 CA6)이 3개의 그룹, 즉 제1그룹(CA0,CA1,CA2), 제2그룹(CA3,CA4), 및 제3그룹(CA5,CA6)으로 나뉘어서 3개의프리디코더들(21,22,23)에 의해 프리디코딩된다.

드라이버들(24, 여기에서는 하나만이 도시되었음)은 프리디코더(21)의 출력신호들을 버퍼링하여 디코드된 어드레스(DCA012<0:7>)로서 출력하고 드라이버들(25, 여기에서는 하나만이 도시되었음)은 프리디코더(22)의 출력신호들을 버퍼링하여 디코드된 어드레스(DCA34<0:3>)로서 출력한다. 또한 드라이버들(26, 여기에서는 하나만이 도시되었음)은 프리디코더(23)의 출력신호들을 버퍼링하여 디코드된 어드레스(DCA56<0:3>)로서 출력한다. 즉 모두 16개의 디코드된 어드레스가 발생된다.

메인(Main) 디코더(27)는 디코드된 어드레스(DCA012i), 디코드된 어드레스(DCA34i), 및 디코드된 어드레스(DCA56i)에 응답하여 칼럼선택라인(CSLi)을 구동한다.

프리디코더들(21,22,23)은 도 1에 도시된 메모리장치에서 DQ0 블록 내지 DQn 블록에 공용되는 1개만이 구비되고 드라이버들(24,25,26)은 DQ0 블록 내지 DQn 블록의 각각에 대해 연속적으로 구비된다. 따라서 레이아웃(Layout)에서 프리디코더들(21,22,23)이 배치되는 영역을 랜덤(Random) 영역이라 하고 드라이버들(24,25,26)이 배치되는 영역을 반복(Repeatable) 영역이라 한다.

프리디코더(22)의 출력신호들을 버퍼링하는 드라이버들(25)은 칼럼선택 인에이블을 알리는 신호(CSLEN)에 의해 제어되며 신호(CSLEN)이 논리"하이"로 활성화될 때만 드라이버들(25)이 동작한다. 따라서 신호(CSLEN)이 논리"로우"로 비활성화될 때는 DCA34<0:3>가 논리"로우"로 디스에이블되고 이에 따라 칼럼선택라인(CSLi)이디스에이블된다. 즉 칼럼선택라인(CSLi)이 선택되지 않는다.

이와 같이 상기 종래의 칼럼 디코더에서는, 레이아웃시 메인 디코더(27) 영역에 16개의 디코드된 어드레스를 전달하는 16개의 라인들(line)이 배치되어야 하고 또한 칼럼선택라인(CSL)의 개수 만큼 메인 디코더(27)를 구성하는 낸드게이트 및 인버터가 필요하게 된다. 이로 인하여 레이아웃에서 칼럼 디코더가 차지하는 면적이 커지게 되어 결국 반도체 메모리장치의 면적이 증가되게 된다.

따라서 본 발명이 이루고자하는 기술적 과제는, 작은 레이아웃 면적을 갖는 반도체 메모리장치의 칼럼 디코더를 제공하는 데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 레이아웃 면적을 줄일 수 있는 칼럼 디코딩 방법을 제공하는 데 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 3은 본 발명의 일실시예에 따른 반도체 메모리장치의 칼럼 디코더를 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 칼럼 디코더는, 외부에서 인가되는 칼럼 어드레스의 비트들을 N개의 그룹으로 나누어서 프리디코딩하는 N개의 프리디코더들; 인에이블 신호에 응답하여, 상기 칼럼 어드레스의 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더의 출력신호들을 수신하여 칼럼 선택 인에이블 신호들을 구동하는 칼럼선택 인에이블 신호 드라이버들; 및 상기 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더를 제외한 나머지 N-1개의 프리디코더들의 출력신호들 및 상기 칼럼 선택 인에이블 신호들에 응답하여 칼럼선택라인들을 구동하는 메인 디코더를 구비하는 것을 특징으로한다.

바람직한 실시예에 따르면 상기 칼럼 디코더는 상기 N-1개의 프리디코더들의 출력신호들을 버퍼링하는 드라이버들을 더 구비한다. 상기 N개의 프리디코더들과 상기 드라이버들은, 1개씩 만이 구비되고 복수개의 DQ(입출력 핀을 의미함)를 담당하는 복수개의 메모리셀 블록들에 공용된다. 상기 칼럼선택 인에이블 신호 드라이버들은, 상기 복수개의 DQ를 담당하는 상기 복수개의 메모리셀 블록들 각각에 대해 구비된다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리장치의 칼럼 디코딩 방법은, 외부에서 인가되는 칼럼 어드레스의 비트들을 N개의 그룹으로 나누어서 프리디코딩하는 단계; 인에이블 신호가 활성화될 때, 상기 칼럼 어드레스의 최상위 비트를 포함하는 그룹에 의해 프리디코딩된 신호들을 수신하여 칼럼 선택 인에이블 신호들을 구동하는 단계; 및 상기 최상위 비트를 포함하는 그룹 이외의 N-1개의 그룹들에 의해 프리디코딩된 신호들 및 상기 칼럼 선택 인에이블 신호들에 응답하여 칼럼선택라인들을 구동하는 단계를 구비하는 것을 특징으로 한다.

상기 칼럼 디코딩 방법은, 상기 최상위 비트를 포함하는 그룹 이외의 N-1개의 그룹들에 의해 프리디코딩된 신호들을 버퍼링하는 단계를 더 구비한다.

본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예들을 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3을 참조하면, 본 발명의 일실시예에 따른 칼럼 디코더는, N개(여기에서는 3개가 도시되어 있음)의 프리디코더들(31,32,33), 드라이버들(34,35), 칼럼선택 인에이블 신호 드라이버들(36), 및 메인 디코더(37)를 구비한다. 본 발명의 일실시예에 따른 칼럼 디코더는 본 발명에 따른 칼럼 디코딩 방법에 따라 동작한다.

3개의 프리디코더들(31,32,33)은 외부에서 인가되는 칼럼 어드레스의 비트들(CA0 내지 CA6)을 3개의 그룹, 즉 제1그룹(CA0,CA1), 제2그룹(CA2,CA3), 및 제3그룹(CA4,CA5,CA6)으로 나누어서 프리디코딩한다.

드라이버들(34, 여기에서는 하나만이 도시되었음)은 프리디코더(31)의 출력신호들을 버퍼링하여 디코드된 어드레스(DCA01<0:3>)로서 출력하고 드라이버들(35, 여기에서는 하나만이 도시되었음)은 프리디코더(32)의 출력신호들을 버퍼링하여 디코드된 어드레스(DCA23<0:3>)로서 출력한다.

특히 칼럼선택 인에이블 신호 드라이버들(36, 여기에서는 하나만이 도시되었음)은, 칼럼선택 인에이블을 알리는 신호(CSLEN)에 응답하여, 칼럼 어드레스의 최상위 비트(CA6)를 포함하는 제3그룹(CA4,CA5,CA6)을 프리디코딩하는 프리디코더(33)의 출력신호들을 수신하여 칼럼 선택 인에이블 신호들(CSLENi)을 구동한다. 즉 신호(CSLEN)이 논리"하이"로 활성화될 때만 칼럼선택 인에이블 신호 드라이버들(36)이 동작한다. 칼럼선택 인에이블 신호 드라이버들(36)은 신호(CSLEN)와 프리디코더(33)의 출력신호를 논리곱하는 낸드게이트와 낸드게이트의 출력신호를 반전시키는 인버터를 포함하여 구성된다.

또한 프리디코더들(31,32,33)과 드라이버들(34,35)은 도 1에 도시된 메모리장치에서 DQ0 블록 내지 DQn 블록에 공용되는 1개만이 구비되고 칼럼선택 인에이블 신호 드라이버들(36)은 DQ0 블록 내지 DQn 블록의 각각에 대해 연속적으로 구비된다. 따라서 레이아웃(Layout)에서 프리디코더들(31,32,33)과 드라이버들(34,35)은 랜덤(Random) 영역에 배치되고 칼럼선택 인에이블 신호 드라이버들(36)은 반복(Repeatable) 영역에 배치된다.

메인 디코더(37)는 디코드된 어드레스(DCA01<0:3>), 디코드된 어드레스(DCA23<0:3>), 및 칼럼 선택 인에이블 신호(CSLENi)에 응답하여 칼럼선택라인(CSLi)을 구동한다. 메인 디코더(37)는 칼럼 선택 인에이블 신호(CSLENi)에 의해 제어되는 엔모스 트랜지스터(N2), DCA23<0:3>중 하나에 의해 제어되는 엔모스 트랜지스터(N3), 및 엔모스 트랜지스터(N2)에 병렬로 연결되고 DCA01<0:3>의 각각에 의해 제어되는 4개의 칼럼선택라인 드라이버(371 내지 374)를 포함하여 구성된다. 즉 DCA23<0:3>중 하나에 의해 동시에 선택되는 4개의 칼럼선택라인 드라이버(371 내지 374)가 하나의 단위(Unit) 블록으로 구성된다.

칼럼선택라인 드라이버(371 내지 374)는 칼럼 선택 인에이블 신호(CSLENi)에 의해 제어되는 피모스 트랜지스터(P1), DCA01에 의해 제어되는 엔모스트랜지스터(N1), 및 인버터(I)와 피모스 트랜지스터(P2)로 구성되는 래치를 구비한다.

이상에서와 같은 구성에 의해 본 발명에 따른 칼럼 디코더에서는, 레이아웃시 메인 디코더(37) 영역에서 디코드된 어드레스(DCA01<0:3>)를 전달하는 4개의 라인들, 디코드된 어드레스(DCA23<0:3>)를 전달하는 4개의 라인들, 및 칼럼 선택 인에이블 신호(CSLENi)를 전달하는 1개의 라인을 합하여 모두 9개의 라인들이 배치된다. 따라서 레이아웃에서 칼럼 디코더가 차지하는 면적이 종래기술에 비하여 상당히 줄어들게 된다.

또한 메인 디코더(37)가 상술한 바와 같이 구성됨으로써 3입력(3-input) 낸드게이트와 인버터로 구성되는 종래기술에서의 메인 디코더에 비하여 면적이 상당히 감소된다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 칼럼 디코더 및 칼럼 디코딩 방법은 레이아웃 면적을 줄일 수 있으며 결국 반도체 메모리장치의 면적을 줄일 수 있는 장점이 있다.

Claims

외부에서 인가되는 칼럼 어드레스의 비트들을 N개의 그룹으로 나누어서 프리디코딩하는 N개의 프리디코더들;

인에이블 신호에 응답하여, 상기 칼럼 어드레스의 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더의 출력신호들을 수신하여 칼럼 선택 인에이블 신호들을 구동하는 칼럼선택 인에이블 신호 드라이버들; 및

상기 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더를 제외한 나머지 N-1개의 프리디코더들의 출력신호들 및 상기 칼럼 선택 인에이블 신호들에 응답하여 칼럼선택라인들을 구동하는 메인 디코더를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코더.
제1항에 있어서, 상기 칼럼 디코더는,

상기 N-1개의 프리디코더들의 출력신호들을 버퍼링하는 드라이버들을 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코더.
제2항에 있어서, 상기 N개의 프리디코더들과 상기 드라이버들은, 1개씩 만이 구비되고 복수개의 DQ(입출력 핀을 의미함)를 담당하는 복수개의 메모리셀 블록들에 공용되는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코더.
제3항에 있어서, 상기 칼럼선택 인에이블 신호 드라이버들은, 상기 복수개의 DQ를 담당하는 상기 복수개의 메모리셀 블록들 각각에 대해 구비되는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코더.
제1항에 있어서, 상기 칼럼선택 인에이블 신호 드라이버들은, 상기 인에이블 신호 및 상기 칼럼 어드레스의 최상위 비트를 포함하는 그룹을 프리디코딩하는 프리디코더의 출력신호를 논리곱하는 앤드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코더.
제1항에 있어서, 상기 메인 디코더는, 자신의 출력단들과 상기 칼럼선택라인들 사이에 래치들을 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코더.
외부에서 인가되는 칼럼 어드레스의 비트들을 N개의 그룹으로 나누어서 프리디코딩하는 단계;

인에이블 신호가 활성화될 때, 상기 칼럼 어드레스의 최상위 비트를 포함하는 그룹에 의해 프리디코딩된 신호들을 수신하여 칼럼 선택 인에이블 신호들을 구동하는 단계; 및

상기 최상위 비트를 포함하는 그룹 이외의 N-1개의 그룹들에 의해 프리디코딩된 신호들 및 상기 칼럼 선택 인에이블 신호들에 응답하여 칼럼선택라인들을 구동하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코딩 방법.
제7항에 있어서, 상기 칼럼 디코딩 방법은,

상기 최상위 비트를 포함하는 그룹 이외의 N-1개의 그룹들에 의해 프리디코딩된 신호들을 버퍼링하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼 디코팅 방법.