KR100936798B1 - 어드레스 디코더 및 그를 포함하는 반도체 메모리 장치 - Google Patents

어드레스 디코더 및 그를 포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 외부에서 입력되는 어드레스를 디코딩하는 어드레스 디코더 및 그를 포함하는 반도체 메모리 장치에 관한 것으로서, 소정 어드레스들을 하나 이상의 그룹으로 나누어 디코딩하여 다수의 프리 디코딩 어드레스 그룹으로 출력하며, 정상 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 어느 하나의 프리 디코딩 어드레스를 인에이블시키고, 테스트 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 둘 이상의 프리 디코딩 어드레스들을 인에이블시키는 프리 디코딩부와, 상기 다수의 프리 디코딩 어드레스 그룹을 디코딩하여 출력하는 메인 디코딩부를 포함함으로써, 소정 테스트를 위한 리드 또는 라이트 시간을 단축할 수 있는 효과가 있다.

Description

어드레스 디코더 및 그를 포함하는 반도체 메모리 장치{ADDRESS DECODER AND SEMICNDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 외부에서 입력되는 어드레스를 디코딩하는 어드레스 디코더 및 그를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치는 모든 메모리 셀의 불량 여부를 빠르게 테스트하기 위하여 동시에 멀티비트 엑세스(Multibit Access)가 가능한 병렬 테스트 모드(Parallel Test Mode)를 지원한다.
병렬 테스트 모드에서는 액티브 이후 컬럼 선택 신호들이 인에이블되어 동일 데이터가 모든 메모리 셀에 라이트되며, 이때 종래의 반도체 메모리 장치는 컬럼 디코더를 통하여 상기 컬럼 선택 신호들을 순차적으로 인에이블시킨다.
즉, 도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치의 라이트 동작시 컬럼 디코더(10)는 컬럼 어드레스 CA를 디코딩하여 컬럼 선택 신호 YS를 인에이블시키고, 컬럼 선택 신호 YS가 인에이블됨에 따라 컬럼 선택부(12)는 로컬 입출력 라인(LIOT,LIOB)에 실린 데이터를 비트 라인(BLT,BLB)으로 전달한다. 비트 라 인(BLT,BLB)에 데이터가 실림에 따라 감지 증폭기(14)는 비트 라인(BLT,BLB)에 실린 데이터를 증폭하여 해당 셀 어레이(도시되지 않음)로 전달한다.
그리고, 종래의 반도체 메모리 장치의 병렬 테스트 모드시에는 이러한 일련의 라이트(또는 리드) 동작이 모든 셀 어레이에 대응하여 순차적으로 발생하며, 이때, 컬럼 디코더(10)는 컬럼 어드레스 CA를 디코딩하여 모든 셀 어레이에 대응되는 컬럼 선택 신호들을 순차적으로 인에이블시킨다.
이러한 컬럼 디코더(10)로서, 도 2에 도시된 바와 같이, 입력 신호 IN<0:1>를 디코딩하여 출력 신호 OUT<0:3>로 출력하는 구조가 개시될 수 있다. 여기서, 입력 신호 IN<0:1>는 컬럼 어드레스 CA에 대응되고, 출력 신호 OUT<0:3>는 컬럼 선택 신호 YS에 대응될 수 있다.
동작을 살펴보면, 컬럼 디코더(10)는 입력 신호 IN<0:1>가 '00'일 때 출력 신호 OUT<0>를 인에이블시키고, 입력 신호 IN<0:1>가 '10'일 때 출력 신호 OUT<1>를 인에이블시키며, 입력 신호 IN<0:1>가 '01'일 때 출력 신호 OUT<2>를 인에이블시키고, 입력 신호 IN<0:1>가 '11'일 때 출력 신호 OUT<3>를 인에이블시킨다.
즉, 종래의 반도체 메모리 장치는 병렬 테스트 모드시 컬럼 디코더(10)를 통하여 컬럼 선택 신호들을 순차적으로 인에이블시켜 모든 메모리 셀에 동일 데이터를 리드 또는 라이트한다.
하지만, 종래의 반도체 메모리 장치는 병렬 테스트 모드시 컬럼 선택 신호들을 순차적으로 인에이블시키므로, 동일 데이터가 모든 메모리 셀에 리드 또는 라이트되는 시간이 증가하며, 이는 테스트 시간을 증가시키는 문제점으로 작용한다.
특히, 반도체 메모리 장치가 고속 및 고집적화될수록 메모리 셀 개수가 증가하므로, 종래와 같은 순차적인 리드 또는 라이트 동작시 테스트 시간이 오래 걸릴 수 있는 문제점이 있다.
본 발명은 소정 테스트 모드시 어드레스가 디코딩된 신호들을 동시에 인에이블시켜 상기 소정 테스트를 위한 리드 또는 라이트 시간을 단축할 수 있는 어드레스 디코더를 제공한다
본 발명은 모든 메모리 셀의 불량을 테스트하는데 걸리는 시간을 단축할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 어드레스 디코더는, 소정 어드레스들을 하나 이상의 그룹으로 나누어 디코딩하여 다수의 프리 디코딩 어드레스 그룹으로 출력하며, 정상 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 어느 하나의 프리 디코딩 어드레스를 인에이블시키고, 테스트 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 둘 이상의 프리 디코딩 어드레스들을 인에이블시키는 프리 디코딩부; 및 상기 다수의 프리 디코딩 어드레스 그룹을 디코딩하여 출력하는 메인 디코딩부;를 포함함을 특징으로 한다.
여기서, 상기 테스트 모드는 병렬 테스트 모드에 대응되며, 상기 프리 디코딩부는 상기 병렬 테스트 모드시 상기 다수의 프리 디코딩 어드레스를 모두 인에이블시킴이 바람직하다.
그리고, 상기 프리 디코딩부는, 상기 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하는 하나 이상의 디코딩부; 및 상기 각 디코딩부에 대응되어 상 기 각 디코딩부에서 디코딩된 신호들을 상기 프리 디코딩 어드레스 그룹으로 각각 출력하며, 상기 동작 모드에 따라 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹의 인에이블을 각각 제어하는 하나 이상의 인에이블 제어부;를 포함함이 바람직하다.
상기 구성에서, 상기 각 인에이블 제어부는 상기 테스트 모드시 입력되는 테스트 신호를 각각 입력받아서, 상기 테스트 신호의 상태에 따라 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹의 인에이블을 제어함이 바람직하다.
또한, 상기 각 인에이블 제어부는 상기 정상 모드시 상기 각 디코딩부에서 디코딩된 신호들을 그대로 상기 프리 디코딩 어드레스 그룹으로 출력하며, 상기 테스트 모드시 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹을 모두 인에이블시킴이 바람직하다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 컬럼 어드레스들을 디코딩하여 다수의 컬럼 선택 신호로 출력하며, 정상 모드시 상기 컬럼 선택 신호들 중 어느 하나를 인에이블시키고, 테스트 모드시 상기 컬럼 선택 신호들 중 둘 이상을 인에이블시키는 컬럼 디코더; 및 상기 컬럼 선택 신호들에 의해 선택된 데이터를 액세스하는 메모리 셀부;를 포함함을 특징으로 한다.
여기서, 상기 테스트 모드는 병렬 테스트 모드에 대응되며, 상기 컬럼 디코더는 상기 병렬 테스트 모드시 상기 다수의 컬럼 선택 신호들을 모두 인에이블시킴이 바람직하다.
그리고, 상기 컬럼 디코더는, 상기 컬럼 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하여 다수의 프리 디코딩 어드레스 그룹으로 출력하며, 정상 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 어느 하나의 프리 디코딩 어드레스를 인에이블시키고, 테스트 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 둘 이상의 프리 디코딩 어드레스들을 인에이블시키는 프리 디코딩부; 및 상기 다수의 프리 디코딩 어드레스 그룹을 디코딩하여 상기 컬럼 선택 신호들로 출력하는 메인 디코딩부;를 포함함이 바람직하다.
상기 컬럼 디코더의 구성에서, 상기 프리 디코딩부는, 상기 컬럼 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하는 다수의 디코딩부; 및 상기 각 디코딩부에 대응되어 상기 각 디코딩부에서 디코딩된 신호들을 상기 프리 디코딩 어드레스 그룹으로 각각 출력하며, 상기 동작 모드에 따라 상기 각 디코딩부에 대응되는 상기 프리 디코딩 어드레스 그룹의 인에이블을 각각 제어하는 다수의 인에이블 제어부;를 포함함이 바람직하다.
상기 프리 디코딩부의 구성에서, 상기 각 인에이블 제어부는 상기 테스트 모드시 입력되는 테스트 신호를 각각 입력받아서, 상기 테스트 신호의 상태에 따라 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹의 인에이블을 제어함이 바람직하다.
또한, 상기 각 인에이블 제어부는 상기 정상 모드시 상기 각 디코딩부에서 디코딩된 신호들을 그대로 상기 프리 디코딩 어드레스 그룹으로 출력하며, 상기 테스트 모드시 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹을 모두 인에이블시킴이 바람직하다.
본 발명은 메모리 셀들에 대응되는 어드레스들을 디코딩하여 출력할 때, 소정 테스트 모드에서 디코딩된 어드레스들 중 둘 이상을 인에이블시켜 출력함으로써, 상기 소정 테스트를 위한 리드 또는 라이트 시간을 단축할 수 있는 효과가 있다.
또한, 본 발명은 병렬 테스트 모드시 컬럼 선택 신호들을 모두 인에이블시켜 출력함으로써, 상기 병렬 테스트를 위한 리드 또는 라이트 시간이 줄어듦에 따라 모든 메모리 셀의 불량을 테스트하는데 걸리는 시간을 단축할 수 있는 효과가 있다.
본 발명은 소정 어드레스를 디코딩하되, 테스트 모드시 상기 디코딩된 어드레스들 중 둘 이상을 동시에 인에이블시켜 다수의 셀 데이터를 동시에 리드 또는 라이트할 수 있는 반도체 메모리 장치를 개시한다. 특히, 본 발명은 컬럼 어드레스를 디코딩하여 컬럼 선택 신호들로 출력하며 병렬 테스트 모드시 상기 컬럼 선택 신호들을 동시에 인에이블시키는 컬럼 디코더에 적용 가능하다.
구체적으로, 도 3을 참조하면, 본 발명에 따른 반도체 메모리 장치에 구비되는 어드레스 디코더는 프리 디코딩부(32)와 메인 디코딩부(34)를 포함한다.
프리 디코딩부(32)는 어드레스들 ADDR을 하나의 이상의 그룹으로 나누어 각각 디코딩하여 다수의 프리 디코딩 어드레스 그룹 ADDR_PDEC으로 출력하며, 정상 모드시 각 프리 디코딩 어드레스 그룹 ADDR_PDEC에 구비되는 어느 하나의 프리 디 코딩 어드레스를 인에이블시켜 출력하고, 테스트 모드시 각 프리 디코딩 어드레스 그룹 ADDR_PDEC에 구비되는 둘 이상의 프리 디코딩 어드레스들을 인에이블시켜 출력한다. 여기서, 정상 모드와 테스트 모드의 구분은 테스트 신호 TM의 상태에 따라 이루어지며, 어드레스들 ADDR은 로우 어드레스들 또는 컬럼 어드레스들에 대응될 수 있다. 그리고, 테스트 신호 TM가 병렬 테스트 모드에 대응되는 신호인 경우, 프리 디코딩부(32)는 병렬 테스트 모드시 테스트 신호 TM에 응답하여 다수의 프리 디코딩 어드레스 그룹 ADDR_PDEC을 모두 인에이블시킨다.
메인 디코딩부(34)는 다수의 프리 디코딩 어드레스 그룹 ADDR_PDEC을 디코딩하여 다수의 메인 디코딩 어드레스 ADDR_MDEC로 출력한다. 이때, 테스트 신호 TM에 의해 다수의 프리 디코딩 어드레스 그룹 ADDR_PDEC이 모두 인에이블 상태인 경우, 이에 대응하여 다수의 메인 디코딩 어드레스 ADDR_MDEC가 모두 인에이블 상태로 출력된다.
이러한 구성을 포함하는 본 발명에 따른 반도체 메모리 장치는 컬럼 어드레스를 디코딩하여 컬럼 선택 신호들로 출력하는 회로에 적용될 수 있으며, 그 실시 예로서, 도 4에 도시된 바와 같이, 컬럼 디코더(40)와 메모리 셀부(48)를 포함하는 구조가 개시될 수 있다.
컬럼 디코더(40)는 다수의 컬럼 어드레스 CA<3:9>를 하나 이상의 그룹으로 나누어 각각 디코딩하여 다수의 컬럼 선택 신호 YS<0:127>로 출력하며, 테스트 신호 TM345, TM67, TM89의 상태에 따라 다수의 컬럼 선택 신호 YS<0:127> 중 일부 또는 전체가 선택적으로 동시에 인에이블된다.
그리고, 메모리 셀부(48)는 컬럼 디코더(40)에서 출력된 다수의 컬럼 선택 신호 YS<0:128>에 의해 선택된 셀 데이터를 액세스한다.
여기서, 컬럼 디코더(40)는 도 3의 프리 디코딩부(32)에 대응될 수 있는 프리 디코딩부(42)와, 도 3의 메인 디코딩부(34)에 대응될 수 있는 메인 디코딩부(44)를 포함하여 구성될 수 있다.
프리 디코딩부(42)는 다수의 컬럼 어드레스 CA<3:9>를 하나 이상의 그룹으로 나누어 각각 디코딩하여 다수의 프리 디코딩 어드레스 그룹 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>으로 출력하며, 프리 디코딩 어드레스 그룹 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>에 각각 대응되는 테스트 신호 TM345, TM67, TM89에 응답하여 프리 디코딩 어드레스 그룹 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>을 각각 선택적으로 인에이블시킨다. 여기서, 다수의 컬럼 어드레스 CA<3:9>는 도 3의 어드레스 ADDR에 대응될 수 있고, 다수의 프리 디코딩 어드레스 그룹 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>은 도 3의 다수의 프리 디코딩 어드레스 그룹 ADDR_PDEC에 대응될 수 있다.
메인 디코딩부(44)는 다수의 프리 디코딩 어드레스 그룹 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>을 디코딩하여 다수의 컬럼 선택 신호 YS<0:127>를 출력한다. 여기서, 다수의 컬럼 선택 신호 YS<0:127>는 도 3의 다수의 메인 디코딩 어드레스 ADDR_MDEC에 대응될 수 있다.
이러한 프리 디코딩부(42)와 메인 디코딩부(44)를 포함하는 컬럼 디코더(40)는 구체적으로, 도 5와 같이 구성될 수 있다.
도 5를 참조하면, 프리 디코딩부(42)는 다수의 컬럼 어드레스 CA<3:9>를 하나 이상의 그룹으로 나누어 각각 디코딩하기 위하여 상기 각 그룹에 대응되는 다수의 프리 디코더(50~52)를 포함한다.
여기서, 프리 디코더(50)는 컬럼 어드레스 그룹 CA<6:7>을 디코딩하여 프리 디코딩 어드레스 그룹 LAY67<0:3>으로 출력하며, 테스트 신호 TM67에 응답하여 프리 디코딩 어드레스 그룹 LAY67<0:3>을 모두 인에이블시킨다.
그리고, 프리 디코더(51)는 컬럼 어드레스 그룹 CA<3:5>을 디코딩하여 프리 디코딩 어드레스 그룹 LAY345<0:7>으로 출력하며, 테스트 신호 TM345에 응답하여 프리 디코딩 어드레스 그룹 LAY345<0:7>을 모두 인에이블시킨다.
아울러, 프리 디코더(52)는 컬럼 어드레스 그룹 CA<8:9>을 디코딩하여 프리 디코딩 어드레스 그룹 LAY89<0:3>으로 출력하며, 테스트 신호 TM89에 응답하여 프리 디코딩 어드레스 그룹 LAY89<0:3>을 모두 인에이블시킨다.
메인 디코딩부(44)는 각 프리 디코더(50~52)에서 출력되는 다수의 프리 디코딩 어드레스 그룹 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>을 디코딩하기 위하여 다수의 디코더(54)를 포함한다.
여기서, 각 디코더(54)는 프리 디코딩 어드레스 그룹 LAY67<0:3> 중 어느 하나, 프리 디코딩 어드레스 그룹 LAY345<0:7>, 및 프리 디코딩 어드레스 그룹 LAY89<0:3> 중 어느 하나를 입력받아 이들을 디코딩하여 8비트의 컬럼 선택 신호, 예컨대, YS<0:7>를 출력한다.
프리 디코딩부(42)에 구비되는 다수의 프리 디코더(50~52)와, 메인 디코딩 부(44)에 구비되는 다수의 디코더(54) 각각의 구성을 구체적으로 살펴보면 아래와 같다.
우선, 프리 디코더(50)는 도 6에 도시된 바와 같이, 컬럼 어드레스 그룹 CA<6:7>을 디코딩하는 디코딩부(60)와, 테스트 신호 TM67의 상태에 따라 디코딩부(60)의 출력을 선택적으로 동시에 인에이블시키는 인에이블 제어부(62)를 포함한다.
여기서, 디코딩부(60)는 각 컬럼 어드레스 CA<6:7>를 반전하는 인버터들(INV1,INV3), 각 인버터(INV1,INV3)의 출력을 반전하는 인버터들(INV2,INV4), 인버터들(INV1~INV4)의 출력 중 둘을 서로 다른 조합으로 각각 낸드 조합하는 낸드 게이트들(ND1~ND4), 및 각 낸드 게이트(ND1~ND4)의 출력을 반전하는 인버터들(INV5~INV8)을 포함한다.
그리고, 인에이블 제어부(62)는 각 인버터(INV5~INV8)의 출력과 테스트 신호 TM67를 노아 조합하는 노아 게이트들(NR1~NR4)과, 각 노아 게이트(NR1~NR4)을 출력을 반전하여 프리 디코딩 어드레스들 LAY67<0:3>로 출력하는 인버터들(INV9~INV12)을 포함한다.
프리 디코더(51)는 도 7에 도시된 바와 같이, 컬럼 어드레스 그룹 CA<3:5>을 디코딩하는 디코딩부(70)와, 테스트 신호 TM345의 상태에 따라 디코딩부(70)의 출력을 선택적으로 동시에 인에이블시키는 인에이블 제어부(72)를 포함한다.
여기서, 디코딩부(70)는 각 컬럼 어드레스 CA<3:5>를 반전하는 인버터들(INV13,INV15,INV17), 각 인버터(INV13,INV15,INV17)의 출력을 반전하는 인버터 들(INV14,INV16,INV18), 인버터들(INV13~INV18)의 출력 중 셋을 서로 다른 조합으로 각각 낸드 조합하는 낸드 게이트들(ND5~ND12), 및 각 낸드 게이트(ND5~ND12)의 출력을 반전하는 인버터들(INV19~INV26)을 포함한다.
그리고, 인에이블 제어부(72)는 각 인버터(INV19~INV26)의 출력과 테스트 신호 TM345를 노아 조합하는 노아 게이트들(NR5~NR12)과, 각 노아 게이트(NR5~NR12)의 출력을 반전하여 프리 디코딩 어드레스들 LAY345<0:7>로 출력하는 인버터들(NV27~INV34)을 포함한다.
프리 디코더(52)는 도 8에 도시된 바와 같이, 컬럼 어드레스 그룹 CA<8:9>을 디코딩하는 디코딩부(80)와, 테스트 신호 TM89의 상태에 따라 디코딩부(80)의 출력을 선택적으로 동시에 인에이블시키는 인에이블 제어부(82)를 포함한다.
여기서, 디코딩부(80)는 각 컬럼 어드레스 CA<8:9>를 반전하는 인버터들(INV35,INV37), 각 인버터(INV35,INV37)의 출력을 반전하는 인버터들(INV36,INV38), 인버터들(INV35~INV38)의 출력 중 둘을 서로 다른 조합으로 각각 낸드 조합하는 낸드 게이트들(ND13~ND16), 및 각 낸드 게이트(ND13~ND16)의 출력을 반전하는 인버터들(INV39~INV42)을 포함한다.
그리고, 인에이블 제어부(82)는 각 인버터(INV39~INV42)의 출력과 테스트 신호 TM89를 노아 조합하는 노아 게이트들(NR13~NR16)과, 각 노아 게이트(NR13~NR16)을 출력을 반전하여 프리 디코딩 어드레스들 LAY89<0:3>로 출력하는 인버터들(INV43~INV46)을 포함한다.
한편, 메인 디코딩부(44)에 구비되는 다수의 디코더(54)는 입력되는 신호들 만 다르고 모두 동일하게 구성될 수 있으며, 이들 중 대표적으로 컬럼 선택 신호들 YS<0:7>을 출력하는 디코더(54)의 구성은 도 9와 같이 이루어질 수 있다.
도 9를 참조하면, 디코더(54)는 프리 디코딩 어드레스들 LAY89, LAY67을 낸드 조합하는 낸드 게이트(ND17)와, 프리 디코딩 어드레스 LAY345<0:7>에 의해 각각 구동되고 낸드 게이트(ND17)의 출력과 프리 디코딩 어드레스 LAY345<0:7>가 인에이블될 때 인에이블되는 컬럼 선택 신호 YS<0:7>를 각각 출력하는 다수의 구동부(90)를 포함한다.
여기서, 각 구동부(90)는 프리 디코딩 어드레스 LAY345<0:7>에 의해 컬럼 선택 신호 YS<0:7>를 전원 전압 VDD 레벨로 풀 업시키는 PMOS 트랜지스터(PM)와, 프리 디코딩 어드레스 LAY345<0:7>에 의해 컬럼 선택 신호 YS<0:7>를 낸드 게이트(ND17)의 출력 레벨로 풀 업 또는 풀 다운시키는 NMOS 트랜지스터(NM)를 포함한다.
이러한 구성을 갖는 본 발명에 따른 반도체 메모리 장치는 테스트 신호들 TM345, TM67, TM89의 상태에 따라 컬럼 선택 신호들 YS<0:127>의 인에이블 수가 조절되는 구성을 갖는다.
즉, 테스트 신호들 TM345, TM67, TM89의 조합에 따른 컬럼 선택 신호들 YS<0:127>의 인에이블 수는 아래의 표 1과 같다.
TM345 TM67 TM89 YS<0:127> enable
0 0 0 1
0 0 1 4
0 1 0 4
0 1 1 16
1 0 0 8
1 0 1 32
1 1 0 32
1 1 1 128
표 1에서 알 수 있듯이, 테스트 신호들 TM345, TM67, TM89의 상태에 따라 컬럼 선택 신호들 YS<0:127>이 인에이블되는 수가 1개, 4개, 8개, 16개, 32개, 및 128개로 조절될 수 있다.
예를 들어, 정상 모드시 테스트 신호들 TM345, TM67, TM89이 모두 디스에이블, 즉, 로직 '0'으로 입력되어 디코딩부들(60,70,80)의 출력이 인에이블 제어부들(62,72,82)의 영향을 받지 않고 그대로 프리 디코딩 어드레스들 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>로 출력된다. 그리고, 프리 디코딩 어드레스들 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>은 메인 디코딩부(44)를 통해 디코딩되어 최종적으로 컬럼 선택 신호들 YS<0:127> 중 어느 하나가 인에이블되어 출력된다.
다른 예로, 소정 테스트 모드시 테스트 신호 TM89가 인에이블, 즉, 로직 '1'로 입력되고, 나머지 테스트 신호들 TM345, TM67이 디스에이블, 즉, 로직 '0'으로 입력되면, 프리 디코더(52)는 컬럼 어드레스들 CA<8:9>의 로직에 관계없이 모두 로직 '1'의 프리 디코딩 어드레스들 LAY89<0:3>을 출력한다. 그리고, 나머지 프리 디코더를 통해 프리 디코딩 어드레스들 LAY345<0:7> 중 어느 하나와, 프리 디코딩 어드레스들 LAY67<0:3> 중 어느 하나가 로직 '1'로 출력됨에 따라 해당 4개의 디코더(54)를 통해 4개의 컬럼 선택 신호 YS가 인에이블된다. 예를 들어, 프리 디코딩 어드레스 LAY345<0>과 프리 디코딩 어드레스 LAY67<0>이 로직 '1'로 출력되는 경우, 4개의 디코더(54)를 통해 컬럼 선택 신호들 YS<0>, YS<32>, YS<64>, YS<96>이인에이블될 수 있다.
또 다른 예로, 병렬 테스트 모드와 같이 모든 메모리 셀의 불량을 테스트하는 경우, 테스트 신호들 TM345, TM67, TM89이 모두 로직 '1'로 입력되어 인에이블 제어부들(62,72,82)에 의해 컬럼 어드레스들 CA<3:9>의 로직에 관계없이 모두 로직 '1'의 프리 디코딩 어드레스들 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>이 출력된다. 그리고, 프리 디코딩 어드레스들 LAY345<0:7>, LAY67<0:3>, LAY89<0:3>은 메인 디코딩부(44)를 통해 디코딩되어 모두 인에이블 상태의 컬럼 선택 신호들 YS<0:127>이 출력된다.
이와 같이, 본 발명에 따른 반도체 메모리 장치는 메모리 셀들에 대응되는 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하여 출력하되, 소정 테스트 모드시 상기 하나 이상의 디코딩된 어드레스 그룹 내에 구비되는 어드레스들을 동시에 인에이블시켜 다수의 셀 데이터를 동시에 리드 또는 라이트한다.
결국, 다수의 셀 데이터가 동시에 리드 또는 라이트됨에 따라 상기 테스트를 위한 리드 또는 라이트 시간이 단축되어 상기 테스트 시간이 줄어들 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 메모리 장치는 병렬 테스트 모드시 테스트 신호들을 이용하여 다수의 컬럼 선택 신호를 모두 동시에 인에이블시킨다. 그에 따라, 모든 메모리 셀 데이터의 리드 또는 라이트 시간이 줄어들므로, 상기 병렬 테스트 시간이 줄어들 수 있는 효과가 있다.
도 1은 종래의 컬럼 디코더(10)에서 출력되는 컬럼 선택 신호 YS에 의한 셀 데이터 전달을 설명하기 위한 도면.
도 2는 도 1의 컬럼 디코더(10)의 일부를 나타내는 회로도.
도 3은 본 발명에 따른 반도체 메모리 장치의 어드레스 디코더를 나타내는 블럭도.
도 4는 도 3의 어드레스 디코더에 대응되는 컬럼 디코더(40)를 포함하는 본 발명에 따른 반도체 메모리 장치를 나타내는 블럭도.
도 5는 도 4의 컬럼 디코더(40)의 상세 구조를 나타내는 블럭도.
도 6은 도 5의 프리 디코더(50)의 상세 구조를 나타내는 회로도.
도 7은 도 5의 프리 디코더(51)의 상세 구조를 나타내는 회로도.
도 8은 도 5의 프리 디코더(52)의 상세 구조를 나타내는 회로도.
도 9는 도 5의 디코더(54)의 상세 구조를 나타내는 회로도.

Claims (11)

  1. 소정 어드레스들을 하나 이상의 그룹으로 나누어 디코딩하여 다수의 프리 디코딩 어드레스 그룹으로 출력하며, 정상 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 어느 하나의 프리 디코딩 어드레스를 인에이블시키고, 테스트 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 둘 이상의 프리 디코딩 어드레스들을 인에이블시키는 프리 디코딩부; 및
    상기 다수의 프리 디코딩 어드레스 그룹을 디코딩하여 출력하는 메인 디코딩부;를 포함함을 특징으로 하는 어드레스 디코더.
  2. 제 1 항에 있어서,
    상기 테스트 모드는 병렬 테스트 모드에 대응되며, 상기 프리 디코딩부는 상기 병렬 테스트 모드시 상기 다수의 프리 디코딩 어드레스 그룹을 모두 인에이블시키는 어드레스 디코더.
  3. 제 1 항에 있어서,
    상기 프리 디코딩부는,
    상기 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하는 하나 이상의 디코딩부; 및
    상기 각 디코딩부에 대응되어 상기 각 디코딩부에서 디코딩된 신호들을 상기 프리 디코딩 어드레스 그룹으로 각각 출력하며, 상기 동작 모드에 따라 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹의 인에이블을 각각 제어하는 하나 이상의 인에이블 제어부;를 포함하는 어드레스 디코더.
  4. 제 3 항에 있어서,
    상기 각 인에이블 제어부는 상기 테스트 모드시 입력되는 테스트 신호를 각각 입력받아서, 상기 테스트 신호의 상태에 따라 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹의 인에이블을 제어하는 어드레스 디코더.
  5. 제 3 항에 있어서,
    상기 각 인에이블 제어부는 상기 정상 모드시 상기 각 디코딩부에서 디코딩된 신호들을 그대로 상기 프리 디코딩 어드레스 그룹으로 출력하며, 상기 테스트 모드시 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹을 모두 인에이블시키는 어드레스 디코더.
  6. 컬럼 어드레스들을 디코딩하여 다수의 컬럼 선택 신호로 출력하며, 정상 모드시 상기 컬럼 선택 신호들 중 어느 하나를 인에이블시키고, 테스트 모드시 상기 컬럼 선택 신호들 중 둘 이상을 인에이블시키는 컬럼 디코더; 및
    상기 컬럼 선택 신호들에 의해 선택된 데이터를 액세스하는 메모리 셀부;를 포함함을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 테스트 모드는 병렬 테스트 모드에 대응되며, 상기 컬럼 디코더는 상기 병렬 테스트 모드시 상기 다수의 컬럼 선택 신호들을 모두 인에이블시키는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 컬럼 디코더는,
    상기 컬럼 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하여 다수의 프리 디코딩 어드레스 그룹으로 출력하며, 정상 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 어느 하나의 프리 디코딩 어드레스를 인에이블시키고, 테스트 모드시 상기 각 프리 디코딩 어드레스 그룹에 구비되는 둘 이상의 프리 디코딩 어드레스들을 인에이블시키는 프리 디코딩부; 및
    상기 다수의 프리 디코딩 어드레스 그룹을 디코딩하여 상기 컬럼 선택 신호들로 출력하는 메인 디코딩부;를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 프리 디코딩부는,
    상기 컬럼 어드레스들을 하나 이상의 그룹으로 나누어 각각 디코딩하는 다수의 디코딩부; 및
    상기 각 디코딩부에 대응되어 상기 각 디코딩부에서 디코딩된 신호들을 상기 프리 디코딩 어드레스 그룹으로 각각 출력하며, 상기 동작 모드에 따라 상기 각 디코딩부에 대응되는 상기 프리 디코딩 어드레스 그룹의 인에이블을 각각 제어하는 다수의 인에이블 제어부;를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 각 인에이블 제어부는 상기 테스트 모드시 입력되는 테스트 신호를 각각 입력받아서, 상기 테스트 신호의 상태에 따라 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹의 인에이블을 제어하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 각 인에이블 제어부는 상기 정상 모드시 상기 각 디코딩부에서 디코딩된 신호들을 그대로 상기 프리 디코딩 어드레스 그룹으로 출력하며, 상기 테스트 모드시 상기 각 디코딩부에 대응되는 프리 디코딩 어드레스 그룹을 모두 인에이블시키는 반도체 메모리 장치.
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