KR100225245B1 - 동적 랜덤 액세스 메모리(a data sence circuit for dynamic random access memories) - Google Patents

동적 랜덤 액세스 메모리(a data sence circuit for dynamic random access memories)

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KR100225245B1
KR100225245B1 KR1019960033421A KR19960033421A KR100225245B1 KR 100225245 B1 KR100225245 B1 KR 100225245B1 KR 1019960033421 A KR1019960033421 A KR 1019960033421A KR 19960033421 A KR19960033421 A KR 19960033421A KR 100225245 B1 KR100225245 B1 KR 100225245B1
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KR
South Korea
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sense amplifier
bit line
pair
access memory
random access
Prior art date
Application number
KR1019960033421A
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Inventor
다이수크 가토
도시아키 기리하타
뮤네히로 요시다
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
니시무로 타이죠
가부시끼가이샤 도시바
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Abstract

본 발명은 DRAM에 대한 향상된 데이터 센싱을 제공한다. 각 비트 라인쌍은 고저항 통과 게이트쌍을 통해 센스 증폭기에 결합된다. 센싱 동안 효과적으로, 고저항 통과 게이트는 센스 증폭기에 대한 고저항 수동 로드와 같은 비트 라인쌍상에 저장된 전하에 의해 동작한다. 제어 회로는, 등화 전압 또는 세트 전압을 센스 증폭기 및 능동 센스 증폭기 로드로 선택적으로 통과시키는 것과 일치하는 비트 라인 등화를 선택적으로 스위치 온 및 오프시킨다. 또한, 세트된 후, 센스 증폭기는 저저항 칼럼 선택 통과 게이트를 통해 LDLs에 선택적으로 접속된다. 따라서, 센스 증폭기는, 비트 라인 전압이 여전히 본질적으로 변화되지 않고 있는 동안, 접속된 LDL 쌍중 하나를 신속히 방전시킨다. 따라서, 데이터는 센스 증폭기로부터 제2센스 증폭기 및 오프 칩(off chip)으로 전달된다. 데이터가 LDL로 전달된 후, 제어 회로는 센스 증폭기 하이측(high side)을 풀 업 레벨(full up level)로 되게 하기위해 능동 센스 증폭기 로드를 인에이블시킨다.

Description

동적 랜덤 액세스 메모리
본 발명은 일반적으로 고성능 반도체 메모리(high performance semiconductor memories)에 관한 것으로, 특히 고성능 반도체 메모리에 저장된 데이터의 센싱(sensing)에 관한 것이다.
컴퓨터 시스템 성능은 프로세서 성능 및 메모리 성능에 따라 달라진다. 프로세서 성능을 향상시키는 다양한 방법(예를 들면, 파이프라이닝(pipelining))이 알려져 있다. 통상, 프로세서는 사용하고 있는 동적 랜덤 액세스 메모리(dynamic random access memory:DRAM)보다 빠르다. 따라서, 고성능 DRAM은 항상 수요가 큰 상태에 있다. 따라서, 메모리 칩 설계자의 주요 관심사는 성능이다. 고성능 메모리 설계자는 메모리 액세스 타임을 감소시키는 새로운 방안을 항상 연구하고 있다.
캐싱(caching)으로 알려진 하나의 방안은 빠른 정적 랜덤 액세스 메모리(static random access memory:SRAM)를 프로세서 및 DRAM 사이에 배치하는 것이다. 데이터의 블록은 DRAM으로부터 더 빠른 SRAM 캐시로 전송된다. 이 SRAM 캐시는 프로세서 속도와 일치 또는 거의 일치될 수 있는데, 이는 시스템을 복잡하게 하며 시스템 비용을 상승시킨다.
또다른 방안은 버스트 향상 데이터 출력(burst enhanced data out:Burst EDO) RAM 및 동기식 DRAM(synchronous DRAM:SDRAM)을 포함한다. 이들 방안은 근본적으로 작은 캐시를 DRAM상에 병합시킨다.
이들 방안이 순차적인 데이터 전송에 대해 RAM의 성능을 프로세서의 성능에 거의 일치시키는 반면에, 순서외의 데이터 전송(out-of-order data transfer)에 대해서는 일치되지 않는다. 순서외의 데이터 전송은 캐시내의 현재의 블록보다 메모리 블록내의 데이터에 대한 액세스를 개시하기 때문에, 순서외의 데이터 전송은 더 느리다. 이러한 환경에서, 데이터를 요구하는 프로세서와 요구된 데이터를 프로세서에 제공하는 DRAM 사이에는 긴 딜레이가 존재한다. 이 딜레이는 대기 시간(latency)으로 알려져 있다. 프로세서가 자신의 메모리 액세스를 순차적인 어드레스로 제한할 경우, 시스템 성능은 악화되지 않는다. 그러나, 이는 비실용적이다. 따라서, (브랜치(branches)와 같은) 순서외의 메모리 동작의 비율이 증가함에 따라, 시스템 성능은 감소된다. 따라서, 어느 정도까지, 시스템 성능은 메모리의 대기 시간에 의해 게이트된다(gated). 따라서, 새로운 블록에서의 액세스의 개시와 그 블록에서부터 첫 번째 데이터 비트의 수신 사이의 시간인 DRAM 대기 시간을 감소시키는 것은 시스템 성능을 향상시키는 데 중요하며, 따라서 이는 DRAM 설계에 있어서 중요한 목적이다.
도1은 종래의 와이드 입출력(wide I/O) 16Mb DRAM 칩을 개략적으로 도시한 도면이다. 칩(100)은 각각의 서브어레이(subarray)(106)에 두 개의 여분 칼럼(spare columns)을 제공하는 두 개의 용장 비트 라인(Redundant Bit Lines:RBL)(102 및 104)을 구비한다. 각 서브어레이(106)는 2n비트 라인(Bit Line:BL)쌍(108)(여기서, n은 전형적으로 5와 8사이) 및 하나 이상의 용장 비트 라인 쌍(이 실시예에서는 2개)을 포함한다. 이하에 사용되는 바와 같이, 비트 라인에 대한 참조는 라인의 상보적 쌍(complementary pair)을 일컫는다. 각각의 서브어레이(106)는 서브어레이 블록(110)의 부분이다. 모든 서브어레이 블록(110)은 집단적으로, 전체 RAM 어레이를 형성한다. 따라서, 예를 들면 16Mb RAM은 각 1Mb의 16블럭(110)을 구비한다. 블록 크기, 서브어레이 크기 및 블록(110)당 서브어레이(106)의 수는 상호 관련이 있으며, 성능 및 설계 목적에 기초하여 선택된다.
서브어레이 블록(110)의 다수의 비트는, 하나의 워드 라인(112)이 선택되어 하이(high)로 구동될 때, 액세스(판독 또는 기록)된다. 액세스된 셀로부터의 데이터는 비트 라인(108) 및 용장 비트 라인(102, 104)으로 동시에 제공된다. 사전설정된 최소의 딜레이(delay) 후, 각 서브어레이(106)에서 단일 비트 라인(108)이 선택된다. 선택된 비트 라인(108)은 로컬 데이터 라인(local data line:LDL)(114)에 결합된다. LDL(114)은 마스터 데이터 라인(master data lines:MDLs)(116)에 결합된다. MDL(116)은 각 서브어레이 블록(110)에서의 대응하는 서브어레이(106)에 결합된다. 데이터는 서브어레이(106) 및 MDL(116)상의 칩의 입출력 사이에 전송된다.
도2a는 서브어레이(106)에서의 비트 라인(108)의 트랜지스터 레벨 횡단면 개략도이다. 인접한 워드 라인(112, 118)에 접속된 셀(120, 122)은 또한 각 비트 라인 쌍의 반대편 라인(124, 126)에도 접속된다. 따라서, 워드 라인(112)의 절반(예를 들어, 짝수의 어드레스를 갖는 워드 라인)은 비트 라인 쌍의 하나의 라인(124)상의 셀(120)을 선택한다. 반면에, 워드 라인(118)의 나머지 절반(홀수 어드레스된 워드라인)은 비트 라인 쌍의 다른 라인(126)상의 셀(122)을 선택한다. 각 셀의 저장 커패시터(Cs)(128)는 전형적으로, 트렌치 커패시터(trench capacitor) 또는 어레이 밀도에 대한 스택 구조(stacked structure)이다. 각 비트 라인(124, 126)은 본질적으로 동일한 커패시턴스(SBL)를 갖는다. Cs상에 저장된 전압은, 본 명세서에서 Vs로 참조되며, CBL상의 전압은 VBL로 참조된다.
도2a의 회로는 도2B의 타이밍도에 따라 동작한다. 셀의 저장 케패시터(128, 138)를 Vdd로 충전하므로써, 1(one)이 임의의 셀(120, 122)에 저장된다. 셀(120 또는 122)을 선택하기에 앞서, 어레이는 정상 상태(steady-state) 대기 조건으로 프리-차지된다. 게이트(132)상의 등화 신호 EQ가 하이이므로, 비트 라인 쌍(124, 126)상의 전압은 Vdd/2로 되며, 등화 트랜지스터(134)에 의해 등화된다. 워드 라인(word lines:WL)(112, 118) 및 열 선택 라인(column select lines:CSL)(136)은, 대기중일 때, 로우(low)로 유지된다. 또한, 각 워드 라인은 단순한 리셋 가능 래치(resetable latch)(도시되지 않음)에 의해(만약 하이로 구동되지 않으면) 로우로 클램프(clamp)될 수 있다.
칩의 로우 어드레스 스트로브(row address strobe:RAS) 신호가 인가될 때, 어드레스 지시가 액세스된다. EQ는 로우로 되고, 비트 라인 쌍을 각각 서로 분리시키고 Vdd/2 프리-차지 공급으로부터 분리시키며, 비트 라인쌍의 각 라인을 Vdd/2로 부동(floating)시킨다. 선택된 워드 라인(112)(또는 118)은 하이로 구동된다. 셀의 액세스 게이트(130)는 선택된 워드 라인(112)상의 각 셀(120)에서 턴 온되며, 액세스된 셀의 저장 커패시터(128)를 비트 라인 쌍의 라인(124)에 결합시킨다. 따라서, 데이터 신호 VSIG는, 전하가 저장 커패시터(128) 및 라인(124) 사이에서 전송될 때 증가한다. 이는 VSIG=±Vdd/2*Cs/(Cs+CBL)로 나타낼 수 있다. 비트 라인 쌍(124, 126)의 다른 라인(126)은 여전히 프리-차지 전압 레벨 Vdd/2에 있으며, 이는 센스 증폭기(sense amplifier)(140)에 대한 기준 전압으로서 동작된다.
전형적으로, 비트 라인 커패시턴스 CBL는 저장 커패시터(128)보다 적어도 1차수(one order) 크기만큼 크다. 따라서, Vs가 Vdd또는 0V라 해도, VSIG는 통상 Vdd보다 적어도 1차수 크기 만큼 작다.
VSIG를 상승시키기에 충분한, 즉 Vs를 비트 라인으로 전송하기에 충분한 내장 타이밍 딜레이(built-in timing delay) 후, 센스 증폭기 인에이블(sense amp enable:SAE) 라인(142)은 하이로 되고, 결과적으로 그 인버스(inverse)()(144)를 로우로 되게 함으로써 센스 증폭기(140)를 세트시킨다. 센스 증폭기(140)는 VSIG를 증폭시키고, 비트 라인 쌍(124, 126)을 재구동하며, 셀(120)에 저장된 데이터에 따라 비트 라인 쌍을 하이/로우 또는 로우/하이로 되게 한다. 비트 라인 쌍을 재구동시킴과 동시에, 센스 증폭기는 센싱된 데이터르 선택된 셀(120)에 다시 기록한다. 센스가 완료되면, 칼럼 i에 대한 칼럼 디코더를 활성화시키기 위해 칼럼 선택 신호(column select signal:CSL)가 발생된다. 따라서, CSL(146)을 하이로 구동시키면 선택된 칼럼 i 비트 라인 쌍(124, 126)을 게이트(152, 154)를 통해 LDL(148, 150)에 접속시키므로써 각각의 액세스된 서브어레이(106)내의 칼럼 i를 선택하도록 한다.
이 데이터 경로로부터 제거된 소정의 시간은 RAM 대기 시간을 향상시키며, 따라서 블록 액세스 시간을 감소시킨다.
따라서, 본 발명의 목적은 컴퓨터 시스템의 성능을 향상시키는 것이다.
본 발명의 다른 목적은 RAM 블록 액세스 시간을 감소시키는 것이다.
본 발명의 또다른 목적은 RAM 대기시간은 감소시키는 것이다.
제1도는 종래의 와이드 입출력 RAM을 개략적으로 도시한 도면.
제2a도는 종래의 세그먼트의 트랜지스터 레벨 횡단면 개략도.
제2b도는 제2a도의 횡단도면에 대한 타이밍도.
제3a-c도는 본 발명의 바람직한 실시예에 따른 어레이 횡단면도, 센스 회로 및 제어로직을 개략적으로 도시한 도면.
제4도는 제3a-c도의 바람직한 실시예의 횡단면도를 사용하는 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
162L, 162R : 등화 회로 163L, 163R : 복구 라인
164L, 164R : 고저항 통과 게이트 쌍 166 : 센스 증폭기
176 : 칼럼 스위치 185 : 제어 회로
196 : 인버터 200 : 딜레이
본 발명의 바람직한 실시예에서, 비트 라인 쌍은 고저항 통과 게이트 쌍을 통해 센스 증폭기에 결합된다. 센싱 동안, 고저항 통과 게이트는 비트 라인 쌍상에 저장된 전하와 함께 센스 증폭기에 대한 고저항 수동 로드(high-resistance passive load)로서 효과적으로 동작한다. 다수의 비트 라인 쌍이 동일 센스 증폭기에 접속될 경우, 고저항 통과 게이트 각각은 비트 라인 쌍을 센스 증폭기에 접속시키는 먹스의 브랜치(branch)를 형성한다. 제어 회로는, 등화 전압 또는 세트 전압을 센스 증폭기 및 능동 센스 증폭기 로드로 선택적으로 통과시키는 것과 동시에 비트 라인 등화를 선택적으로 스위치 온 및 오프시킨다. 또한, 세트된 후, 센스 증폭기는 저저항 칼럼 선택 통과 게이트를 통해 LDL에 선택적으로 접속한다. 따라서, 센스 증폭기는, 비트 라인 전압이 여전히 본질적으로 변화되지 않고 있는 동안, 접속된 LDL 쌍중 하나를 즉시 방전시킨다. 따라서, 데이터는 센스 증폭기로부터 두 번째 센스 증폭기 및 오프 칩(off chip)으로 인가된다. 데이터가 LDL로 전달된 후, 제어 회로는 능동 센스 증폭기 로드를 인에이블시켜 센스 증폭기의 하이측(high side)을 풀 업 레벨(full up level)까지 끌어 올린다. 마지막으로, 고저항 통과 게이트의 저항은 센싱된 데이터를 비트 라인 쌍상으로 다시 구동시키기 위해 감소된다.
하나의 바람직한 실시예에서, 동적 랜덤 액세스 메모리(dynamic random access memory:DRAM)는 로우 및 칼럼으로 구성된 메모리 셀의 어레이와:로우에서 메모리 셀에 접속되고 로우 어드레스에 응답하는 각 로우에서의 워드 라인과:칼럼 어드레스에 응답하도록 선택된 각 칼럼에서의 다수의 비트 라인 쌍을 포함한다. 각 비트 라인 쌍은 비트 라인 쌍을 기준 전압 레벨로 복구하는 복구 수단, 절반 비트 라인 쌍의 모든 라인을 선택적으로 단락(shorting)하기 위한 등화 수단 및 부분 먹스(partial mux)를 포함한다. 부분 먹스는 NFET의 쌍이다. 각 비트 라인 쌍은 NFET의 쌍중 하나에 접속된다. 센스 증폭기는 센스 인에이블 및 먹스 사이에 접속된다. 먹스는 칼럼의 다수의 비트 라인 쌍의 부분 먹스에 의해 형성된다. 부분 먹스에서의 NFET의 판독 선택 저항은, 선택된 비트 라인 쌍상의 데이터 신호가 센스 증폭기로 전달되도록 하며, 반면에, 센스 증폭기의 셋팅(setting)은 비트 라인 쌍상의 신호가 실질적으로 영향을 받지 않도록 한다. 교차 결합된 PFET의 쌍은 센스 증폭기 및 센스 래치 인에이블 사이에 결합된다. 칼럼 선택 통과 게이트의 쌍은 센스 증폭기를 LDL에 접속시킨다. 칼럼 선택 통과 게이트의 선택 저항은, 상기 센스 증폭기가 선택될 때, 센스 증폭기내의 데이터가 LDL로 전달되게 하여, 반면에, 비트 라인 쌍상의 신호는 실질적으로 영향을 받지 않는 상태로 남아 있도록 한다. 부분 먹스 NFET는 칼럼 선택 통과 게이트 보다 더 높은 판독 선택저항을 갖는다.
본 발명의 바람직한 실시예에서, 비트 라인 쌍은 고저항 통과 게이트 쌍을 통해 센스 증폭기에 결합된다. 센싱 동안, 고저항 통과 게이트의 비트 라인 쌍상에 저장된 전하와 함께 센스 증폭기에 대한 고저항 수동 로드로서 효과적으로 동작한다. 제어 회로는, 센스 증폭기를 인에이블시키기 위해 등화 전압 또는 세트 전압을 선택적으로 통과시키는 것과 동시에 비트 라인 등화를 선택적으로 스위치 온 및 오프시킨다. 또한, 세트된 후, 센스 증폭기는, 저저항 칼럼 선택 통과 게이트를 통해 Vdd로 프리-차지된 LDL에 선택적으로 접속된다. 칼럼 선택 통과 게이트는 NFET이며, 비록 LDL가 Vdd로 프리-차지된다 하더라도, 능동 센스 증폭기 로드를 세트시키기 전에 데이터가 LDL에 전달되도록 한다. NFET 임계값은 LDL상이 Vdd프리-차지가 센싱된 데이터를 파괴하지 않도록 한다. 그러므로, 비트 라인 전압이 본질적으로 변화없이 유지되는 동안, 센스 증폭기는 접속된 LDL 쌍중 하나를 신속히 방전시킨다. 따라서, 데이터는 센스 증폭기로부터 두 번째 센스 증폭기 및 오프 칩으로 전달된다. 데이터가 LDL로 전달된 후, 제어 회로는 능동 센스 증폭기 로드를 인에이블시켜 센스 증폭기의 하이측을 풀 업 레벨로 되도록 한다. 마지막으로, 고저항 통과 게이트상의 게이트 전압은, 센싱된 데이터를 어레이에 신속히 다시 기록함으로써 셀을 리프레싱(refreshing)하기 위해 선택 저항을 감소시키도록 승압된다.
도3a는 2비트 라인 쌍에 의해 분할되는 센스 증폭기를 갖는 256Mb DRAM의 어레이 횡단면도를 개략적으로 도시하며, 도 3b는 본 발명에 따른 제어로직을 개략적으로 도시한다. 통상, VPRE=Vdd/2이다. 각 센스 증폭기는, 고저항 통과 게이트를 통해 단일 비트 라인 쌍, 또는 본 발명의 정신에서 벗어나지 않고 둘 이상의 비트 라인 쌍에 접속될 수 있도록 설계된다. 도3c는 도3a의 센스 증폭기, 칼럼 스위치(column switch) 및 먹스(mux)의 바람직한 블록도이다.
도3a는 2비트 라인 쌍, 즉 우측 쌍 및 좌측 쌍에 의해 분할되는 센스 증폭기(166)를 도시한다. 편의를 위해, 이들 쌍 및 각 쌍에서의 엘리먼트는 동일하게 L 또는 R에 의해 표시되며 구별된다. 따라서, 좌측 쌍의 셀은 160L로 표시되며, 우측 쌍의 셀은 160R로 표시된다. 각 비트 라인 쌍은, 실질적으로 전술한 바와 같이 동작하는 복구 라인(163L, 163R)에 의해 게이팅되는 등화 회로(162L, 162R)를 포함한다. 또한, 이와 같은 분할된 센스 증폭기 구성에 있어서, 본 발명의 실시예에 따라, 각 비트 라인 쌍은 멀티플렉서(먹스)의 절반인 고저항 통과 게이트 쌍(164L, 164R)에 의해 센스 증폭기에 결합된다. 각 쌍은, 본 명세서에서 먹스 절반(164L, 164R)으로 언급된다. 먹스(164)(164R과 조합된 164L)는, 선택된 비트 라인 쌍을 센스 증폭기(166)에 선택적으로 결합시키기 위해, 먹스 선택 라인(mux select lines:MSL) 및 MSR(165L, 165R)에 의해 제어된다. 센스 증폭기(166)는 교차 결합된 NFET(168, 170)쌍이며, 도3B의 제어 회로(185)로부터의 ΦN에 의해 인에이블된다. ΦN은 센스 증폭기 NFET(168, 170)의 소스에 접속된다. 센스 증폭기(166) 출력은 센스 증폭기 출력 쌍(BL,)에서 먹스(164)에 접속된다.
센스 증폭기는 BL,상의 커패시턴스를 최소화하도록 설계되어서, 도 3c의 ISIG로 표시된 화살표에 의해 지시되듯이, 판독 동안 비트 라인 쌍에 먹스 방향으로 낮은 RC를 감지하도록 한다. 이와 대조적으로, 도3C의 ISA로 표시된 화살표에 의해 지시되듯이, 센스 증폭기(166)는 먹스 방향으로 높은 RC를 감지한다. 따라서, 센스 증폭기가 먹스 절반(164L, 164R)을 통해 비트 라인 쌍에 결합될 때, 비트 라인 쌍상의 신호는 실질적으로 영향을 받지 않은 채로 센스 증폭기로 전달된다. 그러나. 센스 증폭기(166)가 세트될 때, 먹스 통과 게이트는 센스 증폭기에 대한 로드 저항처럼 동작하며, 비트 라인 쌍상의 전압은 여전히 본질적으로 영향을 받지 않는다.
일단 세트되면, 센스 증폭기로부터의 데이터는 CSLi(186)이 하이일 때, 저저항 NFET 통과 게이트 쌍(178, 180)인 칼럼 스위치(176)를 통해 로컬 데이터 라인(local data lines:LDL)(182, 184)에 제공된다. 이들 칼럼 스위치 통과 게이트(178, 180)는 먹스 절반(164L, 164R) 통과 게이트보다 실질적으로 더 낮은 저항을 갖는다. 따라서, 센스 증폭기(166)가 칼럼 스위치(176)를 통해 LDL에 접속될 때, 비록 여전히 먹스 절반(164L, 164R)이 온되고 선택된 상태로 유지된다 해도, 센스 증폭기(166)를 통한 주요 전류는 LDL로부터 제공된다. 칼럼 스위치(176)는 NFET 쌍이기 때문에, (Vdd로)충전된 LDL 커패시턴스를 센스 증폭기에 결합시키는 것으로 부터의 잠재적 방해는 본질적으로 제거된다. NFET 임계 전압 때문에, NFET 통과 게이트는 통상 이러한 결합에 도입된 노이즈를 효과적으로 감소시킨다. 따라서, 방해는 제거된다.
LDL(182, 184)는 MDL를 통해 전형적인 센스 증폭기(도시되지 않음)에 접속된다. 이 두 번째 센스 증폭기는, 센스 증폭기(166)가 충분한 신호를 LDL(182, 184)상에 인가하는 즉시, 센스 증폭기(166) 출력을 증폭시키므로써, 성능을 향상시키기 위해 본 발명에 의해 제공된 장점을 이용한다.
데이터가 LDL로 전달된 후, 센스 증폭기(166) 출력 쌍(BL,)에 접속되는 능동 센스 증폭기 로드, 즉 교차 결합된 PFET 쌍(172, 174)은 센싱된 데이터를 래치하고, 그럼으로써, 완전한 Vdd상위 레벨을 제공한다. 이러한 센스 증폭기 로드는 또한 보통의 기입 동안 데이터를 보충한다. 제어 회로(185)로부터의 능동 센스 증폭기 로드 인에이블인 ΦN는 교차 결합된 PFETs(172, 174)의 소스에 접속된다. ΦP가 상승할 때, 센스 증폭기는 래치된다.
후지시마(Fujishima) 등에 의한 Shared-Sense Amp Control Signal Generating Circuit in Dynamic Type Semiconductor Memory Device and Operating Method Therefor란 명칭의 본 명세서에 참조로 인용되는 미합중국 특허 제5,267,214호에 개시된 바와 같은 종래의 DRAM 센싱 구성과는 다르게, 이들 두 개의 교차 결합된 PFET(172, 174)는 센스 증폭기의 부분이 아니다. 또한, 후지시마의 문헌에는 비트 라인이 저저항 통과 게이트에 의해 센스 증폭기에 접속된 RAM이 개시된다. 교차 결합된 NFET를 인에이블 및 셋팅시킨 후, 후지시마의 문헌에 개시된 통과 게이트에 대한 저저항은 더욱 감소되고, 비트 라인 통과 게이트에 대한 구동은, 센스 증폭기의 교차 결합된 PFETs 부분을 인에이블링함과 동시에 Vdd이상으로 승압되어서, 센스 증폭기는 비트 라인 쌍에 풀 전압 레벨을 다시 구동시킨다. 후지시마의 문헌에서 센스 증폭기의 이 PFET 부분을 셋팅시킨 이후에만 칼럼 선택 통과 게이트가 개방되며, 따라서 전달된 오프 칩으로부터의 데이터를 딜레이시킨다.
이와 대조적으로, 본 발명에 따라, 데이터는 이 능동 로드를 셋팅시키기전에 오프 칩에 이미 전달된다. 또한, 액세스 타임은, 데이터를 오프 칩에 전달하기에 앞서, 비트 라인 쌍을 풀 전압 레벨로 방전 및 충전하기 위해 낭비되지 않는다. 대신에, 비트 라인 쌍은 데이터가 대기 사용자에 대해 오프 칩에 인가되고, 전달된 이후에 풀 레벨까지 구동되지만, 여전히 센스 증폭기를 세트하도록 PFET 로드(172, 174)를 인에이블 한 이후이다.
먹스 선택 라인은, 센스 증폭기(166) 및 능동 센스 증폭기 로드로부터 비트 라인 쌍으로 풀 레벨을 게이팅하기 위해, Vdd이상으로 승압된다. 먹스 제어가 Vdd이상으로 승압될 때, 실질적으로 모든 센스 증폭기 전류 ISA는 비트 라인 쌍으로/으로부터 흐른다.
도3b의 특정 제어 회로(185)는 어레이, 센스 증폭기 및 능동 센스 증폭기 로드에 정상 제어 및 테스트-특정 제어를 모두 제공한다. 제어 회로(185)에 대한 테스트 제어 신호(test control signal:TSIG) 입력은 하이를 유지하며, 테스트 동안만 로우로 구동된다. TSIG는 센스 증폭기 인에이블(sense amp enable:)을 발생시키기 위해 NAND 게이트(190)에서 ΦSA와 NAND된다. TSIG는 ΦPREL및 ΦPRER(ΦPREL,R)을 발생시키기 위해, 단일 NAND 게이트(204)에 의해 대표되는 하나 이상의 NAND게이트에서 ΦEQ와 또한 NAND된다. 바람직하게, ΦEQ는 각각 TSIG와 NAND되는 두 개의 독립적인 신호 ΦEQL및 ΦEQR이다. 또한, 부가적인 L/R 선택 신호는 ΦPREL,R를 발생하기 위해 ΦEQ및 TSIG와 NAND될 수도 있다. 선택적으로, ΦPREL및 ΦPRER은 ΦEQ및 TSIG의 NAND로부터 발생된 동일 신호일 수 있다.
의 정상 상태 레벨은 센스 증폭기 인에이블/디스에이블 위상 ΦN및 능동 센스 증폭기 인에이블/디스에이블 위상 ΦP모두의 레벨을 선택한다.는 VPRE및 ΦN또는 ΦP사이에 접속된 NFET(192, 194)의 게이트에 직접 접속된다.는 SAE를 발생시키기 위해 인버터(196)에서 인버팅된다. SAE는 ΦN및 접지 사이에 접속된 NFET(198)의 게이트에 접속된다. 또한,는 딜레이(200)의 입력에 접속되며, 딜레이(200)의 출력은 PFET(202)의 게이트에 접속된다. PFET(202)는 교차 결합된 PFETs(172, 174)에 대한 ΦP및 Vdd사이의 경로를 제공하기 위해 Vdd및 ΦP사이에 접속된다. 딜레이(200)s는, 센스 증폭기가 세트되며 첫 번째 비트가 칼럼 스위치(176)를 통해 LDL(182, 184)로 전달될 때까지, 바람직하게를 딜레이시킨다.
신호에 대한 정상 상태조건은 이하와 같다:대기 동안,가 하이이면, ΦEQ및 ΦSA는 모두 로우이며, ΦPREL,R및를 하이로 유지한다. 따라서, 모든 비트 라인 및 ΦN및 ΦP는 모두 VPRE에서 클램프된다. 센스 증폭기(166)는 디스에이블된다. 그러나, 액세스 동안,및는 로우이고, SAE는 하이이며, ΦP는(Vdd로) 하이이며, ΦN은 (접지로)로우이다. NFET(198)는 턴 온될 때, 접지에 대한 경로를 센스 증폭기(160)에 제공한다. PFET(202)는 턴 온될 때, Vdd에 대한 경로를 센스 증폭기 능동 로드에 제공한다.
본 발명의 바람직한 실시예에서, 딜레이(200)는 그것으로부터의 신호를 재형성하는 단순한 폴리실리콘 RC 딜레이(polysilicon RC) 및 인버터이다. 다른 변형 실시예에서, 딜레이(200)는 짝수개의 직렬 접속된 인버터이며, 특히, 6에서 8개 사이의 인버터이다.
도4는 본 발명의 바람직한 실시예에 따른 도3B의 제어 로직 회로(185)를 사용하여 도3A의 어레이를 판독하는 데 대한 타이밍도이다. 통상, 정상 동작 조건하에서, TSIG는 하이로 고정되며, VPRE는 Vdd/2로 유지된다. 전형적인 DRAM 선택 신호인 워드 라인 WL, 비트 라인 등화 신호 ΦEQ및 센스 증폭기 인에이블 신호 ΦSA를 선택하며, 이를 구동시키는 전형적인 타이밍 체인(timing chain)을 구동시킨다. 통상 NFET(192, 194)는 대기 동안가 하이일 경우, VPRE를 ΦN및 ΦP에 결합시키며, 테스트 동안에도 또한 TSIG및가 로우일 때, VPRE를 ΦN및 ΦP에 결합시킨다. ΦPREL, ΦPRER는 등화 신호 ΦEQ및 테스트 제어 신호 TSIG둘다 하이일때만 로우이다. 반면에,가 하이이거나, 또는 테스트 동안 TSIG및둘다 로우일 경우에는, 각 비트 라인 쌍에서의 라인 쌍은 VPRE로 함께 고정된다. VPRE는 센스 동안 비트 라인 및 센스 증폭기로부터 분리된다. 바람직하게, ΦP, ΦN및 ΦPREL,R은 다수의 비트 라인에 제공된 공통 라인이다. 또한 ΦP, ΦN및 ΦPREL,R의 제어는 각 비트 라인 쌍에 대해 개별적으로 발생될 수도 있다.
따라서, 도4에서, 판독 액세스는가 하강할 때 시작된다.의 하강은 ΦEQL,R을 하이로 구동시키며, 이는, NFET(214, 216, 218, 220)가 차단될 때, ΦPRE가 등화 장치(210, 212)를 차단하도록 하는 하강을 야기시키며, 비트 라인 쌍을 VPRE로부터 분리한다. 워드 라인 WLL이 상승하고, 셀(160L)을 비트 라인 쌍 BLL,에 접속시킨다. 워드 라인이 상승할 때, 선택되지 않은 비트 라인 쌍의 먹스 제어 라인(165R)은 하강하고, 센스 증폭기로부터의 이 쌍을 분리시킨다. 선택된 비트 라인 쌍상의 먹스 제어 라인(165L)은 하이를 유지하며, 선택된 비트 라인 쌍으로부터의 임의의 데이터를 센스 증폭기로 전달한다. Vs가 셀로부터 전송될 때, VSIG는 BLL,상에서 발생된다. 센스 증폭기 커패시턴스가 작기 때문에, VSIG는 BLL,상의 센스 증폭기에 전달된다. 따라서, 일단 VSIG가 비트 라인 쌍 BLL,에서 상승하면, ΦSA가 상승하여를 로우로 구동시킨다.가 로우로 되면, NFET(192, 194)를 턴 오프시키며, ΦP및 ΦN을 VPRE로부터 분리시킨다.는 인버터(196)에서 인버팅되며, SAE를 하이로 구동시킨다. SAE가 하이로 되면,ΦN가 접지로 되도록 NFET(198)를 턴 온시키며, 이는 센스 증폭기(166)를 세트시킨다. VSIG에 따라, 센스 증폭기는 센스 증폭기 출력 BL,중 하나를 로우로 되게 한다.
센스 증폭기(166)가 세트될 때, 선택된 절반 먹스(164L)는 센스 증폭기(166)에 대해 초고저항 로드 저항기(very high resistance load resistors)로서 동작한다. 따라서, 센스 증폭기의 일측이 접지로 된다 하더라도, 선택된 절반 먹스(164L)는 센스 증폭기가 비트 라인 쌍으로부터 끌어오는 전류를 제한하여, 비트 라인이 근본적으로 센스 상태, Vdd/2 및 VSIG를 유지하도록 한다. 이 상태에서의 충분한 시간 후, 센스 증폭기는 비트 라인 쌍 중 하나를 먹스(164)를 통해 접지로 방전시킬 수 있음을 이해할 것이다.
센스 증폭기가 세트된 후, CSLi는,(Vdd로 프리-차지된)로컬 데이터 라인(182, 184)을 센스 증폭기 출력 BL,에 각각 접속시키는 칼럼 스위치(176)를 개방하기 위해 하이로 구동된다. 선택된 절반 먹스(164L)와 대조적으로, 칼럼 스위치 통과게이트(178, 180)는 더 큰 폭 대 길이 비율(width to length ratio(W/L)을 가지며, 따라서, 더 낮은 저항을 나타낸다. 칼럼 스위치 통과 게이트(178, 180)는 칼럼 스위치(176)가 선택될 때, 센스 증폭기로 흐르는 대부분의 전류는 LDL로부터 흐르며, 선택된 절반 먹스(164L)는 비트 라인 쌍으로부터 매우 작은 전류만을 흐르게 하도록 설계된다. 또한, NFET 통과 게이트(178, 180)는 LDL로부터 센스 증폭기(166)로 전달되는 전압을 제한하며, 센싱된 데이터의 파괴를 방지한다.
따라서, 거의 동시에 데이터가 센싱되고 LDL(182, 184)로 전달되며, 그 후, 두 번째 센스 증폭기(도시되지 않음)에서의 재-센싱(re-sensing)을 위해 MDL로 전달된다. 이 모두는 교차 결합된 PFET(172, 174)를 세팅하기 전에 발생한다. 이는 종래의 DRAM의 대기 시간을 현저하게 감소시키며, 이는 SDRAM 또는 EDO 버스트 DRAM에 대한 중요한 장점을 감소시킨다.
결과적으로,는, 딜레이(200)를 통과하며 PFET(202)의 게이트를 로우로 되게 하며, 이는 ΦP를 Vdd로 구동시킨다. ΦP가 Vdd로 되면, 능동 센스 증폭기 로드의 교차 결합된 PFET(172, 174)는 센스 증폭기의 부동측(floating side)을 하이, 즉 Vdd로 되게 하며, 센스 증폭기(166)를 래치한다. 능동 센스 로드가 인에이블된 후, 먹스 선택(165L 또는 165F)은, 선택된 먹스의 선택 저항을 감소시키기 위해 Vdd이상으로 승압되어, 데이터가 비트 라인 쌍 BL,로 신속히 강제되며, 셀에 다시 기록되도록 한다.
가 상승할 때, 판독은 종료되며, RAM은 대기 상태로 강제된다. 따라서,의 상승은 워드 라인 WLL을 리세트시키며, 로우로 되게 한다. 워드 라인이 하강한 후, ΦSA는, NFETs(192, 194)의 게이트를 ΦP및 ΦN을 복구시키기 위해 VPRE로 구동시키는를 하이로 구동시키는 NAND 게이트(190)에 의해 인버트된다. 일단 센스 증폭기가 디스에이블되면, 등화 신호 ΦEQ는 로우로 되며, NAND 게이트(204)는 ΦPREL,R을 하이로 구동시킨다. 따라서, ΦPREL,R가 하이가 됨에 따라, 등화 NFET(210, 212)는 비트 라인 쌍을 함께 효과적으로 단락시킨다. (Vdd/2에서의)VPRE는 NFET(214, 216, 218, 220)를 통해 비트 라인 쌍으로 전달된다. 일단 비트 라인이 등화되고, Vdd/2로 프리-차지되면, 다음 RAS 사이클이 시작될 수 있다.
본 발명의 바람직한 실시예를 통해 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자에 의해 특허 청구된 발명의 정신으로부터 벗어나지 않고 다양한 변경 및 수정이 가능함을 이해할 것이다. 특허 청구범위의 범주는 본 발명의 정신에 해당하는 이러한 변경 및 수정을 포함하도록 의도되었다.
본 발명에서 센스 증폭기는 비트 라인 전압이 여전히 본질적으로 변화되지 않고 있는 동안, 접속된 LDL 쌍중 하나를 신속히 방전시킨다. 따라서 데이터는 센스 증폭기로부터 제2센스 증폭기 및 오프칩으로 전달된다. 데이터가 LDL로 전달된 후, 제어 회로는 센스 증폭기의 하이 측을 풀업 레벨로 되게 하도록 능동 센스 증폭기 로드를 인에이블시킨다. 결과적으로 RAM 블록 액세스 시간 및 RAM 대기 시간이 감소되며, 시스템의 성능이 향상된다.

Claims (19)

  1. 동적 랜덤 액세스 메모리(a dynamic random access memory:DRAM)에 있어서, 상기 DRAM은: (a)로우 및 칼럼(row and columns)으로 구성된 메모리 셀의 어레이(a array of memory cells), (b)상기 로우에서의 메모리 셀에 접속되고, 로우 어드레스(a row address)에 응답하는, 상기 로우 각각에서의 워드 라인(a word line), (c)칼럼 어드레스(a column address)에 응답하여 선택된 상기 각 칼럼에서의 비트 라인 쌍(a bit line pair)-상기 비트 라인 쌍은 (c1)상기 절반 비트 라인 쌍을 기준 전압 레벨(a reference voltage level)로 복구하는 복구 수단(restoring means), (c2)상기 비트 라인 쌍의 모든 라인을 함께 선택적으로 단락(shorting)시키는 등화 수단(equalization means), (c3)상기 비트 라인 쌍을 선택하기 위한 비트 선택 수단(bit selection means)을 구비한다-, (d)상기 비트 선택 수단을 통해 선택된 비트 라인 쌍에 접속되며, 인에이블 신호(an enable signal)에 응답하여 상기 메모리 셀에 저장된 데이터를 센싱하기 위한 센싱 수단(sensing means), (e)상기 센싱 수단 및 선택된 비트 라인 쌍을 로컬 데이터 라인(local data line:LDL)에 선택적으로 결합시키는 칼럼 선택 수단(column selection means)을 포함하고, 상기 비트 선택 수단은 판독(a READ)동안 상기 칼럼 선택 수단보다 더 높은 저항을 갖는 동적 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 칼럼의 각각은 다수의 비트 라인 쌍을 포함하며, 상기 다수의 비트 라인 쌍의 상기 비트 선택 수단은 먹스(a mux)를 형성하기 위해 함께 결합되는 동적 랜덤 액세스 메모리.
  3. 제1항에 있어서, 상기 비트 선택 수단은 NFET의 쌍인 동적 랜덤 액세스 메모리.
  4. 제3항에 있어서, 상기 컬럼 선택 수단은 NFET의 쌍인 동적 랜덤 액세스 메모리.
  5. 제1항에 있어서, 상기 센싱 수단은 센스 증폭기(a sense amp)이고, 상기 비트 선택 저항은 상기 선택된 비트 라인 쌍상의 데이터 신호가 상기 센스 증폭기로 전달되게 하며, 상기 센스 증폭기를 셋팅(setting)하는 것은 상기 비트 라인 쌍상의 신호가 실질적으로 영향을 받지 않도록 하는 동적 랜덤 액세스 메모리.
  6. 제1항에 있어서, 상기 센싱 수단은 센스 증폭기이며, 상기 칼럼 선택 저향은 상기 센스 증폭기가 세트될 때 상기 센스 증폭기내의 데이터가 상기 LDL로 전달되게 하며, 상기 비트 라인 쌍상의 신호가 실질적으로 영향을 받지 않게 하는 동적 랜덤 액세스 메모리.
  7. 제1항에 있어서, 상기 비트 선택 수단의 상기 선택 저항은 판독 동안보다 기록 동안 실질적으로 더 작은 동적 랜덤 액세스 메모리.
  8. 제1항에 있어서, 상기 센싱 수단은 센스 증폭기이며, 상기 센스 증폭기내의 센싱된 데이터를 래칭(latching)하기 위한 수단을 더 포함하는 동적 랜덤 액세스 메모리.
  9. 제8항에 있어서, 상기 센스 증폭기는 교차 결합된 NFET 쌍이며, 상기 래칭 수단은 교차 결합된 PFET 쌍인 동적 랜덤 액세스 메모리.
  10. 제9항에 있어서, 상기 칼럼의 각각은 다수의 비트 라인 쌍을 포함하며, 상기 다수의 비트 라인 쌍의 상기 비트 선택 수단은 먹스를 형성하기 위해 함께 결합되는 동적 랜덤 액세스 메모리.
  11. 제9항에 있어서, 상기 비트 선택 수단은 NFET 쌍인 동적 랜덤 액세스 메모리.
  12. 제11항에 있어서, 상기 칼럼 선택 수단은 NFET 쌍인 동적 랜덤 액세스 메모리.
  13. 제9항에 있어서, 상기 비트 선택 저항은 상기 선택된 비트 라인 쌍상의 데이터 신호가 상기 센스 증폭기로 전달되게 하며, 상기 센스 증폭기를 셋팅(setting)하는 것은 상기 비트 라인 쌍상의 신호가 실질적으로 영향을 받지 않도록 하는 동적 랜덤 액세스 메모리.
  14. 제13항에 있어서, 상기 칼럼 선택 저항은 상기 센스 증폭기가 세트될 때, 상기 센스 증폭기내의 데이터가 상기 LDL로 전달되도록 하며, 상기 비트 라인 쌍상의 신호가 실질적으로 영향을 받지 않도록 하는 동적 랜덤 액세스 메모리.
  15. 동적 랜덤 액세스 메모리(DRAM)에 있어서, (a)로우 및 칼럼으로 구성된 메모리 셀의 어레이, (b)상기 로우에서의 메모리 셀에 접속되고 로우 어드레스에 응답하는 상기 로우 각각에서의 워드 라인, (c)칼럼 어드레스에 응답하여 선택된 상기 칼럼 각각에서의 다수의 비트 라인 쌍-상기 비트 라인 쌍은 (c1)상기 비트 라인 쌍을 기준 전압 레벨로 복구하는 복구 수단, (c2)상기 절반 비트 라인 쌍의 모든 라인을 함께 선택적으로 단락시키는 등화 수단, (c3)NFET 쌍으로서 상기 쌍의 상기 비트의 각각은 상기 NFET중 하나에 접속되는 부분 먹스(a partial mux)를 구비한다-, (d)상기 각 비트 라인 쌍의 부분 먹스를 통해 상기 칼럼의 다수의 비트 라인쌍에 접속되는 센스 증폭기, (e)상기 센스 증폭기내의 센싱된 데이터를 래칭하는 수단, (f)상기 센스 증폭기 및 로컬 데이터 라인(LDL) 사이에 접속된 칼럼 선택 통과 게이트를 포함하고, 상기 부분 먹스는 판독 동안 상기 칼럼 선택 통과 게이트보다 더 큰 선택 저항을 가지며, 기록 동안 실질적으로 더 작은 선택 저항을 갖는 동적 랜덤 액세스 메모리.
  16. 제15항에 있어서, 상기 부분 먹스에서의 NFET의 선택 저항은 선택된 비트 라인 쌍상의 데이터 신호가 상기 센스 증폭기로 전달되도록 하며, 상기 센스 증폭기를 셋팅시키는 것은 상기 비트 라인 쌍상의 신호를 실질적으로 영향 받지 않게 하는 동적 랜덤 액세스 메모리.
  17. 제15항에 있어서, 상기 칼럼 선택 통과 게이트이 선택 저항은 상기 센스 증폭기가 세트될 때 상기 센스 증폭기내의 데이터가 상기 LDL로 전달되게 하며, 상기 비트 라인 쌍상의 신호가 실질적으로 영향을 받지 않게 하는 동적 랜덤 액세스 메모리.
  18. 제15항에 있어서, 상기 센스 증폭기는 교차 결합된 NFET의 쌍이며, 상기 래칭 수단은 교차 결합된 PFET의 쌍인 동적 랜덤 액세스 메모리.
  19. 동적 랜덤 액세스 메모리(DRAM)에 있어서 (a)로우 및 칼럼으로 구성된 메모리 셀의 어레이와, (b)상기 로우에서의 메모리 셀에 접속되고 로우 어드레스에 응답하는 상기 로우의 각각에서의 워드 라인과, (c)칼럼 어드레스에 응답하여 선택된 상기 칼럼 각각에서의 다수의 비트 라인 쌍-상기 비트 라인 쌍은 (c1)상기 비트 라인 쌍을 기준 전압 레벨로 복구하는 복구 수단과, (c2)상기 절반 비트 라인 쌍의 모든 라인을 함께 선택적으로 단락시키는 등화 수단과, (c3)NFET 쌍이며 상기 쌍의 상기 비트의 각각은 상기 NFET중 하나에 접속되는 부분 먹스를 구비한다-과, (d)센스 인에이블 및 먹스 사이에 접속되는 센스 증폭기-상기 먹스는 상기 칼럼의 다수의 비트 라인 쌍의 부분 먹스이고, 상기 부분 먹스의 NFET의 선택 저항은 선택된 데이터 라인 쌍상의 데이터 신호가 상기 센스 증폭기로 전달되도록 하며, 상기 센스 증폭기를 셋팅하는 것은 상기 비트 라인쌍상의 신호를 실질적으로 영향을 받지 않게 한다-와, (e)상기 센스 증폭기 및 센스 래치 인에이블 사이에 접속되는 교차 결합된 PFET의 쌍-상기 칼럼 선택 통과 게이트의 선택 저항은 상기 센스 증폭기가 세트될 때 상기 센스 증폭기의 데이터가 상기 LDL로 전달되게 하며, 상기 비트 라인 쌍상의 신호는 실질적으로 영향을 받지 않는다-과, (f)상기 센스 증폭기 및 로컬 데이터 라인(LDL) 사이에 접속된 칼럼 선택 통과 게이트를 포함하고, 상기 부분 먹스는 판독 동안 상기 칼럼 선택 통과 게이트보다 더 높은 선택 저항을 가지며, 기록 동안 실질적으로 더 낮은 선택 저항을 갖는 동적 랜덤 액세스 메모리.
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