JP3798477B2 - ダイナミック・ランダム・アクセス・メモリ用のデータ検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般的に高性能半導体メモリに関し、更に詳しくは、高性能半導体メモリに格納されているデータの検出に関する。
【０００２】
【従来の技術】
コンピュータ・システムの性能は、プロセッサの性能とメモリの性能によって決まる。プロセッサの性能を向上させるため、種々の方法（例えば、パイプライン）が知られている。通常、プロセッサはこれらが使用しているダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）よりも高速である。そのため、高性能のＤＲＡＭには常にプレミアムがついている。従って、メモリ・チップの設計者の主要な関心は、性能にある。高性能メモリの設計者は、メモリに対するアクセス時間を短くするための新しいアプローチを常に求めている。
【０００３】
キャッシュとして知られている１つのアプローチは、プロセッサとＤＲＡＭの間に高速のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を載置することである。データのブロックはＤＲＡＭからより高速のＳＲＡＭのキャッシュに転送される。このＳＲＡＭのキャッシュは、システムを複雑化しシステムのコストを増加するという犠牲を払ってプロセッサの速度とマッチングすることができるかまたはこれとほぼマッチングすることができる。
【０００４】
更に他のアプローチには、バースト・エンハンスト・データ・アウト（Ｂｕｒｓｔ ＥＤＯ）ＲＡＭと同期ＤＲＡＭ（ＳＤＲＡＭ）が含まれている。これらのアプローチは、基本的に小型のキャッシュをＤＲＡＭにマージしている。
【０００５】
これらのアプローチは、データを順に転送する場合には、ＲＡＭの性能をプロセッサの性能とほぼマッチングさせるが、順不同にデータを転送する場合には、このマッチングは行われない。順不同のデータの転送では速度がより遅いが、その理由は、キャッシュに於ける現在のブロック以外のメモリのブロックに於いてデータに対するアクセスを開始することができるからである。このような状況では、データを要求するプロセッサとプロセッサに対して要求されたデータを供給するＤＲＡＭの間には大きな遅れが存在する。この遅れは、待ち時間として知られている。もしプロセッサが連続したアドレスに対するそのメモリのアクセスを制限していれば、システムの性能が低下することはない。しかし、これは実際的ではない。従って、順不同のメモリの動作（ブランチのような）の比率が増加するのに従って、システムの性能は低下する。従って、ある程度システムの性能はメモリの待ち時間によってゲートされる。従って、ＤＲＡＭの待ち時間を少なくすると、新しいブロックでアクセスを開始してからこのブロックから最初のデータ・ビットを受け取る迄の時間がシステム性能の向上にとって重要になり、従って、ＤＲＡＭの設計の重要な目標になる。
【０００６】
図１は、従来技術によるワイド入力／出力（Ｉ／Ｏ）１６メガビットＤＲＡＭチップを概略的に示す。このチップ１００は、各サブアレイ１０６に２つのスペアの列を設けた２本の冗長ビット線（ＲＢＬ）１０２と１０４によって構成されている。各サブアレイ１０６は２n対のビット線（ＢＬ）１０８（ここでｎは一般的に５と８の間）と１つ以上の冗長ビット線の対（この例では２対）を有している。以下で使用するように、ビット線とは相補対の線のことである。サブアレイ１０６の各々は、サブアレイ・ブロック１１０の一部である。サブアレイ・ブロック１１０は全体として集合的にＲＡＭアレイの全体を形成する。従って、例えば、１６メガビットのＲＡＭは、各１メガビットのブロック１１０を１６個有している。１個のブロック１１０当たりのブロックのサイズ、サブアレイのサイズ及びサブアレイ１０６の数は相互に依存し、性能と設計目的に基づいて選択する。
【０００７】
１本のワード線１１２を選択し、これをハイ（Ｈ）に駆動すると、サブアレイ・ブロック１１０の多重ビットがアクセスされる（このブロックからの読み取りとこのブロックに対する書き込みが行われる）。アクセスしたセルから得られたデータは、同時にビット線１０８と冗長ビット線１０２と１０４に供給される。所定の最小遅れの後、各サブアレイ１０６内で１本のビット線１０８を選択する。この選択したビット線１０８は、ローカル・データ線（ＬＤＬ）１１４に結合する。複数本のＬＤＬ１１４をマスター・データ線（ＭＤＬｓ）１１６に結合する。これらのＭＤＬｓ１１６は各サブアレイ・ブロック１１０内の対応するサブアレイ１０６に結合される。データは、これらのサブアレイ１０６とＭＤＬｓ１１６上のチップのＩ／Ｏの間で転送する。
【０００８】
図２は、サブアレイ１０６内のビット線１０８のトランジスタ・レベルの概略断面図である。近傍のワード線１１２、１１８に接続したセル１２０、１２２はまた各対のビット線の対向する線１２４、１２６に接続する。従って、ワード線１１２の内の半分の線（例えば、偶数のアドレスを有するワード線）は、ビット線の対の内の一方の線１２４上のセル１２０を選択する。ワード線１１８の内の残りの半分の線（アドレスが奇数のワード線）はビット線対の内の他方の線１２６上のセル１２２を選択する。各セルの容量性記憶装置（ＣS）１２８は、一般的にアレイの密度を得るためにトレンチ・コンデンサであるかまたは積み重ね構造を有している。各ビット線１２４、１２６は、基本的に同一の容量（ＣBL）を有している。ＣSに蓄えられた電圧はここではＶSと呼び、ＣBL上の電圧は、ＶBLと呼ぶ。
【０００９】
図２の回路は図３のタイミング図に従って動作する。セルの容量性記憶装置１２８、１３８をＶddに充電することによって、「１」を何れかのセル１２０、１２２に格納する。セル１２０または１２２を選択する前に、アレイを前もってその定常状態に於ける待機状態に充電する。ビット線対１２４、１２６の電圧をＶdd／２に引き下げて等化トランジスタ１３４によって等化するが、この理由は、等化信号（ＥＱ）がそのゲート１３２上に於いてハイであるからである。ワード線（ＷＬ）１１２、１１８と列選択（ＣＳＬ）線１４６は待機中ロー（Ｌ）に保持する。更に、各ワード線は、簡単なリセット可能ラッチ（図示せず）によってロー（Ｌ）にクランプしてもよい（もしハイに駆動されていなければ）。
【００１０】
チップの行アドレス・ストローブ信号（ＲＡＳ）が有効になれば、これはアレイをアクセスすべきであることを示している。ＥＱをローにし、ビット線対を相互から切り離すと共にＶdd／２プレチャージ電源から切り離し、ビット線対の内の各線をＶdd／２にフロートさせる。選択したワード線１１２（または１１８）をハイに駆動する。セルのアクセス・ゲート１３０は選択したワード線１１２の各セル１２０内でオンし、アクセスされたセルの容量性記憶装置１２８をビット線対の線１２４に結合する。従って、電荷が容量性記憶装置１２８と線１２４の間で転送された場合には、データ信号ＶSIGが発生する。ここで、ＶSIG＝±Ｖdd／２*ＣS／（ＣS＋ＣBL）が得られる。ビット線対１２４、１２６の内の他方の線１２６はそのプレチャージ電圧のレベルＶdd／２のまま保持され、検出増幅器１４０の基準電圧として機能する。
【００１１】
一般的に、ビット線の容量ＣBLは容量性記憶装置１２８よりも少なくとも１桁大きい大きさである。従って、例えＶSがＶddまたは０ボルトであっても、ＶSIGは、通常Ｖddよりも少なくとも１桁小さい大きさである。
【００１２】
内蔵されているタイミング遅れが十分大きくなってＶSIGを発生した後、即ちＶSをビット線に転送した後、検出増幅器イネーブル（ＳＡＥ）線１４２はハイになり、これに続いてその反転した線（ＳＡＥバー）（バーは反転を示す）１４４をローに引き下げて検出増幅器１４０をセットする。この検出増幅器１４０はＶSIGを増幅し、ビット線対１２４、１２６上で再駆動され、これらをセル１２０に格納されているデータによってハイ／ローまたはロー／ハイにする。ビット線対を再駆動するのと同時に、検出増幅器は検出したデータを選択したセル１２０に戻して書き込む。検出が完了すると列選択（ＣＳＬ）信号が上昇して列ｉ用の列デコーダを作動させる。従って、ＣＳＬ１４６をハイに駆動すると、選択した列ｉのビット線対１２４、１２６をパス・ゲート１５２、１５４を介してＬＤＬｓ１４８、１５０に接続することによって各アクセスしたサブアレイ１０６内の列ｉを選択する。
【００１３】
このデータ・パスから除去された場合、常にＲＡＭの冗長性が改善され、これによってブロックに対するアクセス時間が短縮される。
【００１４】
【発明の目的】
従って、本発明の目的は、コンピュータ・システムの性能を向上させることである。
【００１５】
本発明の他の目的は、ＲＡＭブロックに対するアクセス時間を短縮することである。
【００１６】
本発明の更に他の目的は、ＲＡＭの待ち時間を短縮することである。
【００１７】
【課題を解決するための手段】
本発明の好適な実施例では、ビット線対を一対の高抵抗パス・ゲートを介して検出増幅器に接続する。検出期間中、高抵抗パス・ゲートはビット線対に蓄積された電荷と協働して有効に検出増幅器に対する高抵抗受動負荷として機能する。もし複数のビット線対が同一の検出増幅器に接続されれば、上記高抵抗パス・ゲートの各々はビット線対を検出増幅器に接続するマルチプレクサのブランチを形成する。等化電圧またはセット電圧のいずれかを検出増幅器と検出増幅器の活性負荷に選択的に転送するのと同時に、制御回路は選択的にビット線の等化をオン及びオフする。更に検出増幅器をセットした後、この検出増幅器を低抵抗列選択パス・ゲートを介して選択的にＬＤＬｓに接続する。従って、検出増幅器は速やかに接続されたＬＤＬ対の一方を放電し、一方ビット線の電圧は基本的に不変のままである。従って、データは検出増幅器から第２検出増幅器に転送され、チップを離れる。データがＬＤＬｓに転送された後、制御回路は検出増幅器の活性負荷をイネーブルし、検出増幅器のハイの側をフル・アップ・レベルにする。最後に、高抵抗パス・ゲートの抵抗が小さくなり検出したデータをビット線対に戻すように駆動する。
【００１８】
１つの好適な実施例では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、行と列に構成されたメモリ・セルのアレイと、上記行のメモリ・セルに接続され、行アドレスに応答する各行内のワード線、各列内の複数のビット線対であって、上記列は列アドレスに応答して選択される上記複数のビット線対を有している。各ビット線対は、ビット線対を基準電圧レベルに復帰させる復帰手段と、半ビット線対の両方の線を共に選択的に短絡させる等化手段と、部分マルチプレクサを有している。この部分マルチプレクサは一対のＮＦＥＴｓである。ビット線対の各線は一対のＮＦＥＴｓの内の各ＮＦＥＴに接続されている。検出増幅器は、検出イネーブル線とマルチプレクサの間に接続されている。マルチプレクサは、列の複数のビット線対の部分マルチプレクサによって形成されている。選択されたビット線対のデータ信号が検出増幅器に転送され、一方検出増幅器をセットすることによって上記ビット線対の信号が実質的に影響を受けないように、部分マルチプレクサのＮＦＥＴｓの読み取り選択抵抗を設定する。一対の交差結合ＰＦＥＴｓを検出増幅器と検出ラッチ・イネーブルの間に接続する。一対の列選択パス・ゲートによって、検出増幅器をＬＤＬに接続する。上記検出増幅器をセットすると、上記検出増幅器のデータがＬＤＬに転送され、一方上記ビット線対の信号は実質的に影響を受けないように列選択パス・ゲートの選択抵抗を設定する。部分マルチプレクサのＮＦＥＴｓは、列選択パス・ゲートよりもより高い読み取り選択抵抗を有している。
【００１９】
【発明の実施の形態】
以下の説明において、ＢＬ，ＢＬＬ、ＲＡＳ，ＳＡＥの次に付けた「バー」は反転を示す。
本発明の好適な実施例では、ビット線対は１対の高抵抗パス・ゲートを介して検出増幅器に接続する。検出の期間中、この高抵抗パス・ゲートはビット線対に蓄えられている電荷と協働して検出増幅器に対する高抵抗受動負荷として効率的に機能する。制御回路は、等化電圧またはセット電圧を選択的に転送して検出増幅器をイネーブルするのと同時に、ビット線の等化を選択的にオンとオフに切り替える。更に、これをセットした後、低抵抗列選択パス・ゲートを介して検出増幅器をＬＤＬｓに選択的に接続するが、これらのＬＤＬｓはＶ ddに予め充電されている。例えＬＤＬｓがＶddに予め充電されていても、ＮＦＥＴｓである列選択パス・ゲートによって検出増幅器の能動負荷をセットする前にデータをＬＤＬｓに転送することが可能になる。ＮＦＥＴのしきい値は、予め充電したＶddによって検出したデータの破壊されるのを防止する。従って、検出増幅器は接続されたＬＤＬ対の一方を速やかに放電するが、ビット線の電圧は基本的に不変のままである。従って、データは検出増幅器から第２検出増幅器に転送されてチップを離れる。データがＬＤＬｓに転送された後、制御回路は検出増幅器の活性負荷をイネーブルし、この検出増幅器のハイの側をフル・アップ・レベルにする。最後に、検出したデータをアレイに戻して速やかに書き込むため、高抵抗パス・ゲートのゲート電圧を上昇させてこれらのパス・ゲートの選択抵抗を小さくし、これによってセルをリフレッシュする。
【００２０】
図４は、本発明による２つのビット線対によって共有されている検出増幅器を有する２５６メガビットのＤＲＡＭのアレイの断面を概略的に示し、図５は上記に対する制御論理を概略的に示す。通常は、ＶPRE＝Ｖdd／２である。意図するところでは、各検出増幅器は、本発明の精神から逸脱することなく、高抵抗パス・ゲートを介して１つのビット線対または２つまたはこれ以上のビット線対に接続してもよい。図６は、図４の好適な実施例の検出増幅器、列スイッチ及びマルチプレクサのブロック図である。
【００２１】
図４は、２つのビット線対、即ち右側の対と左側の対によって共有された検出増幅器１６６を示す。便宜上、これらの対と各対の要素は同一の符号で示し、ＬまたはＲによって識別する。従って、左側の対のセルは１６０Ｌによって示し、右側の対のセルは１６０Ｒによって示す。各ビット線の対は復帰線１６３Ｌ、１６３Ｒによってゲートされた等化回路１６２Ｌ、１６２Ｒを有し、これは実質的に上述したように動作する。更に、この共有された検出増幅器の構成では、本発明の好適な実施例によれば、各ビット線対は１対の高抵抗パス・ゲート１６４Ｌまたは１６４Ｒによって検出増幅器に結合され、これらのパス・ゲートはマルチプレクサ（ｍｕｘ）の半分の部分である。各対はここでは半マルチプレクサ１６４Ｌ、１６４Ｒと呼ぶ。マルチプレクサ１６４（１６４Ｒと組み合わせた１６４Ｌ）はそれぞれマルチプレクサ選択線ＭＳＬとＭＳＲ、１６５Ｌ、１６５Ｒによって制御され、選択したビット線対を検出増幅器１６６に選択的に結合する。この検出増幅器１６６は１対の交差結合したＮＦＥＴｓ１６８、１７０であり、図５の制御回路１８５から供給されるΦNによってイネーブルされる。ΦNは、検出増幅器ＮＦＥＴｓ１６８、１７０のソースに接続される。検出増幅器１６６の出力は、検出増幅器の出力対ＢＬ、ＢＬバーでマルチプレクサ１６４に接続される。
【００２２】
検出増幅器は、ＢＬ、ＢＬバーの容量を最小にするように設計され、その結果、読み取りの間、ビット線対は、図６でＩSIGの符号で示す矢印によって示すように、マルチプレクサの方向に低いＲＣを見る。これに対して、図６でＩSAの符号で示す矢印によって示すように、検出増幅器１６６は、マルチプレクサの方向に高いいＲＣを見る。従って、検出増幅器を半マルチプレクサ１６４Ｌ，１６４Ｒを介してビット線対に接続すると、このビット線対上の信号は検出増幅器に転送され、実質的に影響を受けない。しかし、検出増幅器１６６をセットすると、マルチプレクサのパス・ゲートは検出増幅器に対する負荷抵抗として機能し、ビット線対の電圧は基本的に影響を受けない状態にある。
【００２３】
一度セットすると、検出増幅器からのデータは、ＣＳＬiがハイの場合、列スイッチ１７６を介してローカル・データ・ライン（ＬＤＬｓ）１８２、１８４に供給されるが、この列スイッチ１７６は一対の低抵抗ＮＦＥＴパス・ゲート１７８、１８０である。これらの列スイッチのパス・ゲート１７８、１８０は半マルチプレクサ１６４Ｌ、１６４Ｒのパス・ゲートよりも実質的により低い抵抗を有している。従って、検出増幅器を列スイッチ１７６を介してＬＤＬｓに接続すると、検出増幅器を通過する一次電流は、例え半マルチプレクサ１６４Ｌ、１６４Ｒがオン状態のままで選択されても、ＬＤＬｓから供給される。コラム・スイッチ１７６は一対のＮＦＥＴｓであるので、（Ｖdd）に充電されたＬＤＬの容量を検出増幅器に結合することに起因する潜在的な混乱は基本的に除去される。ＮＦＥＴパス・ゲートは、ＮＦＥＴのしきい電圧の故に、通常ならこのような結合によって導入されるノイズを減少させる。従って、この混乱は除去される。
【００２４】
ＬＤＬｓ１８２、１８４は、ＭＤＬｓを介して伝統的な検出増幅器（図示せず）に接続される。この第２検出増幅器は本発明の提供する効果を活用し、検出増幅器１６６が十分な信号をＬＤＬｓ１８２、１８４に強制的に供給するのと同時にこの検出増幅器１６６の出力を増幅することによって性能を向上させる。
【００２５】
データをＬＤＬｓに転送した後、検出増幅器１６６の出力対ＢＬ，ＢＬバーに接続された、検出増幅器の活性負荷、一対の交差結合ＰＦＥＴｓ１７２、１７４は、これによって検出されたデータをラッチし、フルＶddアップ・レベルを供給する。この検出増幅器の負荷は、また通常の書き込み期間中にデータを補強する。ΦP （制御回路１８５からの検出増幅器負荷イネーブル信号）は、交差結合ＰＦＥＴｓ１７２、１７４のソースに接続する。ΦPが増加すると、検出増幅器がラッチされる。
【００２６】
ここに参照として含まれている「ダイナミック・タイプ半導体メモリ素子に於ける共有−検出増幅器の制御信号発生回路とその動作方法」という名称のフジシマ他に対する米国特許Ｎｏ．５，２６７，２１４に開示されているような従来技術のＤＲＡＭ検出スキームに於ける検出増幅器と異なって、これらの２つの交差結合ＰＦＥＴｓ１７２、１７４は、検出増幅器の一部ではない。更に、フジシマはＲＡＭを教示し、ここではビット線は低抵抗パス・ゲートによって検出増幅器に接続されている。フジシマのパス・ゲートの低い抵抗は、イネーブル後に交差結合ＮＦＥＴをセットした場合、更に小さくなり、ビット線パス・ゲートの駆動は、検出増幅器の交差結合されたＰＦＥＴ部分のイネーブルと同時にＶdd超に上昇され、その結果、検出増幅器はビット線対に対してフル電圧レベルの駆動を行う。フジシマの検出増幅器のこのＰＦＥＴ部分をセットした後に於いてのみ、列選択パス・ゲートは開かれ、従ってデータをチップから転送するのが遅くなる。
【００２７】
これに対して、本発明の場合、この活性負荷をセットする前にデータは既にチップから転送されている。更に、データをチップから転送する前にビット線対を全電圧レベルに充放電するので、アクセス時間が浪費されない。その代わり、データをチップから待機しているユーザに転送するのに続いて、ビット線対をフル・レベルに駆動するが、しかしこれはＰＦＥＴの負荷１７２、１７４により検出増幅器をセットしてから行うものである。
【００２８】
マルチプレクサ選択線をＶdd超に昇圧して検出増幅器１６６と検出増幅器の活性負荷からビット線対に対してフル・レベルをゲートする。マルチプレクサ制御装置をＶdd超に昇圧すると、実質的に全ての検出増幅器の電流ＩSAは、ビット線対に対して流れると共にビット線対から流れる。
【００２９】
図５の特別制御回路１８５は、アレイ、検出増幅器及び検出増幅器の活性負荷に対して通常の制御とテスト−特定制御の両方を行う。制御回路１８５に入力したテスト制御信号ＴSIGは、ハイの状態に保持され、テストの期間中のみローに駆動される。ＴSIGは、ＮＡＮＤゲート１９０のΦSAとのＮＡＮＤをとられ、検出増
幅器イネーブルＳＡＥバーを発生する。ＴSIGは、また１個のＮＡＮＤゲート２０４によって代表される１個以上のＮＡＮＤゲートに於いてΦEQとのＮＡＮＤをとられ、ΦPRELとΦPRER（ΦPREL、R）を発生する。好ましくは、ΦEQは２つの独立した信号ΦEQLとΦEQRであり、これらの信号は、各々ＴSIGとのＮＡＮＤをとる。または、別のＬ／Ｒ選択信号と ΦEQ及びＴSIGとのＮＡＮＤをとり、ΦPREL、R・を発生してもよい。オプションとして、ΦPRELとΦRPERは、単純にΦEQとＴSIGとのＮＡＮＤをとることによって発生した同一の信号でもよい。
【００３０】
ＳＡＥバーの定常状態レベルは、検出増幅器のイネーブル／ディスエーブル相ΦNと検出増幅器の活性負荷のイネーブル／ディスエーブル相ΦPの両方のレベルを選択する。ＳＡＥバーはＮＦＥＴｓ１９２、１９４のゲートに直接接続され、これらのＮＦＥＴｓ１９２、１９４はＶPREとΦPまたはΦNの間にそれぞれ接続されている。ＳＡＥバーはインバータ１９６に於いて反転され、ＳＡＥを発生する。ＳＡＥはＮＦＥＴ１９８のゲートに接続され、このＮＦＥＴ１９８はΦNとアースの間に接続されている。また、ＳＡＥバーは遅延回路２００の入力に接続され、この遅延回路２００の出力はＰＦＥＴ２０２のゲートに接続されている。ＰＦＥＴ２０２はＶdd とΦPの間に接続され、交差結合ＰＦＥＴｓ１７２、１７４に対してΦPとＶddの間に経路を設ける。遅延回路２００はＳＡＥバーを、好ましくは検出増幅器がセットされ第１ビットが列スイッチ１７６を介してＬＤＬｓ１８２、１８４に転送された後まで、遅延させる。
【００３１】
これらの信号に対する定常状態の条件は下記の通りである。待機中、ＲＡＳバーがハイであれば、ΦEQとΦSAはいずれもローであり、ΦPREL、RとＳＡＥバーをハイに保持する。従って、全てのビット線と両ΦNとΦPはＶPREでクランプされる。検出増幅器１６６はディスエーブルされる。しかし、アクセスの期間中、ＲＡＳバーとＳＡＥバーはローであり、ＳＡＥはハイであり、ΦPはハイであり（Ｖddに於いて）、ΦNはローである（アースに於いて）。ＮＦＥＴ１９８は、オンすると、検出増幅器１６０に対してアースに至る経路を設ける。ＰＦＥＴ２０２は、オンすると、検出増幅器の活性負荷に対してＶddに至る経路を設ける。
【００３２】
本発明の好適な実施例に於いて、遅延回路２００は、簡単なポリシリコンのＲＣ遅延回路とこのＲＣ遅延回路からの信号を再形成するインバータである。他の代替実施例では、遅延回路２００は、偶数個の直列に接続したインバータであり、更に詳しくは、６個と８個の間のインバータである。
【００３３】
図７は、本発明の好適な実施例による図５の制御論理回路１８５を使用して図４のアレイを読み取る場合のタイミング図である。通常、普通の動作状態では、ＴSIGはハイの状態にあり、ＶPREはＶdd／２に保持されている。代表的なＤＲＡＭ選択信号であるＲＡＳバーは特有のタイミング・チェーンを駆動し、このタイミング・チェーンはワード線ＷＬ，ビット線等化信号ΦEQと検出増幅器イネーブル信号ΦSAを選択して駆動する。ＮＦＥＴｓ１９２、１９４は、通常、待機期間中にＲＡＳバーがハイであれば、ＶPREをΦNとΦPに結合するが、またテスト期間中にＴSIGとＲＡＳバーの両方がローであれば、また上記結合を行う。ΦPRELとΦPRERは、等化信号ΦEQとテスト制御信号ＴSIGの両方がハイである場合にのみ、ローである。さもなければ、ＲＡＳバーがハイであるか、またはＴSIGとＲＡＳバーの両方がローであるテスト期間中、各ビット線対に於ける線の対は共に結合されてＶPREニなる。ＶPREは検出中、その結合がビット線と検出増幅器から解かれる。好ましくは、ΦP、ΦNとΦPREL、Rはビット線を多重化するために設けた共通線である。または、ΦP、ΦNとΦPREL、Rの制御は、各ビット線対について個別に行われてもよい。
【００３４】
従って、図７に於いて、ＲＡＳバーがローになると、読み取りに対するアクセスが開始される。ＲＡＳバーがローになることによって、ΦEQL、Rがハイに駆動され、これによってΦPREが低下して等化素子２１０、２１２をオフし、ＮＦＥＴｓ２１４、２１６、２１８と２２０がオフされると、ビット線対をＶPREから切り放す。ワード線ＷＬＬが上昇すると、セル１６０Ｌをビット線対ＢＬＬ、ＢＬＬバーに接続する。ワード線が上昇するのに従って、選択されていないビット線対上のマルチプレクサ制御線１６５Ｒが低下し、この対を検出増幅器から切り離す。選択されたビット線対上のマルチプレクサ制御線１６５Ｌはハイのままであり、この選択されたビット線対からの全ての信号を検出増幅器に転送する。ＶSがセルから転送されるのに従って、ＶSIGがＢＬＬ、ＢＬＬバーに発生する。ＶSIGはＢＬ、ＢＬバー上の検出増幅器に転送されるが、この理由は、検出増幅器の容量が小さいからである。従って、一度ＶSIGがビット線対ＢＬＬ、ＢＬＬバーに発生すると、ΦSAが上昇してＳＡＥバーをローに駆動する。ＳＡＥバーがローになると、ＮＦＥＴｓ１９２、１９４をオフし、これによってΦPとΦNをＶPREから切り離す。ＳＡＥバーはインバータ１９６によって反転され、ＳＡＥをハイに駆動する。ＳＡＥがハイになるとＮＦＥＴ１９８をオンし、ΦNをアース電位に引き下げ、これによって検出増幅器１６６をセットする。ＶSIGによって、検出増幅器はこの検出増幅器の出力ＢＬＬ、ＢＬＬバーの１つをローに引き下げる。
【００３５】
検出増幅器１６６をセットすると、選択された半マルチプレクサ１６４Ｌは、検出増幅器１６６に対して非常に抵抗の高い負荷抵抗として作用する。従って、この検出増幅器の一方の側がアース電位に引き下げられても、この選択された半マルチプレクサ１６４Ｌは検出増幅器がビット線対から引き出す電流を制限し、その結果、ビット線は基本的にその検出条件（Ｖdd／２とＶSIG ）の状態のままである。この状態で十分時間の経過した後、検出増幅器はビット線対の一方をマルチプレクサ１６４を介してアースに放電させることが理解できる。
【００３６】
検出増幅器をセットした後、ＣＳＬiをハイに駆動し、ローカル・データ線１８２、１８４（Ｖddにプレチャージされている）を検出増幅器の出力ＢＬ、ＢＬバーにそれぞれ接続している列スイッチ１７６を開にする。選択した半マルチプレクサ１６４Ｌに対して、列スイッチのパス・ゲート１７８、１８０は非常に高い長さ対幅の比率（Ｗ／Ｌ）を有し、従って、非常に低い抵抗を示している。列スイッチ１７６を選択すると、検出増幅器に流れる電流の大部分はＬＤＬｓから流れ、選択された半マルチプレクサ１６４Ｌはビット線対から流れる電流を殆ど与えないように、列スイッチ・パス・ゲート１７８、１８０を設計する。更に、ＮＦＥＴのパス・ゲート１７８と１８０はＬＤＬｓから検出増幅器１６６に転送される電圧を制限し、これによってこの増幅器内の検出データの破壊を回避している。
【００３７】
従って、殆ど同時に、データを検出し、ＬＤＬｓ１８２、１８４に転送し、次に、ＭＤＬｓに転送して第２検出増幅器（図示せず）内で再びこれを検出する。これらの動作は全て交差結合ＰＦＥＴｓ１７２、１７４をセットする前に行う。これによって、従来技術のＤＲＡＭｓに対して待ち時間が大幅に削減され、これはＳＤＲＡＭｓまたはＥＤＯバーストＤＲＡＭｓに対する重要な効果である。
【００３８】
引き続いて、ＳＡＥバーは遅延回路２００を介して転送されてＰＦＥＴ２０２のゲートをローにし、これによってΦPをＶddに駆動する。ΦPがＶddになると、検出増幅器の活性負荷の交差結合ＰＦＥＴｓ１７２、１７４は検出増幅器のフローティング側をハイにＶddに引き上げ、この検出増幅器１６６をラッチする。活性検出負荷がイネーブルされた後、マルチプレクサ選択線１６５Ｌまたは１６５ＲはＶdd超に昇圧され、データを速やかにビット線対ＢＬ、ＢＬバーに転送してセルに書き込むように選択したマルチプレクサの選択抵抗を減少させる。
【００３９】
ＲＡＳバーが上昇すると、読み取りが終了し、ＲＡＭは待機状態になる。従って、ＲＡＳバーが上昇してワード線ＷＬＬをリセットし、このワード線ローに引き下げる。ワード線がローに引き下げられた後、ΦSAをローに引き下げる。ΦSAはＮＡＮＤゲート１９０によって反転されてＳＡＥバーをハイに駆動し、ＮＦＥＴｓ１９２、１９４のゲートを駆動してΦPとΦNをＶPREに戻す。検出増幅器をディスエーブルすると、等化信号ΦEQがローに引き下げられ、ＮＡＮＤゲート２０４はΦPREL、Rをハイに駆動する。従って、ΦPREL、Rがハイになると、等化ＮＦＥＴｓ２１０、２１２がオンになり、ビット線対を共に有効に短絡させる。ＶPRE（Ｖdd／２に於ける）は、ＮＦＥＴｓ２１４、２１６、２１８、と２２０を介してビット線対に転送する。ビット線が等しくなってＶdd／２にプレチャージされると、次のＲＡＳサイクルが開始される。
【００４０】
本発明を好適な実施例について説明したが、特許請求の範囲に記載した本発明の精神から乖離することなく多くの変形と変更が当業者によって行われることが理解できる。特許請求の範囲は、本発明の精神を逸脱していないこれらの変更と変形を包含することを意図するものである。
【００４１】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
上記各行内のワード線であって、上記行内のメモリ・セルに接続され、行のアドレスに応答する上記ワード線と、
上記各列内のビット線対であって、上記列は列のアドレスに応答して選択され、
上記半ビット線対を基準電圧レベルに復帰させる復帰手段と、
上記ビット線対の両方の線を共に選択的に短絡させる等化手段と、
上記ビット線対を選択するビット選択手段を有するビット線対と、
イネーブル信号に応答して上記メモリ・セルに格納されているデータを検出する検出手段であって、上記ビット選択手段を介して選択されたビット線対に接続されている上記検出手段と、
上記検出手段と選択されたビット線対をローカル・データ線（ＬＤＬ）に選択的に結合する列選択手段とを有し、
上記ビット選択手段は読み取り期間中上記列選択手段よりもより大きい抵抗を有することを特徴とするＤＲＡＭ。
（２）上記各列は複数のビット線対を有し、上記複数のビット線対の上記ビット選択手段は共に結合されてマルチプレクサを形成することを特徴とする上記（１）記載のＤＲＡＭ。
（３）上記ビット選択手段は、一対のＮＦＥＴであることを特徴とする上記（１）記載のＤＲＡＭ。
（４）上記検出手段は検出増幅器であり、上記選択されたビット線対上のデータ信号を上記検出増幅器に転送するように上記ビット選択抵抗を設定し、上記検出増幅器を設定することによって上記ビット線対上の信号を実質的に影響を受けないようにすることを特徴とする上記（１）記載のＤＲＡＭ。
（５）上記検出手段は検出増幅器であり、上記検出増幅器をセットすると、上記検出増幅器内のデータは上記ＬＤＬに転送され、上記ビット線対上の信号は実質的に影響を受けないようにするよう上記列選択抵抗を設定することを特徴とする上記（１）記載のＤＲＡＭ。
（６）上記ビット選択手段の選択抵抗は、読み取り期間中に比べて書き込み期間中には実質的により小さいことを特徴とする上記（１）記載のＤＲＡＭ。
（７）上記検出手段は検出増幅器であり、上記検出増幅器内の検出されたデータをラッチする手段によって構成されることを特徴とする上記（１）記載のＤＲＡＭ。
（８）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
上記各行内のワード線であって、上記行内のメモリ・セルに接続され、行のアドレスに応答する上記ワード線と、
上記各列内の複数のビット線対であって、上記列は列のアドレスに応答して選択され、
上記ビット線対を基準電圧レベルに復帰させる復帰手段と、
上記半ビット線対の両方の線を共に選択的に短絡させる等化手段と、
部分マルチプレクサであって１対のＮＦＥＴによって構成され、上記対の上記各ビット線は上記一方のＮＦＥＴに接続される上記部分マルチプレクサを有するビット線対と、
上記各ビット線対の部分マルチプレクサを介して上記列の複数のビット線対に接続された検出増幅器と、
上記検出増幅器内の検出したデータをラッチする手段と、
上記検出増幅器とローカル・データ線（ＬＤＬ）の間に接続された列選択パス・ゲートをを含み、
上記部分マルチプレクサは読み取り期間中は上記列選択パス・ゲートよりもより高い選択抵抗を有すると共に書き込み期間中は実質的により低い選択抵抗を有することを特徴とするＤＲＡＭ。
（９）上記選択されたビット線対上のデータ信号を上記検出増幅器に転送するように上記ビット選択抵抗を設定し、上記検出増幅器を設定することによって上記ビット線対上の信号を実質的に影響を受けないようにすることを特徴とする上記（８）記載のＤＲＡＭ。
（１０）上記検出増幅器をセットすると上記検出増幅器内のデータは上記ＬＤＬに転送され、上記ビット線対上の信号は実質的に影響を受けないように上記列選択パス・ゲートの選択抵抗を設定することを特徴とする上記（８）記載のＤＲＡＭ。
（１１）上記検出増幅器は一対の交差結合ＮＦＥＴｓであり、上記ラッチ手段は一対の交差結合ＰＦＥＴｓであることを特徴とする上記（８）記載のＤＲＡＭ。
（１２）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
上記各行内のワード線であって、上記行内のメモリ・セルに接続され、行のアドレスに応答する上記ワード線と、
上記各列内の複数のビット線対であって、上記列は列のアドレスに応答して選択され、
上記ビット線対を基準電圧レベルに復帰させる復帰手段と、
上記半ビット線対の両方の線を共に選択的に短絡させる等化手段と、
部分マルチプレクサであって１対のＮＦＥＴによって構成され、上記対の上記各ビット線は上記一方のＮＦＥＴに接続される上記部分マルチプレクサを有する上記複数のビット線対と、
センス・イネーブル信号とマルチプレクサの間に接続された検出増幅器であって、上記マルチプレクサは上記列の複数のビット線対の部分マルチプレクサであり、選択されたビット線対上のデータ信号が上記検出増幅器に転送されるように上記部分マルチプレクサ内のＮＦＥＴの列選択抵抗を設定し、上記検出増幅器を設定することによって上記ビット線対上の信号を実質的に影響を受けないようにする上記検出増幅器と、
上記検出増幅器と検出ラッチ・イネーブルの間に接続された一対の交差接続ＰＦＥＴであって、上記検出増幅器をセットすると、上記検出増幅器内のデータは上記ＬＤＬに転送され、上記ビット線対上の信号は実質的に影響を受けないように上記列選択パス・ゲートの選択抵抗を設定する上記一対の交差結合ＰＦＥＴと、
上記検出増幅器とローカル・データ線（ＬＤＬ）の間に接続された列選択パス・ゲートとを含み、
上記部分マルチプレクサは読み取り期間中は上記列選択パス・ゲートよりもより高い選択抵抗を有すると共に書き込み期間中は実質的により低い選択抵抗を有することを特徴とするＤＲＡＭ。
【図面の簡単な説明】
【図１】図１は、従来技術によるワイドＩ／Ｏ ＲＡＭを概略的に示す。
【図２】図２は、従来技術のセグメントのトランジスタ・レベルの概略断面図である。
【図３】図３は、図２の断面のタイミング図である。
【図４】図４は、本発明の好適な実施例によるアレイの断面、検出回路及び制御論理を概略的に示す。
【図５】図５は、本発明の好適な実施例によるアレイの断面、検出回路及び制御論理を概略的に示す。
【図６】図６は、本発明の好適な実施例によるアレイの断面、検出回路及び制御論理を概略的に示す。
【図７】図４〜図６の好適な実施例の断面に使用するためのタイミング図である。
【符号の説明】
１６４ マルチプレクサ
１６４Ｌ、１６４Ｒ 半マルチプレクサ
１６５Ｌ、１６５Ｒ マルチプレクサ選択線
１６６ 検出増幅器
１７２、１７４ 交差結合ＰＦＥＴ
１７６ 列スイッチ
１７８、１８０ パス・ゲート
１８２、１８４ ローカル・データ・ライン（ＬＤＬ）
１８５ 制御回路
１９２、１９４、１９８ ＮＦＥＴ
１９６ インバータ
２００ 遅延回路
２０２ ＰＦＥＴ
２０４ ＮＡＮＤゲート
２１０、２１２ 等化素子
【発明の属する技術分野】
本発明は、一般的に高性能半導体メモリに関し、更に詳しくは、高性能半導体メモリに格納されているデータの検出に関する。
【０００２】
【従来の技術】
コンピュータ・システムの性能は、プロセッサの性能とメモリの性能によって決まる。プロセッサの性能を向上させるため、種々の方法（例えば、パイプライン）が知られている。通常、プロセッサはこれらが使用しているダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）よりも高速である。そのため、高性能のＤＲＡＭには常にプレミアムがついている。従って、メモリ・チップの設計者の主要な関心は、性能にある。高性能メモリの設計者は、メモリに対するアクセス時間を短くするための新しいアプローチを常に求めている。
【０００３】
キャッシュとして知られている１つのアプローチは、プロセッサとＤＲＡＭの間に高速のスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）を載置することである。データのブロックはＤＲＡＭからより高速のＳＲＡＭのキャッシュに転送される。このＳＲＡＭのキャッシュは、システムを複雑化しシステムのコストを増加するという犠牲を払ってプロセッサの速度とマッチングすることができるかまたはこれとほぼマッチングすることができる。
【０００４】
更に他のアプローチには、バースト・エンハンスト・データ・アウト（Ｂｕｒｓｔ ＥＤＯ）ＲＡＭと同期ＤＲＡＭ（ＳＤＲＡＭ）が含まれている。これらのアプローチは、基本的に小型のキャッシュをＤＲＡＭにマージしている。
【０００５】
これらのアプローチは、データを順に転送する場合には、ＲＡＭの性能をプロセッサの性能とほぼマッチングさせるが、順不同にデータを転送する場合には、このマッチングは行われない。順不同のデータの転送では速度がより遅いが、その理由は、キャッシュに於ける現在のブロック以外のメモリのブロックに於いてデータに対するアクセスを開始することができるからである。このような状況では、データを要求するプロセッサとプロセッサに対して要求されたデータを供給するＤＲＡＭの間には大きな遅れが存在する。この遅れは、待ち時間として知られている。もしプロセッサが連続したアドレスに対するそのメモリのアクセスを制限していれば、システムの性能が低下することはない。しかし、これは実際的ではない。従って、順不同のメモリの動作（ブランチのような）の比率が増加するのに従って、システムの性能は低下する。従って、ある程度システムの性能はメモリの待ち時間によってゲートされる。従って、ＤＲＡＭの待ち時間を少なくすると、新しいブロックでアクセスを開始してからこのブロックから最初のデータ・ビットを受け取る迄の時間がシステム性能の向上にとって重要になり、従って、ＤＲＡＭの設計の重要な目標になる。
【０００６】
図１は、従来技術によるワイド入力／出力（Ｉ／Ｏ）１６メガビットＤＲＡＭチップを概略的に示す。このチップ１００は、各サブアレイ１０６に２つのスペアの列を設けた２本の冗長ビット線（ＲＢＬ）１０２と１０４によって構成されている。各サブアレイ１０６は２n対のビット線（ＢＬ）１０８（ここでｎは一般的に５と８の間）と１つ以上の冗長ビット線の対（この例では２対）を有している。以下で使用するように、ビット線とは相補対の線のことである。サブアレイ１０６の各々は、サブアレイ・ブロック１１０の一部である。サブアレイ・ブロック１１０は全体として集合的にＲＡＭアレイの全体を形成する。従って、例えば、１６メガビットのＲＡＭは、各１メガビットのブロック１１０を１６個有している。１個のブロック１１０当たりのブロックのサイズ、サブアレイのサイズ及びサブアレイ１０６の数は相互に依存し、性能と設計目的に基づいて選択する。
【０００７】
１本のワード線１１２を選択し、これをハイ（Ｈ）に駆動すると、サブアレイ・ブロック１１０の多重ビットがアクセスされる（このブロックからの読み取りとこのブロックに対する書き込みが行われる）。アクセスしたセルから得られたデータは、同時にビット線１０８と冗長ビット線１０２と１０４に供給される。所定の最小遅れの後、各サブアレイ１０６内で１本のビット線１０８を選択する。この選択したビット線１０８は、ローカル・データ線（ＬＤＬ）１１４に結合する。複数本のＬＤＬ１１４をマスター・データ線（ＭＤＬｓ）１１６に結合する。これらのＭＤＬｓ１１６は各サブアレイ・ブロック１１０内の対応するサブアレイ１０６に結合される。データは、これらのサブアレイ１０６とＭＤＬｓ１１６上のチップのＩ／Ｏの間で転送する。
【０００８】
図２は、サブアレイ１０６内のビット線１０８のトランジスタ・レベルの概略断面図である。近傍のワード線１１２、１１８に接続したセル１２０、１２２はまた各対のビット線の対向する線１２４、１２６に接続する。従って、ワード線１１２の内の半分の線（例えば、偶数のアドレスを有するワード線）は、ビット線の対の内の一方の線１２４上のセル１２０を選択する。ワード線１１８の内の残りの半分の線（アドレスが奇数のワード線）はビット線対の内の他方の線１２６上のセル１２２を選択する。各セルの容量性記憶装置（ＣS）１２８は、一般的にアレイの密度を得るためにトレンチ・コンデンサであるかまたは積み重ね構造を有している。各ビット線１２４、１２６は、基本的に同一の容量（ＣBL）を有している。ＣSに蓄えられた電圧はここではＶSと呼び、ＣBL上の電圧は、ＶBLと呼ぶ。
【０００９】
図２の回路は図３のタイミング図に従って動作する。セルの容量性記憶装置１２８、１３８をＶddに充電することによって、「１」を何れかのセル１２０、１２２に格納する。セル１２０または１２２を選択する前に、アレイを前もってその定常状態に於ける待機状態に充電する。ビット線対１２４、１２６の電圧をＶdd／２に引き下げて等化トランジスタ１３４によって等化するが、この理由は、等化信号（ＥＱ）がそのゲート１３２上に於いてハイであるからである。ワード線（ＷＬ）１１２、１１８と列選択（ＣＳＬ）線１４６は待機中ロー（Ｌ）に保持する。更に、各ワード線は、簡単なリセット可能ラッチ（図示せず）によってロー（Ｌ）にクランプしてもよい（もしハイに駆動されていなければ）。
【００１０】
チップの行アドレス・ストローブ信号（ＲＡＳ）が有効になれば、これはアレイをアクセスすべきであることを示している。ＥＱをローにし、ビット線対を相互から切り離すと共にＶdd／２プレチャージ電源から切り離し、ビット線対の内の各線をＶdd／２にフロートさせる。選択したワード線１１２（または１１８）をハイに駆動する。セルのアクセス・ゲート１３０は選択したワード線１１２の各セル１２０内でオンし、アクセスされたセルの容量性記憶装置１２８をビット線対の線１２４に結合する。従って、電荷が容量性記憶装置１２８と線１２４の間で転送された場合には、データ信号ＶSIGが発生する。ここで、ＶSIG＝±Ｖdd／２*ＣS／（ＣS＋ＣBL）が得られる。ビット線対１２４、１２６の内の他方の線１２６はそのプレチャージ電圧のレベルＶdd／２のまま保持され、検出増幅器１４０の基準電圧として機能する。
【００１１】
一般的に、ビット線の容量ＣBLは容量性記憶装置１２８よりも少なくとも１桁大きい大きさである。従って、例えＶSがＶddまたは０ボルトであっても、ＶSIGは、通常Ｖddよりも少なくとも１桁小さい大きさである。
【００１２】
内蔵されているタイミング遅れが十分大きくなってＶSIGを発生した後、即ちＶSをビット線に転送した後、検出増幅器イネーブル（ＳＡＥ）線１４２はハイになり、これに続いてその反転した線（ＳＡＥバー）（バーは反転を示す）１４４をローに引き下げて検出増幅器１４０をセットする。この検出増幅器１４０はＶSIGを増幅し、ビット線対１２４、１２６上で再駆動され、これらをセル１２０に格納されているデータによってハイ／ローまたはロー／ハイにする。ビット線対を再駆動するのと同時に、検出増幅器は検出したデータを選択したセル１２０に戻して書き込む。検出が完了すると列選択（ＣＳＬ）信号が上昇して列ｉ用の列デコーダを作動させる。従って、ＣＳＬ１４６をハイに駆動すると、選択した列ｉのビット線対１２４、１２６をパス・ゲート１５２、１５４を介してＬＤＬｓ１４８、１５０に接続することによって各アクセスしたサブアレイ１０６内の列ｉを選択する。
【００１３】
このデータ・パスから除去された場合、常にＲＡＭの冗長性が改善され、これによってブロックに対するアクセス時間が短縮される。
【００１４】
【発明の目的】
従って、本発明の目的は、コンピュータ・システムの性能を向上させることである。
【００１５】
本発明の他の目的は、ＲＡＭブロックに対するアクセス時間を短縮することである。
【００１６】
本発明の更に他の目的は、ＲＡＭの待ち時間を短縮することである。
【００１７】
【課題を解決するための手段】
本発明の好適な実施例では、ビット線対を一対の高抵抗パス・ゲートを介して検出増幅器に接続する。検出期間中、高抵抗パス・ゲートはビット線対に蓄積された電荷と協働して有効に検出増幅器に対する高抵抗受動負荷として機能する。もし複数のビット線対が同一の検出増幅器に接続されれば、上記高抵抗パス・ゲートの各々はビット線対を検出増幅器に接続するマルチプレクサのブランチを形成する。等化電圧またはセット電圧のいずれかを検出増幅器と検出増幅器の活性負荷に選択的に転送するのと同時に、制御回路は選択的にビット線の等化をオン及びオフする。更に検出増幅器をセットした後、この検出増幅器を低抵抗列選択パス・ゲートを介して選択的にＬＤＬｓに接続する。従って、検出増幅器は速やかに接続されたＬＤＬ対の一方を放電し、一方ビット線の電圧は基本的に不変のままである。従って、データは検出増幅器から第２検出増幅器に転送され、チップを離れる。データがＬＤＬｓに転送された後、制御回路は検出増幅器の活性負荷をイネーブルし、検出増幅器のハイの側をフル・アップ・レベルにする。最後に、高抵抗パス・ゲートの抵抗が小さくなり検出したデータをビット線対に戻すように駆動する。
【００１８】
１つの好適な実施例では、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、行と列に構成されたメモリ・セルのアレイと、上記行のメモリ・セルに接続され、行アドレスに応答する各行内のワード線、各列内の複数のビット線対であって、上記列は列アドレスに応答して選択される上記複数のビット線対を有している。各ビット線対は、ビット線対を基準電圧レベルに復帰させる復帰手段と、半ビット線対の両方の線を共に選択的に短絡させる等化手段と、部分マルチプレクサを有している。この部分マルチプレクサは一対のＮＦＥＴｓである。ビット線対の各線は一対のＮＦＥＴｓの内の各ＮＦＥＴに接続されている。検出増幅器は、検出イネーブル線とマルチプレクサの間に接続されている。マルチプレクサは、列の複数のビット線対の部分マルチプレクサによって形成されている。選択されたビット線対のデータ信号が検出増幅器に転送され、一方検出増幅器をセットすることによって上記ビット線対の信号が実質的に影響を受けないように、部分マルチプレクサのＮＦＥＴｓの読み取り選択抵抗を設定する。一対の交差結合ＰＦＥＴｓを検出増幅器と検出ラッチ・イネーブルの間に接続する。一対の列選択パス・ゲートによって、検出増幅器をＬＤＬに接続する。上記検出増幅器をセットすると、上記検出増幅器のデータがＬＤＬに転送され、一方上記ビット線対の信号は実質的に影響を受けないように列選択パス・ゲートの選択抵抗を設定する。部分マルチプレクサのＮＦＥＴｓは、列選択パス・ゲートよりもより高い読み取り選択抵抗を有している。
【００１９】
【発明の実施の形態】
以下の説明において、ＢＬ，ＢＬＬ、ＲＡＳ，ＳＡＥの次に付けた「バー」は反転を示す。
本発明の好適な実施例では、ビット線対は１対の高抵抗パス・ゲートを介して検出増幅器に接続する。検出の期間中、この高抵抗パス・ゲートはビット線対に蓄えられている電荷と協働して検出増幅器に対する高抵抗受動負荷として効率的に機能する。制御回路は、等化電圧またはセット電圧を選択的に転送して検出増幅器をイネーブルするのと同時に、ビット線の等化を選択的にオンとオフに切り替える。更に、これをセットした後、低抵抗列選択パス・ゲートを介して検出増幅器をＬＤＬｓに選択的に接続するが、これらのＬＤＬｓはＶ ddに予め充電されている。例えＬＤＬｓがＶddに予め充電されていても、ＮＦＥＴｓである列選択パス・ゲートによって検出増幅器の能動負荷をセットする前にデータをＬＤＬｓに転送することが可能になる。ＮＦＥＴのしきい値は、予め充電したＶddによって検出したデータの破壊されるのを防止する。従って、検出増幅器は接続されたＬＤＬ対の一方を速やかに放電するが、ビット線の電圧は基本的に不変のままである。従って、データは検出増幅器から第２検出増幅器に転送されてチップを離れる。データがＬＤＬｓに転送された後、制御回路は検出増幅器の活性負荷をイネーブルし、この検出増幅器のハイの側をフル・アップ・レベルにする。最後に、検出したデータをアレイに戻して速やかに書き込むため、高抵抗パス・ゲートのゲート電圧を上昇させてこれらのパス・ゲートの選択抵抗を小さくし、これによってセルをリフレッシュする。
【００２０】
図４は、本発明による２つのビット線対によって共有されている検出増幅器を有する２５６メガビットのＤＲＡＭのアレイの断面を概略的に示し、図５は上記に対する制御論理を概略的に示す。通常は、ＶPRE＝Ｖdd／２である。意図するところでは、各検出増幅器は、本発明の精神から逸脱することなく、高抵抗パス・ゲートを介して１つのビット線対または２つまたはこれ以上のビット線対に接続してもよい。図６は、図４の好適な実施例の検出増幅器、列スイッチ及びマルチプレクサのブロック図である。
【００２１】
図４は、２つのビット線対、即ち右側の対と左側の対によって共有された検出増幅器１６６を示す。便宜上、これらの対と各対の要素は同一の符号で示し、ＬまたはＲによって識別する。従って、左側の対のセルは１６０Ｌによって示し、右側の対のセルは１６０Ｒによって示す。各ビット線の対は復帰線１６３Ｌ、１６３Ｒによってゲートされた等化回路１６２Ｌ、１６２Ｒを有し、これは実質的に上述したように動作する。更に、この共有された検出増幅器の構成では、本発明の好適な実施例によれば、各ビット線対は１対の高抵抗パス・ゲート１６４Ｌまたは１６４Ｒによって検出増幅器に結合され、これらのパス・ゲートはマルチプレクサ（ｍｕｘ）の半分の部分である。各対はここでは半マルチプレクサ１６４Ｌ、１６４Ｒと呼ぶ。マルチプレクサ１６４（１６４Ｒと組み合わせた１６４Ｌ）はそれぞれマルチプレクサ選択線ＭＳＬとＭＳＲ、１６５Ｌ、１６５Ｒによって制御され、選択したビット線対を検出増幅器１６６に選択的に結合する。この検出増幅器１６６は１対の交差結合したＮＦＥＴｓ１６８、１７０であり、図５の制御回路１８５から供給されるΦNによってイネーブルされる。ΦNは、検出増幅器ＮＦＥＴｓ１６８、１７０のソースに接続される。検出増幅器１６６の出力は、検出増幅器の出力対ＢＬ、ＢＬバーでマルチプレクサ１６４に接続される。
【００２２】
検出増幅器は、ＢＬ、ＢＬバーの容量を最小にするように設計され、その結果、読み取りの間、ビット線対は、図６でＩSIGの符号で示す矢印によって示すように、マルチプレクサの方向に低いＲＣを見る。これに対して、図６でＩSAの符号で示す矢印によって示すように、検出増幅器１６６は、マルチプレクサの方向に高いいＲＣを見る。従って、検出増幅器を半マルチプレクサ１６４Ｌ，１６４Ｒを介してビット線対に接続すると、このビット線対上の信号は検出増幅器に転送され、実質的に影響を受けない。しかし、検出増幅器１６６をセットすると、マルチプレクサのパス・ゲートは検出増幅器に対する負荷抵抗として機能し、ビット線対の電圧は基本的に影響を受けない状態にある。
【００２３】
一度セットすると、検出増幅器からのデータは、ＣＳＬiがハイの場合、列スイッチ１７６を介してローカル・データ・ライン（ＬＤＬｓ）１８２、１８４に供給されるが、この列スイッチ１７６は一対の低抵抗ＮＦＥＴパス・ゲート１７８、１８０である。これらの列スイッチのパス・ゲート１７８、１８０は半マルチプレクサ１６４Ｌ、１６４Ｒのパス・ゲートよりも実質的により低い抵抗を有している。従って、検出増幅器を列スイッチ１７６を介してＬＤＬｓに接続すると、検出増幅器を通過する一次電流は、例え半マルチプレクサ１６４Ｌ、１６４Ｒがオン状態のままで選択されても、ＬＤＬｓから供給される。コラム・スイッチ１７６は一対のＮＦＥＴｓであるので、（Ｖdd）に充電されたＬＤＬの容量を検出増幅器に結合することに起因する潜在的な混乱は基本的に除去される。ＮＦＥＴパス・ゲートは、ＮＦＥＴのしきい電圧の故に、通常ならこのような結合によって導入されるノイズを減少させる。従って、この混乱は除去される。
【００２４】
ＬＤＬｓ１８２、１８４は、ＭＤＬｓを介して伝統的な検出増幅器（図示せず）に接続される。この第２検出増幅器は本発明の提供する効果を活用し、検出増幅器１６６が十分な信号をＬＤＬｓ１８２、１８４に強制的に供給するのと同時にこの検出増幅器１６６の出力を増幅することによって性能を向上させる。
【００２５】
データをＬＤＬｓに転送した後、検出増幅器１６６の出力対ＢＬ，ＢＬバーに接続された、検出増幅器の活性負荷、一対の交差結合ＰＦＥＴｓ１７２、１７４は、これによって検出されたデータをラッチし、フルＶddアップ・レベルを供給する。この検出増幅器の負荷は、また通常の書き込み期間中にデータを補強する。ΦP （制御回路１８５からの検出増幅器負荷イネーブル信号）は、交差結合ＰＦＥＴｓ１７２、１７４のソースに接続する。ΦPが増加すると、検出増幅器がラッチされる。
【００２６】
ここに参照として含まれている「ダイナミック・タイプ半導体メモリ素子に於ける共有−検出増幅器の制御信号発生回路とその動作方法」という名称のフジシマ他に対する米国特許Ｎｏ．５，２６７，２１４に開示されているような従来技術のＤＲＡＭ検出スキームに於ける検出増幅器と異なって、これらの２つの交差結合ＰＦＥＴｓ１７２、１７４は、検出増幅器の一部ではない。更に、フジシマはＲＡＭを教示し、ここではビット線は低抵抗パス・ゲートによって検出増幅器に接続されている。フジシマのパス・ゲートの低い抵抗は、イネーブル後に交差結合ＮＦＥＴをセットした場合、更に小さくなり、ビット線パス・ゲートの駆動は、検出増幅器の交差結合されたＰＦＥＴ部分のイネーブルと同時にＶdd超に上昇され、その結果、検出増幅器はビット線対に対してフル電圧レベルの駆動を行う。フジシマの検出増幅器のこのＰＦＥＴ部分をセットした後に於いてのみ、列選択パス・ゲートは開かれ、従ってデータをチップから転送するのが遅くなる。
【００２７】
これに対して、本発明の場合、この活性負荷をセットする前にデータは既にチップから転送されている。更に、データをチップから転送する前にビット線対を全電圧レベルに充放電するので、アクセス時間が浪費されない。その代わり、データをチップから待機しているユーザに転送するのに続いて、ビット線対をフル・レベルに駆動するが、しかしこれはＰＦＥＴの負荷１７２、１７４により検出増幅器をセットしてから行うものである。
【００２８】
マルチプレクサ選択線をＶdd超に昇圧して検出増幅器１６６と検出増幅器の活性負荷からビット線対に対してフル・レベルをゲートする。マルチプレクサ制御装置をＶdd超に昇圧すると、実質的に全ての検出増幅器の電流ＩSAは、ビット線対に対して流れると共にビット線対から流れる。
【００２９】
図５の特別制御回路１８５は、アレイ、検出増幅器及び検出増幅器の活性負荷に対して通常の制御とテスト−特定制御の両方を行う。制御回路１８５に入力したテスト制御信号ＴSIGは、ハイの状態に保持され、テストの期間中のみローに駆動される。ＴSIGは、ＮＡＮＤゲート１９０のΦSAとのＮＡＮＤをとられ、検出増
幅器イネーブルＳＡＥバーを発生する。ＴSIGは、また１個のＮＡＮＤゲート２０４によって代表される１個以上のＮＡＮＤゲートに於いてΦEQとのＮＡＮＤをとられ、ΦPRELとΦPRER（ΦPREL、R）を発生する。好ましくは、ΦEQは２つの独立した信号ΦEQLとΦEQRであり、これらの信号は、各々ＴSIGとのＮＡＮＤをとる。または、別のＬ／Ｒ選択信号と ΦEQ及びＴSIGとのＮＡＮＤをとり、ΦPREL、R・を発生してもよい。オプションとして、ΦPRELとΦRPERは、単純にΦEQとＴSIGとのＮＡＮＤをとることによって発生した同一の信号でもよい。
【００３０】
ＳＡＥバーの定常状態レベルは、検出増幅器のイネーブル／ディスエーブル相ΦNと検出増幅器の活性負荷のイネーブル／ディスエーブル相ΦPの両方のレベルを選択する。ＳＡＥバーはＮＦＥＴｓ１９２、１９４のゲートに直接接続され、これらのＮＦＥＴｓ１９２、１９４はＶPREとΦPまたはΦNの間にそれぞれ接続されている。ＳＡＥバーはインバータ１９６に於いて反転され、ＳＡＥを発生する。ＳＡＥはＮＦＥＴ１９８のゲートに接続され、このＮＦＥＴ１９８はΦNとアースの間に接続されている。また、ＳＡＥバーは遅延回路２００の入力に接続され、この遅延回路２００の出力はＰＦＥＴ２０２のゲートに接続されている。ＰＦＥＴ２０２はＶdd とΦPの間に接続され、交差結合ＰＦＥＴｓ１７２、１７４に対してΦPとＶddの間に経路を設ける。遅延回路２００はＳＡＥバーを、好ましくは検出増幅器がセットされ第１ビットが列スイッチ１７６を介してＬＤＬｓ１８２、１８４に転送された後まで、遅延させる。
【００３１】
これらの信号に対する定常状態の条件は下記の通りである。待機中、ＲＡＳバーがハイであれば、ΦEQとΦSAはいずれもローであり、ΦPREL、RとＳＡＥバーをハイに保持する。従って、全てのビット線と両ΦNとΦPはＶPREでクランプされる。検出増幅器１６６はディスエーブルされる。しかし、アクセスの期間中、ＲＡＳバーとＳＡＥバーはローであり、ＳＡＥはハイであり、ΦPはハイであり（Ｖddに於いて）、ΦNはローである（アースに於いて）。ＮＦＥＴ１９８は、オンすると、検出増幅器１６０に対してアースに至る経路を設ける。ＰＦＥＴ２０２は、オンすると、検出増幅器の活性負荷に対してＶddに至る経路を設ける。
【００３２】
本発明の好適な実施例に於いて、遅延回路２００は、簡単なポリシリコンのＲＣ遅延回路とこのＲＣ遅延回路からの信号を再形成するインバータである。他の代替実施例では、遅延回路２００は、偶数個の直列に接続したインバータであり、更に詳しくは、６個と８個の間のインバータである。
【００３３】
図７は、本発明の好適な実施例による図５の制御論理回路１８５を使用して図４のアレイを読み取る場合のタイミング図である。通常、普通の動作状態では、ＴSIGはハイの状態にあり、ＶPREはＶdd／２に保持されている。代表的なＤＲＡＭ選択信号であるＲＡＳバーは特有のタイミング・チェーンを駆動し、このタイミング・チェーンはワード線ＷＬ，ビット線等化信号ΦEQと検出増幅器イネーブル信号ΦSAを選択して駆動する。ＮＦＥＴｓ１９２、１９４は、通常、待機期間中にＲＡＳバーがハイであれば、ＶPREをΦNとΦPに結合するが、またテスト期間中にＴSIGとＲＡＳバーの両方がローであれば、また上記結合を行う。ΦPRELとΦPRERは、等化信号ΦEQとテスト制御信号ＴSIGの両方がハイである場合にのみ、ローである。さもなければ、ＲＡＳバーがハイであるか、またはＴSIGとＲＡＳバーの両方がローであるテスト期間中、各ビット線対に於ける線の対は共に結合されてＶPREニなる。ＶPREは検出中、その結合がビット線と検出増幅器から解かれる。好ましくは、ΦP、ΦNとΦPREL、Rはビット線を多重化するために設けた共通線である。または、ΦP、ΦNとΦPREL、Rの制御は、各ビット線対について個別に行われてもよい。
【００３４】
従って、図７に於いて、ＲＡＳバーがローになると、読み取りに対するアクセスが開始される。ＲＡＳバーがローになることによって、ΦEQL、Rがハイに駆動され、これによってΦPREが低下して等化素子２１０、２１２をオフし、ＮＦＥＴｓ２１４、２１６、２１８と２２０がオフされると、ビット線対をＶPREから切り放す。ワード線ＷＬＬが上昇すると、セル１６０Ｌをビット線対ＢＬＬ、ＢＬＬバーに接続する。ワード線が上昇するのに従って、選択されていないビット線対上のマルチプレクサ制御線１６５Ｒが低下し、この対を検出増幅器から切り離す。選択されたビット線対上のマルチプレクサ制御線１６５Ｌはハイのままであり、この選択されたビット線対からの全ての信号を検出増幅器に転送する。ＶSがセルから転送されるのに従って、ＶSIGがＢＬＬ、ＢＬＬバーに発生する。ＶSIGはＢＬ、ＢＬバー上の検出増幅器に転送されるが、この理由は、検出増幅器の容量が小さいからである。従って、一度ＶSIGがビット線対ＢＬＬ、ＢＬＬバーに発生すると、ΦSAが上昇してＳＡＥバーをローに駆動する。ＳＡＥバーがローになると、ＮＦＥＴｓ１９２、１９４をオフし、これによってΦPとΦNをＶPREから切り離す。ＳＡＥバーはインバータ１９６によって反転され、ＳＡＥをハイに駆動する。ＳＡＥがハイになるとＮＦＥＴ１９８をオンし、ΦNをアース電位に引き下げ、これによって検出増幅器１６６をセットする。ＶSIGによって、検出増幅器はこの検出増幅器の出力ＢＬＬ、ＢＬＬバーの１つをローに引き下げる。
【００３５】
検出増幅器１６６をセットすると、選択された半マルチプレクサ１６４Ｌは、検出増幅器１６６に対して非常に抵抗の高い負荷抵抗として作用する。従って、この検出増幅器の一方の側がアース電位に引き下げられても、この選択された半マルチプレクサ１６４Ｌは検出増幅器がビット線対から引き出す電流を制限し、その結果、ビット線は基本的にその検出条件（Ｖdd／２とＶSIG ）の状態のままである。この状態で十分時間の経過した後、検出増幅器はビット線対の一方をマルチプレクサ１６４を介してアースに放電させることが理解できる。
【００３６】
検出増幅器をセットした後、ＣＳＬiをハイに駆動し、ローカル・データ線１８２、１８４（Ｖddにプレチャージされている）を検出増幅器の出力ＢＬ、ＢＬバーにそれぞれ接続している列スイッチ１７６を開にする。選択した半マルチプレクサ１６４Ｌに対して、列スイッチのパス・ゲート１７８、１８０は非常に高い長さ対幅の比率（Ｗ／Ｌ）を有し、従って、非常に低い抵抗を示している。列スイッチ１７６を選択すると、検出増幅器に流れる電流の大部分はＬＤＬｓから流れ、選択された半マルチプレクサ１６４Ｌはビット線対から流れる電流を殆ど与えないように、列スイッチ・パス・ゲート１７８、１８０を設計する。更に、ＮＦＥＴのパス・ゲート１７８と１８０はＬＤＬｓから検出増幅器１６６に転送される電圧を制限し、これによってこの増幅器内の検出データの破壊を回避している。
【００３７】
従って、殆ど同時に、データを検出し、ＬＤＬｓ１８２、１８４に転送し、次に、ＭＤＬｓに転送して第２検出増幅器（図示せず）内で再びこれを検出する。これらの動作は全て交差結合ＰＦＥＴｓ１７２、１７４をセットする前に行う。これによって、従来技術のＤＲＡＭｓに対して待ち時間が大幅に削減され、これはＳＤＲＡＭｓまたはＥＤＯバーストＤＲＡＭｓに対する重要な効果である。
【００３８】
引き続いて、ＳＡＥバーは遅延回路２００を介して転送されてＰＦＥＴ２０２のゲートをローにし、これによってΦPをＶddに駆動する。ΦPがＶddになると、検出増幅器の活性負荷の交差結合ＰＦＥＴｓ１７２、１７４は検出増幅器のフローティング側をハイにＶddに引き上げ、この検出増幅器１６６をラッチする。活性検出負荷がイネーブルされた後、マルチプレクサ選択線１６５Ｌまたは１６５ＲはＶdd超に昇圧され、データを速やかにビット線対ＢＬ、ＢＬバーに転送してセルに書き込むように選択したマルチプレクサの選択抵抗を減少させる。
【００３９】
ＲＡＳバーが上昇すると、読み取りが終了し、ＲＡＭは待機状態になる。従って、ＲＡＳバーが上昇してワード線ＷＬＬをリセットし、このワード線ローに引き下げる。ワード線がローに引き下げられた後、ΦSAをローに引き下げる。ΦSAはＮＡＮＤゲート１９０によって反転されてＳＡＥバーをハイに駆動し、ＮＦＥＴｓ１９２、１９４のゲートを駆動してΦPとΦNをＶPREに戻す。検出増幅器をディスエーブルすると、等化信号ΦEQがローに引き下げられ、ＮＡＮＤゲート２０４はΦPREL、Rをハイに駆動する。従って、ΦPREL、Rがハイになると、等化ＮＦＥＴｓ２１０、２１２がオンになり、ビット線対を共に有効に短絡させる。ＶPRE（Ｖdd／２に於ける）は、ＮＦＥＴｓ２１４、２１６、２１８、と２２０を介してビット線対に転送する。ビット線が等しくなってＶdd／２にプレチャージされると、次のＲＡＳサイクルが開始される。
【００４０】
本発明を好適な実施例について説明したが、特許請求の範囲に記載した本発明の精神から乖離することなく多くの変形と変更が当業者によって行われることが理解できる。特許請求の範囲は、本発明の精神を逸脱していないこれらの変更と変形を包含することを意図するものである。
【００４１】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
上記各行内のワード線であって、上記行内のメモリ・セルに接続され、行のアドレスに応答する上記ワード線と、
上記各列内のビット線対であって、上記列は列のアドレスに応答して選択され、
上記半ビット線対を基準電圧レベルに復帰させる復帰手段と、
上記ビット線対の両方の線を共に選択的に短絡させる等化手段と、
上記ビット線対を選択するビット選択手段を有するビット線対と、
イネーブル信号に応答して上記メモリ・セルに格納されているデータを検出する検出手段であって、上記ビット選択手段を介して選択されたビット線対に接続されている上記検出手段と、
上記検出手段と選択されたビット線対をローカル・データ線（ＬＤＬ）に選択的に結合する列選択手段とを有し、
上記ビット選択手段は読み取り期間中上記列選択手段よりもより大きい抵抗を有することを特徴とするＤＲＡＭ。
（２）上記各列は複数のビット線対を有し、上記複数のビット線対の上記ビット選択手段は共に結合されてマルチプレクサを形成することを特徴とする上記（１）記載のＤＲＡＭ。
（３）上記ビット選択手段は、一対のＮＦＥＴであることを特徴とする上記（１）記載のＤＲＡＭ。
（４）上記検出手段は検出増幅器であり、上記選択されたビット線対上のデータ信号を上記検出増幅器に転送するように上記ビット選択抵抗を設定し、上記検出増幅器を設定することによって上記ビット線対上の信号を実質的に影響を受けないようにすることを特徴とする上記（１）記載のＤＲＡＭ。
（５）上記検出手段は検出増幅器であり、上記検出増幅器をセットすると、上記検出増幅器内のデータは上記ＬＤＬに転送され、上記ビット線対上の信号は実質的に影響を受けないようにするよう上記列選択抵抗を設定することを特徴とする上記（１）記載のＤＲＡＭ。
（６）上記ビット選択手段の選択抵抗は、読み取り期間中に比べて書き込み期間中には実質的により小さいことを特徴とする上記（１）記載のＤＲＡＭ。
（７）上記検出手段は検出増幅器であり、上記検出増幅器内の検出されたデータをラッチする手段によって構成されることを特徴とする上記（１）記載のＤＲＡＭ。
（８）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
上記各行内のワード線であって、上記行内のメモリ・セルに接続され、行のアドレスに応答する上記ワード線と、
上記各列内の複数のビット線対であって、上記列は列のアドレスに応答して選択され、
上記ビット線対を基準電圧レベルに復帰させる復帰手段と、
上記半ビット線対の両方の線を共に選択的に短絡させる等化手段と、
部分マルチプレクサであって１対のＮＦＥＴによって構成され、上記対の上記各ビット線は上記一方のＮＦＥＴに接続される上記部分マルチプレクサを有するビット線対と、
上記各ビット線対の部分マルチプレクサを介して上記列の複数のビット線対に接続された検出増幅器と、
上記検出増幅器内の検出したデータをラッチする手段と、
上記検出増幅器とローカル・データ線（ＬＤＬ）の間に接続された列選択パス・ゲートをを含み、
上記部分マルチプレクサは読み取り期間中は上記列選択パス・ゲートよりもより高い選択抵抗を有すると共に書き込み期間中は実質的により低い選択抵抗を有することを特徴とするＤＲＡＭ。
（９）上記選択されたビット線対上のデータ信号を上記検出増幅器に転送するように上記ビット選択抵抗を設定し、上記検出増幅器を設定することによって上記ビット線対上の信号を実質的に影響を受けないようにすることを特徴とする上記（８）記載のＤＲＡＭ。
（１０）上記検出増幅器をセットすると上記検出増幅器内のデータは上記ＬＤＬに転送され、上記ビット線対上の信号は実質的に影響を受けないように上記列選択パス・ゲートの選択抵抗を設定することを特徴とする上記（８）記載のＤＲＡＭ。
（１１）上記検出増幅器は一対の交差結合ＮＦＥＴｓであり、上記ラッチ手段は一対の交差結合ＰＦＥＴｓであることを特徴とする上記（８）記載のＤＲＡＭ。
（１２）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
上記各行内のワード線であって、上記行内のメモリ・セルに接続され、行のアドレスに応答する上記ワード線と、
上記各列内の複数のビット線対であって、上記列は列のアドレスに応答して選択され、
上記ビット線対を基準電圧レベルに復帰させる復帰手段と、
上記半ビット線対の両方の線を共に選択的に短絡させる等化手段と、
部分マルチプレクサであって１対のＮＦＥＴによって構成され、上記対の上記各ビット線は上記一方のＮＦＥＴに接続される上記部分マルチプレクサを有する上記複数のビット線対と、
センス・イネーブル信号とマルチプレクサの間に接続された検出増幅器であって、上記マルチプレクサは上記列の複数のビット線対の部分マルチプレクサであり、選択されたビット線対上のデータ信号が上記検出増幅器に転送されるように上記部分マルチプレクサ内のＮＦＥＴの列選択抵抗を設定し、上記検出増幅器を設定することによって上記ビット線対上の信号を実質的に影響を受けないようにする上記検出増幅器と、
上記検出増幅器と検出ラッチ・イネーブルの間に接続された一対の交差接続ＰＦＥＴであって、上記検出増幅器をセットすると、上記検出増幅器内のデータは上記ＬＤＬに転送され、上記ビット線対上の信号は実質的に影響を受けないように上記列選択パス・ゲートの選択抵抗を設定する上記一対の交差結合ＰＦＥＴと、
上記検出増幅器とローカル・データ線（ＬＤＬ）の間に接続された列選択パス・ゲートとを含み、
上記部分マルチプレクサは読み取り期間中は上記列選択パス・ゲートよりもより高い選択抵抗を有すると共に書き込み期間中は実質的により低い選択抵抗を有することを特徴とするＤＲＡＭ。
【図面の簡単な説明】
【図１】図１は、従来技術によるワイドＩ／Ｏ ＲＡＭを概略的に示す。
【図２】図２は、従来技術のセグメントのトランジスタ・レベルの概略断面図である。
【図３】図３は、図２の断面のタイミング図である。
【図４】図４は、本発明の好適な実施例によるアレイの断面、検出回路及び制御論理を概略的に示す。
【図５】図５は、本発明の好適な実施例によるアレイの断面、検出回路及び制御論理を概略的に示す。
【図６】図６は、本発明の好適な実施例によるアレイの断面、検出回路及び制御論理を概略的に示す。
【図７】図４〜図６の好適な実施例の断面に使用するためのタイミング図である。
【符号の説明】
１６４ マルチプレクサ
１６４Ｌ、１６４Ｒ 半マルチプレクサ
１６５Ｌ、１６５Ｒ マルチプレクサ選択線
１６６ 検出増幅器
１７２、１７４ 交差結合ＰＦＥＴ
１７６ 列スイッチ
１７８、１８０ パス・ゲート
１８２、１８４ ローカル・データ・ライン（ＬＤＬ）
１８５ 制御回路
１９２、１９４、１９８ ＮＦＥＴ
１９６ インバータ
２００ 遅延回路
２０２ ＰＦＥＴ
２０４ ＮＡＮＤゲート
２１０、２１２ 等化素子
Claims (6)
- ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）であって、
行と列に構成されたメモリ・セルのアレイと、
各前記行内のメモリ・セルに接続され、行のアドレスに応答するワード線と、
列のアドレスに応答して選択される各前記列内の複数のビット線対であって、前記ビット線対を基準電圧レベルに復帰させる復帰手段と、前記ビット線対の両方のビット線を選択的に短絡させる等化手段と、ビット選択信号に応答して前記ビット線対を選択するビット選択パス・ゲート手段とをそれぞれ含む複数のビット線対と、前記ビット選択手段を介して選択されたビット線対に接続され、第１のイネーブル信号（ΦN）に応答して前記メモリ・セルのデータを検出する検出増幅器と、第２のイネーブル信号（ΦP）に応答して前記検出増幅器で検出されたデータをラッチするために前記検出増幅器に接続された負荷手段とを含む検出手段と、
列選択信号に応答して前記検出手段と選択されたビット線対とをローカル・データ線（ＬＤＬ）に選択的に結合する列選択パス・ゲート手段とを有し、
前記複数のビット線対の前記ビット選択パス・ゲート手段は選択的に動作可能であり、かつ検出増幅器を共有する対となった半マルチプレクサを形成し、
前記負荷手段は、前記検出増幅器が前記第１のイネーブル信号に応答して前記メモリ・セルのデータを検出した後に前記第２のイネーブル信号に応答して前記データを前記検出手段にラッチするように動作し、
前記列選択パス・ゲート手段は、前記検出増幅器が前記第１のイネーブル信号に応答して前記メモリ・セルのデータを検出した後であって、前記負荷手段が前記第２のイネーブル信号に応答する前に前記列選択信号に応答して前記検出手段から前記ＬＤＬへデータを転送し、
前記ビット選択パス・ゲート手段は、前記検出手段から前記ＬＤＬへデータを転送する期間中前記列選択パス・ゲート手段よりもより大きい抵抗を有することを特徴とする、
ＤＲＡＭ。 - 前記ビット選択パス・ゲート手段は、一対のＮＦＥＴであることを特徴とする請求項１に記載のＤＲＡＭ。
- 前記ビット選択パス・ゲート手段の抵抗は、選択されたビット線対上のデータ信号が前記検出増幅器によって検出されるとき、前記ビット線対上の信号が実質的に影響を受けないように設定されることを特徴とする請求項１または２に記載のＤＲＡＭ。
- 前記列選択パス・ゲート手段の抵抗は、前記検出増幅器のデータが前記ＬＤＬに転送されるとき、上記ビット線対上の信号が実質的に影響を受けないように設定されることを特徴とする請求項１〜３のいずれか１項に記載のＤＲＡＭ。
- 上記ビット選択パス・ゲート手段の抵抗は、読み取り期間中よりも書き込み期間中に小さいことを特徴とする請求項１〜４のいずれか１項に記載のＤＲＡＭ。
- 前記検出増幅器は一対の交差結合ＮＦＥＴｓであり、前記負荷手段は一対の交差結合ＰＦＥＴｓであることを特徴とする請求項１〜５のいずれか１項に記載のＤＲＡＭ。
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