JPH09106683A - ダイナミック・ランダム・アクセス・メモリ用のデータ検出回路 - Google Patents
ダイナミック・ランダム・アクセス・メモリ用のデータ検出回路Info
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- JPH09106683A JPH09106683A JP8244361A JP24436196A JPH09106683A JP H09106683 A JPH09106683 A JP H09106683A JP 8244361 A JP8244361 A JP 8244361A JP 24436196 A JP24436196 A JP 24436196A JP H09106683 A JPH09106683 A JP H09106683A
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】ＤＲＡＭに於けるデータ検出を改善する。
【解決手段】各ビット線対を一対の高抵抗パス・ゲート
を介して検出増幅器に接続する。検出期間中、高抵抗パ
ス・ゲートはビット線対に蓄積された電荷と協働して有
効に検出増幅器に対する高抵抗受動負荷として作用す
る。等化電圧またはセット電圧のいずれかを検出増幅器
と検出増幅器の活性負荷に選択的に転送するのと同時
に、制御回路は選択的にビット線の等化をオンとオフに
切り換える。更に、検出増幅器をセットした後、この検
出増幅器を低抵抗列選択パス・ゲートを介して選択的に
ＬＤＬｓに接続する。従って、検出増幅器は接続された
ＬＤＬ対の一方を速やかに放電し、一方ビット線の電圧
は基本的に不変のままである。従って、データは検出増
幅器から第２検出増幅器に転送され、チップを離れる。
データがＬＤＬｓに転送された後、制御回路は検出増幅
器の活性負荷をイネーブルし、検出増幅器のハイの側を
フル・アップ・レベルにする。
を介して検出増幅器に接続する。検出期間中、高抵抗パ
ス・ゲートはビット線対に蓄積された電荷と協働して有
効に検出増幅器に対する高抵抗受動負荷として作用す
る。等化電圧またはセット電圧のいずれかを検出増幅器
と検出増幅器の活性負荷に選択的に転送するのと同時
に、制御回路は選択的にビット線の等化をオンとオフに
切り換える。更に、検出増幅器をセットした後、この検
出増幅器を低抵抗列選択パス・ゲートを介して選択的に
ＬＤＬｓに接続する。従って、検出増幅器は接続された
ＬＤＬ対の一方を速やかに放電し、一方ビット線の電圧
は基本的に不変のままである。従って、データは検出増
幅器から第２検出増幅器に転送され、チップを離れる。
データがＬＤＬｓに転送された後、制御回路は検出増幅
器の活性負荷をイネーブルし、検出増幅器のハイの側を
フル・アップ・レベルにする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に高性能半
導体メモリに関し、更に詳しくは、高性能半導体メモリ
に格納されているデータの検出に関する。
導体メモリに関し、更に詳しくは、高性能半導体メモリ
に格納されているデータの検出に関する。
【０００２】
【従来の技術】コンピュータ・システムの性能は、プロ
セッサの性能とメモリの性能によって決まる。プロセッ
サの性能を向上させるため、種々の方法（例えば、パイ
プライン）が知られている。通常、プロセッサはこれら
が使用しているダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）よりも高速である。そのため、高性能
のＤＲＡＭには常にプレミアムがついている。従って、
メモリ・チップの設計者の主要な関心は、性能にある。
高性能メモリの設計者は、メモリに対するアクセス時間
を短くするための新しいアプローチを常に求めている。
セッサの性能とメモリの性能によって決まる。プロセッ
サの性能を向上させるため、種々の方法（例えば、パイ
プライン）が知られている。通常、プロセッサはこれら
が使用しているダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）よりも高速である。そのため、高性能
のＤＲＡＭには常にプレミアムがついている。従って、
メモリ・チップの設計者の主要な関心は、性能にある。
高性能メモリの設計者は、メモリに対するアクセス時間
を短くするための新しいアプローチを常に求めている。
【０００３】キャッシュとして知られている１つのアプ
ローチは、プロセッサとＤＲＡＭの間に高速のスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）を載置
することである。データのブロックはＤＲＡＭからより
高速のＳＲＡＭのキャッシュに転送される。このＳＲＡ
Ｍのキャッシュは、システムを複雑化しシステムのコス
トを増加するという犠牲を払ってプロセッサの速度とマ
ッチングすることができるかまたはこれとほぼマッチン
グすることができる。
ローチは、プロセッサとＤＲＡＭの間に高速のスタティ
ック・ランダム・アクセス・メモリ（ＳＲＡＭ）を載置
することである。データのブロックはＤＲＡＭからより
高速のＳＲＡＭのキャッシュに転送される。このＳＲＡ
Ｍのキャッシュは、システムを複雑化しシステムのコス
トを増加するという犠牲を払ってプロセッサの速度とマ
ッチングすることができるかまたはこれとほぼマッチン
グすることができる。
【０００４】更に他のアプローチには、バースト・エン
ハンスト・データ・アウト（Ｂｕｒｓｔ ＥＤＯ）ＲＡ
Ｍと同期ＤＲＡＭ（ＳＤＲＡＭ）が含まれている。これ
らのアプローチは、基本的に小型のキャッシュをＤＲＡ
Ｍにマージしている。
ハンスト・データ・アウト（Ｂｕｒｓｔ ＥＤＯ）ＲＡ
Ｍと同期ＤＲＡＭ（ＳＤＲＡＭ）が含まれている。これ
らのアプローチは、基本的に小型のキャッシュをＤＲＡ
Ｍにマージしている。
【０００５】これらのアプローチは、データを順に転送
する場合には、ＲＡＭの性能をプロセッサの性能とほぼ
マッチングさせるが、順不同にデータを転送する場合に
は、このマッチングは行われない。順不同のデータの転
送では速度がより遅いが、その理由は、キャッシュに於
ける現在のブロック以外のメモリのブロックに於いてデ
ータに対するアクセスを開始することができるからであ
る。このような状況では、データを要求するプロセッサ
とプロセッサに対して要求されたデータを供給するＤＲ
ＡＭの間には大きな遅れが存在する。この遅れは、待ち
時間として知られている。もしプロセッサが連続したア
ドレスに対するそのメモリのアクセスを制限していれ
ば、システムの性能が低下することはない。しかし、こ
れは実際的ではない。従って、順不同のメモリの動作
（ブランチのような）の比率が増加するのに従って、シ
ステムの性能は低下する。従って、ある程度システムの
性能はメモリの待ち時間によってゲートされる。従っ
て、ＤＲＡＭの待ち時間を少なくすると、新しいブロッ
クでアクセスを開始してからこのブロックから最初のデ
ータ・ビットを受け取る迄の時間がシステム性能の向上
にとって重要になり、従って、ＤＲＡＭの設計の重要な
目標になる。
する場合には、ＲＡＭの性能をプロセッサの性能とほぼ
マッチングさせるが、順不同にデータを転送する場合に
は、このマッチングは行われない。順不同のデータの転
送では速度がより遅いが、その理由は、キャッシュに於
ける現在のブロック以外のメモリのブロックに於いてデ
ータに対するアクセスを開始することができるからであ
る。このような状況では、データを要求するプロセッサ
とプロセッサに対して要求されたデータを供給するＤＲ
ＡＭの間には大きな遅れが存在する。この遅れは、待ち
時間として知られている。もしプロセッサが連続したア
ドレスに対するそのメモリのアクセスを制限していれ
ば、システムの性能が低下することはない。しかし、こ
れは実際的ではない。従って、順不同のメモリの動作
（ブランチのような）の比率が増加するのに従って、シ
ステムの性能は低下する。従って、ある程度システムの
性能はメモリの待ち時間によってゲートされる。従っ
て、ＤＲＡＭの待ち時間を少なくすると、新しいブロッ
クでアクセスを開始してからこのブロックから最初のデ
ータ・ビットを受け取る迄の時間がシステム性能の向上
にとって重要になり、従って、ＤＲＡＭの設計の重要な
目標になる。
【０００６】図１は、従来技術によるワイド入力／出力
（Ｉ／Ｏ）１６メガビットＤＲＡＭチップを概略的に示
す。このチップ１００は、各サブアレイ１０６に２つの
スペアの列を設けた２本の冗長ビット線（ＲＢＬ）１０
２と１０４によって構成されている。各サブアレイ１０
６は２n対のビット線（ＢＬ）１０８（ここでｎは一般
的に５と８の間）と１つ以上の冗長ビット線の対（この
例では２対）を有している。以下で使用するように、ビ
ット線とは相補対の線のことである。サブアレイ１０６
の各々は、サブアレイ・ブロック１１０の一部である。
サブアレイ・ブロック１１０は全体として集合的にＲＡ
Ｍアレイの全体を形成する。従って、例えば、１６メガ
ビットのＲＡＭは、各１メガビットのブロック１１０を
１６個有している。１個のブロック１１０当たりのブロ
ックのサイズ、サブアレイのサイズ及びサブアレイ１０
６の数は相互に依存し、性能と設計目的に基づいて選択
する。
（Ｉ／Ｏ）１６メガビットＤＲＡＭチップを概略的に示
す。このチップ１００は、各サブアレイ１０６に２つの
スペアの列を設けた２本の冗長ビット線（ＲＢＬ）１０
２と１０４によって構成されている。各サブアレイ１０
６は２n対のビット線（ＢＬ）１０８（ここでｎは一般
的に５と８の間）と１つ以上の冗長ビット線の対（この
例では２対）を有している。以下で使用するように、ビ
ット線とは相補対の線のことである。サブアレイ１０６
の各々は、サブアレイ・ブロック１１０の一部である。
サブアレイ・ブロック１１０は全体として集合的にＲＡ
Ｍアレイの全体を形成する。従って、例えば、１６メガ
ビットのＲＡＭは、各１メガビットのブロック１１０を
１６個有している。１個のブロック１１０当たりのブロ
ックのサイズ、サブアレイのサイズ及びサブアレイ１０
６の数は相互に依存し、性能と設計目的に基づいて選択
する。
【０００７】１本のワード線１１２を選択し、これをハ
イ（Ｈ）に駆動すると、サブアレイ・ブロック１１０の
多重ビットがアクセスされる（このブロックからの読み
取りとこのブロックに対する書き込みが行われる）。ア
クセスしたセルから得られたデータは、同時にビット線
１０８と冗長ビット線１０２と１０４に供給される。所
定の最小遅れの後、各サブアレイ１０６内で１本のビッ
ト線１０８を選択する。この選択したビット線１０８
は、ローカル・データ線（ＬＤＬ）１１４に結合する。
複数本のＬＤＬ１１４をマスター・データ線（ＭＤＬ
ｓ）１１６に結合する。これらのＭＤＬｓ１１６は各サ
ブアレイ・ブロック１１０内の対応するサブアレイ１０
６に結合される。データは、これらのサブアレイ１０６
とＭＤＬｓ１１６上のチップのＩ／Ｏの間で転送する。
イ（Ｈ）に駆動すると、サブアレイ・ブロック１１０の
多重ビットがアクセスされる（このブロックからの読み
取りとこのブロックに対する書き込みが行われる）。ア
クセスしたセルから得られたデータは、同時にビット線
１０８と冗長ビット線１０２と１０４に供給される。所
定の最小遅れの後、各サブアレイ１０６内で１本のビッ
ト線１０８を選択する。この選択したビット線１０８
は、ローカル・データ線（ＬＤＬ）１１４に結合する。
複数本のＬＤＬ１１４をマスター・データ線（ＭＤＬ
ｓ）１１６に結合する。これらのＭＤＬｓ１１６は各サ
ブアレイ・ブロック１１０内の対応するサブアレイ１０
６に結合される。データは、これらのサブアレイ１０６
とＭＤＬｓ１１６上のチップのＩ／Ｏの間で転送する。
【０００８】図２は、サブアレイ１０６内のビット線１
０８のトランジスタ・レベルの概略断面図である。近傍
のワード線１１２、１１８に接続したセル１２０、１２
２はまた各対のビット線の対向する線１２４、１２６に
接続する。従って、ワード線１１２の内の半分の線（例
えば、偶数のアドレスを有するワード線）は、ビット線
の対の内の一方の線１２４上のセル１２０を選択する。
ワード線１１８の内の残りの半分の線（アドレスが奇数
のワード線）はビット線対の内の他方の線１２６上のセ
ル１２２を選択する。各セルの容量性記憶装置（ＣS）
１２８は、一般的にアレイの密度を得るためにトレンチ
・コンデンサであるかまたは積み重ね構造を有してい
る。各ビット線１２４、１２６は、基本的に同一の容量
（ＣBL）を有している。ＣSに蓄えられた電圧はここで
はＶSと呼び、ＣBL上の電圧は、ＶBLと呼ぶ。
０８のトランジスタ・レベルの概略断面図である。近傍
のワード線１１２、１１８に接続したセル１２０、１２
２はまた各対のビット線の対向する線１２４、１２６に
接続する。従って、ワード線１１２の内の半分の線（例
えば、偶数のアドレスを有するワード線）は、ビット線
の対の内の一方の線１２４上のセル１２０を選択する。
ワード線１１８の内の残りの半分の線（アドレスが奇数
のワード線）はビット線対の内の他方の線１２６上のセ
ル１２２を選択する。各セルの容量性記憶装置（ＣS）
１２８は、一般的にアレイの密度を得るためにトレンチ
・コンデンサであるかまたは積み重ね構造を有してい
る。各ビット線１２４、１２６は、基本的に同一の容量
（ＣBL）を有している。ＣSに蓄えられた電圧はここで
はＶSと呼び、ＣBL上の電圧は、ＶBLと呼ぶ。
【０００９】図２の回路は図３のタイミング図に従って
動作する。セルの容量性記憶装置１２８、１３８をＶdd
に充電することによって、「１」を何れかのセル１２
０、１２２に格納する。セル１２０または１２２を選択
する前に、アレイを前もってその定常状態に於ける待機
状態に充電する。ビット線対１２４、１２６の電圧をＶ
dd／２に引き下げて等化トランジスタ１３４によって等
化するが、この理由は、等化信号（ＥＱ）がそのゲート
１３２上に於いてハイであるからである。ワード線（Ｗ
Ｌ）１１２、１１８と列選択（ＣＳＬ）線１３６は待機
中ロー（Ｌ）に保持する。更に、各ワード線は、簡単な
リセット可能ラッチ（図示せず）によってロー（Ｌ）に
クランプしてもよい（もしハイに駆動されていなけれ
ば）。
動作する。セルの容量性記憶装置１２８、１３８をＶdd
に充電することによって、「１」を何れかのセル１２
０、１２２に格納する。セル１２０または１２２を選択
する前に、アレイを前もってその定常状態に於ける待機
状態に充電する。ビット線対１２４、１２６の電圧をＶ
dd／２に引き下げて等化トランジスタ１３４によって等
化するが、この理由は、等化信号（ＥＱ）がそのゲート
１３２上に於いてハイであるからである。ワード線（Ｗ
Ｌ）１１２、１１８と列選択（ＣＳＬ）線１３６は待機
中ロー（Ｌ）に保持する。更に、各ワード線は、簡単な
リセット可能ラッチ（図示せず）によってロー（Ｌ）に
クランプしてもよい（もしハイに駆動されていなけれ
ば）。
【００１０】チップの行アドレス・ストローブ信号（Ｒ
ＡＳ）が有効になれば、これはアレイをアクセスすべき
であることを示している。ＥＱをローにし、ビット線対
を相互から切り離すと共にＶdd／２プレチャージ電源か
ら切り離し、ビット線対の内の各線をＶdd／２にフロー
トさせる。選択したワード線１１２（または１１８）を
ハイに駆動する。セルのアクセス・ゲート１３０は選択
したワード線１１２の各セル１２０内でオンし、アクセ
スされたセルの容量性記憶装置１２８をビット線対の線
１２４に結合する。従って、電荷が容量性記憶装置１２
８と線１２４の間で転送された場合には、データ信号Ｖ
SIGが発生する。ここで、ＶSIG＝±Ｖdd／２*ＣS／（Ｃ
S＋ＣBL）が得られる。ビット線対１２４、１２６の内
の他方の線１２６はそのプレチャージ電圧のレベルＶdd
／２のまま保持され、検出増幅器１４０の基準電圧とし
て機能する。
ＡＳ）が有効になれば、これはアレイをアクセスすべき
であることを示している。ＥＱをローにし、ビット線対
を相互から切り離すと共にＶdd／２プレチャージ電源か
ら切り離し、ビット線対の内の各線をＶdd／２にフロー
トさせる。選択したワード線１１２（または１１８）を
ハイに駆動する。セルのアクセス・ゲート１３０は選択
したワード線１１２の各セル１２０内でオンし、アクセ
スされたセルの容量性記憶装置１２８をビット線対の線
１２４に結合する。従って、電荷が容量性記憶装置１２
８と線１２４の間で転送された場合には、データ信号Ｖ
SIGが発生する。ここで、ＶSIG＝±Ｖdd／２*ＣS／（Ｃ
S＋ＣBL）が得られる。ビット線対１２４、１２６の内
の他方の線１２６はそのプレチャージ電圧のレベルＶdd
／２のまま保持され、検出増幅器１４０の基準電圧とし
て機能する。
【００１１】一般的に、ビット線の容量ＣBLは容量性記
憶装置１２８よりも大きい少なくとも１桁の大きさであ
る。従って、例えＶSがＶdd即ち０ボルトであっても、
ＶSIGは、通常Ｖddよりも小さい少なくとも１桁の大き
さである。
憶装置１２８よりも大きい少なくとも１桁の大きさであ
る。従って、例えＶSがＶdd即ち０ボルトであっても、
ＶSIGは、通常Ｖddよりも小さい少なくとも１桁の大き
さである。
【００１２】内蔵されているタイミング遅れが十分大き
くなってＶSIGを発生した後、即ちＶSをビット線に転送
した後、検出増幅器イネーブル（ＳＡＥ）線１４２はハ
イになり、これに続いてその反転した線（ＳＡＥバー）
（バーは反転を示す）１４４をローに引き下げて検出増
幅器１４０をセットする。この検出増幅器１４０はＶ
SIGを増幅し、ビット線対１２４、１２６上で再駆動さ
れ、これらをセル１２０に格納されているデータによっ
てハイ／ローまたはロー／ハイにする。ビット線対を再
駆動するのと同時に、検出増幅器は検出したデータを選
択したセル１２０に戻して書き込む。検出が完了すると
行選択信号（ＣＳＬ）が上昇して列ｉ用の列デコーダを
作動させる。従って、ＣＳＬ１４６をハイに駆動する
と、選択した列ｉのビット線対１２４、１２６をパス・
ゲート１５２、１５４を介してＬＤＬｓ１４８、１５０
に接続することによって各アクセスしたサブアレイ１０
６内の列ｉを選択する。
くなってＶSIGを発生した後、即ちＶSをビット線に転送
した後、検出増幅器イネーブル（ＳＡＥ）線１４２はハ
イになり、これに続いてその反転した線（ＳＡＥバー）
（バーは反転を示す）１４４をローに引き下げて検出増
幅器１４０をセットする。この検出増幅器１４０はＶ
SIGを増幅し、ビット線対１２４、１２６上で再駆動さ
れ、これらをセル１２０に格納されているデータによっ
てハイ／ローまたはロー／ハイにする。ビット線対を再
駆動するのと同時に、検出増幅器は検出したデータを選
択したセル１２０に戻して書き込む。検出が完了すると
行選択信号（ＣＳＬ）が上昇して列ｉ用の列デコーダを
作動させる。従って、ＣＳＬ１４６をハイに駆動する
と、選択した列ｉのビット線対１２４、１２６をパス・
ゲート１５２、１５４を介してＬＤＬｓ１４８、１５０
に接続することによって各アクセスしたサブアレイ１０
６内の列ｉを選択する。
【００１３】このデータ・パスから除去された場合、常
にＲＡＭの冗長性が改善され、これによってブロックに
対するアクセス時間が短縮される。
にＲＡＭの冗長性が改善され、これによってブロックに
対するアクセス時間が短縮される。
【００１４】
【発明の目的】従って、本発明の目的は、コンピュータ
・システムの性能を向上させることである。
・システムの性能を向上させることである。
【００１５】本発明の他の目的は、ＲＡＭブロックに対
するアクセス時間を短縮することである。
するアクセス時間を短縮することである。
【００１６】本発明の更に他の目的は、ＲＡＭの待ち時
間を短縮することである。
間を短縮することである。
【００１７】
【課題を解決するための手段】本発明の好適な実施例で
は、ビット線対を一対の高抵抗パス・ゲートを介して検
出増幅器に接続する。検出期間中、高抵抗パス・ゲート
はビット線対に蓄積された電荷と協働して有効に検出増
幅器に対する高抵抗受動負荷として機能する。もし複数
のビット線対が同一の検出増幅器に接続されれば、上記
高抵抗パス・ゲートの各々はビット線対を検出増幅器に
接続するマルチプレクサのブランチを形成する。等化電
圧またはセット電圧のいずれかを検出増幅器と検出増幅
器の活性負荷に選択的に転送するのと同時に、制御回路
は選択的にビット線の等化をオン及びオフする。更に検
出増幅器をセットした後、この検出増幅器を低抵抗列選
択パス・ゲートを介して選択的にＬＤＬｓに接続する。
従って、検出増幅器は速やかに接続されたＬＤＬ対の一
方を放電し、一方ビット線の電圧は基本的に不変のまま
である。従って、データは検出増幅器から第２検出増幅
器に転送され、チップを離れる。データがＬＤＬｓに転
送された後、制御回路は検出増幅器の活性負荷をイネー
ブルし、検出増幅器のハイの側をフル・アップ・レベル
にする。最後に、高抵抗パス・ゲートの抵抗が小さくな
り検出したデータをビット線対に戻すように駆動する。
は、ビット線対を一対の高抵抗パス・ゲートを介して検
出増幅器に接続する。検出期間中、高抵抗パス・ゲート
はビット線対に蓄積された電荷と協働して有効に検出増
幅器に対する高抵抗受動負荷として機能する。もし複数
のビット線対が同一の検出増幅器に接続されれば、上記
高抵抗パス・ゲートの各々はビット線対を検出増幅器に
接続するマルチプレクサのブランチを形成する。等化電
圧またはセット電圧のいずれかを検出増幅器と検出増幅
器の活性負荷に選択的に転送するのと同時に、制御回路
は選択的にビット線の等化をオン及びオフする。更に検
出増幅器をセットした後、この検出増幅器を低抵抗列選
択パス・ゲートを介して選択的にＬＤＬｓに接続する。
従って、検出増幅器は速やかに接続されたＬＤＬ対の一
方を放電し、一方ビット線の電圧は基本的に不変のまま
である。従って、データは検出増幅器から第２検出増幅
器に転送され、チップを離れる。データがＬＤＬｓに転
送された後、制御回路は検出増幅器の活性負荷をイネー
ブルし、検出増幅器のハイの側をフル・アップ・レベル
にする。最後に、高抵抗パス・ゲートの抵抗が小さくな
り検出したデータをビット線対に戻すように駆動する。
【００１８】１つの好適な実施例では、ダイナミック・
ランダム・アクセス・メモリ（ＤＲＡＭ）は、行と列に
構成されたメモリ・セルのアレイと、上記行のメモリ・
セルに接続され、行アドレスに応答する各行内のワード
線、各列内の複数のビット線対であって、上記列は列ア
ドレスに応答して選択される上記複数のビット線対を有
している。各ビット線対は、ビット線対を基準電圧レベ
ルに復帰させる復帰手段と、半ビット線対の両方の線を
共に選択的に短絡させる等化手段と、部分マルチプレク
サを有している。この部分マルチプレクサは一対のＮＦ
ＥＴｓである。ビット線対の各線は一対のＮＦＥＴｓの
内の各ＮＦＥＴに接続されている。検出増幅器は、検出
イネーブル線とマルチプレクサの間に接続されている。
マルチプレクサは、列の複数のビット線対の部分マルチ
プレクサによって形成されている。選択されたビット線
対のデータ信号が検出増幅器に転送され、一方検出増幅
器をセットすることによって上記ビット線対の信号が実
質的に影響を受けないように、部分マルチプレクサのＮ
ＦＥＴｓの読み取り選択抵抗を設定する。一対の交差結
合ＰＦＥＴｓを検出増幅器と検出ラッチ・イネーブルの
間に接続する。一対の列選択パス・ゲートによって、検
出増幅器をＬＤＬに接続する。上記検出増幅器をセット
すると、上記検出増幅器のデータがＬＤＬに転送され、
一方上記ビット線対の信号は実質的に影響を受けないよ
うに列選択パス・ゲートの選択抵抗を設定する。部分マ
ルチプレクサのＮＦＥＴｓは、列選択パス・ゲートより
もより高い読み取り選択抵抗を有している。
ランダム・アクセス・メモリ（ＤＲＡＭ）は、行と列に
構成されたメモリ・セルのアレイと、上記行のメモリ・
セルに接続され、行アドレスに応答する各行内のワード
線、各列内の複数のビット線対であって、上記列は列ア
ドレスに応答して選択される上記複数のビット線対を有
している。各ビット線対は、ビット線対を基準電圧レベ
ルに復帰させる復帰手段と、半ビット線対の両方の線を
共に選択的に短絡させる等化手段と、部分マルチプレク
サを有している。この部分マルチプレクサは一対のＮＦ
ＥＴｓである。ビット線対の各線は一対のＮＦＥＴｓの
内の各ＮＦＥＴに接続されている。検出増幅器は、検出
イネーブル線とマルチプレクサの間に接続されている。
マルチプレクサは、列の複数のビット線対の部分マルチ
プレクサによって形成されている。選択されたビット線
対のデータ信号が検出増幅器に転送され、一方検出増幅
器をセットすることによって上記ビット線対の信号が実
質的に影響を受けないように、部分マルチプレクサのＮ
ＦＥＴｓの読み取り選択抵抗を設定する。一対の交差結
合ＰＦＥＴｓを検出増幅器と検出ラッチ・イネーブルの
間に接続する。一対の列選択パス・ゲートによって、検
出増幅器をＬＤＬに接続する。上記検出増幅器をセット
すると、上記検出増幅器のデータがＬＤＬに転送され、
一方上記ビット線対の信号は実質的に影響を受けないよ
うに列選択パス・ゲートの選択抵抗を設定する。部分マ
ルチプレクサのＮＦＥＴｓは、列選択パス・ゲートより
もより高い読み取り選択抵抗を有している。
【００１９】
【発明の実施の形態】以下の説明において、ＢＬ，ＢＬ
Ｌ、ＲＡＳ，ＳＡＥの次に付けた「バー」は反転を示
す。本発明の好適な実施例では、ビット線対は１対の高
抵抗パス・ゲートを介して検出増幅器に接続する。検出
の期間中、この高抵抗パス・ゲートはビット線対に蓄え
られている電荷と協働して検出増幅器に対する高抵抗受
動負荷として効率的に機能する。制御回路は、等化電圧
またはセット電圧を選択的に転送して検出増幅器をイネ
ーブルするのと同時に、ビット線の等化を選択的にオン
とオフに切り替える。更に、これをセットした後、検出
増幅器をＬＤＬｓに選択的に接続するが、これらのＬＤ
Ｌｓは低抵抗列選択パス・ゲートを介してＶddに予め充
電されている。例えＬＤＬｓがＶddに予め充電されてい
ても、ＮＦＥＴｓである列選択パス・ゲートによって検
出増幅器の能動負荷をセットする前にデータをＬＤＬｓ
に転送することが可能になる。ＮＦＥＴのしきい値は、
予め充電したＶddによって検出したデータの破壊される
のを防止する。従って、検出増幅器は接続されたＬＤＬ
対の一方を速やかに放電するが、ビット線の電圧は基本
的に不変のままである。従って、データは検出増幅器か
ら第２検出増幅器に転送されてチップを離れる。データ
がＬＤＬｓに転送された後、制御回路は検出増幅器の活
性負荷をイネーブルし、この検出増幅器のハイの側をフ
ル・アップ・レベルにする。最後に、検出したデータを
アレイに戻して速やかに書き込むため、高抵抗パス・ゲ
ートのゲート電圧を上昇させてこれらのパス・ゲートの
選択抵抗を小さくし、これによってセルをリフレッシュ
する。
Ｌ、ＲＡＳ，ＳＡＥの次に付けた「バー」は反転を示
す。本発明の好適な実施例では、ビット線対は１対の高
抵抗パス・ゲートを介して検出増幅器に接続する。検出
の期間中、この高抵抗パス・ゲートはビット線対に蓄え
られている電荷と協働して検出増幅器に対する高抵抗受
動負荷として効率的に機能する。制御回路は、等化電圧
またはセット電圧を選択的に転送して検出増幅器をイネ
ーブルするのと同時に、ビット線の等化を選択的にオン
とオフに切り替える。更に、これをセットした後、検出
増幅器をＬＤＬｓに選択的に接続するが、これらのＬＤ
Ｌｓは低抵抗列選択パス・ゲートを介してＶddに予め充
電されている。例えＬＤＬｓがＶddに予め充電されてい
ても、ＮＦＥＴｓである列選択パス・ゲートによって検
出増幅器の能動負荷をセットする前にデータをＬＤＬｓ
に転送することが可能になる。ＮＦＥＴのしきい値は、
予め充電したＶddによって検出したデータの破壊される
のを防止する。従って、検出増幅器は接続されたＬＤＬ
対の一方を速やかに放電するが、ビット線の電圧は基本
的に不変のままである。従って、データは検出増幅器か
ら第２検出増幅器に転送されてチップを離れる。データ
がＬＤＬｓに転送された後、制御回路は検出増幅器の活
性負荷をイネーブルし、この検出増幅器のハイの側をフ
ル・アップ・レベルにする。最後に、検出したデータを
アレイに戻して速やかに書き込むため、高抵抗パス・ゲ
ートのゲート電圧を上昇させてこれらのパス・ゲートの
選択抵抗を小さくし、これによってセルをリフレッシュ
する。
【００２０】図４は、本発明による２つのビット線対に
よって共有されている検出増幅器を有する２５６メガビ
ットのＤＲＡＭのアレイの断面を概略的に示し、図５は
上記に対する制御論理を概略的に示す。通常は、ＶPRE
＝Ｖdd／２である。意図するところでは、各検出増幅器
は、本発明の精神から逸脱することなく、高抵抗パス・
ゲートを介して１つのビット線対または２つまたはこれ
以上のビット線対に接続してもよい。図６は、図４の好
適な実施例の検出増幅器、列スイッチ及びマルチプレク
サのブロック図である。
よって共有されている検出増幅器を有する２５６メガビ
ットのＤＲＡＭのアレイの断面を概略的に示し、図５は
上記に対する制御論理を概略的に示す。通常は、ＶPRE
＝Ｖdd／２である。意図するところでは、各検出増幅器
は、本発明の精神から逸脱することなく、高抵抗パス・
ゲートを介して１つのビット線対または２つまたはこれ
以上のビット線対に接続してもよい。図６は、図４の好
適な実施例の検出増幅器、列スイッチ及びマルチプレク
サのブロック図である。
【００２１】図４は、２つのビット線対、即ち右側の対
と左側の対によって共有された検出増幅器１６６を示
す。便宜上、これらの対と各対の要素は同一の符号で示
し、ＬまたはＲによって識別する。従って、左側の対の
セルは１６０Ｌによって示し、右側の対のセルは１６０
Ｒによって示す。各ビット線の対は復帰線１６３Ｌ、１
６３Ｒによってゲートされた等化回路１６２Ｌ、１６２
Ｒを有し、これは実質的に上述したように動作する。更
に、この共有された検出増幅器の構成では、本発明の好
適な実施例によれば、各ビット線対は１対の高抵抗パス
・ゲート１６４Ｌまたは１６４Ｒによって検出増幅器に
結合され、これらのパス・ゲートはマルチプレクサ（ｍ
ｕｘ）の半分の部分である。各対はここでは半マルチプ
レクサ１６４Ｌ、１６４Ｒと呼ぶ。マルチプレクサ１６
４（１６４Ｒと組み合わせた１６４Ｌ）はそれぞれマル
チプレクサ選択線ＭＳＬとＭＳＲ、１６５Ｌ、１６５Ｒ
によって制御され、選択したビット線対を検出増幅器１
６６に選択的に結合する。この検出増幅器１６６は１対
の交差結合したＮＦＥＴｓ１６８、１７０であり、図５
の制御回路１８５から供給されるΦNによってイネーブ
ルされる。ΦNは、検出増幅器ＮＦＥＴｓ１６８、１７
０のソースに接続される。検出増幅器１６６の出力は、
検出増幅器の出力対ＢＬ、ＢＬバーでマルチプレクサ１
６４に接続される。
と左側の対によって共有された検出増幅器１６６を示
す。便宜上、これらの対と各対の要素は同一の符号で示
し、ＬまたはＲによって識別する。従って、左側の対の
セルは１６０Ｌによって示し、右側の対のセルは１６０
Ｒによって示す。各ビット線の対は復帰線１６３Ｌ、１
６３Ｒによってゲートされた等化回路１６２Ｌ、１６２
Ｒを有し、これは実質的に上述したように動作する。更
に、この共有された検出増幅器の構成では、本発明の好
適な実施例によれば、各ビット線対は１対の高抵抗パス
・ゲート１６４Ｌまたは１６４Ｒによって検出増幅器に
結合され、これらのパス・ゲートはマルチプレクサ（ｍ
ｕｘ）の半分の部分である。各対はここでは半マルチプ
レクサ１６４Ｌ、１６４Ｒと呼ぶ。マルチプレクサ１６
４（１６４Ｒと組み合わせた１６４Ｌ）はそれぞれマル
チプレクサ選択線ＭＳＬとＭＳＲ、１６５Ｌ、１６５Ｒ
によって制御され、選択したビット線対を検出増幅器１
６６に選択的に結合する。この検出増幅器１６６は１対
の交差結合したＮＦＥＴｓ１６８、１７０であり、図５
の制御回路１８５から供給されるΦNによってイネーブ
ルされる。ΦNは、検出増幅器ＮＦＥＴｓ１６８、１７
０のソースに接続される。検出増幅器１６６の出力は、
検出増幅器の出力対ＢＬ、ＢＬバーでマルチプレクサ１
６４に接続される。
【００２２】検出増幅器は、ＢＬ、ＢＬバーの容量を最
小にするように設計され、その結果、読み取りの間、ビ
ット線対は、図６でＩSIGの符号で示す矢印によって示
すように、マルチプレクサの方向に低いＲＣを見る。こ
れに対して、図６でＩSAの符号で示す矢印によって示す
ように、検出増幅器１１６は、マルチプレクサの方向に
高いいＲＣを見る。従って、検出増幅器を半マルチプレ
クサ１６４Ｌ，１６４Ｒを介してビット線対に接続する
と、このビット線対上の信号は検出増幅器に転送され、
実質的に影響を受けない。しかし、検出増幅器１６６を
セットすると、マルチプレクサのパス・ゲートは検出増
幅器に対する負荷抵抗として機能し、ビット線対の電圧
は基本的に影響を受けない状態にある。
小にするように設計され、その結果、読み取りの間、ビ
ット線対は、図６でＩSIGの符号で示す矢印によって示
すように、マルチプレクサの方向に低いＲＣを見る。こ
れに対して、図６でＩSAの符号で示す矢印によって示す
ように、検出増幅器１１６は、マルチプレクサの方向に
高いいＲＣを見る。従って、検出増幅器を半マルチプレ
クサ１６４Ｌ，１６４Ｒを介してビット線対に接続する
と、このビット線対上の信号は検出増幅器に転送され、
実質的に影響を受けない。しかし、検出増幅器１６６を
セットすると、マルチプレクサのパス・ゲートは検出増
幅器に対する負荷抵抗として機能し、ビット線対の電圧
は基本的に影響を受けない状態にある。
【００２３】一度セットすると、検出増幅器からのデー
タは、ＣＳＬiがハイの場合、列スイッチ１７６を介し
てローカル・データ・ライン（ＬＤＬｓ）１８２、１８
４に供給されるが、この列スイッチ１７６は一対の低抵
抗ＮＦＥＴパス・ゲート１７８、１８０である。これら
の列スイッチのパス・ゲート１７８、１８０は半マルチ
プレクサ１６４Ｌ、１６４Ｒのパス・ゲートよりも実質
的により低い抵抗を有している。従って、検出増幅器を
列スイッチ１７６を介してＬＤＬｓに接続すると、検出
増幅器を通過する一次電流は、例え半マルチプレクサ１
６４Ｌ、１６４Ｒがオン状態のままで選択されても、Ｌ
ＤＬｓから供給される。コラム・スイッチ１７６は一対
のＮＦＥＴｓであるので、（Ｖdd）に充電されたＬＤＬ
の容量を検出増幅器に結合することに起因する潜在的な
混乱は基本的に除去される。ＮＦＥＴパス・ゲートは、
ＮＦＥＴのしきい電圧の故に、通常ならこのような結合
によって導入されるノイズを減少させる。従って、この
混乱は除去される。
タは、ＣＳＬiがハイの場合、列スイッチ１７６を介し
てローカル・データ・ライン（ＬＤＬｓ）１８２、１８
４に供給されるが、この列スイッチ１７６は一対の低抵
抗ＮＦＥＴパス・ゲート１７８、１８０である。これら
の列スイッチのパス・ゲート１７８、１８０は半マルチ
プレクサ１６４Ｌ、１６４Ｒのパス・ゲートよりも実質
的により低い抵抗を有している。従って、検出増幅器を
列スイッチ１７６を介してＬＤＬｓに接続すると、検出
増幅器を通過する一次電流は、例え半マルチプレクサ１
６４Ｌ、１６４Ｒがオン状態のままで選択されても、Ｌ
ＤＬｓから供給される。コラム・スイッチ１７６は一対
のＮＦＥＴｓであるので、（Ｖdd）に充電されたＬＤＬ
の容量を検出増幅器に結合することに起因する潜在的な
混乱は基本的に除去される。ＮＦＥＴパス・ゲートは、
ＮＦＥＴのしきい電圧の故に、通常ならこのような結合
によって導入されるノイズを減少させる。従って、この
混乱は除去される。
【００２４】ＬＤＬｓ１８２、１８４は、ＭＤＬｓを介
して伝統的な検出増幅器（図示せず）に接続される。こ
の第２検出増幅器は本発明の提供する効果を活用し、検
出増幅器１６６が十分な信号をＬＤＬｓ１８２、１８４
に強制的に供給するのと同時にこの検出増幅器１６６の
出力を増幅することによって性能を向上させる。
して伝統的な検出増幅器（図示せず）に接続される。こ
の第２検出増幅器は本発明の提供する効果を活用し、検
出増幅器１６６が十分な信号をＬＤＬｓ１８２、１８４
に強制的に供給するのと同時にこの検出増幅器１６６の
出力を増幅することによって性能を向上させる。
【００２５】データをＬＤＬｓに転送した後、検出増幅
器１６６の出力対ＢＬ，ＢＬバーに接続された、検出増
幅器の活性負荷、一対の交差結合ＰＦＥＴｓ１７２、１
７４は、これによって検出されたデータをラッチし、フ
ルＶddアップ・レベルを供給する。このｚ検出増幅器の
負荷は、また通常の書き込み期間中にデータを補強す
る。ΦP、制御回路１８５によってイネーブルされたこ
の検出増幅器の活性負荷は、交差結合ＰＦＥＴｓ１７
２、１７４のソースに接続する。ΦPが増加すると、検
出増幅器がラッチされる。
器１６６の出力対ＢＬ，ＢＬバーに接続された、検出増
幅器の活性負荷、一対の交差結合ＰＦＥＴｓ１７２、１
７４は、これによって検出されたデータをラッチし、フ
ルＶddアップ・レベルを供給する。このｚ検出増幅器の
負荷は、また通常の書き込み期間中にデータを補強す
る。ΦP、制御回路１８５によってイネーブルされたこ
の検出増幅器の活性負荷は、交差結合ＰＦＥＴｓ１７
２、１７４のソースに接続する。ΦPが増加すると、検
出増幅器がラッチされる。
【００２６】ここに参照として含まれている「ダイナミ
ック・タイプ半導体メモリ素子に於ける共有−検出増幅
器の制御信号発生回路とその動作方法」という名称のフ
ジシマ他に対する米国特許Ｎｏ．５，２６７，２１４に
開示されているような従来技術のＤＲＡＭ検出スキーム
に於ける検出増幅器と異なって、これらの２つの交差結
合ＰＦＥＴｓ１７２、１７４は、検出増幅器の一部では
ない。更に、フジシマはＲＡＭを教示し、ここではビッ
ト線は低抵抗パス・ゲートによって検出増幅器に接続さ
れている。フジシマのパス・ゲートの低い抵抗は、イネ
ーブル後に交差結合ＮＦＥＴをセットした場合、更に小
さくなり、ビット線パス・ゲートの駆動は、検出増幅器
の交差結合されたＰＦＥＴ部分のイネーブルと同時にＶ
dd超に上昇され、その結果、検出増幅器はビット線対に
対してフル電圧レベルの駆動を行う。フジシマの検出増
幅器のこのＰＦＥＴ部分をセットした後に於いてのみ、
列選択パス・ゲートは開かれ、従ってデータをチップか
ら転送するのが遅くなる。
ック・タイプ半導体メモリ素子に於ける共有−検出増幅
器の制御信号発生回路とその動作方法」という名称のフ
ジシマ他に対する米国特許Ｎｏ．５，２６７，２１４に
開示されているような従来技術のＤＲＡＭ検出スキーム
に於ける検出増幅器と異なって、これらの２つの交差結
合ＰＦＥＴｓ１７２、１７４は、検出増幅器の一部では
ない。更に、フジシマはＲＡＭを教示し、ここではビッ
ト線は低抵抗パス・ゲートによって検出増幅器に接続さ
れている。フジシマのパス・ゲートの低い抵抗は、イネ
ーブル後に交差結合ＮＦＥＴをセットした場合、更に小
さくなり、ビット線パス・ゲートの駆動は、検出増幅器
の交差結合されたＰＦＥＴ部分のイネーブルと同時にＶ
dd超に上昇され、その結果、検出増幅器はビット線対に
対してフル電圧レベルの駆動を行う。フジシマの検出増
幅器のこのＰＦＥＴ部分をセットした後に於いてのみ、
列選択パス・ゲートは開かれ、従ってデータをチップか
ら転送するのが遅くなる。
【００２７】これに対して、本発明の場合、この活性負
荷をセットする前にデータは既にチップから転送されて
いる。更に、データをチップから転送する前にビット線
対を全電圧レベルに充放電するので、アクセス時間が浪
費されない。その代わり、データをチップから待機して
いるユーザに転送するのに続いて、ビット線対をフル・
レベルに駆動するが、しかしこれはＰＦＥＴの負荷１７
２、１７４を検出増幅器にセットしてから行うものであ
る。
荷をセットする前にデータは既にチップから転送されて
いる。更に、データをチップから転送する前にビット線
対を全電圧レベルに充放電するので、アクセス時間が浪
費されない。その代わり、データをチップから待機して
いるユーザに転送するのに続いて、ビット線対をフル・
レベルに駆動するが、しかしこれはＰＦＥＴの負荷１７
２、１７４を検出増幅器にセットしてから行うものであ
る。
【００２８】マルチプレクサ選択線をＶdd超に昇圧して
検出増幅器１６６と検出増幅器の活性負荷からビット線
対に対してフル・レベルにゲートする。マルチプレクサ
制御装置をＶdd超に昇圧すると、実質的に全ての検出増
幅器の電流ＩSAは、ビット線対に対して流れると共にビ
ット線対から流れる。
検出増幅器１６６と検出増幅器の活性負荷からビット線
対に対してフル・レベルにゲートする。マルチプレクサ
制御装置をＶdd超に昇圧すると、実質的に全ての検出増
幅器の電流ＩSAは、ビット線対に対して流れると共にビ
ット線対から流れる。
【００２９】図５の特別制御回路１８５は、アレイ、検
出増幅器及び検出増幅器の活性負荷に対して通常の制御
とテスト−特定制御の両方を行う。制御回路１８５に入
力したテスト制御信号ＴSIGは、ハイの状態に保持さ
れ、テストの期間中のみローに駆動される。ＴSIGは、
ＮＡＮＤゲート１９０のΦSAとのＮＡＮＤをとられ、検
出増幅器イネーブルＳＡＥバーを発生する。ＴSIGは、
また１個のＮＡＮＤゲート２０４によって代表される１
個以上のＮＡＮＧゲートに於いてΦEQとのＮＡＮＤをと
られ、ΦPRELとΦPRER（ΦPREL、R）を発生する。好まし
くは、ΦEQは２つの独立した信号ΦEQLとΦEQRであり、
これらの信号は、各々ＴSIGとのＮＡＮＤととる。また
は、別のＬ／Ｒ選択信号と ΦEQ及びＴSIGとのＮＡＮＤ
をとり、ΦPREL 、R・を発生してもよい。オプションとし
て、ΦPRELとΦRPERは、単純にΦEQとＴS IGとのＮＡＮ
Ｄをとることによって発生した同一の信号でもよい。
出増幅器及び検出増幅器の活性負荷に対して通常の制御
とテスト−特定制御の両方を行う。制御回路１８５に入
力したテスト制御信号ＴSIGは、ハイの状態に保持さ
れ、テストの期間中のみローに駆動される。ＴSIGは、
ＮＡＮＤゲート１９０のΦSAとのＮＡＮＤをとられ、検
出増幅器イネーブルＳＡＥバーを発生する。ＴSIGは、
また１個のＮＡＮＤゲート２０４によって代表される１
個以上のＮＡＮＧゲートに於いてΦEQとのＮＡＮＤをと
られ、ΦPRELとΦPRER（ΦPREL、R）を発生する。好まし
くは、ΦEQは２つの独立した信号ΦEQLとΦEQRであり、
これらの信号は、各々ＴSIGとのＮＡＮＤととる。また
は、別のＬ／Ｒ選択信号と ΦEQ及びＴSIGとのＮＡＮＤ
をとり、ΦPREL 、R・を発生してもよい。オプションとし
て、ΦPRELとΦRPERは、単純にΦEQとＴS IGとのＮＡＮ
Ｄをとることによって発生した同一の信号でもよい。
【００３０】ＳＡＥバーの定常状態レベルは、検出増幅
器のイネーブル／ディスエーブル相ΦNと検出増幅器の
活性負荷のイネーブル／ディスエーブル相ΦPの両方の
レベルを選する。ＳＡＥバーはＮＦＥＴｓ１９２、１９
４のゲートに直接接続され、これらのＮＦＥＴｓ１９
２、１９４はＶPREとΦPまたはΦNの間にそれぞれ接続
されているＳＡＥバーはインバータ１９６に於いて反転
され、ＳＡＥを発生する。ＳＡＥはＮＦＥＴ１９８のゲ
ートに接続され、このＮＦＥＴ１９８はΦNとアースの
間に接続れている。また、ＳＡＥバーは遅延回路２００
の入力に接続され、この遅延回路２００の出力はＰＦＥ
Ｔ２０２のゲートに接続されている。ＰＦＥＴ２０２は
ＶddΦPの間に接続され、交差結合ＰＦＥＴｓ１７２、
１７４に対してΦPとＶddの間に経路を設ける。遅延回
路２００はＳＡＥバーを、好ましくは検出増幅器がセッ
トされ第１ビットが列スイッチ１７６を介してＬＤＬｓ
１８２、１８４に転送された後まで、遅延させる。
器のイネーブル／ディスエーブル相ΦNと検出増幅器の
活性負荷のイネーブル／ディスエーブル相ΦPの両方の
レベルを選する。ＳＡＥバーはＮＦＥＴｓ１９２、１９
４のゲートに直接接続され、これらのＮＦＥＴｓ１９
２、１９４はＶPREとΦPまたはΦNの間にそれぞれ接続
されているＳＡＥバーはインバータ１９６に於いて反転
され、ＳＡＥを発生する。ＳＡＥはＮＦＥＴ１９８のゲ
ートに接続され、このＮＦＥＴ１９８はΦNとアースの
間に接続れている。また、ＳＡＥバーは遅延回路２００
の入力に接続され、この遅延回路２００の出力はＰＦＥ
Ｔ２０２のゲートに接続されている。ＰＦＥＴ２０２は
ＶddΦPの間に接続され、交差結合ＰＦＥＴｓ１７２、
１７４に対してΦPとＶddの間に経路を設ける。遅延回
路２００はＳＡＥバーを、好ましくは検出増幅器がセッ
トされ第１ビットが列スイッチ１７６を介してＬＤＬｓ
１８２、１８４に転送された後まで、遅延させる。
【００３１】これらの信号に対する定常状態の条件は下
記の通りである。待機中、ＲＡＳバーがハイであれば、
ΦEQとΦSAはいずれもローであり、ΦPREL、RとＳＡＥバ
ーをハイに保持する。従って、全てのビット線と両ΦN
とΦPはＶPREでクランプされる。検出増幅器１６６はデ
ィスエーブルされる。しかし、アクセスの期間中、ＲＡ
ＳバーとＳＡＥバーはローであり、ＳＡＥはハイであ
り、ΦPはハイであり（Ｖddに於いて）、ΦNはローであ
る（アースに於いて）。ＮＥＦＴ１９８は、オンする
と、検出増幅器１６０に対してアースに至る経路を設け
る。ＰＦＥＴ２０２は、オンすると、検出増幅器の活性
負荷に対してＶddに至る経路を設ける。
記の通りである。待機中、ＲＡＳバーがハイであれば、
ΦEQとΦSAはいずれもローであり、ΦPREL、RとＳＡＥバ
ーをハイに保持する。従って、全てのビット線と両ΦN
とΦPはＶPREでクランプされる。検出増幅器１６６はデ
ィスエーブルされる。しかし、アクセスの期間中、ＲＡ
ＳバーとＳＡＥバーはローであり、ＳＡＥはハイであ
り、ΦPはハイであり（Ｖddに於いて）、ΦNはローであ
る（アースに於いて）。ＮＥＦＴ１９８は、オンする
と、検出増幅器１６０に対してアースに至る経路を設け
る。ＰＦＥＴ２０２は、オンすると、検出増幅器の活性
負荷に対してＶddに至る経路を設ける。
【００３２】本発明の好適な実施例に於いて、遅延回路
２００は、簡単なポリシリコンのＲＣ遅延回路とこのＲ
Ｃ遅延回路からの信号を再形成するインバータである。
他の代替実施例では、遅延回路２００は、偶数個の直列
に接続したインバータであり、更に詳しくは、６個の８
個の間のインバータである。
２００は、簡単なポリシリコンのＲＣ遅延回路とこのＲ
Ｃ遅延回路からの信号を再形成するインバータである。
他の代替実施例では、遅延回路２００は、偶数個の直列
に接続したインバータであり、更に詳しくは、６個の８
個の間のインバータである。
【００３３】図７は、本発明の好適な実施例による図５
の制御論理回路１８５を使用して図４のアレイを読み取
る場合のタイミング図である。通常、普通の動作状態で
は、ＴSIGはハイの状態にあり、ＶPREはＶdd／２に保持
されている。代表的なＤＲＡＭ選択信号であるＲＡＳバ
ーは特有のタイミング・チェーンを駆動し、このタイミ
ング・チェーンはワード線ＷＬ，ビット線等化信号ΦEQ
と検出増幅器イネーブル信号ΦSAを選択して駆動する。
ＮＦＥＴｓ１９２、１９４は、通常、待機期間中にＲＡ
Ｓバーがハイであれば、ＶPREをΦNとΦPに結合する
が、またテスト期間中にＴSIGとＲＡＳバーの両方がロ
ーであれば、また上記結合を行う。ΦPRELとΦPRERは、
等化信号ΦEQとテスト制御信号ＴSIGの両方がハイであ
る場合にのみ、ローである。さもなければ、ＲＡＳバー
がハイであるか、またはＴSIGとＲＡＳバーの両方がロ
ーであるテスト期間中、各ビット線対に於ける線の対は
共に結合されてＶPREニなる。ＶPREは検出中、その結合
がビット線と検出増幅器から解かれる。好ましくは、Φ
P、ΦNとΦPREL、Rはビット線を多重化するために設けた
共通線である。または、ΦP、ΦNとΦPREL、Rの制御は、
各ビット線対について個別に行われてもよい。
の制御論理回路１８５を使用して図４のアレイを読み取
る場合のタイミング図である。通常、普通の動作状態で
は、ＴSIGはハイの状態にあり、ＶPREはＶdd／２に保持
されている。代表的なＤＲＡＭ選択信号であるＲＡＳバ
ーは特有のタイミング・チェーンを駆動し、このタイミ
ング・チェーンはワード線ＷＬ，ビット線等化信号ΦEQ
と検出増幅器イネーブル信号ΦSAを選択して駆動する。
ＮＦＥＴｓ１９２、１９４は、通常、待機期間中にＲＡ
Ｓバーがハイであれば、ＶPREをΦNとΦPに結合する
が、またテスト期間中にＴSIGとＲＡＳバーの両方がロ
ーであれば、また上記結合を行う。ΦPRELとΦPRERは、
等化信号ΦEQとテスト制御信号ＴSIGの両方がハイであ
る場合にのみ、ローである。さもなければ、ＲＡＳバー
がハイであるか、またはＴSIGとＲＡＳバーの両方がロ
ーであるテスト期間中、各ビット線対に於ける線の対は
共に結合されてＶPREニなる。ＶPREは検出中、その結合
がビット線と検出増幅器から解かれる。好ましくは、Φ
P、ΦNとΦPREL、Rはビット線を多重化するために設けた
共通線である。または、ΦP、ΦNとΦPREL、Rの制御は、
各ビット線対について個別に行われてもよい。
【００３４】従って、図７に於いて、ＲＡＳバーがロー
になると、読み取りに対するアクセスが開始される。Ｒ
ＡＳバーがローになることによって、ΦEQL、Rがハイに
駆動され、これによってΦPREが低下して等化素子２１
０、２１２をオフし、ＮＦＥＴｓ２１４、２１６、２１
８と２２０がオフされると、ビット線対をＶPREから切
り放す。ワード線ＷＬＬが上昇すると、セル１６０Ｌを
ビット線対ＢＬＬ、ＢＬＬバーに接続する。ワード線が
上昇するするのに従って、選択されていないビット線対
上のマルチプレクサ制御線１６５Ｒが低下し、この対を
検出増幅器から切り離す。選択されたビット線対上のマ
ルチプレクサ制御線１６５Ｌはハイのままであり、この
選択されたビット線対からの全ての信号を検出増幅器に
転送する。ＶSがセルから転送れるのに従って、ＶSIGが
ＢＬＬ、ＢＬＬバーに発生する。ＶSIGはＢＬ、ＢＬバ
ー上の検出増幅器に転送されるが、この理由は、検出増
幅器の容量が小さいからである。従って、一度ＶSIGが
ビット線対ＢＬＬ、ＢＬＬバーに発生すると、ΦSAが上
昇してＳＡＥをローに駆動する。ＳＡＥバーがローにな
ると、ＮＦＥＴｓ１９２、１９４をオフし、これによっ
てΦPとΦNをＶPREから切り離す。ＳＡＥバーはインバ
ータ１９６によって反転され、ＳＡＥをハイに駆動す
る。ＳＡＥがハイになるとＮＦＥＴ１９８をオンし、Φ
Nをアース電位に引き下げ、これによって検出増幅器１
６６をットする。ＶSIGによって、検出増幅器はこの検
出増幅器の出力ＢＬＬ、ＢＬＬバーの１つをローに引き
下げる。
になると、読み取りに対するアクセスが開始される。Ｒ
ＡＳバーがローになることによって、ΦEQL、Rがハイに
駆動され、これによってΦPREが低下して等化素子２１
０、２１２をオフし、ＮＦＥＴｓ２１４、２１６、２１
８と２２０がオフされると、ビット線対をＶPREから切
り放す。ワード線ＷＬＬが上昇すると、セル１６０Ｌを
ビット線対ＢＬＬ、ＢＬＬバーに接続する。ワード線が
上昇するするのに従って、選択されていないビット線対
上のマルチプレクサ制御線１６５Ｒが低下し、この対を
検出増幅器から切り離す。選択されたビット線対上のマ
ルチプレクサ制御線１６５Ｌはハイのままであり、この
選択されたビット線対からの全ての信号を検出増幅器に
転送する。ＶSがセルから転送れるのに従って、ＶSIGが
ＢＬＬ、ＢＬＬバーに発生する。ＶSIGはＢＬ、ＢＬバ
ー上の検出増幅器に転送されるが、この理由は、検出増
幅器の容量が小さいからである。従って、一度ＶSIGが
ビット線対ＢＬＬ、ＢＬＬバーに発生すると、ΦSAが上
昇してＳＡＥをローに駆動する。ＳＡＥバーがローにな
ると、ＮＦＥＴｓ１９２、１９４をオフし、これによっ
てΦPとΦNをＶPREから切り離す。ＳＡＥバーはインバ
ータ１９６によって反転され、ＳＡＥをハイに駆動す
る。ＳＡＥがハイになるとＮＦＥＴ１９８をオンし、Φ
Nをアース電位に引き下げ、これによって検出増幅器１
６６をットする。ＶSIGによって、検出増幅器はこの検
出増幅器の出力ＢＬＬ、ＢＬＬバーの１つをローに引き
下げる。
【００３５】検出増幅器１６６をセットすると、選択さ
れた半マルチプレクサ１６４Ｌは、検出増幅器１６６に
対して非常に抵抗の高い負荷抵抗として作用する。従っ
て、この検出増幅器の一方の側がアース電位に引き下げ
られても、個の選択された半マルチプレクサ１６４Ｌは
検出増幅器がビット線対から入手した電流を制限し、そ
の結果、ビット線は基本的にその検出条件Ｖdd／２とＶ
SIGの状態のままである。この状態で十分時間の経過し
た後、検出増幅器はビット線対の一方をマルチプレクサ
１６４を介してアースに放電させることが理解できる。
れた半マルチプレクサ１６４Ｌは、検出増幅器１６６に
対して非常に抵抗の高い負荷抵抗として作用する。従っ
て、この検出増幅器の一方の側がアース電位に引き下げ
られても、個の選択された半マルチプレクサ１６４Ｌは
検出増幅器がビット線対から入手した電流を制限し、そ
の結果、ビット線は基本的にその検出条件Ｖdd／２とＶ
SIGの状態のままである。この状態で十分時間の経過し
た後、検出増幅器はビット線対の一方をマルチプレクサ
１６４を介してアースに放電させることが理解できる。
【００３６】検出増幅器をセットした後、ＣＳＬiをハ
イに駆動し、ローカル・データ線１２、１８４（Ｖddに
プレチャージされている）を検出増幅器の出力ＢＬ、Ｂ
Ｌバーにそれぞれ接続している列スイッチ１７６を開に
する。選択した半マルチプレクサ１６４Ｌに対して、列
スイッチのパス・ゲート１７８、１８０は非常に高い長
さに対する幅の比率（Ｗ／Ｌ）を有し、従って、非常に
低い抵抗を示している。列スイッチ１７６を選択する
と、検出増幅器に流れる電流の大部分は選択された半マ
ルチプレクサ１６４Ｌを有するＬＤＬｓから流れたもの
であり、ビット線対から流れる電流は殆どないように、
列スイッチ・パス・ゲート１７８、１８０を設計する。
更に、ＮＦＥＴのパス・ゲート１７８と１８０はＬＤＬ
ｓから検出増幅器１６６に転送される電圧を制限し、こ
れによってこの増幅器内の検出データの破壊を回避して
いる。
イに駆動し、ローカル・データ線１２、１８４（Ｖddに
プレチャージされている）を検出増幅器の出力ＢＬ、Ｂ
Ｌバーにそれぞれ接続している列スイッチ１７６を開に
する。選択した半マルチプレクサ１６４Ｌに対して、列
スイッチのパス・ゲート１７８、１８０は非常に高い長
さに対する幅の比率（Ｗ／Ｌ）を有し、従って、非常に
低い抵抗を示している。列スイッチ１７６を選択する
と、検出増幅器に流れる電流の大部分は選択された半マ
ルチプレクサ１６４Ｌを有するＬＤＬｓから流れたもの
であり、ビット線対から流れる電流は殆どないように、
列スイッチ・パス・ゲート１７８、１８０を設計する。
更に、ＮＦＥＴのパス・ゲート１７８と１８０はＬＤＬ
ｓから検出増幅器１６６に転送される電圧を制限し、こ
れによってこの増幅器内の検出データの破壊を回避して
いる。
【００３７】従って、殆ど同時に、データを検出し、Ｌ
ＤＬｓ１８２、１８４に転送し、次に、ＭＤＬｓに転送
して第２検出増幅器（図示せず）内で再びこれを検出す
る。これらの動作は全て交差結合ＰＦＥＴｓ１７２、１
７４をセットする前に行う。これによって、従来技術の
ＤＲＡＭｓに対して待ち時間が大幅に削減され、これは
ＳＤＲＡＭｓまたはＥＤＯバーストＤＲＡＭｓに対する
重要な効果である。
ＤＬｓ１８２、１８４に転送し、次に、ＭＤＬｓに転送
して第２検出増幅器（図示せず）内で再びこれを検出す
る。これらの動作は全て交差結合ＰＦＥＴｓ１７２、１
７４をセットする前に行う。これによって、従来技術の
ＤＲＡＭｓに対して待ち時間が大幅に削減され、これは
ＳＤＲＡＭｓまたはＥＤＯバーストＤＲＡＭｓに対する
重要な効果である。
【００３８】引き続いて、ＳＡＥバーは遅延回路２００
を介して転送されてＰＦＥＴ２０２のゲートをローに
し、これによってΦPをＶddに駆動する。ΦPがＶddにな
ると、検出増幅器の活性負荷の交差結合ＰＦＥＴｓ１７
２、１７４は検出増幅器のフローティング側のハイの状
態をＶddに引き下げ、この検出増幅器１６６をラッチす
る。活性検出負荷をイネーブルされた後、マルチプレク
サ選択線１６５Ｌまたは１６５ＲはＶdd超に昇圧され、
データを速やかにビット線対ＢＬ、ＢＬバーに転送して
セルに書き込むように選択したマルチプレクサの選択抵
抗を減少させる。
を介して転送されてＰＦＥＴ２０２のゲートをローに
し、これによってΦPをＶddに駆動する。ΦPがＶddにな
ると、検出増幅器の活性負荷の交差結合ＰＦＥＴｓ１７
２、１７４は検出増幅器のフローティング側のハイの状
態をＶddに引き下げ、この検出増幅器１６６をラッチす
る。活性検出負荷をイネーブルされた後、マルチプレク
サ選択線１６５Ｌまたは１６５ＲはＶdd超に昇圧され、
データを速やかにビット線対ＢＬ、ＢＬバーに転送して
セルに書き込むように選択したマルチプレクサの選択抵
抗を減少させる。
【００３９】ＲＡＳバーが上昇すると、読み取りが終了
し、ＲＡＭは待機状態になる。従って、ＲＡＳバーが上
昇してワード線ＷＬＬをリセットし、このワード線ロー
に引き下げる。ワード線がローに引き下げられた後、Φ
SAをローに引き下げる。ΦSAはＮＡＮＤゲート１９０に
よって反転されてＳＡＥバーをハイに駆動し、ＮＦＥＴ
ｓ１９２、１９４のゲートを駆動してΦPとΦNをＶPRE
に戻す。検出増幅器をディスエーブルすると、等化信号
ΦEQがローに引き下げられ、ＮＡＮＤゲート２０４はΦ
PREL、Rをハイに駆動する。従って、ΦPREL、Rがハイにな
ると、等化ＮＦＥＴｓ２１０、２１２がオンになり、ビ
ット線対を共に有効に短絡させる。ＶPR E（Ｖdd／２に
於ける）は、ＮＦＥＴｓ２１４、２１６、２１８、と２
２０を介してビット線対に転送する。ビット線が等しく
なってＶdd／２にプレチャージされると、次のＲＡＳサ
イクルが開始される。
し、ＲＡＭは待機状態になる。従って、ＲＡＳバーが上
昇してワード線ＷＬＬをリセットし、このワード線ロー
に引き下げる。ワード線がローに引き下げられた後、Φ
SAをローに引き下げる。ΦSAはＮＡＮＤゲート１９０に
よって反転されてＳＡＥバーをハイに駆動し、ＮＦＥＴ
ｓ１９２、１９４のゲートを駆動してΦPとΦNをＶPRE
に戻す。検出増幅器をディスエーブルすると、等化信号
ΦEQがローに引き下げられ、ＮＡＮＤゲート２０４はΦ
PREL、Rをハイに駆動する。従って、ΦPREL、Rがハイにな
ると、等化ＮＦＥＴｓ２１０、２１２がオンになり、ビ
ット線対を共に有効に短絡させる。ＶPR E（Ｖdd／２に
於ける）は、ＮＦＥＴｓ２１４、２１６、２１８、と２
２０を介してビット線対に転送する。ビット線が等しく
なってＶdd／２にプレチャージされると、次のＲＡＳサ
イクルが開始される。
【００４０】本発明を好適な実施例について説明した
が、特許請求の範囲に記載した本発明の精神から乖離す
ることなく多くの変形と変更が当業者によって行われる
ことが理解できる。特許請求の範囲は、本発明の精神を
逸脱していないこれらの変更と変形を包含することを意
図するものである。
が、特許請求の範囲に記載した本発明の精神から乖離す
ることなく多くの変形と変更が当業者によって行われる
ことが理解できる。特許請求の範囲は、本発明の精神を
逸脱していないこれらの変更と変形を包含することを意
図するものである。
【００４１】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）であって、行と列に構成されたメモリ・セルの
アレイと、上記各行内のワード線であって、上記行内の
メモリ・セルに接続され、行のアドレスに応答する上記
ワード線と、上記各列内のビット線対であって、上記列
は列のアドレスに応答して選択され、上記半ビット線対
を基準電圧レベルに復帰させる復帰手段と、上記ビット
線対の両方の線を共に選択的に短絡させる等化手段と、
上記ビット線対を選択するビット選択手段を有するビッ
ト線対と、イネーブル信号に応答して上記メモリ・セル
に格納されているデータを検出する検出手段であって、
上記ビット選択手段を介して選択されたビット線対に接
続されている上記検出手段と、上記検出手段と選択され
たビット線対をローカル・データ線（ＬＤＬ）に選択的
に結合する列選択手段とを有し、上記ビット選択手段は
読み取り期間中上記列選択手段よりもより大きい抵抗を
有することを特徴とするＤＲＡＭ。 （２）上記各列は複数のビット線対を有し、上記複数の
ビット線対の上記ビット選択手段は共に結合されてマル
チプレクサを形成することを特徴とする上記（１）記載
のＤＲＡＭ。 （３）上記ビット選択手段は、一対のＮＦＥＴであるこ
とを特徴とする上記（１）記載のＤＲＡＭ。 （４）上記検出手段は検出増幅器であり、上記選択され
たビット線対上のデータ信号を上記検出増幅器に転送す
るように上記ビット選択抵抗を設定し、上記検出増幅器
を設定することによって上記ビット線対上の信号を実質
的に影響を受けないようにすることを特徴とする上記
（１）記載のＤＲＡＭ。 （５）上記検出手段は検出増幅器であり、上記検出増幅
器をセットすると、上記検出増幅器内のデータは上記Ｌ
ＤＬに転送され、上記ビット線対上の信号は実質的に影
響を受けないようにするよう上記列選択抵抗を設定する
ことを特徴とする上記（１）記載のＤＲＡＭ。 （６）上記ビット選択手段の選択抵抗は、読み取り期間
中に比べて書き込み期間中には実質的により小さいこと
を特徴とする上記（１）記載のＤＲＡＭ。 （７）上記検出手段は検出増幅器であり、上記検出増幅
器内の検出されたデータをラッチする手段によって構成
されることを特徴とする上記（１）記載のＤＲＡＭ。 （８）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）であって、行と列に構成されたメモリ・セルの
アレイと、上記各行内のワード線であって、上記行内の
メモリ・セルに接続され、行のアドレスに応答する上記
ワード線と、上記各列内の複数のビット線対であって、
上記列は列のアドレスに応答して選択され、上記ビット
線対を基準電圧レベルに復帰させる復帰手段と、上記半
ビット線対の両方の線を共に選択的に短絡させる等化手
段と、部分マルチプレクサであって１対のＮＦＥＴによ
って構成され、上記対の上記各ビット線は上記一方のＮ
ＦＥＴに接続される上記部分マルチプレクサを有するビ
ット線対と、上記各ビット線対の部分マルチプレクサを
介して上記列の複数のビット線対に接続された検出増幅
器と、上記検出増幅器内の検出したデータをラッチする
手段と、上記検出増幅器とローカル・データ線（ＬＤ
Ｌ）の間に接続された列選択パス・ゲートをを含み、上
記部分マルチプレクサは読み取り期間中は上記列選択パ
ス・ゲートよりもより高い選択抵抗を有すると共に書き
込み期間中は実質的により低い選択抵抗を有することを
特徴とするＤＲＡＭ。 （９）上記選択されたビット線対上のデータ信号を上記
検出増幅器に転送するように上記ビット選択抵抗を設定
し、上記検出増幅器を設定することによって上記ビット
線対上の信号を実質的に影響を受けないようにすること
を特徴とする上記（８）記載のＤＲＡＭ。 （１０）上記検出増幅器をセットすると上記検出増幅器
内のデータは上記ＬＤＬに転送され、上記ビット線対上
の信号は実質的に影響を受けないように上記列選択パス
・ゲートの選択抵抗を設定することを特徴とする上記
（８）記載のＤＲＡＭ。 （１１）上記検出増幅器は一対の交差結合ＮＦＥＴｓで
あり、上記ラッチ手段は一対の交差結合ＰＦＥＴｓであ
ることを特徴とする上記（８）記載のＤＲＡＭ。 （１２）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）であって、行と列に構成されたメモリ・セ
ルのアレイと、上記各行内のワード線であって、上記行
内のメモリ・セルに接続され、行のアドレスに応答する
上記ワード線と、上記各列内の複数のビット線対であっ
て、上記列は列のアドレスに応答して選択され、上記ビ
ット線対を基準電圧レベルに復帰させる復帰手段と、上
記半ビット線対の両方の線を共に選択的に短絡させる等
化手段と、部分マルチプレクサであって１対のＮＦＥＴ
によって構成され、上記対の上記各ビット線は上記一方
のＮＦＥＴに接続される上記部分マルチプレクサを有す
る上記複数のビット線対と、センス・イネーブル信号と
マルチプレクサの間に接続された検出増幅器であって、
上記マルチプレクサは上記列の複数のビット線対の部分
マルチプレクサであり、選択されたビット線対上のデー
タ信号が上記検出増幅器に転送されるように上記部分マ
ルチプレクサ内のＮＦＥＴの列選択抵抗を設定し、上記
検出増幅器を設定することによって上記ビット線対上の
信号を実質的に影響を受けないようにする上記検出増幅
器と、上記検出増幅器と検出ラッチ・イネーブルの間に
接続された一対の交差接続ＰＦＥＴであって、上記検出
増幅器をセットすると、上記検出増幅器内のデータは上
記ＬＤＬに転送され、上記ビット線対上の信号は実質的
に影響を受けないように上記列選択パス・ゲートの選択
抵抗を設定する上記一対の交差結合ＰＦＥＴと、上記検
出増幅器とローカル・データ線（ＬＤＬ）の間に接続さ
れた列選択パス・ゲートとを含み、上記部分マルチプレ
クサは読み取り期間中は上記列選択パス・ゲートよりも
より高い選択抵抗を有すると共に書き込み期間中は実質
的により低い選択抵抗を有することを特徴とするＤＲＡ
Ｍ。
の事項を開示する。 （１）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）であって、行と列に構成されたメモリ・セルの
アレイと、上記各行内のワード線であって、上記行内の
メモリ・セルに接続され、行のアドレスに応答する上記
ワード線と、上記各列内のビット線対であって、上記列
は列のアドレスに応答して選択され、上記半ビット線対
を基準電圧レベルに復帰させる復帰手段と、上記ビット
線対の両方の線を共に選択的に短絡させる等化手段と、
上記ビット線対を選択するビット選択手段を有するビッ
ト線対と、イネーブル信号に応答して上記メモリ・セル
に格納されているデータを検出する検出手段であって、
上記ビット選択手段を介して選択されたビット線対に接
続されている上記検出手段と、上記検出手段と選択され
たビット線対をローカル・データ線（ＬＤＬ）に選択的
に結合する列選択手段とを有し、上記ビット選択手段は
読み取り期間中上記列選択手段よりもより大きい抵抗を
有することを特徴とするＤＲＡＭ。 （２）上記各列は複数のビット線対を有し、上記複数の
ビット線対の上記ビット選択手段は共に結合されてマル
チプレクサを形成することを特徴とする上記（１）記載
のＤＲＡＭ。 （３）上記ビット選択手段は、一対のＮＦＥＴであるこ
とを特徴とする上記（１）記載のＤＲＡＭ。 （４）上記検出手段は検出増幅器であり、上記選択され
たビット線対上のデータ信号を上記検出増幅器に転送す
るように上記ビット選択抵抗を設定し、上記検出増幅器
を設定することによって上記ビット線対上の信号を実質
的に影響を受けないようにすることを特徴とする上記
（１）記載のＤＲＡＭ。 （５）上記検出手段は検出増幅器であり、上記検出増幅
器をセットすると、上記検出増幅器内のデータは上記Ｌ
ＤＬに転送され、上記ビット線対上の信号は実質的に影
響を受けないようにするよう上記列選択抵抗を設定する
ことを特徴とする上記（１）記載のＤＲＡＭ。 （６）上記ビット選択手段の選択抵抗は、読み取り期間
中に比べて書き込み期間中には実質的により小さいこと
を特徴とする上記（１）記載のＤＲＡＭ。 （７）上記検出手段は検出増幅器であり、上記検出増幅
器内の検出されたデータをラッチする手段によって構成
されることを特徴とする上記（１）記載のＤＲＡＭ。 （８）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）であって、行と列に構成されたメモリ・セルの
アレイと、上記各行内のワード線であって、上記行内の
メモリ・セルに接続され、行のアドレスに応答する上記
ワード線と、上記各列内の複数のビット線対であって、
上記列は列のアドレスに応答して選択され、上記ビット
線対を基準電圧レベルに復帰させる復帰手段と、上記半
ビット線対の両方の線を共に選択的に短絡させる等化手
段と、部分マルチプレクサであって１対のＮＦＥＴによ
って構成され、上記対の上記各ビット線は上記一方のＮ
ＦＥＴに接続される上記部分マルチプレクサを有するビ
ット線対と、上記各ビット線対の部分マルチプレクサを
介して上記列の複数のビット線対に接続された検出増幅
器と、上記検出増幅器内の検出したデータをラッチする
手段と、上記検出増幅器とローカル・データ線（ＬＤ
Ｌ）の間に接続された列選択パス・ゲートをを含み、上
記部分マルチプレクサは読み取り期間中は上記列選択パ
ス・ゲートよりもより高い選択抵抗を有すると共に書き
込み期間中は実質的により低い選択抵抗を有することを
特徴とするＤＲＡＭ。 （９）上記選択されたビット線対上のデータ信号を上記
検出増幅器に転送するように上記ビット選択抵抗を設定
し、上記検出増幅器を設定することによって上記ビット
線対上の信号を実質的に影響を受けないようにすること
を特徴とする上記（８）記載のＤＲＡＭ。 （１０）上記検出増幅器をセットすると上記検出増幅器
内のデータは上記ＬＤＬに転送され、上記ビット線対上
の信号は実質的に影響を受けないように上記列選択パス
・ゲートの選択抵抗を設定することを特徴とする上記
（８）記載のＤＲＡＭ。 （１１）上記検出増幅器は一対の交差結合ＮＦＥＴｓで
あり、上記ラッチ手段は一対の交差結合ＰＦＥＴｓであ
ることを特徴とする上記（８）記載のＤＲＡＭ。 （１２）ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）であって、行と列に構成されたメモリ・セ
ルのアレイと、上記各行内のワード線であって、上記行
内のメモリ・セルに接続され、行のアドレスに応答する
上記ワード線と、上記各列内の複数のビット線対であっ
て、上記列は列のアドレスに応答して選択され、上記ビ
ット線対を基準電圧レベルに復帰させる復帰手段と、上
記半ビット線対の両方の線を共に選択的に短絡させる等
化手段と、部分マルチプレクサであって１対のＮＦＥＴ
によって構成され、上記対の上記各ビット線は上記一方
のＮＦＥＴに接続される上記部分マルチプレクサを有す
る上記複数のビット線対と、センス・イネーブル信号と
マルチプレクサの間に接続された検出増幅器であって、
上記マルチプレクサは上記列の複数のビット線対の部分
マルチプレクサであり、選択されたビット線対上のデー
タ信号が上記検出増幅器に転送されるように上記部分マ
ルチプレクサ内のＮＦＥＴの列選択抵抗を設定し、上記
検出増幅器を設定することによって上記ビット線対上の
信号を実質的に影響を受けないようにする上記検出増幅
器と、上記検出増幅器と検出ラッチ・イネーブルの間に
接続された一対の交差接続ＰＦＥＴであって、上記検出
増幅器をセットすると、上記検出増幅器内のデータは上
記ＬＤＬに転送され、上記ビット線対上の信号は実質的
に影響を受けないように上記列選択パス・ゲートの選択
抵抗を設定する上記一対の交差結合ＰＦＥＴと、上記検
出増幅器とローカル・データ線（ＬＤＬ）の間に接続さ
れた列選択パス・ゲートとを含み、上記部分マルチプレ
クサは読み取り期間中は上記列選択パス・ゲートよりも
より高い選択抵抗を有すると共に書き込み期間中は実質
的により低い選択抵抗を有することを特徴とするＤＲＡ
Ｍ。
【図１】図１は、従来技術によるワイドＩ／Ｏ ＲＡＭ
を概略的に示す。
を概略的に示す。
【図２】図２は、従来技術のセグメントのトランジスタ
・レベルの概略断面図である。
・レベルの概略断面図である。
【図３】図３は、図２の断面のタイミング図である。
【図４】図４は、本発明の好適な実施例によるアレイの
断面、検出回路及び制御論理を概略的に示す。
断面、検出回路及び制御論理を概略的に示す。
【図５】図５は、本発明の好適な実施例によるアレイの
断面、検出回路及び制御論理を概略的に示す。
断面、検出回路及び制御論理を概略的に示す。
【図６】図６は、本発明の好適な実施例によるアレイの
断面、検出回路及び制御論理を概略的に示す。
断面、検出回路及び制御論理を概略的に示す。
【図７】図４〜図６の好適な実施例の断面に使用するた
めのタイミング図である。
めのタイミング図である。
１６４ マルチプレクサ
１６４Ｌ、１６４Ｒ 半マルチプレクサ
１６５Ｌ、１６５Ｒ マルチプレクサ選択線
１６６ 検出増幅器
１７２、１７４ 交差結合ＰＦＥＴ
１７６ 列スイッチ
１７８、１８０ パス・ゲート
１８２、１８４ ローカル・データ・ライン（ＬＤＬ）
１８５ 制御回路
１９２、１９４、１９８ ＮＦＥＴ
１９６ インバータ
２００ 遅延回路
２０２ ＰＦＥＴ
２０４ ＮＡＮＤゲート
２１０、２１２ 等化素子
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ダイスケ・カトウ
アメリカ合衆国12601、ニューヨーク州ポ
ウキプスィ ハドソン ハーバー・ドライ
ブ 29エフ
(72)発明者 トシアキ・キリハタ
アメリカ合衆国12590、ニューヨーク州ワ
ッピンジャー フォールス タウン ビュ
ー・ドライブ 341
(72)発明者 ムネヒロ・ヨシダ
アメリカ合衆国12524、ニューヨーク州フ
ィッシュキル タマラック・サークル 26
Claims (12)
- 【請求項１】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）であって、 行と列に構成されたメモリ・セルのアレイと、 上記各行内のワード線であって、上記行内のメモリ・セ
ルに接続され、行のアドレスに応答する上記ワード線
と、 上記各列内のビット線対であって、上記列は列のアドレ
スに応答して選択され、 上記半ビット線対を基準電圧レベルに復帰させる復帰手
段と、 上記ビット線対の両方の線を共に選択的に短絡させる等
化手段と、 上記ビット線対を選択するビット選択手段を有するビッ
ト線対と、 イネーブル信号に応答して上記メモリ・セルに格納され
ているデータを検出する検出手段であって、上記ビット
選択手段を介して選択されたビット線対に接続されてい
る上記検出手段と、 上記検出手段と選択されたビット線対をローカル・デー
タ線（ＬＤＬ）に選択的に結合する列選択手段とを有
し、 上記ビット選択手段は読み取り期間中上記列選択手段よ
りもより大きい抵抗を有することを特徴とするＤＲＡ
Ｍ。 - 【請求項２】上記各列は複数のビット線対を有し、上記
複数のビット線対の上記ビット選択手段は共に結合され
てマルチプレクサを形成することを特徴とする請求項１
記載のＤＲＡＭ。 - 【請求項３】上記ビット選択手段は、一対のＮＦＥＴで
あることを特徴とする請求項１記載のＤＲＡＭ。 - 【請求項４】上記検出手段は検出増幅器であり、上記選
択されたビット線対上のデータ信号を上記検出増幅器に
転送するように上記ビット選択抵抗を設定し、上記検出
増幅器を設定することによって上記ビット線対上の信号
を実質的に影響を受けないようにすることを特徴とする
請求項１記載のＤＲＡＭ。 - 【請求項５】上記検出手段は検出増幅器であり、上記検
出増幅器をセットすると、上記検出増幅器内のデータは
上記ＬＤＬに転送され、上記ビット線対上の信号は実質
的に影響を受けないようにするよう上記列選択抵抗を設
定することを特徴とする請求項１記載のＤＲＡＭ。 - 【請求項６】上記ビット選択手段の選択抵抗は、読み取
り期間中に比べて書き込み期間中には実質的により小さ
いことを特徴とする請求項１記載のＤＲＡＭ。 - 【請求項７】上記検出手段は検出増幅器であり、上記検
出増幅器内の検出されたデータをラッチする手段によっ
て構成されることを特徴とする請求項１記載のＤＲＡ
Ｍ。 - 【請求項８】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）であって、 行と列に構成されたメモリ・セルのアレイと、 上記各行内のワード線であって、上記行内のメモリ・セ
ルに接続され、行のアドレスに応答する上記ワード線
と、 上記各列内の複数のビット線対であって、上記列は列の
アドレスに応答して選択され、 上記ビット線対を基準電圧レベルに復帰させる復帰手段
と、 上記半ビット線対の両方の線を共に選択的に短絡させる
等化手段と、 部分マルチプレクサであって１対のＮＦＥＴによって構
成され、上記対の上記各ビット線は上記一方のＮＦＥＴ
に接続される上記部分マルチプレクサを有するビット線
対と、 上記各ビット線対の部分マルチプレクサを介して上記列
の複数のビット線対に接続された検出増幅器と、 上記検出増幅器内の検出したデータをラッチする手段
と、 上記検出増幅器とローカル・データ線（ＬＤＬ）の間に
接続された列選択パス・ゲートとを含み、 上記部分マルチプレクサは読み取り期間中は上記列選択
パス・ゲートよりもより高い選択抵抗を有すると共に書
き込み期間中は実質的により低い選択抵抗を有すること
を特徴とするＤＲＡＭ。 - 【請求項９】上記選択されたビット線対上のデータ信号
を上記検出増幅器に転送するように上記ビット選択抵抗
を設定し、上記検出増幅器を設定することによって上記
ビット線対上の信号を実質的に影響を受けないようにす
ることを特徴とする請求項８記載のＤＲＡＭ。 - 【請求項１０】上記検出増幅器をセットすると上記検出
増幅器内のデータは上記ＬＤＬに転送され、上記ビット
線対上の信号は実質的に影響を受けないように上記列選
択パス・ゲートの選択抵抗を設定することを特徴とする
請求項８記載のＤＲＡＭ。 - 【請求項１１】上記検出増幅器は一対の交差結合ＮＦＥ
Ｔｓであり、上記ラッチ手段は一対の交差結合ＰＦＥＴ
ｓであることを特徴とする請求項８記載のＤＲＡＭ。 - 【請求項１２】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）であって、 行と列に構成されたメモリ・セルのアレイと、 上記各行内のワード線であって、上記行内のメモリ・セ
ルに接続され、行のアドレスに応答する上記ワード線
と、 上記各列内の複数のビット線対であって、上記列は列の
アドレスに応答して選択され、 上記ビット線対を基準電圧レベルに復帰させる復帰手段
と、 上記半ビット線対の両方の線を共に選択的に短絡させる
等化手段と、 部分マルチプレクサであって１対のＮＦＥＴによって構
成され、上記対の上記各ビット線は上記一方のＮＦＥＴ
に接続される上記部分マルチプレクサを有する上記複数
のビット線対と、 センス・イネーブル信号とマルチプレクサの間に接続さ
れた検出増幅器であって、上記マルチプレクサは上記列
の複数のビット線対の部分マルチプレクサであり、選択
されたビット線対上のデータ信号が上記検出増幅器に転
送されるように上記部分マルチプレクサ内のＮＦＥＴの
列選択抵抗を設定し、上記検出増幅器を設定することに
よって上記ビット線対上の信号を実質的に影響を受けな
いようにする上記検出増幅器と、 上記検出増幅器と検出ラッチ・イネーブルの間に接続さ
れた一対の交差接続ＰＦＥＴであって、上記検出増幅器
をセットすると、上記検出増幅器内のデータは上記ＬＤ
Ｌに転送され、上記ビット線対上の信号は実質的に影響
を受けないように上記列選択パス・ゲートの選択抵抗を
設定する上記一対の交差結合ＰＦＥＴと、 上記検出増幅器とローカル・データ線（ＬＤＬ）の間に
接続された列選択パス・ゲートとを含み、 上記部分マルチプレクサは読み取り期間中は上記列選択
パス・ゲートよりもより高い選択抵抗を有すると共に書
き込み期間中は実質的により低い選択抵抗を有すること
を特徴とするＤＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/535,704 US5561630A (en) | 1995-09-28 | 1995-09-28 | Data sense circuit for dynamic random access memories |
| US535704 | 1995-09-28 |
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