TW303522B - - Google Patents

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邮⑽_^_ 五、發明説明（1 ) 【產業上之利用領域】 本發明係關於半導體記憶裝置，特別是關於可以非常 的髙速將資料傅送到資料的输出输入路徑之動態隨機存取 記憶體（D R A Μ )。 【先前技術】 經濟部中央橾準局負工消费合作社印装 (請先W讀背面之注意事項再填寫本頁) χ/—般的動態隨機存取記憶嫌係將其記憶胞陣列分割成 數個記憶胞次陣列，並採用令其中幾個同時作動之「記憶 胞次陣列分割作動方式」。這種方式係爲了減低：佔「行 系」作動時的消耗電流之大部分的「位元線」的充放電電 流。記憶胞次陣列的分割數係與作動速度具有很大關係。 一個記憶胞次陣列的規槙大的話，字元線的容置就變得太 大，導致其電壓的舁起速度和降下速度變慢，且位元線的 容置亦變得太大，使得位元線對之間的電位差變小，導致 感應放大器對於位元線電位的放大動作變慢，結果，造成 •記憶體晶·片之整镫的作動速度變慢。因此，隨著元件·的微 細化，乃有：動態隨機存取記億體的記憶容量愈大，記憶 胞次陣列的分割數愈增加之傾向。 另一方面，就大量被使用於《腦系統的記憶體而言， 係被要求實現低價格的動態隨機存取記憶髏（以下簡稱 DRAM)。又，在於電腦領域，除了微處理器 (MPU〉的作動速度與動態鼸機存取記憶體的作動速度 差距變大之外，兩者間的資料傅送速度亦到達足以左右系 統整體的性能的「瓶頸」階段。爲了解決道些問題，巳經 本纸張尺度迺用中國國家梯準（CNS ) A4規格（210 X 297公釐）4 - 經濟部中央橾準局貝工消费合作社印装 A7 B7 五、發明説明（2 ) 著手各種改良，其中較具有代表性者，係採用：爲了要埋 補MP U的周期時間與主記憶體的存取時間的時間差，而 被至於兩者之間之可提高Μ P U的使用效率之高速記憶« (快取記憶體）。 關於快取記憶髏，係有：以獨立於MPU、DRAM 之外的單獨之S RAM (靜態隨機存取記憶髗，以下簡稱 S RAM)所構成者：或者以搭載於MPU晶片上之稱爲 「ON CHIP CACHE」或「EMBEDDED MEMORY」之S RAM 所 構成者（實際上也有：已經裝有快取記憶體的MPU又具 有其他的晶片的SRAM快取記憶髏之情形）；或者以搭 載於DRAM晶片上的S RAM記憶胞來構成者等各種形 態。 關於在於DRAM晶片上搭載有由S RAM記憶胞所 成的快取記憶體乙事，係在於'1JI90 .Symposium on VLSI CJ^ r c u i t s , D i g e s t o f T e c h n i c a 1 Papers , p p 7 9 - 8^0 ^ 之 ^ A Cirxuits Design of Intelligent CDDRAM wit'h ' A u t o ma t i c W r i t e b a c k Ca pa b i 1 i t y'之文獻中，已經 揭示出：在於使用單一《晶體·單一電容器之記憶胞的 DRAM的毎一個「行」附加SRAM記憶胞，並將道種 記憶胞當作快取記憶體使用之技術。又，此一文獻當中亦 提及：當所欲讀出的位址不在快取記憶體中時（miss hit 時）就將胲時點的快取記憶體的內容寫回Ur i te back)到 具有胲位址的D RAM記憶胞，然後才讀出所欲接達的位 址之D R AM記憶胞之技術。道種「快取記憶«搭載型的 本紙張尺度遴用中國B家梯率（CNS)A4规格（ 210X297公釐j 5 - (請先閲讀背面之注$項再填寫本頁) 訂 經濟部中央揉準局貝工消費合作杜印製 A7 _B7_ 五、發明説明（3 ) DRAM」也可以和搭載有快取記憶《的MPU併用。 另外，關於可利用D R AM的位元線感應放大器作爲 快取記億體之作法，則在於本案申請人所申請專利之曰本 \/特願平3 — 4 1 3 1 6號（特開平4-2 1 2 78 0號） 公報已有述及，其具《的構成例以及控制動作例已經敘述 於本案申請人所申請專利之日本特願平3 — 4 1 3 1 5號 公報。 此外，本案申請人所提出申請之日本特願平 4-1 3 1 0 9 5號係提出：藉由將DRAM的記億區域 分割成衩數個記憶胞次陣列，令各記億胞次陣列互相獨立 作動，以位元線感應放大器作爲快取記慷體來使用，而可 以提高快取記憶髏的「命中率（hi t rate)」之 D R A Μ之技術。 在於這種D RAM中，毎複數個記慷胞次陣列係保持 有：從其感應放大器互相不同的位址所對應的「行」抽出 的資料，-因此可提高對處於選擇狀態的「行」之要求.存取 資料之「命中率（存取成功率）」，所以可將由：對處於 選擇狀態的「行」之要求存取資料之「不命中率（存取失 敗率）」以及上述「命中率」之兩者的平均値所決定的「 資料存取時間」的平均値變小。 此處，先簡單脫明感應快取記慷髏方式如下。假設現 在D RAM正處於等待MPU進行存取之待機狀態。此時 ，先將從某列位址的記憶胞群所讀出的資料鎖存於感應放 大器群。 本紙張尺度適用中國·家揉準（CNS>A4洗格（210Χ297公釐6 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局貝工消费合作社印製 όϋ〇522 Α7 ______Β7_ 五、發明説明（4 ) 假如，有存取（a c c e s s )到與以上述方式將資 料鎖存於感應放大器群之「行位址」相同「行位址」的時 候（亦即，命中時），就變成可省略「行系」的動作，而 只利用「列系」的動作就可以输出資料，因此可以減低相 當於「行系」的動作時所需的存取時間。 相對地，若是存取到資料並未鎖存於感應放大器群的 「行位址」時（即，非命中時），則有必要先將感應放大 器群的資料寫回到記億胞後（或者，只是進行感應放大器 群的均衡化動作後），再將從新的行位址的記億胞群讀出 的資料鎗存於感應放大器群。這種「非命中」的情況，較 之不使用快取記憶髏方式的情況，更耗費存取時間。 如果快取記憶體的命中率小的話，則有「系統的平均 存取時間變長」的危險性，所以讓命中率提高，對於縮短 系統的平均存取時間而言，很重要。 、/# 了提髙快取記億髏的命中率，係有：增大快取記憶

V •體容量之·方法：以及將快取記憶體分割成幾個庫（bairk)之 方法。 若將上述之增大快取記憶體的容量之方法應用到感應 放大器快取記憶髏方式的話，係意味著：增大以鎖存著資 料的狀態等待存取之感應放大器的數目。一般而言，大容 量的記憶體係以前述方式來執行令各記憶胞次陣列中的幾 個同時活性化，也就是所謂的「部份活性化」。此時，與 不令「行系」進行作動的記憶胞次陣列相關連的感應放大 器，一般都不保持賫料。但是，藉由令上述之與不令「行 本纸張尺度遑用中國國家標準（〇«)八姑11格（210父297公釐）7- (请先閲讀背面之注意事項再填寫本頁) 訂 線气 經濟部中央橾準局貞工消费合作社印製 A7 _B7 _ 五、發明説明（5 ) 系」進行作動的記憶胞次陣列相關連的感應放大器也保持 資料的話，則是可增大以等待存取之待機狀態來保持資料 的感應放大器的數目，而可增大快取記憶體的容量以資提 髙其命中率。 此外，若將依前述方式之將快取記億髖分割成幾個庫 (bank)的方法應用到感應放大器快取記憶«方式的話，就 是意味著將感應放大器群分割成複數個庫（bank)。在於泛 用的D RAM，與複數個記憶胞次陣列相關連之感應放大 器通常係以相同的時機（timing)執行感應（sense)、鎖存（ latch)、等化（equalize)等動作。這個時候，係可使得 :與前述不令「行系」作動的記憶胞次陣列相關連的感應 放大器，處於保持資料的狀態進行待機。此處，雖然是將 同時作動的感應放大器群稱爲「庫（bank)」，但若是要獲 得可提髙快取記憶體的命中率之「庫」的分割方法的話， 必要要有以下所述的幾個條件。（1)毎個庫具有其獨立的 感應放大-器。（2)各個庫的感應放大器係與其他的庫·之行 位址無關係，可以保持自己的庫的資料。換言之，未進行 行系的動作之庫的感應放大器係與其他的庫的行位址無關 ，可繼績保持自己所靥的庫之資料。（3)各庫係具有：對 所有输出/输入埜Uut/input pad)之資料匯流排。換言 之，這是因爲：雖然對於快取記憶體之存取係針對某些特 "-♦. 定的庫來執行，但是，在於多位元構成方式的DRAM的 情況，則有必要從上述被存取的庫以相同的時機將資料供 給到所有的输出/输入埜的緣故° 本紙張尺度適用中國《家梯率（CNS) A4现格（2丨0><297公釐）8 . " (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部甲央搮準局貝工消费合作社印装 A7 B7 五、發明説明（6 ) v/另一方面，爲了減小記億體的晶片面積，已知的方式 係有：如第4圚所示般之將感應放大器（感應用NMOS放大 器、再儲存用PMOS放大器）6 2配置於由兩個記憶胞次陣 列6 1、6 1所包夾的區域，利用控制訊號X f e r 1、

Xfer 2 2控制傳送用髦晶髓以將兩個記憶胞次陣列6 1選 擇性地連接到一個感應放大器6 2，以資利用一個感應放 大器6 2用時間分割方式共用兩個記憶胞次陣列6 1之所 謂的「共用感應放大器之構造」。 這種方式實際上也已經被用在16M位元之大容量的 記憶體，以謀求減少晶片的面稹。此處，關於「共用感應 放大器構造中的配置效率，係可就如第5圖和第6圖的示 意圖之兩種配置方式來加以考慮。 可知：如第5圖所示般之「並列著記憶胞次陣列7 1 與共用感應放大器7 2的區塊交互地反覆的數目較多」之 共用感應放大器的構造之配置效率，儍於如第6圖所示般 之「並列·著記憶胞次陣列7 1與共用感應放大器7 2 ·的® 塊交互地反覆的數目較少」之共用感應放大器的構造。 如果想要將「感應放大器快取記憶髏方式」應用到具 有上述的共用感應放大器的構造之記憶胞次陣列，以資增 大快取記憶體的容置的話，就變成第7圚所示的構造。換 言之，令具有共用感應放大器構造之記憶胞次陣列71之 中的一半記憶胞次陣列（A、B、C)或（a、b、c) 活性化，並且除了位於記憶胞次陣列7 1的一端側之記慷胞 次陣列以外，令其他的記憶胞次陣列7 2群皆保持資料， 本紙張尺度逋用中困國家橾準（CNS ) A4规格（210 X 297公釐J 9 - {請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 3Q3522 五、發明説明（7 ) 就可能增加以鎖存著資料的狀態下等待存取之感應放大器 的數目。 是，上述第7圖所示的共用感應放大器的構造並無 法將「庫」分割。亦即，無法將記億胞次陣列A和a分割 到別的「庫」。其理由係因爲無法符合上述的庫分割之條 件（1)， 無法在於每一個庫都具有獨立的感應放大器的緣 故。此外，也無法將記億胞次瘅列B和b分割到別的「庫 」。其理由係因爲記憶胞次陣列a和B共用一個感應放大 器，也無法符合上述的庫分割之條件（1)。 由此歸納可知 只要第7圖所示的共用感應放大器的構造延績著的話，就 無法施行「庫」分割的方式。 換言之，在於使用「共用感應放大器方式」的情況下 ，若爲了施行「庫分割」，就必須將具有共用感應放大器 構造的記憶胞次瘅列在於中途切斷，然而這是意味著將會 降低「由於共用感應放大器的優點（即，配置效率良好） .所衍生的-減少晶片面稹」之效果。 ·- 假若，想要維持僅在於記憶胞次瘅列和共用感應放大 器構造的排列方向上進行分割陣列之傳統的「横方向分割 方式」的狀態下，來將具有良好配置效率的共用感應放大 器構造的記億胞次陣列從中途切斷以分成兩個「庫」的話 ，就變成第8圖的構造。 ^ 8圖的構成例，係顯示藉由使用：縱型封裝（VSMP )，亦即將供输出输入與位元構造相對應的位元數之資料 的所有输出/输入墊（丨/〇 PAD) 7 6集中於晶片的記慷胞 本纸張尺度逋用中國國家梯率（CNS)A4规格（2丨0X297公着-)10 - (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央梂準局與工消费合作社印製 A7 ___B7_ 五、發明説明（8 ) 次 陣列排列方向的一邊，並以垂直狀態安裝於記憶髖安裝用 的印刷電路板的表面而得之縱型封裝（VSMP )來縮短封裝 (PACKAGE)內部的導線框、電路板上的配線以資謀求資料 傅送之高速化。 這種情況，連接於毎一個記憶胞次陣列7 1的資料線 7 3係連結到對應各記憶胞次陣列7 1而設的資料緩衝器 (DQBuffer)7 4 ，各「庫」的各一個資料緩衝器7 4係 連接有一個共用的多工器（MPX)7 5 ， 道種多工器7 5的 數目係設成與上述輸出/输入墊（I/O PAD)7 6相同數目 〇 經濟部中失揉準局貝工消费合作社印製 (請先Μ讀背面之注意事項再填寫本頁) 然而，上述第8圊所示的構成例，愈是延績愈多具有 良好配置效率的「共用感應放大器構造」的話，記憶胞次 陣列7 1與共用感應放大器7 2的反覆數目變得愈大。亦 即，若考慮到前述之「隨著D RAM的大容置化，記億胞 次陣列數·有增大之傾向」的話，則用來連結與朝横方向分 開的各庫的各記憶胞次陣列7 1對應的DQ資料緩衝器7 4 與多工器7 5之資料匯流排會變長，將會成爲妨礙晶片內 的資料傅送之高速化。 茲由以上說明可知，傳統的DRAM，若是採用「共 用感應放大器梅造」及「感應放大器快取記憶體方式」的 情況下，爲了要在於配置效率較佳的共用感應放大器構造 之下，提昇快取記憶體的命中率而增加快取記憶體的容量 ，並打算將快取記億體劃分成幾個庫的聒，將會衍生出： 本纸張尺度遄用中國國家標準（CNS ) Α4规格（210 X 297公釐_) 11 - 經濟部中央揉率局揭工消费合作社印製 A7 一 ___B7_ 五、發明説明（9 ) 資料匯流排變長，而妨礙晶片內的資料傅送之高速化之問 題0 【發明所欲解決之課題】 上述之傳統的D RAM，若想要以很小面稹來達成「 共用感應放大器構造」和「感應放大器快取記憶體方式j 的時候，無法獲得「可提昇快取記憶體的命中率」以及「 晶片內的資料傳送之高速化」之兩全其美的效果，必須犠 牲掉其中一方。 本發明係爲了要解決上述問題點而開發完成者，其目 的在於提供：當欲以小面積來達成「共用感應放大器構造 」和「感應放大器快取記憶體方式」的時候，可以提高快 取記億體的命中率，可縮短晶片內的資料匯流排以賫謀求 資料傳送之高速化，並且可以發揮「共用感應放大器構造 」和「感應放大器快取記憶體方式」的各優點之形態共存 •之高性能·、低價格之動態隨機存取記憶體。 .....- 【用以解決課題之手段】 本案的第1發明之動態隨機存取記憶體之特徴爲具備 有： 複數的記憶胞次陣列，係具有分別被配置成行列狀的 動態型的記憶胞陣列，和具有被連接到同一行的記憶胞的 複數條字元線及連接到同一列的記憶胞之複數條位元嫌： 及 (請先閲讀背面之注意事項再填寫本頁) 訂 身 本紙張尺度適用中國國家搞率（CNS ) A4规格（210X297公羞J - 經濟部中央搮準局貝工消费合作社印製 A7 _ _B7 _ 五、發明説明（10) 複數的感應放大器，係被設置於上述各記憶胞次陣列 中用以對從經選擇過的行之記憶胞所讀出的電位進行感應 放大，且被上述各記憶胞次陣列分別控制成以相同的時機 進行作動，而在處於存取待機狀態的記億胞次陣列中係被 控制成保持有感應資料的狀態，且可當作快取記憶體使用 :及 複數的共用感應放大器構造之記憶體區塊，係包含有 上述複數的記憶胞次陣列及複數的感應放大器，且被配置 成沿著記憶體晶片的第1邊交替反覆地設置一個記憶胞次 陣列和一個感應放大器，而在於該反覆方向的兩端設有感 應放大器，被兩個記憶胞次陣列所包挾的感應放大器係被 上述兩個記憶胞次陣列以分時方式使用，且該記億體區塊 係以沿著垂直於上述第1邊的方向的記憶體晶片的第2邊 分割成複數個之方式來配置，並利用上述複數個分割而分 割成複數個庫，以被控制其動作；及 複數滌資料線，係與上述各記憶胞次陣列對應地分別 被形成平行於上述記憶胞次陣列和感應放大器之上述記憶 體晶片的第2邊，供以俥送從相對應的記憶胞次陣列的上 述複數的感應放大器所保持的資料中所選擇出來的列的資 料：及 複數的賫料输出/输入墊，係與上述各庫的記憶胞次 陣列相對應地被配置成平行於上述記憶«晶片的第1邊， 可經由相對應的資料線在於相對應的記憶胞次陣列之間進 行資料的输出/輸入。 本紙張尺度遑用中國國家標率（仁呢）八4規格（210父297公簸_)13- (請先閲讀背面之注意事項再填寫本萸) 訂 經濟部中央標準局負工消费合作社印装 A7 B7 五、發明説明（u) 本案的第2發明之動態隨機存取記憶體係就第1發明 之動態隨機存取記憶體，再附加入： 複數的資料緩衝《路，係對應於上述各記憶胞次陣列 而分別在於其近旁被配置於靠近上述資料輸出/输入墊之 —側，用以對來自對應的記憶胞次陣列的資料線的資料進 行放大：及 複數的多工器，係在於較之上述複數的資料緩衝電路 更逮離上述記憶體晶片的第1邊處被配置成與上述第1邊 平行，且分別共通地連接於與上述複數的庫中的各一個記 憶胞次陣列對應的資料緩衝電路，用以選擇地取出來自上 述複數的庫之資料。 本案的第3發明之動態隨機存取記憶體係就第1發明 之動態隨機存取記憶體，再附加入： 複數的資料緩衝電路·多工器，係在於上述記憶體區 塊與資料輸出/输入埜之間的區域被配置成平行於記憶體 晶片的第-1邊，且分別共通地連接於與上述複數的庫·中的 各一個記憶胞次陣列對應的複數條資料線，用以選擇地將 來自上述複數的庫之資料予以放大。 【作用】 因爲複數個共用感應放大器構造的記憶髏區塊係沿著 與記憶胞次陣列和感應放大器反覆排列方向成垂直的方向 的記憶體晶片的第2邊分割成複數個來配置，以執行庫分 割之故，可以採用以各記憶胞次陣列的感應放大器群當作 本紙張尺度適用中國國家搮率（CNS > A4规格（210X297公簸_) μ - ： (_先閲讀背面之注意事項再填寫本頁) ^ 訂 經濟部中央梂準局工消费合作杜印製 A7 B7 五、發明説明（12 ) 快取記憶體來使用之感應放大器快取記憶髓方式。 這種情況下，多工器係共通地連接於與不同的庫的各 一個記憶胞次陣列對應的複數條資料線之故，可針對複數 個庫的資料以多工方式獨立地讀出每一個庫的資料，各庫 係具有對應於所有的输出/输入墊群的資料匯流排之故， 可以提高快取記憶體的命中率。 又，各記憶胞次陣列的感應放大器係分別以相同時機 進行作動（感應·鎖存·等化），處於存取待機狀態的記 憶胞次陣列的感應放大器係被控制成保持住感應賫料的狀 態之故，可增大快取記憶體的容置，而可進一步提昇快取 記憶體的命中率。 又，對應於各記憶胞次陣列而設的所有資料線係被形 成平行於記憶Μ晶片的第2邊，多工器群與输出/输入墊 群係集中於記憶體晶片的同一邊（垂直於第2邊的方向上 的一邊）。 因爲-係將資料線群、多工器群、输出/输入墊群刻意 以這種方式來配置之故，可縮短晶片內的資料匯流排，而 可謀求資料傳输的高速化。 又，因爲係採用：以交替反覆地配置一個記憶胞次瘅 列和一個感應放大器，且在於該反覆方向的兩端配置有感 應放大器，並以兩個記憶胞次陣列以分時方式來使用被該 兩個記憶胞次瘅列所包挾的感應放大器之具有良好的配置 效率的「共用感應放大器構造」之故，可使用小面稹來遑 成該動態隨機存取記億髏。 本紙張尺度遑用中國《家標準（CNS ) A4规格（210 X 297公羡·）15 - (請先閲讀背面之注意事項再填寫本頁) 訂 A7 B7 303522 五、發明説明（13) 換言之，可達成：「共用感應放大器構造」和「感應 放大器快取記憶體方式」的各優點共存之形態之高性能、 低價格的動態隨機存取記憶體。 【實施例】 茲佐以圖面，詳細說明本發明的實施例如下： 1圚係本發明第1實施例的D RAM的晶片中的記 憶胞次陣列、感應放大器、資料匯流排、多工器、输出/ 輸入墊（以下簡稱爲I/O墊）之配置例。第2圖係顯示 取出第1圖中的兩個記憶胞次陣列、一個感應放大器、一 個資料匯流排之例。第1圖和第2圖中，分別具有「共用 感應放大器構造」之複數個記億體區塊1 0係由一個記憶 胞次陣列11和一個感應放大器12沿著記憶髏晶片1的 第1邊X (圖中的左右方向）交替地反覆配置，而感應放 大器12係位於該反覆方向的兩端，被兩個記憶胞次陣列 1 1所包挾的一個感應放大器1 2係被這兩個記憶胞次瘅 列1 1以分時方式來使用。用以利用上述兩個記憶胞次陣 列1 1的各列以分時方式來使用一個感應放大器1 2之「 共用感應放大器構造」係可參考第4圚所示，乃係與前述 者相同。

又，上述複數個記憶體區塊10係沿著與上述第1邊 X成垂直的方向之記憶體晶片的第2邊Y (圊中的上下方 向）分割成複數個（本例中係兩個）來配置，利用道種分 割配置係可分割成複數個（本例中係兩個）「庫（BANK) J 本紙張尺度逋用中國國家橾舉（CNS ) A4规格（210X297公羡_> 16 - (請先閲讀背面之注$項再填寫本頁) -訂 身 經濟部中央揉準局ec工消费合作社印製 經濟部中央揉準局貝工消费合作杜印裝 A7 B7 五、發明説明（Μ ) 來控制其作動。又，庫的指定（選擇）係被「庫位址被解 碼後的輸出訊號」所控制。 上述各記憶胞次陣列11係分別具有被配置成行列狀 的動態型的記憶胞MC，以及連接到同一行的記憶胞MC 的複數條字元線WL i以及連接到同一列的記憶胞MC之 複數條位元線B L i。上述複數條字元線WL i係由用以 將行位址解碼的行解碼器2 1所選擇，上述複數條位元線 B L i係由用以將列位址解碼之列解碼器（未圖示）所選擇 的列選擇電路來加以選擇。又，各記憶胞次陣列上的記億 胞之指定，係利用依序地給予行位址及列位址之方式來控 制。 上述感應放大器12係被設置成：用以對於從上述各 記憶胞次陣列11中所選擇的行之記憶胞讀出的電位進行 感應放大，分別被控制成以相同的時機進行動作，而處於 存取待機狀態的記憶胞次陣列1 1則被控制成繼績保持感 •應資料的·狀態（輸出待機狀態），並作爲快取記憶饈·來使 用0 又，爲了要控制成上述之保持著感應資料的狀態，只 要將電路製作成：可將用來控制如第4圖所示的感應放大 器的活性化之控制訊號S AN、SAP保持於活性狀態即 可〇 複數條資料線13係分別對應於上述各記憶胞次陣列 11而形成與上述記憶體晶片的第2邊Y保持平行，係用 來傳送從與上述記憶胞次陣列11對應的感應放大器12 本紙張尺度適用中國國家揉率（〇奶）八4规格（210乂297公釐_)1了- (請先閱讀背面之注意事項再填寫本頁) 訂 Λ 經濟部中央榣準局貝工消费合作社印氧 A7 __B7_ 五、發明説明（15 ) 所保持的資料中選擇出來的列資料者。道種情況，不同的 庫的各資料線之中，與位於較逮離資料输出/输入墊（ I/O埜）16之位置處的記憶胞次陣列11對應的賫料 線13係通過位於較靠近上述I/O墊16之位置處的記 憶體區塊之感應放大器12上。 複數個I/O墊16係與上述各庫的記慷胞次陣列 11對應地配置成與上述記憶體晶片的第1邊X平行，在 與相對應的記憶胞次陣列11之間係經由賫料線13進行 資料的輸出/輸入。 複數個資料緩衝器（DQ緩衝器）1 4係分別與上述 各記憶胞次陣列1 1相對應地，將其旁邊配置於較靠近上 述I / 0墊16之一側，且被插入連接到與之相對應的記憶 胞次瘅列1 1的資料線1 3，用以將來自相對應的記億胞 次陣列1 1的資料予以放大。 複數個多工器1 5係位於較之上述複數個賫料緩衝器 • 1 4更逮-離上述記憶髏晶片的第1邊X的位置處，·被·配置 成與上述第1邊X保持平行，係分別經由與上述複數個庫 中的應的資料緩衝器1 4 ，而被控制成可選擇性地取出來 自上述複各一個記憶胞次陣列相對應的資料線13而共通 地連接到對數個庫之賫料。 又，關於上述多工器1 5與兩個庫的各資料線1 3之 連接方式，如果是將不同的庫的各資料線1 3彼此相連接 的話，資料線13的負荷容量變大，導致耷料傅送上的延 緩時間變大，所以並不逋宜。 本紙張尺度適用中國國家橾準（CNS ) A4规格（210 X 297公簸J 18 _ (請先閱讀背面之注意事項再填寫本頁) 訂 專 經濟部中央橾準局貝工消费合作杜印製 A7 ___B7__ 五、發明説明（16 ) 因此，多工器1 5係分別對應不同的庫之各資料線 1 3而將開關元件（例如：MOS «晶體）串連插入連接而成 的。藉此，可對於不同的庫選擇性地允許DQ緩衝器 14所爲之資料的输出/输入。 ，如果是採用感應放大器快取記憶體方式的話，係 與前述之本案申請人所申請的日本特願平 4 一 1 3 1 0 9 5號案所詳細揭示的構成同樣地，如第2 圖中的虛線所示般，在於各記憶胞次陣列設有用以保持行 位址的暫存器電路2 6 :及用以比較被保持在此暫存器 電路2 6中的行位址（與被選擇的行對應之行位址）和新供 應的行位址之比較器2 7。 當「要求存取的訊號」與「位址」被供應到作爲存取 對象的記憶胞次陣列的話，比較器2 7會先比較兩個行位 址輸入訊號，當兩個行位址一致的時候，就輸出表示「命 中（h7it)」的命中訊號，如果是不一致的時候，則輸出 示「非命-中（miss)」的非命中訊號。當輸出「命中訊號_」_ 時，行系並不作動，只有對應於列位址的列的資料被讀出 。當输出「非命中訊號」時，暫存器髦路2 6、字元線 WLi、感應放大器分別先被重新設定（reset)後，新被 供應的行位址就被設定入暫存器電路2 6，然後行系就因 應暫存器電路2 6新保持的行位址進行作動。然後，再度 被供應「要求存取的訊號」與「位址」，進行判定是否命 中，行系並不作動，只有對應於列位址的列的資料被讀出

。上述的道種作動係對應於作爲存取對象之複數個記慷胞 本紙張尺度適用中國國家樑準（cns > A4规格（2iox297公簸J 19 I (請先閲讀背面之注意事項再填寫本頁) 訂 — s〇〇522 a? B7 五、發明説明（17 ) 次陣列11而依序地供應「要求存取訊號」，藉以在複數 個記憶胞次陣列11依序進行。道種情況，在各記憶胞次 陣列1 1中，係可只重新選擇非命中的行，而不必毎次發 生非命中就再度選擇所有的行。 上述第1實施例的D RAM中，複數個共用感應放大 器構造的記憶體區塊10係被分割成兩個沿著與記憶胞次 陣列11和感應放大器12的反覆方向X垂直的方向Y上 分割配置的「庫」之故，係可採用：將各記憶胞次陣列 11的感應放大器12群當成快取記憶«來使用的感應放 大器快取記憶體方式。 道種情況下，與不同的庫的各記億胞次陣列1 1相對 應之兩個資料緩衝器14係共通地連接有一個多工器15 ，因此可將複數個庫的資料進行多工處理而獨立地讀出各 庫的資料，各庫係具有針對所有的I/O墊16之資料匯 流排之故，可提高快取記憶雅的命中率。 經濟部中央標準局貝工消费合作社印褽 (請先閲讀背面之注意事項再填寫本頁) ^ 又，輿各記憶胞次陣列1 1對應的感應放大器12係 分別以相同的時機進行作動（感應·鎖存·等化），而與 處於存取待機狀態的記憶胞次陣列相對之感應放大器12 係被控制成保持著感應資料的狀態之故，可以增加快取記 憶體的容量，可進一步提昇快取記憶髏的命中率。 又，對應於各記值胞次陣列1 1而設的所有賫料線 1 3係形成與記憶髓晶片的第2邊Y平行，多工器1 5群 與I/O墊16群係集中在與記憶體晶片的第1邊X相间 方向的一邊。 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公兼-)2〇 - 經濟部中央橾準局員工消费合作社印製 A7 B7_ 五、發明説明（w) 因爲係將賫料線13群、多工器15群、I/O墊 1 6等刻意以這種方式配置，所以晶片內的資料匯流排的 路徑變短，可以謀求資料傳輸的更高速化。 又，係以一個記憶胞次陣列1 1和一個感應放大器 1 2交替地反覆配置，並且在於胲反覆方向的兩端係配置 有感應放大器1 2，被兩個記億胞次陣列1 1所包挾的一 個感應放大器12係可採用：被上述兩個記憶胞次陣列 11以分時方式使用的具有良好配置效率之共用感應放大 器構造，所以可用較小面積來達成D RAM。 換言之，根據上述第1實施例的D RAM，係可達成 同時發揮「共用感應放大器梅造」和「感應放大器快取記 憶體方式」的兩種優點之形態的高性能且低價格之 DRAM。 / β 3圇係顯示本發明之第2實施例的D R AM的晶片 中的記憶胞次陣列、感應放大器、資料緩衝器、多工器、 I / 0墊·的配置例。 ..... 第2實施例中，與上述第1實施例比較之下，係在 於記億體區塊10與I/O墊1 6之間的面域配置複數個與 記憶體晶片的第1邊X平行的資料緩衝器（DQ緩衝器） .多工器3 1來取代第1實施例中的複數個賫料緩衝器 1 4和多工器1 5，並且在於將這些複數個DQ緩衝器. 多工器3 1分別共通地連接到與複數個庫中之各—個記憶 胞次陣列1 1對應的複數條資料線1 3，以資選擇性地對 於來自上述複數個庫之資料予以放大之點係與上述第1實 本紙張尺度遑用中國國家梂準（CNS ) A4规格（210X297公着_) 21 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央橾準局貝工消费合作杜印製 A7 ___B7_ 五、發明説明（19 ) 施例不同，至於其他各點則爲相同，所以均棵註與第1圖 相同的圚號。 又，不同的庫的各資料線13之中，與位於較逮離I /0墊1 6側的記憶胞次陣列1 1相對應的資料線1 3係 較之與位於較靠近I/O墊1 6側的記憶胞次陣列1 1相 對應的資料線1 3更長，因此爲了要抑制其配線電阻的增 大以令上述兩資料線的配線電阻大致相等，最好是將前者 的資料線13的作成較之後者的資料線13更粗。 即使在於上述第2實施例的D R AM亦可執行與上述 第1實施例的DRAM相同的動作，而可獏得與第1資施 例的D R AM幾乎同樣的效果。 此外，本案的申請專利範圍所記載的各構成要件所檩 註的圖號乃是爲了有助於理解本發明而添註者，並不是爲 了要將本發明的技術範園限定在圖示的資施例而檫註者。 【發明之脅果】 根據上述之本發明的D R A Μ，係若想以較小面稹來 達成具有「共用感應放大器構造」與「感應放大器快取記 憶體方式」的場合，係可提高快取記億體的命中率，且可 縮短晶片內的資料匯流排以謀求資料傳输的高速化，可資 現同時發揮「共用感應放大器構造」和「感應放大器快取 記憶體方式」的兩種優點之DRAM。 【圊面之簡單脫明】 本紙張尺度逋用中國國家梂準（匸阳>八4规格（210><297公釐-)22 - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央梂準局負工消费合作杜. A7 _______B7_^ 五、發明说明（20 ) 1圖係顯示本發明的第1實施例的D R AM的晶片 中的記億胞次陣列、感應放大器、資料緩衝器、多工器、 I / 0垫之配置例。 > 2圖係顯示取出第1圖中的兩個記憶胞次陣列、一 個感應放大器、一個賫料緩衝器之電路圖之一例。 3圖係顯示本發明的第2實施例的D R AM的晶片 中的記憶胞次陣列、感應放大器、資料緩衝器、多工器、 I / 0墊之配置例。 4圇係顯示傳統的DRAM的「共用感應放大器方 式」中的共用感應放大器的示意圖。 5圚係顯示傳統的D RAM中的共用感應放大器構 造之一例的示意圖。 6圈係顯示俥統的D RAM中的共用感應放大器構 造之其他例的示意圓。 β 7圖係顯示對於俥統的DRAM中所採用感應放大 器快取記it體方式中之將用來加大該快取記憶體的容·置之 記憶胞次瘅列予以活性化之方式的示意圖。 8圖顯示傳統的D RAM中維持橫方向陣列分割方 式來將具有共用感應放大器構造的記憶體區塊等分成兩個 庫的情況的構成例之示意圖。 【圆號說明】 1 :記憶體晶片 X :第1邊 曦用中國國家梯準（CNS > A4規格（210X297公羡_) 23 - (請先鬩讀背面之注意事項再填寫本頁) 訂 經濟部中央棣準局属工消费合作杜印製 A7 B7 五、發明説明（21 ) Y • 第 2 邊 1 0 記 憶 髏 區 塊 1 1 記 憶 胞 次 陣列 Μ C 記 憶 胞 W L 1 • • 字 元 線 Β L 1 • • 位 元 線 1 2 感 應 放 大 器 1 3 資 料 線 1 4 資 料 緩 衝 器（ 1 5 多 工 器 1 6 I / 〇 埜 2 1 列 解 碼 器 2 6 暫 存 器 電 路 2 7 • • 比 較 電 路 (請先閲讀背面之注意事項再填寫本頁) 訂 典 本紙張尺度遑用中國國家橾率（〇灿>八4規格（2丨0父297公釐-)24-

Claims (1)

1. > Λ 5:正^ 2 2 5 5 ,.ϋ 3 ABCD 六、申請專利範圍 第841 1 1414號專利申請案 中文申請專利範圍修正本 民國8 5年7月修正 α'.—種動態隨機存取記憶體，其特徼爲具備有： 複數的記憶胞次陣列（11 )，係具有分別被配置成行列 狀的S&態型的記憶胞陣列，和具有被連接到同一行的記憶 胞的複數條字元線及連接到同一列的記憶胞之複數條位元 線；及 複數的感應放大器（12)，係被設置於上述各記憶胞次 陣列中用以對從經選擇過的行之記憶胞所讀出的電位進行 感應放大，且被上述各記憶胞次陣列分別控制成以相同的 時機進行作動，而在處於存取待機狀態的記憶胞次陣列中 係被控制成保持有感應資料的狀態，且可當作快取記憶體 使用：及 經濟部中央標準局貝工消費合作社印策 (請先閱讀背面之注意事項再填寫本頁) 複數的共用感應放大器構造之記憶體區塊（10)，係包 含有上述複數的記億胞次陣列及複數的感應放大器，且被 配置成沿著記憶體晶片的第1邊交替反覆地設置一個記億 胞次陣列和一個感應放大器，而在於該反覆方向的兩端設 有感應放大器，被兩個記憶胞次陣列所包挾的感應放大器 係被上述兩個記憶胞次陣列以分時方式使用，且該記憶體 區塊係以沿著垂直於上述第1邊的方向的記璋體晶片的第 / 2邊分割成複數個之方式來配置，並利用上述複數個分割 夕 而分割成複數個庫，以被控制其動作；及 複數條資料線（13)，係與上述各記憶胞次陣列對應地 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央揉準局属工消費合作社印製 A8 B8 C8 D8 六、申請專利範圍 分別被形成平行於上述記億胞次陣列和感應放大器之上述 記億體晶片的第2邊，供以傳送從相對應的記億胞次陣列 的上述複數的感應放大器所保持的資料中所選擇出來的列 的資料；及 複數的資料輸出/輸入墊（16)，係與上述各庫的記億 胞次陣列相對應地被配置成平行於上述記憶體晶片的第1 邊，可經由相對應的資料線在於相對應的記億胞次陣列之 間進行資料的輸出/輸入。 分/.如申請專利範圍第1項之動態隨機存取記憶體， 其中復具備有： 複數的資料緩衝電路（14)，係對應於上述各記憶胞次 陣列而分別在於其近旁被配置於靠近上述資料输出/輸入 墊之一側，用以對來自對應的記憶胞次陣列的資料線的資 料進行放大：及 複數的多工器（15)，係在於較之上述複數的資料緩衝 電路更逮離上述記憶體晶片的第1邊處被配置成與上述第 1邊平行，且分別共通地連接於與上述複數的庫中的各一 個記憶胞次陣列對應的資料緩衝電路，用以選擇地取出來 自上述複數的庫之資料。 3/.如申請專利範圍第1項之動態隨機存取記憶體， 其中復具備： / 複數的資料緩衝電路·多工器（31)，係在於上述記憶 〆 體區塊與資料输出/输入墊之間的區域被配置成平行於記 憶體晶片的第1邊，且分別共通地連接於與上述複數的庫 本紙浪尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " (請先聞讀背面之注意事項再填寫本頁) 、1T I. ABCD 六、申請專利範圍 中的各一個記憶胞次陣列對應的複數條資料線，用以選擇 地將來自上述複數的庫之資料予以放大。 \少^如申請専利範圍第1、2或3項之動態隨機存取 1B憶體，其中前述複數條資料線之中，位於與較遠離上述 資料輸出/輸入墊處的記憶胞次陣列相對應的資料線，係 通過位於與較靠近上述資料輸出/输入墊處的記憶體區塊 的感應放大器之上。 如申請專利範圍第1、2或3項之動態隨機存取 記憶體，其中前述複數條資料線之中，位於與較遠離上述 資料輸出/輸入墊處的記憶胞次陣列相對應的資料線，係 較之位於與較靠近上述資料輸出/输入墊處的記億胞次陣 列相對應的資料線更粗。 (請先閲讀背面之注意事項再填寫本頁) 、1T 經濟部中央梂準局员工消費合作社印裝 -3 VJt 一尺 I張 一紙 本 隼 標 家 格 釐 U 7 29