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Hintergrund
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Speichergeschwindigkeit
und Speicherkapazität
nehmen weiterhin zu, um den Anforderungen von Systemanwendungen
gerecht zu werden. Manche dieser Systemanwendungen umfassen mobile elektronische
Systeme, die einen eingeschränkten Raum
und eingeschränkte
Leistungsressourcen aufweisen. Bei mobilen Anwendungen, wie z. B.
Mobiltelefonen und persönlichen
digitalen Assistenten (personal digital assistant = PDA), sind Speicherzellendichte,
Leistungsverbrauch und Geschwindigkeit Kernpunkte für zukünftige Generationen.
Es besteht auch weiterhin Bedarf an einer Zunahme der Geschwindigkeit
beim Zugreifen auf Daten, die in einem Speicher gespeichert sind.
Bei einigen Speicheranwendungen besteht ein Bedarf, Daten, die in
dem Speicher gespeichert sind, schnell zu ändern, in manchen Fällen auf
einer globalen Basis. Ein schnelles Ändern des Zustands von Daten
ist auch bei anderen Datenverarbeitungsanwendungen wünschenswert.
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Zusammenfassung
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung sieht einen Differenzverstärker vor,
der eine erste und eine zweite Eingangsleitung aufweist, und eine
Steuerung, die mit der ersten und der zweiten Eingangsleitung gekoppelt
ist. Die Steuerung entkoppelt selektiv und einzeln die erste und
die zweite Eingangsleitung von dem Differenzverstärker.
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Kurze Beschreibung
der Zeichnungen
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Die
zugehörigen
Zeichnungen sind mit eingeschlossen, um ein erweitertes Verständnis der
vorliegenden Erfindung zu liefern, und sind in diese Beschreibung
mit einbezogen und bilden einen Teil derselben. Die Zeichnungen
stellen die Ausführungsbeispiele
der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung
dazu, die Prinzipien der Erfindung zu erklären. Andere Ausführungsbeispiele
der vorliegenden Erfindung und viele der beabsichtigten Vorteile
der vorliegenden Erfindung werden ohne weiteres erkennbar, wenn
sie durch eine Bezugnahme auf die folgende detaillierte Beschreibung
besser verstanden werden. Die Elemente der Zeichnungen sind in Bezug
aufeinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen
bezeichnen entsprechende ähnliche
Teile.
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1 ist
ein Blockdiagramm, das ein elektronisches System gemäß einem
Ausführungsbeispiel der
vorliegenden Erfindung darstellt.
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2 ist
ein Diagramm, das ein Beispiel für eine
Speicherzelle in einem Array von Speicherzellen darstellt.
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3 ist
ein Diagramm, das eine Speicherzelle in einem Array von Speicherzellen
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung darstellt.
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4 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens zur ganzseitigen Dateninversion darstellt.
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5 ist
ein Diagramm, das ein weiteres Ausführungsbeispiel der Erfindung
darstellt.
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Detaillierte
Beschreibung
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In
der folgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele
wird auf die zugehörigen
Zeichnungen Bezug genommen, die einen Teil derselben bilden und
in denen veranschaulichenderweise spezifische Ausführungsbeispiele
gezeigt werden, bei denen die Erfindung praktiziert werden kann.
In dieser Hinsicht werden Richtungsangaben, wie z. B. „oben", „unten", „vorne", „hinten", „vordere/r/s", „hintere/r/s" usw., unter Bezugnahme
auf die Ausrichtung der beschriebenen Figur(en) verwendet. Weil
Komponenten der vorliegenden Erfindung in einer Anzahl von verschiedenen
Ausrichtungen positioniert sein können, werden die Richtungsangaben
zu Darstellungszwecken verwendet und sind in keiner Weise einschränkend. Es
sei darauf hingewiesen, dass andere Ausführungsbeispiele genutzt werden
und strukturelle oder logische Änderungen
vorgenommen werden können,
ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen.
Somit ist die folgende detaillierte Beschreibung nicht in einem
einschränkenden
Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung
ist durch die beigefügten
Ansprüche
definiert.
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1 ist
ein Blockdiagramm, das ein Ausführungsbeispiel
eines elektronischen Systems 10 darstellt, gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung. Das elektronische System 10 umfasst
eine Hoststeuerung 12 und einen Direktzugriffsspeicher 14.
In einem Fall ist der Speicher 14 ein dynamischer Direktzugriffsspeicher
(dynamic random access memory = DRAM). Jedoch kann der Speicher 14 eine
beliebige andere Speichervorrichtung sein.
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Die
Hoststeuerung 12 ist elektrisch durch einen Speicherkommunikationsweg 16 mit
dem Speicher 14 gekoppelt. Die Hoststeuerung 12 liefert
durch den Speicherkommunikationsweg 16 Zeilen- und Spaltenadressen
und Steuersignale an den Speicher 14. Bei einem Ausführungsbeispiel
liefert die Hoststeuerung 12 Steuersignale einschließlich Lese-/Schreibfreigabesignalen,
Zeilenadressenübernahmesignalen
(row address strobe = RAS) und Spaltenadressenübernahmesignalen (column address
strobe = CAS). Bei einem Ausführungsbeispiel
ist der Speicher 14 ein pseudostatischer Direktzugriffsspeicher
(pseudo static random access memory = PSRAM), und die Hoststeuerung 12 liefert Steuersignale
einschließlich
Statischer-RAM(SRAM-)-Steuersignale.
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Der
Speicher 14 umfasst ein Array von Speicherzellen 20,
einen Zeilenadressenlatch und -decodierer 22, einen Spaltenadressenlatch
und -decodierer 24, eine Erfassungsverstärker- und
Eingangs-/Ausgangsschaltung (I/O-Schaltung) 26, eine Steuerschaltung 28 und
ein Adressenregister 30. Leitfähige Wortleitungen 32,
als Zeilenauswahlleitungen bezeichnet, erstrecken sich in einer
Richtung über
das Array von Speicherzellen 20. Leitfähige Bitleitungen 34,
als Bitleitungen bezeichnet, erstrecken sich über das Array von Speicherzellen 20 in
einer senkrechten Richtung relativ zu den Wortleitungen 32.
An jedem Kreuzungspunkt eines Paares aus der Wortleitung 32 und
der Bitleitung 32 befindet sich eine Speicherzelle.
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Jede
Wortleitung 32 ist elektrisch mit dem Zeilenadressenlatch
und -decodierer 22 gekoppelt, und jede Bitleitung 34 ist
elektrisch mit einem der Erfassungsverstärker in der Erfassungsverstärker- und I/O-Schaltung 26 gekoppelt.
Die Erfassungsverstärker-
und I/O-Schaltung 26 ist elektrisch mit dem Spaltenadressenlatch
und -decodierer 24 durch leitfähige Spaltenauswahlleitungen 36 gekoppelt.
Auch ist die Erfassungsverstärker-
und I/O-Schaltung 26 elektrisch mit dem Zeilenadressenlatch
und -decodierer 22 durch Kommunikationsleitungen 38 gekoppelt, und
durch einen I/O-Kommunikationsweg 40 mit
Dateneingangs-/Datenausgangskontaktanschlussflächen oder -stiften, als DQs
bezeichnet. Durch den I/O-Kommunikationsweg 40 werden zwischen
der Erfassungsverstärker-
und I/O-Schaltung 26 in dem Speicher 14 und einer
externen Vorrichtung, wie z. B. der Hoststeuerung 12, Daten übertragen.
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Die
Hoststeuerung 12 ist durch den Speicherkommunikationsweg 16 elektrisch
mit der Steuerschaltung 28 und dem Adressenregister 30 gekoppelt.
Die Steuerschaltung 28 ist durch einen Steuerkommunikationsweg 42 elektrisch
mit dem Zei lenadressenlatch und -decodierer 22 und dem
Spaltenadressenlatch und -decodierer 24 gekoppelt. Das Adressenregister 30 ist
durch Zeilen- und Spaltenadressenleitungen 44 elektrisch
mit dem Zeilenadressenlatch und -decodierer 22 und dem
Spaltenadressenlatch und -decodierer 24 gekoppelt.
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Die
Steuerschaltung 28 empfängt
durch den Speicherkommunikationsweg 16 Adressen und Steuersignale
von der Hoststeuerung 12. Bei einem Ausführungsbeispiel
liefert die Hoststeuerung 12 Steuersignale einschließlich Lese-/Schreibfreigabesignalen,
RAS-Signalen und CAS-Signalen an die Steuerschaltung 28.
Bei einem Ausführungsbeispiel
ist Speicher 14 ein PSRAM, und die Hoststeuerung 12 liefert
Steuersignale einschließlich
SRAM-Steuersignalen an die Steuerschaltung 28, die die DRAM-Steuersignale
liefert, wie z. B. Lese-/Schreibfreigabesignale, RAS- und CAS-Signale.
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Das
Adressenregister 30 empfängt durch den Speicherkommunikationsweg 16 Zeilen-
und Spaltenadressen von der Hoststeuerung 28. Das Adressenregister 30 liefert
durch Zeilen- und Spaltenadressleitungen 44 eine Zeilenadresse
an den Zeilenadressenlatch und -decodierer 22. Die Steuerschaltung 28 liefert
durch den Steuerkommunikationsweg 42 ein RAS-Signal an
den Zeilenadressenlatch und -decodierer 22, um die gelieferte
Zeilenadresse in dem Zeilenadressenlatch und -decodierer 22 zwischenzuspeichern.
Das Adressenregister 30 liefert durch Zeilen- und Spaltenadressenleitungen 44 eine
Spaltenadresse an den Spaltenadressenlatch und -decodierer 24.
Die Steuerschaltung 28 liefert durch den Steuerkommunikationsweg 42 ein CAS-Signal
an den Spaltenadressenlatch und -decodierer 24, um die
gelieferte Spaltenadresse in dem Spaltenadressenlatch und -decodierer 24 zwischenzuspeichern.
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Der
Zeilenadressenlatch und -decodierer 22 empfängt die
Zeilenadressen und RAS-Signale und speichert die Zeilenadressen
in dem Zeilenadressenlatch und -decodierer 22 zwischen.
Auch decodiert der Zeilenadressenlatch und -decodierer 22 jede
der Zeilenadressen, um eine Zeile von Speicherzellen in dem Zellenarray 20 auszuwählen. Zusätzlich liefert der
Zeilenadressenlatch und -decodierer 22 durch einen Kommunikationsweg 38 Erfassungsverstärkeraktivierungssignale
und Ausgleichs- und Vorladesignale an die Erfassungsverstärker- und
I/O-Schaltung 26.
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Der
Spaltenadressenlatch und -decodierer 24 aktiviert die Spaltenauswahlleitungen 36,
um Erfassungsverstärker
mit I/O-Schaltungen in der Erfassungsverstärker- und I/O-Schaltung 26 zu
verbinden. Der Spaltenadressenlatch und -decodierer 24 empfängt eine
Spaltenadresse und speichert die Spaltenadresse in dem Spaltenadressenlatch
und -decodierer 24 zwischen. Der Spaltenadressenlatch und
-decodierer 24 decodiert auch die Spaltenadresse, um adressierte
Spaltenauswahlleitungen 36 auszuwählen. Zusätzlich empfängt der Spaltenadressenlatch und
-decodierer 24 durch den Steuerkommunikationsweg 42 Spaltenauswahlleitungsaktivierungssignale
von der Steuerschaltung 28. Die Spaltenauswahlleitungsaktivierungssignale
geben an, welche der adressierten Spaltenauswahlleitungen 36 durch den
Spaltenadressenlatch und -decodierer 24 aktiviert werden
sollen. Der Spaltenadressenlatch und -decodierer 24 aktiviert
die Spaltenauswahlleitungen 36, die durch die Spaltenadresse
adressiert und für eine
Aktivierung durch die Spaltenauswahlleitungsaktivierungssignale
ausgewählt
sind. Die aktivierten Spaltenauswahlleitungen 36 werden
an die Erfassungsverstärker-
und I/O-Schaltung 26 geliefert, um Erfassungsverstärker mit
I/O-Schaltungen zu verbinden.
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Die
Spaltenauswahlleitungen 36 sind in Spaltensegmente gruppiert.
Jedes Spaltensegment umfasst eine Gruppe von Spaltenauswahlleitungen 36,
die einem Satz von Erfassungsverstärkern und I/O-Leitungen entsprechen.
Mehrere Spaltenauswahlleitungen 36 in einem Spaltensegment
können eine
I/O-Schaltung in dem Satz von I/O-Schaltungen gemeinsam nutzen und
dabei abwechselnd einen Erfassungsverstärker mit der gemeinsam genutzten I/O-Schaltung
verbinden. Die Spal tenauswahlleitungen 36 in einem benachbarten
Spaltensegment verbinden Erfassungsverstärker mit einem unterschiedlichen
entsprechenden Satz von I/O-Schaltungen.
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Die
Erfassungsverstärker-
und I/O-Schaltung 26 umfasst Erfassungsverstärker, Ausgleichs- und
Vorladeschaltungen, Dateneingabepuffer und Datenausgabepuffer. Die
Erfassungsverstärker
sind Differenzeingangserfassungsverstärker, und jeder Erfassungsverstärker empfängt eine
Bitleitung an jedem der zwei Differenzeingänge. Eine der Bitleitungen
empfängt
ein Datenbit von einer ausgewählten Speicherzelle,
und die andere Bitleitung wird als Referenz verwendet. Die Ausgleichs-
und Vorladeschaltungen gleichen die Spannung auf Bitleitungen, die mit
dem gleichen Erfassungsverstärker
verbunden sind, vor einer Lese- oder Schreiboperation aus. Bei einer
typischen Speichervorrichtung (z. B. DRAM) werden alle Daten entlang
einer physikalischen Seite nach einer Aktivierung der Wortleitung
durch die Bank von Erfassungsverstärkern, die sich an dem Rand
des Arrays befinden, gleichzeitig erfasst.
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2 stellt
ein Beispiel für
eine Erfassungsverstärkerschaltung 60 für ein typisches
Speicherarray dar. Die Erfassungsverstärkerschaltung 60 umfasst
einen Erfassungsverstärker 62,
der mit einem Paar von Bitleitungen 64 und 66 verbunden
ist. Eine erste Bitleitung 64 ist konfiguriert, um das
Zellensignal zu empfangen, während
eine zweite Bitleitung 66 als Referenz dient, gegen die
der Erfassungsverstärker 62 das
Zellensignal erfasst. Nachdem sie vollständig erfasst wurde, wird eine
Bitleitung an einer Bitleitungshochspannung (bit line high voltage
= Vblh) sein, und die andere Bitleitung in dem Bitleitungspaar wird
auf Masse sein. Auf diese Weise wird die erste Bitleitung 64 „echte
Bitleitung" (true
bit line = BL_T) genannt, weil ein physikalisches hohes Zellensignal
auf BL_T zu einem logischen „Eins"-Signal an dem Ausgang,
typischerweise dem I/O-Tor des Halbleiterchips, führen wird.
Die zweite Bitleitung 66 des Paares wird „komplemen täre Bitleitung" (complement bit
line = BL_C) genannt, weil sie sich entgegengesetzt zu der ersten
Bitleitung 64 verhält.
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Typischerweise
wird von zwei Speicherarrays ein einziger Erfassungsverstärker 62 gemeinsam
genutzt, um in der Speichervorrichtung Platz zu sparen. Auf diese
Weise ist ein Paar von Bitleitungen, das mit dem Bitleitungspaar 64 und 66 identisch
ist, typischerweise auch mit dem Erfassungsverstärker 62 gekoppelt
(zusätzliches
identisches Bitleitungspaar, das in 2 nicht
dargestellt ist). Da jeder Erfassungsverstärker 62 gemeinsam
genutzt wird, umfassen dieselben auch einen ersten und einen zweiten
Multiplexer-Transistor 72 und 74,
die konfiguriert sind, um ein Multiplexer-Signal (MUX-Signal) zu empfangen.
Selektiv verbindet und trennt das MUX-Signal die Bitleitungen und
das Speicherarray mit bzw. von dem Erfassungsverstärker 62.
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Zusätzlich weisen
die erste und die zweite Bitleitung 64 und 66 Ausgleichstransistoren 68 auf, die
zwischen dieselben geschaltet sind, so dass die erste und die zweite
Bitleitung 64 und 66 auf die Ausgleichsspannung
(Vbleq-Signal) vorgeladen
werden können,
um für
den nächsten
Erfassungszyklus bereit zu sein. Ein Ausgleichssignal (EQL-Signal) steuert die
Ausgleichstransistoren 68, die die zwei Bitleitungen 64 und 66 kurzschließen und
das Vbleq-Signal an jede der Bitleitungen 64 und 66 liefern.
Ein zusätzlicher
Versorgungstransistor 70 liefert das Vbleq-Signal an die
Ausgleichstransistoren 68 (EQ_sup-Signal). Bei dieser typischen
Erfassungsverstärkerschaltung 60 ist
das EQ_sup-Signal
immer eingeschaltet.
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3 stellt
eine Erfassungsverstärkerschaltung 80 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung dar. Ähnlich
der obigen Erfassungsverstärkerschaltung 60 umfasst
die Erfassungsverstärkerschaltung 80 einen
Erfassungsverstärker 82,
der mit einem Paar von Bitleitungen 84 und 86 verbunden
ist. Eine erste Bitleitung 84 ist konfiguriert, um das
Zellensignal zu empfangen, während
eine zweite Bitleitung 86 als Referenz dient, gegen die
der Erfassungsverstärker 82 das
Zellensignal erfasst. Die erste Bitleitung 84 wird „echte
Bitleitung" (BL_T)
genannt, und die zweite Bitleitung 86 des Paares wird „komplementäre Bitleitung" (BL_C) genannt.
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Wie
bei der obigen Erfassungsverstärkerschaltung 60,
umfasst die Erfassungsverstärkerschaltung 80 einen
einzigen Erfassungsverstärker 82,
der von zwei Speicherarrays gemeinsam genutzt wird, um in der Speichervorrichtung
Platz zu sparen (nur ein einziges Bitleitungspaar 84 und 86 ist
in 3 dargestellt). Da jeder Erfassungsverstärker 82 gemeinsam
genutzt wird, umfassen dieselben auch einen ersten und einen zweiten
Multiplexer-Transistor 92 und 94.
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Zusätzlich weisen
die erste und die zweite Bitleitung 84 und 86 Ausgleichsverstärker 88 auf,
die zwischen dieselben geschaltet sind, so dass die erste und die
zweite Bitleitung 84 und 86 auf die Ausgleichsspannung
vorgeladen werden können (Vbleq-Signal),
um für
den nächsten
Erfassungszyklus bereit zu sein. Ein Ausgleichssignal (EQL-Signal) steuert
die Ausgleichstransistoren 88, die die zwei Bitleitungen 84 und 86 kurzschließen und
das Vbleq-Signal an jede der Bitleitungen 84 und 86 liefern.
Ein zusätzlicher
Versorgungstransistor 90 liefert das Vbleq-Signal an die
Ausgleichstransistoren 88 (EQ_sup-Signal). Bei einem Ausführungsbeispiel
liefert der Versorgungstransistor 90 das EQ_sup-Signal an
das Einzig-Transistor-BL-Paar 84 und 86, und bei einem
anderen Ausführungsbeispiel
wird ein zusätzlicher
Versorgungstransistor verwendet, so dass das EQ_sup-Signal von zwei Bitleitungspaaren
gemeinsam genutzt wird.
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Bei
einem Ausführungsbeispiel
der Erfassungsverstärkerschaltung 80 wird
das EQ_sup-Signal selektiv gesteuert, so dass es ein- oder ausgeschaltet
werden kann. Ferner sind bei der Erfassungsverstärkerschaltung 80 der
erste und der zweite Multiplexer-Transistor 92 und 94 konfiguriert,
um ein getrenntes Multiplexer-Signal, MUX_T und MUX_C, zu empfangen,
um BL_T bzw. BL_C zu steuern. Im Normalbetrieb können diese getrennten Multiplexer-Signale
aneinander gebunden sein, um selektiv die Bitleitungen und das Speicherarray
mit dem Erfassungsverstärker 82 zu
verbinden bzw. von demselben zu trennen. Bei einem Ausführungsbeispiel
der Erfindung jedoch werden die getrennten Multiplexer-Signale MUX_T
und MUX_C und die selektive Steuerung des EQ_sup-Signals verwendet, um eine schnelle
ganzseitige Dateninversion für
die Speichervorrichtung durchzuführen.
So kann jede der Speicherzellen von mehreren Wortleitungen und/oder
ganze Seiten einer Speichervorrichtung schnell mit wenigen Prozessschritten
invertiert werden.
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4 ist
ein Flussdiagramm, das ein Ausführungsbeispiel
eines Verfahrens 100 für
eine ganzseitige Dateninversion mit einer Erfassungsverstärkerschaltung 80 darstellt.
Bei einem Ausführungsbeispiel
ist eine Erfassungsverstärkerschaltung 80 in
einem Direktzugriffsspeicher 14 des elektronischen Systems 10 konfiguriert.
Somit invertiert bei einem Ausführungsbeispiel
eine ganzseitige Dateninversion Daten in allen Speicherzellen des
Speicherzellenarrays 20 schnell und mit relativ wenigen
Prozessschritten.
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Bei
einem Ausführungsbeispiel
ist jede der Speicherzellen, die invertiert werden soll, mit der „echten" Bitleitung BL_T
verbunden. Bei einem Schritt 102 wird eine Wortleitung 32 aktiviert,
und es werden Daten erfasst. Um eine Wortleitung 32 zu
aktivieren und Daten zu erfassen, werden MUX_T- und MUX_C-Signale über Multiplexer-Transistoren 92 und 94 mit
BL_T bzw. BL_C verbunden. Auch werden die EQL- und EQ_sup-Signale
von den Ausgleichstransistoren 88 abgetrennt. So versetzt
der Erfassungsverstärker 82 die
BL_T in den H-Zustand, wenn die Speicherzelle eine physikalische
Eins enthält. Ähnlich versetzt
der Erfassungsverstärker 82 die BL_T
in den L-Zustand, wenn die Speicherzelle eine physikalische Null
enthält.
In jedem Fall wird sich BL_C schließlich in dem zu BL_T entgegengesetzten Zustand
befinden.
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Bei
einem Schritt 104 wird das MUX_T-Signal von der BL_T über die
Multiplexer-Transistoren 92 abgetrennt. Auf diese Weise
wird die echte Bitleitung BL_T von dem Erfassungsverstärker 82 abgeschnitten.
Als Nächstes
wird bei einem Schritt 106 das EQL-Signal mit den Ausgleichstransistoren 88 verbunden.
Das Verbinden des EQL-Signals schließt BL_T und BL_C kurz, so dass
BL_T den entgegengesetzten Datenzustand annehmen wird. Da die Wortleitung 32 noch
aktiv ist, wird die Speicherzelle sofort die entgegengesetzten Daten
empfangen.
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Dann
wird bei einem Schritt 108 die Wortleitung 32 deaktiviert.
Auf diese Weise werden die invertierten Daten erfolgreich in alle
Speicherzellen entlang der Wortleitung 32 geschrieben.
Schließlich werden
bei einem Schritt 110 alle Bitleitungen vorgeladen, um
die Spannung auf den Bitleitungen vor einer Lese- oder Schreiboperation
auszugleichen. Die Bitleitungen werden durch ein Verbinden des EQ_sup
mit dem Versorgungstransistor 90 und ein Verbinden des
MUX_T mit dem Multiplexer-Transistor 92 vorgeladen. Bei
einer Verwendung dieser Schritte können alle Daten entlang einer
physikalischen Seite mit fast derselben Zeitgebung wie die Zeilen-Zykluszeit
im Normalbetrieb invertiert werden.
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Eine
derartige schnelle ganzseitige Dateninversion entlang der physikalischen
Seite einer Speichervorrichtung kann bei einer Vielzahl von Anwendungen
wünschenswert
sein. Derartige Anwendungen umfassen viele Fehlerkorrekturschemata,
die Bitfehler, die in das Lesen aus und das Schreiben in einen Speicher
eingeführt
werden, korrigieren und oft als fehlerkorrigierende Codes (error
correction codes = ECC) bezeichnet werden. Eine schnelle Inversion von
Daten in Speicherzellen kann bei einem Erzeugen von Paritätsbits,
die bei ECC-Anwendungen verwendet werden, nützlich sein.
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Zusätzlich kann
die ganzseitige Dateninversion in den Fällen verwendet werden, in denen
eine definierte physikalische Datentopologie in dem Speicherarray
zu Testzwecken erzeugt wird. Andere Beispiele umfassen bestimmte
Graphikanwendungen, bei denen eine schnelle Inversion einer ganzen
Seite auf der Speichersteuerungsebene Prozessorzeit für den Graphikprozessor
sparen kann.
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Einige ältere Entwürfe für eine Dateninversion
nutzen Übertragungszellen,
im Wesentlichen DRAM-Zellen, die sowohl mit der echten als auch
mit der komplementären
Bitleitung verbunden sind. Ein Aufbauen von Übertragungszellen kann jedoch
für das
Speicherarray störend
sein und zusätzliche
Kosten verursachen. Das vorgeschlagene Verfahren für eine schnelle
Dateninversion entlang einer physikalischen Seite des elektronischen
Systems 10 oder der Wortleitung 32 einer Speichervorrichtung
kann mit relativ geringfügigen Änderungen
der typischen Schaltungsanordnung, die in vielen Speichervorrichtungen verwendet
wird, realisiert werden. Bei dem elektronischen System 10 und
der Erfassungsverstärkerschaltung 80 wird
eine Dateninversion zu einem Speicherarray durch ein Verwenden von
Multiplexern, die bei vielen aktuellen DRAM-Entwürfen typischerweise bereits
vorliegen, hinzugefügt.
Somit ist nur eine geringfügige
Modifikation der Speichervorrichtung erforderlich. Ferner ist jeglicher
Anstieg der Kapazität
auf dem Multiplexer aus dem Hinzufügen einer separaten Leitung
zu BL_T und BL_C durch ein Verwenden von zum Großteilvorhandenen Komponenten
minimal. Auf diese Weise werden die meisten der gleichen Zeitgebungsraten
beibehalten.
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5 stellt
ein anderes Ausführungsbeispiel der
vorliegenden Erfindung dar. Eine Datenumwandlungsvorrichtung 100 umfasst
einen Differenzverstärker 102,
der eine erste Eingangsleitung IN1 104 und eine zweite
Eingangsleitung IN2 106 aufweist. Die erste und die zweite
Eingangsleitung 104 und 106 sind mit dem ersten
bzw. mit dem zweiten Steuertransistor 110 und 112 gekoppelt.
Der erste Steuertransis tor 110 empfängt ein erstes Steuersignal
CTRL1, und der zweite Steuertransistor empfängt ein zweites Steuersignal
CTRL2. Ein anderer Transistor 108 ist zwischen die erste
und die zweite Eingangsleitung 104 und 106 geschaltet
und empfängt
ein Ausgleichssignal EQL. Das Ausgleichssignal EQL steuert den Transistor 108,
um die zwei Eingangsleitungen IN1 und IN2 kurzzuschließen.
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Gemäß dem in 5 dargestellten
Ausführungsbeispiel
können
Daten auf der ersten Eingangsleitung 104 durch ein Entkoppeln
des ersten Steuertransistors 110 auf der ersten Eingangsleitung 104 und
durch ein Kurzschließen
der ersten und der zweiten Eingangsleitung 104 und 106 über den
Transistor 108 schnell zu dem Wert der Daten auf der zweiten Eingangsleitung 106 umgewandelt
werden. Der erste Steuertransistor 110 wird ansprechend
auf das erste Steuersignal CTRL1, das die erste Eingangsleitung 104 von
dem Differenzverstärker 102 abtrennt,
von der ersten Eingangsleitung 104 entkoppelt. Der Transistor 108 schließt ansprechend
auf eine Aktivierung des EQL-Signals die erste und die zweite Eingangsleitung
kurz. Auf diese Weise wird die erste Eingangsleitung 104 den
Wert der zweiten Eingangsleitung 106 annehmen. Die Daten
auf der zweiten Eingangsleitung 106 können auch durch ein Entkoppeln des
zweiten Steuertransistors 112 auf der zweiten Eingangs-leitung 106 und
durch ein Kurzschließen der
ersten und der zweiten Eingangsleitung 104 und 106 über den
Transistor 108 schnell zu dem Wert der ersten Eingangsleitung 104 umgewandelt
werden.
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Obwohl
in dem vorliegenden Dokument spezifische Ausführungsbeispiele dargestellt
und beschrieben worden sind, ist es für Fachleute auf dem Gebiet
klar, dass die beschriebenen und gezeigten spezifischen Ausführungsbeispiele
durch eine Vielzahl von alternativen und/oder gleichwertigen Implementierungen
ersetzt werden können,
ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen.
Diese Anmeldung soll jegliche Adaptionen oder Variationen der in
dem vorliegenden Dokument ausgeführten
spezifischen Ausfüh rungsbeispiele
abdecken. Somit soll diese Erfindung lediglich durch die Ansprüche und
die Äquivalente
derselben eingeschränkt
werden.