DE60305999T2 - Hard- und Software-programmierbare Sicherungen zur Speicherreparatur - Google Patents

Hard- und Software-programmierbare Sicherungen zur Speicherreparatur Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich auf eine Speichereinrichtung zum Steuern der Designleistung von Speicherzellen. Im Besonderen betrifft eine Ausführungsform gemäß der vorliegenden Erfindung Sicherungen, die sowohl mit Hardware als auch mit Software programmierbar sind, und deshalb so ausgelegt werden können, dass sie die Designleistung in den Speicherzellen erhöhen.
  • Speicherstrukturaufbauten, die viele Speicherzellen enthalten, sind zu einem Integrationsbestandteil in den modernen VLSI-Systemen (VLSI = Very-Large-Scale-Integration) – Höchstintegrationsspeichersystemen – geworden. Obwohl man in der Regel bestrebt ist, so viele Speicherzellen wie möglich in einem gegebenen Bereich unterzubringen, wird die Speicherzellendichte normalerweise von anderen Designfaktoren, wie Layouteffizienz, Leistungsfähigkeit, Energiebedarf und Geräuschempfindlichkeit eingeengt.
  • Stark zu integrierende Komponenten mit hoher Leistungsausführung in Bezug auf solche VLSI-Systeme, wie es Speicherstrukturen sind, benötigen komplexe Herstell- und Produktionsprozesse. Diese Herstellprozesse unterliegen unvermeidlichen Parameterdefekten, welche ungewollte, physikalische Schäden in den zu produzierenden Einheiten herbeiführen können. Es werden Redundanzfunktionen in den Speicheraufbauten zur Leistungssteigerung in der Hoffnung hinzugefügt oder eingebaut, dass diese einen Eins-zu-Eins-Ersatz für ein ausfallendes Teil oder Subsystem bereitstellen können. Da die Speicherzellen permanent an ihre Designgrenzen stoßen, trägt dies zu einer reduzierten Gesamtleistung in jedem Speicherzelleinheitsbereich bei.
  • Die derzeitigen Sicherungen werden zum Kennzeichnen oder Kodieren von jenen Zeilen oder Spalten für die Speicherzellen eingesetzt, die aus dem Betriebsverkehr zu ziehen sind, so dass nur jene Speicherzellen, die keine schadhafte Spur aufweisen, verwendet werden können. Diese Sicherungen sind in der Regel mit Laser programmierbare oder einmalig elektrisch programmierbare Sicherungen. Bei der Herstellung lässt man die Sicherungen unter Verwendung einer Laservorrichtung oder eines elektrischen Impulsgebers durchbrennen, um diejenigen Speicherstellen zu kennzeichnen, die unbrauchbar sind.
  • Positiv anzumerken ist die Tatsache, dass dieses Durchbrennen von Sicherungen unter Verwendung einer Laservorrichtung oder eines elektrischen Impulsgebers ein einmaliger Vorgang ist. Sobald die Laser programmierbare oder elektronisch einmalig programmierbare Sicherung durchgebrannt ist, kann sie in ihren Ausgangszustand nicht mehr zurückkehren.
  • Die europäische Patentanmeldung EP 0 528 744 beschreibt einen Steuerschaltkreis auf Basis eines Chips, der in aufgabenspezifischen, integrierten Schaltungen Tests für Sicherungen ermöglicht. Der Schaltkreis hat die spezielle Aufgabe des Testens der Sicherungsredundanz in hochleistungsfähigen Speichern. Ein von einem Signalspeicher [Auffang-Flipflop] unterstütztes Sicherungstestverfahren setzt einen chipintegrierten Signalspeicherstapel ein, der anstelle von Sicherungen zum Einsatz kommt. Die Signalspeicher in dem Speicherstapel sind programmierbar und können die gleichen Funktionen wie die Sicherungen während eines Chipbetriebs ausführen. Dies ermöglicht ein destruktionsfreies Ausführen von Prüfverfahren ohne Informationsverlust und ohne ein Durchbrennen von Sicherungen.
  • Die Patentanmeldung US 5 668 818 betrifft einen abtaststeuerbaren und programmierbaren Sicherungsschaltkreis, um ein Prüfverfahren für einen integrierten Schaltkreis in dessen finaler Konfiguration zuzulassen, bevor irgendeine Sicherung von den programmierbaren Sicherungsschaltkreisen durchgebrannt wird. Dies wird durch das Einbeziehen eines abtastbaren Signalspeichers erzielt, der mit dem Ausgang eines programmierbaren Sicherungsschaltkreises verbunden ist, und der zum Einlesen des Ausgangswertes von dem programmierbaren Sicherungsschaltkreis konfiguriert ist. Der Ausgangswert wird anschließend am Ausgang des abtastbaren Signalspeichers zwischengespeichert. Alternativ dazu kann ein bereits programmierter Ausgangswert in den abtastbaren Signalspeicher eingescannt und anschließend am Ausgang des abtastbaren Signalspeichers zwischengespeichert werden.
  • In dem von IBM veröffentlichten Technik-Bulletin "Fuse Book Offering Redundancy Test Immediately", Band 37, Nr. 3, März 1994, Seite 283–286 wird ein weiterentwickeltes Design einer Sicherungsanmeldung dargestellt, das einen Tran sistor in Reihe geschaltet mit der aktuellen Sicherung umfasst und die Möglichkeit bietet, eine durchgebrannte Sicherung zu simulieren. Die weiterentwickelte Sicherungsanmeldung ermöglicht sofort beim ersten Kontakt ein Prüfverfahren der festzustellenden Matrixredundanzen. Jeder Sicherungsschaltkreis enthält einen Signalspeicher [Auffang-Flipflop]. Die Informationen in diesem Signalspeicher entscheiden, ob eine Sicherung als intakt simuliert oder durchgebrannt werden soll.
  • Die US-Patentdokumentation 4 617 651 behandelt einen Halbleiter-Speicherschaltkreis, der primäre und redundante Datenfelder mit einer Möglichkeit aufweist, die redundanten Datenfelder bezüglich fehlerhafter Primärdatenfelder durch eine Adressenspeicherzelle zu ersetzen. Der Schaltkreis kann zum Aktivieren einer redundanten Wortleitung in dem redundanten Datenfeld immer dann programmiert werden, wenn ein vorgegebenes Adressen-Bit mit einem Wert, der einer fehlerhaften Wortleitung in dem Primärdatenfeld zugeordnet ist, in den Halbleiterspeicher eingegeben wird, wobei der Wert des Adressen-Bits von einem der beiden komplementären Zustände ausgeht, der von der Adressenspeicherzelle in der fehlerhaften Wortleitung des primären Datenfelds abhängt. Der Schaltkreis weist Programmiereinrichtungen auf, um an die Ausgabevorrichtungen die ausgegebenen und komplementären Ausgangssignale bereitzustellen, wobei die Programmiereinrichtungen ein einzelnes Sicherungsbauelement enthalten, das einen der beiden Sicherungsbetriebszustände annimmt, der von dem Zustand des vorgegebenen Adressen-Bits abhängt, das der fehlerhaften Wortleitung zugeordnet ist.
  • Weitere Einschränkungen und Nachteile der konventionellen und alt herkömmlichen Lösungsansätze erkennen die Fachleute auf dem Gebiet bei einem Vergleich von derartigen Systemen mit der vorliegenden Erfindung eindeutig, die in dem restlichen Teil der vorliegenden Patentanmeldung mit Bezug auf die Zeichnung dargestellt ist.
  • Es ist demzufolge die Aufgabe der vorliegenden Erfindung, eine Speichereinrichtung zur Verfügung zu stellen, die Sicherungen einsetzt, die so adaptiert werden können, dass sie die Designleistung in den Speicherzellen steigern. Diese Aufgabe wird mit einer Speichereinrichtung gelöst, welche die kennzeichnenden Merkmale gemäß Patentanspruch 1 umfasst. Bevorzugte Ausführungsformen gemäß der vorliegenden Erfindung sind in den Unteransprüchen definiert.
  • Weitere Aspekte, Vorteile und neuartige Merkmale der vorliegenden Erfindung – sowie Einzelheiten einer diesbezüglich veranschaulichten Ausführungsform – gehen insgesamt aus der nachstehenden Beschreibung und Zeichnung verständlich hervor, wobei sich gleiche Bezugszeichen auf die gleichen Bestandteile beziehen.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN DARSTELLUNGEN DER ZEICHNUNG
  • 1 zeigt ein Blockdiagramm eines als Beispiel gewählten SRAM-Moduls (SRAM = Static Random Access Memory).
  • 2 stellt ein Blockdiagramm eines als Beispiel gewählten SRAM- Speicherkerns dar, der in Bänke [logische Speichereinheiten] unterteilt ist.
  • Die 3A und 3B veranschaulichen SRAM-Module, die eine Blockstruktur bzw. ein Subsystem beinhalten.
  • 4 stellt eine dimensionale Blockdatenfeldmatrix bzw. ein Zellenträgersubsystem dar, das in einem SRAM-Modul zur Anwendung kommt.
  • 5 stellt einen Zellenträger dar, welcher eine Vielzahl von Speicherzellen umfasst.
  • 6A veranschaulicht eine Speicherzelle.
  • 6B veranschaulicht antiparallel geschaltete Inverter und stellt die Speicherzelle der 6A dar.
  • 7 veranschaulicht ein SRAM-Modul, das jenem ähnelt, das in den 3A und 3B dargestellt ist.
  • 8 veranschaulicht eine lokale Dekodiereinheit.
  • 9 veranschaulicht ein Schaltbild von einer lokalen Dekodiereinheit, die jener ähnelt, die in 8 dargestellt ist.
  • 10 stellt ein Blockdiagramm der lokalen Leseverstärker und ein 4:1-Multiplexverfahren dar.
  • 11 stellt ein Blockdiagramm der lokalen Leseverstärker und der globalen Leseverstärker dar.
  • 12A veranschaulicht eine schematische Darstellung der lokalen Leseverstärker und der globalen Leseverstärker.
  • 12B zeigt einen Schaltplan von einer Ausführungsform eines lokalen Leseverstärkers (ähnlich wie der in 12A dargestellte, lokale Leseverstärker).
  • 12C ist eine schematische Darstellung des Verstärkerkerns, der dem in
  • 12B dargestellten Verstärkerkern ähnelt.
  • 13 stellt ein Blockdiagramm gemäß einer weiteren Ausführungsform der lokalen Leseverstärker und der globalen Leseverstärker dar.
  • 14 veranschaulicht ein Schaltbild, der ein Übertragungsgatter für das 4:1-Multiplexverfahren umfasst und jenem ähnelt, das in 10 und 12 dargestellt ist.
  • 15 veranschaulicht Übertragungsgatter für das 2:1-Multiplexverfahren, das mit den Invertern eines lokalen Leseverstärkers gekoppelt ist.
  • 16 veranschaulicht die Vorlade- und Kompensierabschnitte sowie Übertragungsgatter für das 2:1-Multiplexverfahren, die mit den Invertern eines lokalen Leseverstärkers gekoppelt sind.
  • 17 veranschaulicht einen Schaltplan des lokalen Leseverstärkers.
  • 18 stellt ein Blockdiagramm eines lokalen Kontrollers dar.
  • 19 veranschaulicht einen Schaltplan des lokalen Kontrollers.
  • 20 veranschaulicht die zeitliche Steuerung für einen READ-/Lese-Zyklus unter Verwendung eines SRAM -Speichermoduls.
  • 21 veranschaulicht die zeitliche Steuerung für einen WRITE-/Schreib-Zyklus unter Verwendung eines SRAM -Speichermoduls.
  • 22A stellt ein Blockdiagramm des lokalen Leseverstärkers dar, der ein lokales 4:1-Multiplexen und ein Vorladen aufweist, die darin integriert sind.
  • 22B veranschaulicht ein Ausführungsbeispiel des 16:1-Multiplexens (welches ein globales 4:1-Multiplexen und ein lokales 4:1-Multiplexen einschließt).
  • 22C veranschaulicht ein Ausführungsbeispiel des 32:1-Multiplexens (welches ein globales 8:1-Multiplexen und ein lokales 4:1-Multiplexen einschließt).
  • 23 veranschaulicht einen lokalen Leseverstärker, der in Verbindung mit einem Clusterschaltkreis zur Anwendung kommt.
  • 24 veranschaulicht einen Schaltplan für aktuell zur Verfügung stehende, mit Hardware programmierbare Sicherungen.
  • 25 veranschaulicht einen Schaltplan für einen sowohl mit Hardware als auch mit Software programmierbaren Sicherungsstrukturaufbau gemäß einer Ausführungsform der vorliegenden Erfindung, und
  • 26 veranschaulicht einen sowohl mit Hardware als auch mit Software programmierbaren Sicherungsaufbau, der in einer Verkettung zusammenwirkt und von einer seriellen Sicherung und einem Schiebetakt gemäß einer Ausführungsform der vorliegenden Erfindung gesteuert wird.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Wie die Fachleute auf dem Gebiet wissen, enthalten die meisten VLSI-Systeme, welche Kommunikationssysteme und DSP-Einrichtungen (DSP = digitale Signalprozessoren mit dynamischen Unterstützungsprogrammen) aufweisen, VLSI-Speichersubsysteme. Die modernen Anwendungen in den VLSI-Speichersubsystemen verlangen fast ausschließlich hocheffiziente und hochleistungsfähige Implementierungen, welche aber die Designaustauschbeziehungen zwischen Layout-Effizienz, Geschwindigkeit, Energieverbrauch, Skalierbarkeit, Designtoleranz und dergleichen mehr verschlechtern. Die vorliegende Erfindung verbessert jedoch diese Transaktionsaustauschbeziehungen, indem sie eine neuartig synchrone und selbstablaufgesteuerte Hierarchiearchitektur anwendet. Das Speichermodul gemäß der vorliegenden Erfindung setzt auch eine oder mehrere neuartige Bauelementekomponenten ein, welche außerdem zur Effizienz und Parameterunempfindlichkeit des Speichermoduls beitragen.
  • Es ist hervorzuheben, dass es hilfreich ist, die verschiedenen Aspekte und Ausführungsformen gemäß der vorliegenden Erfindung hierin in Zusammenhang mit einem SRAM-Speicheraufbau zu beschreiben, in dem CMOS-SRAM-Speicherzellen eingesetzt sind. Von den Fachleuten auf dem Gebiet sollte jedoch ferner positiv be wertet werden, dass sich die vorliegende Erfindung nicht nur auf CMOS-basierende Betriebsprozesse beschränkt, sondern dass die erfindungsgemäßen Aspekte und Ausführungsformen auch in anderen Speichererzeugnissen angewendet werden können, bei denen es sich um keine SRAM-Speicherstruktur handelt, sondern die DRAM, ROM, PLA und dergleichen mehr – ohne irgendeine Eingrenzung vornehmen zu wollen – umfassen, ganz gleich, ob sie in einem VLSI-System integriert sind, oder ob es sich um allein funktionsfähige und selbständige Speichereinrichtungen handelt.
  • EXEMPLARISCHES SRAM-MODUL
  • 1 stellt ein funktionales Blockdiagramm für ein Ausführungsbeispiel eines SRAM- Speicherstrukturmoduls 100 dar, das mit den zugrunde liegenden Merkmalen von SRAM-Subsystemen bereitgestellt ist. Das Modul 100 enthält einen Speicherkern 102, einen Wortleitungskontroller 104 und Speicheradresseneingänge 114. Bei dieser exemplarischen Ausführungsform setzt sich der Speicherkern 102 aus einem zweidimensionalen Zellenträger aus den K-Bits der Speicherzellen 103 zusammen, die in C-Spalten und R-Reihenzeilen auf den binären Speicherzellen ausgerichtet sind, wobei K = [C × R] ist. Die häufigste Konfiguration des Speicherkerns 102 verwendet einzelne Wortleitungen 106, um Speicherzellen 103 auf gepaarten, differentialen Bitleitungen 118 zu verbinden. Im Allgemeinen ist der Speicherkern 102 als ein Zellenträger mit 2p -Eingängen auf Basis eines Satzes eingegebener P-Speicheradressen ausgerichtet. Folglich wird die P-Bit-Adresse mit einem Zeilenadressen-Dekodierer 110 und einem Spaltenadressen-Dekodierer 122 entschlüsselt. Ein Zugriff auf eine vorhandene Speicherzelle 103 in solch einem Einkernspeicher 102 wird durch ein Aktivieren der Spalte 105 hergestellt, wobei eine Bitleitung in der Spalte gewählt wird, die mit der Speicherzelle 103 korrespondiert.
  • Die bestimmte Zeile, auf die zugegriffen werden soll, wird durch ein selektives Aktivieren der Zeilenadresse oder des Wortleitungsdekodierers 110 ausgesucht, welcher in der Regel mit einer vorhandenen Zeile – oder Wortleitung – eindeutig korrespondiert, wobei alle Zellen 103 in dieser bestimmten Zeile umfasst werden. Außerdem kann der Wortleitungstreiber 108 eine selektierte Wortleitung 106 aktivieren, so dass auf einem bestimmten Bitleitungspaar 118 in die selektierte Speicherzelle 103 geschrieben oder diese ausgelesen werden kann, und zwar entsprechend der Bitadresse, die an die Speicheradresseingänge 114 bereitgestellt wurde.
  • Der Bitleitungskontroller 116 kann Vorladespeicherzellen (die nicht dargestellt sind), Spaltenmultiplexer bzw. Spaltendekodierer 122, Leseverstärker 124 sowie Eingabe-Ausgabe-Pufferspeicher (nicht dargestellt) einbeziehen. Da für die Speicherzellen in der Regel unterschiedliche Lese-Schreib-Konfigurationen zur Anwendung kommen, ist gewünscht, dass vor einem Zugriff die Bitleitungen in einem gut definierten Zustand angeordnet sind. Es können Vorladespeicherzellen zum Aufbauen des Zustands der Bitleitungen 118 über einen Vorladebetriebszyklus [PRECHARGE] gemäß einer vordefinierten Vorladekonfiguration eingesetzt werden. Bei einer statischen Vorladekonfiguration können die Vorladespeicherzellen außer beim Zugriff auf einen bestimmten Block kontinuierlich ausgelassen werden.
  • Hinzu kommt, dass zum Einrichten eines definierten Betriebszustands in den Bitleitungen 118 auch die Vorladespeicherzellen eingesetzt werden können, um vor einem Lesevorgang für die differentialen Spannungen in den Bitleitungen 118 eine Kompensation auszuführen. Die Leseverstärker 124 ermöglichen, dass die Größe der Speicherzelle 103 durch ein Auslesen der differentialen Spannung in den Bitleitungen 118 verkleinert werden kann, welche für deren Betriebszustand indikativisch ist, sowie durch die Translation von dieser Differentialspannung in ein logisches Zustandssignal.
  • Bei der als Beispiel gewählten Ausführungsform wird ein Lesevorgang durch ein Aktivieren des Zeilendekodierers 110 ausgeführt, welcher eine bestimmte Zeile auswählt. Die Ladung auf einer der Bitleitungen 118 aus jedem Bitleitungspaar in jeder Spalte wird über die aktivierte Speicherzelle 103 entladen, was auf der diesbezüglichen Spalte 105 den Betriebszustand der aktiven Zellen 103 darstellt. Der Spaltendekodierer 122 aktiviert nur eine der Spalten und verbindet die Bitleitungen 118 mit einem Ausgang. Die Leseverstärker 124 stellen das Antriebspotenzial für den Source-Strom am Ausgang bereit, der die Eingabe-Ausgabe-Pufferspeicher aufweist. Wenn der Leseverstärker 124 freigegeben ist, bewirken die nicht abgeglichenen Bit leitungen 118, dass sich der abgeglichene Leseverstärker in die Richtung zum Betriebszustand der Bitleitungen zuschaltet, und die Daten werden ausgegeben.
  • Im Allgemeinen wird dann ein Schreibbetrieb durch das Einbringen von Daten in einen Eingabeport ausgeführt, welcher den E/A-Pufferspeicher (nicht dargestellt) enthält. Vor dem Schreibvorgang können die Bitleitungen 118 über die Vorladespeicherzellen mit einem vorbestimmten Wert aufgeladen werden. Das Einbringen von Eingabedaten in die Eingabeports trägt dazu bei, dass sich die Vorladespannung in einer der Bitleitungen 118 entlädt, wobei eine Bitleitung im logischen H-Zustand und eine Bitleitung im logischen L-Zustand hinterlassen wird. Der Spaltendekodierer 122 selektiert eine bestimmte Spalte 105 und verbindet die Bitleitungen 118 mit dem Eingang, wodurch eine der Bitleitungen 118 entladen wird. Der Zeilendekodierer 110 selektiert eine bestimmte Zeile, wobei die Informationen der Bitleitungen 118 an dem Schnittpunkt zwischen der Spalte 105 und der Zeile 106 in die Speicherzelle 103 eingeschrieben werden.
  • Zu Beginn eines typisch internen Zeitsteuerungszyklus wird die Vorladung deaktiviert. Die Vorladung wird so lange nicht wieder aktiviert, bis der ganze vorhergehende Vorgang abgeschlossen ist. Anschließend wird der Spaltendekodierer 122 und der Zeilendekodierer 110 aktiviert, wonach ein Aktivieren des Leseverstärkers 124 folgt. Zum Schluss wird nach einem Lese- oder einem Schreibvorgang der Leseverstärker 124 deaktiviert. Daraufhin erfolgt ein Deaktivieren der Dekodierer 110, 122, wobei ab diesem Zeitpunkt bei einem nachfolgenden Vorladezyklus die Vorladespeicherzellen 120 wieder aktiv werden können.
  • ENERGIEREDUZIERUNG UND BESCHLEUNIGUNG DER GESCHWINDIGKEIT
  • Mit Bezug auf 1 wird im Leseverstärker 124 der Inhalt der Speicherzelle 103 innerhalb des Speicherblocks 100 erfasst, indem eine Differentialleitung zwischen den gepaarten Bitleitungen 118 verwendet wird. Es sei angemerkt, dass diese Architektur nicht skalierbar ist. Außerdem könnte ein Erhöhungspotenzial des Speicherblocks 100 die praktikablen Grenzwerte des Leseverstärkers 124 überstei gen, um dann noch auf den Bitleitungen 118 ein adäquates Signal in einer zeitlich angemessenen Art und Weise zu erhalten. Eine Längenerweiterung der Bitleitungen 118 erhöht zugleich die zugeordnete Bitleitungskapazität, und demzufolge erhöht sich auch die benötigte Zeit für eine darin zu entwickelnde Spannung. Es muss daher auf den Leitungen 104, 106 mehr Energie eingespeist werden, um die zusätzliche Kapazität bewältigen zu können.
  • Außerdem wird mehr Zeit beansprucht, um diese langen Bitleitungen für die Architekturen nach dem bisherigen Stand der Technik vorzuladen, wodurch die ausführende Betriebsgeschwindigkeit für die Einrichtung reduziert wird. Ebenso erfordert ein Schreiben in längeren Bitleitungen 118, wie dies nach dem bisherigen Stand der Technik festgestellt wurde, einen noch größeren Stromverbrauch. Dies erhöht zudem den Energiebedarf für den Schaltkreis, wobei auch hierfür die ausführende Betriebsgeschwindigkeit für die Einrichtung verringert wird.
  • Im Allgemeinen kann eine Reduzierung des Energieverbrauchs für Speichereinrichtungen, wie in dem Strukturaufbau 100 der 1, zum Beispiel durch ein Reduzieren der gesamten Koppelschaltkapazität und durch ein Minimieren der Spannungsschwankungen hergestellt werden. Die Vorteile der Aspekte einer Energiereduzierung bei bestimmten Ausführungsformen gemäß der vorliegenden Erfindung können ferner im Zusammenhang mit dem reduzierten Koppelschaltkapazitätsumfang und der limitierten Spannungsschwankung als positiv bewertet werden.
  • REDUZIERTE KOPPELSCHALTKAPAZITÄT
  • Da sich die binäre Zeichendichte in den Speicherstrukturausbauten erhöht, wurde festgestellt, dass Einkernspeicherstrukturen nicht akzeptabel große Koppelschaltkapazitäten umfassen, die mit jedem Speicherzugriff verbunden sind. Ein Zugriff auf irgendeine Bit-Speicherzelle in solch einem Einkernspeicher erfordert die Freigabeaktivierung der ganzen Zeile, oder Wortleitung 106, in der das Datum gespeichert ist, und die Koppelschaltung von sämtlichen Bitleitungen 118 in dem Strukturaufbau. Daher ist die Weiterentwicklung von hochleistungsfähigen Speicher strukturaufbauten mit einer Reduzierung des gesamten Koppelschaltkapazitätsumfangs während eines gegebenen Zugriffs gewünscht.
  • Zwei allgemein bekannte Lösungsansätze zum Reduzieren der gesamten Koppelschaltkapazität während eines Speicherstrukturzugriffs beinhalten das Unterteilen einer Einkernspeicherstruktur in eine gruppierte Bankspeicherstruktur und das Einsetzen von unterteilten Wortleitungsstrukturen. Bei dem ersten Lösungsansatz ist es notwendig, nur die bestimmte Speicherbank in Zusammenhang mit der Speicherzelle zu aktivieren, die von Interesse ist. Bei dem letzten Lösungsansatz reduziert ein Lokalisieren der Wortleitungsaktivierung hin zum bestpraktikablen Umfang die gesamte Koppelschaltkapazität.
  • UNTERTEILTER ODER GRUPPIERTER BANKSPEICHERKERN
  • Ein Lösungsansatz zum Reduzieren der Koppelschaltkapazität besteht darin, den Speicherkern in separat schaltbare Speicherzellenbänke zu unterteilen. Ein Ausführungsbeispiel eines Speicherkerns 200, der in Bänke unterteilt ist, ist in 2 dargestellt. Bei der veranschaulichten Ausführungsform umfasst der Speicherkern zwei Bänke mit Speicherzellen, Bank #0 und Bank #1, die allgemein mit den Bezugsziffern 202 bzw. 204 gekennzeichnet sind. Der Speicherkern 200 weist zwei lokale Dekodierer 206 auf, die kommunikativ miteinander verbunden sind, und er besitzt einen globalen Dekodierer 208 über die H-Zustandswortleitung 210. Jeder lokale Dekodierer 206 umfasst eine lokale H-Wortleitung 210, die den Dekodierer 206 mit dessen zugeordneter Bank kommunikativ verbindet. Außerdem sind zwei Bankleitungen 214 mit den lokalen Dekodierern 206 kommunikativ gekoppelt oder über eine Schnittstelle verbunden dargestellt. Es sei positiv angemerkt, dass in einer Ausführungsform nur eine Bankleitung 214 mit jeder Bank verbunden ist.
  • In der Regel verhält sich die gesamte Koppelschaltkapazität bei einem gegebenen Speicherzugriff in den gruppierten Bankspeicherkernen umkehrbar proportional in Bezug auf die Anzahl der zum Einsatz kommenden Bänke. Sowohl durch ein umsichtiges Selektieren in der Anzahl und der Anordnung der Bankeinheiten in einem vorgegebenen Speicherkerndesign als auch durch den Typ der anzuwendenden Dekodierung kann die gesamte Schaltkapazität und demzufolge die gesamte Energie, die durch den Speicherkern verbraucht wird, größtenteils reduziert werden. Ein gruppiertes Bankdesign kann außerdem eine höhere Ergebnisleistung realisieren. Die Speicherbanken können so ausgerichtet sein, dass eine defekte Bank als inoperabel und unzugänglich dargestellt wird, wobei die übrigen betriebsbereiten Bänke des Speicherkerns 200 in ein niedrigeres Kapazitätsergebnis gebündelt werden können.
  • Jedoch können gruppierte Bankdesigns für bestimmte Anwendungen nicht geeignet sein. Unterteilte Speicherkerne benötigen einen zusätzlichen Dekodierschaltkreis, um einen selektiven Zugriff auf individuelle Bänke zu ermöglichen. Mit anderen Worten, solch unterteilte Speicherkerne erfordern zum Beispiel zusätzlich einen lokalen Dekodierer 206, eine lokale Bankleitung 214 und eine lokale H-Zustandswortleitung 210. Als Folge davon kann es zu Verzögerungen kommen. Außerdem setzen viele gruppierte Bankdesigns Speichersegmente ein, die zu den herkömmlichen, monolithischen Kernspeicherdesigns fast ausschließlich abgespeckte Versionen sind, wobei jedes Segment fest zugeordnete Schaltungen zum Steuern, Vorladen, Dekodieren, Auslesen und einen Treiberschaltkreis besitzt. Diese Schaltungen tendieren dazu, viel mehr Energie sowohl im betriebsbereiten [Standby-Modus] als auch im betriebsfunktionellen Modus als deren zugeordneten Speicherzellen zu verbrauchen. Solche Bankstrukturen sind vielleicht einfach zu konstruieren, aber die zusätzlich entstehende Komplexität und der hinzukommende Energieverbrauch reduzieren die gesamte Leistung des Speicherbauelements.
  • Aufgrund von deren sehr eigenen Beschaffenheit sind gruppierte Bankdesigns nicht für eine maßstabsgerechte Aufstockung geeignet, um umfangreiche Designanforderungen unterzubringen. Außerdem lassen sich herkömmliche Bankdesigns bezüglich der Anwendungen nicht leicht adaptieren, die eine Speicherkernkonfiguration benötigen, welche sich im Hinblick auf die zugrunde liegende Bankarchitektur wesentlich unterscheidet (d. h. auf eine Speicherstruktur, die relativ wenige Zeilen von langen Wortlängen benötigt). Herkömmliche Bankdesigns lassen sich allgemein nicht leicht auf eine Speicherstruktur anpassen, die relativ wenige Zeilen von sehr langen Wortlängen benötigt.
  • Anstatt auf eine Von-Oben-Nach-Unten-Teilung in der Basisspeicherstruktur unter Anwendung von gruppierten Bankspeicherdesigns zurückzugreifen, stellen eine oder mehrere Ausführungsformen gemäß der vorliegenden Erfindung eine hierarchische Speicherstruktur zur Verfügung, die unter Anwendung einer Von-Unten-Nach-Oben-Verfahrensweise synthetisiert hergestellt wird. Ein hierarchisches Koppelschalten von Basisspeichermodulen mit lokalisierten Entscheidungsfindungsmerkmalen, die synergetisch zusammenwirken, reduziert den gesamten Energiebedarf und verbessert die Betriebsgeschwindigkeit des Einrichtungsaufbaus. Ein solch hierarchisch aufgebautes Basismodul kann ein lokales Bitleitungsauslesen als Minimum vorweisen.
  • GETEILTE WORTLEITUNG
  • Häufig ist die Bitbreite eines Speicherbauelements so bemessen, dass eine bestimmte Wortlänge aufgenommen werden kann. Da sich die Wortlänge für ein bestimmtes Design erhöhen kann, erhöhen sich infolgedessen zugehörige Wortleitungsverzögerungen, Koppelschaltkapazitäten, Energieverbrauch und dergleichen mehr. Zum Aufnehmen von sehr langen Wortleitungen kann es von Vorteil sein, kernübergreifende, globale Wortleitungen in lokale Wortleitungen zu unterteilen, wobei jede aus kleineren Gruppenbildungen benachbarter, wortorientierter Speicherzellen besteht. Jede lokale Gruppe setzt zum Erzeugen der lokalen Wortleitungen lokale Dekodier- und Treiberkomponenten ein, sobald die globale Wortleitung, mit welcher sie gekoppelt ist, aktiviert wird. Bei Anwendungen von langen Wortlängen kann der zusätzliche Betriebsaufwand, welcher durch die unterteilten Wortleitungen entsteht, im Offsetverfahren mit reduzierten Wortleitungsverzögerungen ausgeführt werden.
  • Anstatt auf eine herkömmliche Von-Oben-Nach-Unten-Teilung in den Wortleitungen zurückgreifen zu müssen, umfassen gewisse erfindungsgemäße Ausführungsformen für das zuvor erwähnte Basisspeichermodul hierzu eine lokale Wortleitung, welche die lokalisiert entscheidungsfindenden Merkmale des Moduls weiter verbessern. Wie zuvor können durch die Anwendung einer Von-Unten-Nach-Oben- Verfahrensweise zum hierarchischen Koppelschalten von Basisspeichermodulen – wie bereits vorstehend beschrieben – mit den hinzugefügten lokal entscheidungsfindenden Merkmalen in den lokalen Wortleitungen gemäß der vorliegenden Erfindung zusätzliche Synergien realisiert werden, welche ferner den gesamten Energieverbrauch und die Signalausbreitungszeiten reduzieren.
  • MULTIPLEXVERFAHREN
  • Eine Alternative zu einem gruppierten Bankspeicherkerndesign ist das Multiplexen [MUX] bzw. der Mehrkanalbetrieb für die Speicherzellen. Mit anderen Worten werden die Binärzeichen von mehreren Wörtern nicht sequentiell gespeichert. Beim 2:1-Multiplexverfahren zum Beispiel werden die Bits von zwei Wörtern in einem alternierenden Schema gespeichert. Dies erfolgt, wenn beispielsweise die Zahl 1 die Bits von einem ersten Wort darstellt, wogegen die Zahl 2 die Bits eines zweiten Wortes repräsentiert. Während eines Lese- oder Schreibvorgangs selektiert der Multiplexer, welche Spalte er berücksichtigen will (d. h. das linke oder das rechte Bit). Positiv anzumerken ist die Tatsache, dass ein Multiplexen sich platzsparend auswirkt. Bankdesigns ohne Multiplexverfahren erfordern einen Leseverstärker für alle zwei Leitungen. Beim 2:1-Multiplexen wird zum Beispiel nur ein Leseverstärker für alle vier Leitungen verwendet (d. h. nur ein Leseverstärker kann zwei Bitleitungssätze miteinander verknüpfen). Ein Multiplexverfahren ermöglicht, dass die Leseverstärker zwischen den gemultiplexten Speicherzellen gemeinsam benutzt werden können, welches den Layoutzeichenabstand und die Flächenausnutzung verbessert.
  • In der Regel wird beim Multiplexdesign mehr Energie als beim gruppierten Bankspeicherkerndesign verbraucht. Um beispielsweise ein gespeichertes Wort zu lesen, greift der Multiplexer in dem Zellenträger auf eine ganze Reihe zu bzw. aktiviert diese, liest alle darin gespeicherten Daten und liest nur die benötigten Informationen heraus, wobei er die restlichen ignoriert.
  • Die Anwendung einer Von-Unten-Nach-Oben-Verfahrensweise zum hierarchischen Koppelschalten von Basisspeichermodulen in Zusammenhang mit einem Multiplexen gemäß einer Ausführungsform der vorliegenden Erfindung realisiert zu sätzliche Synergien, wobei der Energieverbrauch und die Signalausbreitungszeiten reduziert werden können.
  • VERFAHRENSWEISEN ZUM REDUZIEREN DES SPANNUNGSHUBS
  • Eine Reduzierung im Energieverbrauch kann außerdem mithilfe einer Reduzierung des Spannungshubs erzielt werden, der im ganzen Strukturaufbau entsteht. Durch eine Begrenzung des Spannungshubs ist es möglich, sowohl die Energieleistungsmenge zu reduzieren, die während eines bestimmten Ereignisses bzw. Betriebes als Spannung an einem Knotenpunkt bzw. auf abfallenden Speicherleitungen entweicht, als auch jene Energiemenge zu reduzieren, die erforderlich ist, um nach dem bestimmten Ereignis bzw. Betrieb – oder vor dem nächsten Zugriff – die verschiedenen, abfallenden Spannungen in den gewünschten Zustand zurückzuführen. Zu diesem Zweck beinhalten zwei Verfahrensweisen das Anwenden von impulsgesteuerten Wortleitungen und das Reduzieren von Spannungsschwankungen des Leseverstärkers.
  • IMPULSGESTEUERTE WORTLEITUNGEN
  • Durch ein Bereitstellen einer Wortleitung, die gerade mal lang genug ist, um die Differentialspannung korrekt in einer selektierten Speicherzelle voll zu erfassen, wird es möglich, die Spannungsentladung der Bitleitung zu reduzieren, die mit einem Lesevorgang in der selektierten Zelle einhergeht. In einigen Designausführungen wird durch die Anwendung eines Impulssignals in der zugehörigen Wortleitung über ein ausgewähltes Zeitintervall hinweg ein Leseverstärker nur während dieses Zeitintervalls aktiviert, wodurch die Restlaufzeit für die abfallenden Spannungen in der Bitleitung reduziert werden kann. Diese Designs verwenden in der Regel etwas von dem Impulsgenerator, das einen Fixdauerimpuls erzeugt. Wenn die Dauer des Impulses zum Ziel hat, den schlechtesten Zeitsteuerszenarien entgegenzutreten, führt diese zusätzliche Zeitspanne während nominaler Sollbetriebsvorgänge zu einer nicht notwendigen Entnahme von Bitleitungsstrom.
  • Daher ist es wünschenswert, eine selbstablaufsteuernde und selbstbegrenzende Wortleitungseinrichtung einzusetzen, die in einem aktuellen Lesevorgang in einer selektierten Zelle auf eine eintretende Restlaufzeit reagieren und während dieser Restlaufzeit die Wortleitungsaktivierung im Wesentlichen begrenzen kann. Wenn des Weiteren ein Leseverstärker einen Lesevorgang kürzer als in einem Speichersystemtaktzyklus erfolgreich komplettieren kann, wird außerdem eine asynchrone Impulsbreitenaktivierung angestrebt, die in Relation zum Speichersystemtakt steht. Bestimmte Aspekte der vorliegenden Erfindung können ein impulsgesteuertes Wortleitungssignal vorsehen, indem beispielsweise zwischen lokalem Dekodierer und lokalem Kontroller eine kooperative Wechselwirkung zur Anwendung kommt.
  • REDUZIEREN DES SPANNUNGSHUS DES LESEVERSTÄRKERS
  • Um große Speicherzellenträger bereitstellen zu können, ist es äußerst wünschenswert, die Größe einer einzelnen Speicherzelle minimal zu halten. Das führt dazu, dass einzelne Speicherzellen im Allgemeinen nicht in der Lage sind, die zugeordneten Eingangs-/Ausgangsbitleitungen mit Antriebsstrom zu versorgen. Leseverstärker kommen in der Regel zum Einsatz, um den Wert der Daten, die in einer bestimmten Speicherzelle abgespeichert sind, zu erfassen, und um den Strom bereitzustellen, der zum Antrieb der E-/A-Leitungen benötigt wird.
  • Bei einer Leseverstärkerausführung befindet sich für gewöhnlich zwischen Energieleistung und Geschwindigkeit eine Ausgleichstransaktionsbeziehung, wobei schnellere Reaktionszeiten normalerweise größere Energieleistungsanforderungen diktieren. Schnellere Leseverstärker tendieren auch dazu, in Relation zur niedrigen Geschwindigkeit und zur Niedrigenergie der Einrichtungen physisch größer bemessen zu sein. Ferner kann die analoge Beschaffenheit der Leseverstärker aufgrund von deren Leistungsverbrauch zu einem spürbaren Einbruch in der gesamten Energieleistung führen. Auch wenn ein Weg zur Verbesserung der Reaktionsfähigkeit eines Leseverstärkers der Einsatz eines feinstufiger abstimmenden Leseverstärkers ist, wird jeder dadurch gewonnene Vorteil durch die damit gleichzeitig verbundene Komplexität des Schaltkreises wieder kompensiert, der wiederum aufgrund der erhöhten Ge räuschempfindlichkeit belastet ist. Darum ist es wünschenswert, die Spannungsschwankungen der Bitleitungen zu begrenzen und die Energieleistung zu reduzieren, die von dem Leseverstärker konsumiert wird.
  • In einer typischen Designausführung erfasst der Leseverstärker die kleinen differentiellen Signale gänzlich in einer Speicherzelle, die sich in einem unausgeglichenen Zustand befindet, der für den in der Zelle gespeicherten Datenwert repräsentativ ist, und verstärkt anschließend das resultierende Signal in einen Logikpegel. Vor einem Lesevorgang werden die Bitleitungen, die mit einer bestimmten Speicherspalte verbunden sind, mit einem ausgesuchten Wert vorgeladen. Wenn eine spezifische Speicherzelle freigegeben ist, werden eine bestimmte Zeile, in der die Speicherzelle platziert ist, und ein Leseverstärker, der mit der bestimmten Spalte verbunden ist, selektiert. Die Ladung auf einer von diesen Bitleitungen, die mit der Speicherzelle verbunden ist, wird über die freigegebene Speicherzelle in einer Art und Weise entladen, die dem in der Speicherzelle abgespeicherten Datenwert entspricht. Dies erzeugt ein Ungleichgewicht zwischen den Signalen auf den gepaarten Bitleitungen, welches wiederum einen Bitleitungsspannungshub verursacht.
  • Sobald der Leseverstärker aktiviert ist, erfasst er das ungleichgewichtige Signal und als Reaktion darauf ändert sich der in der Regel ausgeglichene Betriebszustand des Leseverstärkers in einen Betriebszustand, der für den Datenwert repräsentativ ist. Diese Zustandserfassung und Zustandsreaktion erfolgt innerhalb einer begrenzten Zeitspanne, währenddessen eine spezifische Menge an Energieleistung entweicht. In einer Ausführungsform entweicht bei den Leseverstärkern des Signalspeichertyps nur während der Aktivierung Energie, bis der Leseverstärker die Daten aufgelöst hat. Die Energie entweicht deshalb, da sich ein Spannungspotenzial auf den Bitleitungen entwickelt hat. Je größer der Spannungsabfall auf den vorgeladenen Bitleitungen ist, desto mehr Energie entweicht während des Lesevorgangs.
  • Es ist beabsichtigt, dass die Verwendung von Leseverstärkern, die automatisch abschalten können, sobald ein Auslesevorgang abgeschlossen ist, den Verbrauch von Energie reduziert. Ein selbständig signalspeichernder Leseverstärker [Auffang-Flipflop] schaltet sich zum Beispiel ab, sobald der Leseverstärker den ausgelesenen Datenzustand anzeigen kann. Leseverstärker des Signalspeichertyps benö tigen ein Aktivierungssignal, welches in einer Ausführungsform von einer Zeitsteuerungsschaltung für eine Leeranschlussspalte generiert wird. Der Leseverstärker gibt zum Sparen von Energie ein begrenzendes Aussteuerungssignal an die globalen Bitleitungen ab.
  • REDUNDANZEN
  • Die Entwickler von Speichereinrichtungen konzentrieren sich in der Regel mehr auf die Ausbalancierung des Energie- und Gerätebereichs anstatt auf die Geschwindigkeit. Hochleistungsfähige Speicherkomponenten stellen daher eine starke Überlastung im Hinblick auf die Energie- und Flächenbudgets für die zugehörigen Systeme dar, und zwar insbesondere dort, wo derartige Komponenten in einem VLSI-System integriert sind, wie beispielsweise in einem digitalen Signalverarbeitungssystem. Daher ist es äußerst wünschenswert, Speichersubsysteme bereitzustellen, die schnell und dennoch energie- und flächenausnutzend sind.
  • Stark integrierte Komponenten mit hoher Leistungsausführung benötigen komplexe Herstell- und Produktionsprozesse. Diese Prozesse unterliegen unvermeidbaren Parametervariationen, die ungewollte, physikalische Schäden in den zu produzierenden Einheiten herbeiführen oder Konstruktionsanfälligkeiten bis zu dem Ausmaß verursachen können, dass die betroffenen Einheiten unbrauchbar bzw. minderwertig werden.
  • Redundanzen können in einer Speicherstruktur sehr ausschlaggebend sein, da ein Herstellfehler oder ein Betriebsversagen – von nur einer einzigen Bitspeicherzelle – beispielsweise zum Ausfall des ganzen Systems führen kann, auf das dieser Speicher aufgebaut ist. Gleichermaßen können invariabel konstante Verarbeitungsmerkmale erforderlich sein, um sicherzustellen, dass die internen Betriebsvorgänge des Strukturaufbaus mit präzisen Zeitsteuerungs- und Parameterspezifikationen konform gehen. Beim Fehlen von konstanten Redundanz- und Verarbeitungseigenschaften sind die tatsächlichen Herstellungsausbeuten für einen bestimmten Speicher insbesondere dann inakzeptabel, wenn diese innerhalb von komplexeren Systemen integriert sind, welche von sich aus schon größere Herstell- und Produktionsanfälligkeiten besitzen. Eine größere Herstellungsausbeute setzt sich in geringeren Produktionskosten pro Einheit um, während außerdem eine stabile Konstruktionsausführung zu zuverlässigen Produkten mit niedrigeren Betriebskosten führt. Folglich ist es äußerst wünschenswert – wo immer es möglich ist -, Komponenten zu entwickeln, die konstante Redundanz- und Verarbeitungsmerkmale aufweisen.
  • Redundanzeinrichtungen und -techniken bilden des Weiteren hierin gewisse bevorzugte Aspekte der vorliegenden Erfindung, die – allein oder alle zusammen – die Funktionalität des hierarchischen Speicherstrukturaufbaus verbessern. Die bereits vorher erläuterten Redundanzaspekte der vorliegenden Erfindung führen dazu, dass der hierarchische Speicherstrukturaufbau im Hinblick auf einen Betriebsausfall weniger anfällig ist, der aufgrund von Defekten während der Herstellung oder des Betriebs auftreten kann, und dass sie vorteilhafterweise ein Speicherergebnis zur Verfügung stellen, das sofort erfolgreicher und kosteneffizienter hergestellt werden kann, und betrieblich stabiler ist.
  • Eine Redundanz innerhalb eines hierarchischen Speichermoduls kann realisiert werden, indem eine oder mehrere redundante Zeilen, Spalten – oder beides – dem Basismodulaufbau hinzugefügt werden. Darüber hinaus kann eine Speicherstruktur, die sich aus hierarchischen Speichermodulen zusammensetzt, eine oder mehrere redundante Module zum Abbilden von ausgefallenen Speicherschaltkreisen einsetzen. Ein redundantes Modul kann einen Eins-zu-Eins-Ersatz für ein ausgefallenes Modul bereitstellen, oder es kann eine oder mehrere Speicherzellenschaltkreise dem einen oder mehreren primären Speichermodulen zur Verfügung stellen.
  • SPEICHERMODUL MIT HIERARCHISCHER FUNKTIONALITÄT
  • Die modulare und hierarchische Speicherarchitektur gemäß einer Ausführungsform der vorliegenden Erfindung bietet ein kompaktes, stabiles, energieeffizientes und hochleistungsfähiges Speichersystem, welches – vorteilhafterweise – eine flexible und extensiv skalierbare Architektur aufweist. Die hierarchische Speicherstruktur setzt sich aus fundamentalen Speichermodulen bzw. Speicherblöcken zusammen, die kooperativ gekoppelt werden können und in multiplen hierarchischen Verknüpfungen angeordnet werden, um ein kompakt zusammengefasstes Speicherergebnis zu entwickeln, das eine beliebig willkürliche Spaltentiefe oder Zeilenlänge besitzt. Dieser von unten nach oben funktionierende Modullösungsweg definiert genauestens die Zeitannahmevoraussetzungen, Entscheidungsfindungen und Energieverbrauchsleistungen für die bestimmten Einheiten, in welche/n die gewünschten Daten gespeichert werden soll/en.
  • Innerhalb einer definierten Designhierarchie können die fundamentalen Subspeichersysteme bzw. Subspeicherblöcke gruppiert werden, um einen größeren Speicherausbau zu formieren, welcher selbst schon mit ähnlichen Speicherstrukturen verbunden sein kann, um dann noch größere Speicherstrukturen auszubilden. Diese noch größeren Strukturaufbauten wiederum können so arrangiert werden, um einen komplexen Aufbau zu schaffen, der – auf der höchsten Stufe der Hierarchie – ein SRAM-Modul einbezieht. Beim hierarchischen Auslesen ist gewünscht, zwei oder mehrere Stufen des Bitabtastens vorzusehen, wodurch die Zeitspanne für das LESEN und SCHREIBEN in der Einrichtung reduziert wird, das heißt, dass hierdurch die effektive Einrichtungsgeschwindigkeit erhöht werden kann, während gleichzeitig der gesamte Energieleistungsverbrauch für die Einrichtung verringert wird. In einer hierarchischen Designausführung befindet sich der Schalt- und Speicherzellenergieverbrauch während eines Lese-/Schreibvorgangs in der unmittelbaren Nähe zu den Speicherzellen, die gerade auszuwerten oder zu beschreiben sind, das heißt, zu den Speicherzellen in den selektierten Subspeichersystemen bzw. Subspeicherblöcken, mit Ausnahme von einer begrenzten Anzahl globaler Wortleitungswähler, Leseverstärker und unterstützender Schaltkreise. Die Mehrzahl der Subsysteme oder Subblöcke, welche die auszuwertenden oder zu beschreibenden Speicherzellen nicht beinhalten, bleiben in einem allgemeinen Bereitschaftszustand und werden nicht aktiviert.
  • Alternative Ausführungsformen gemäß der vorliegenden Erfindung sehen ein hierarchisches Speichermodul vor und wenden ein lokales Bitleitungsauslesen, ein lokales Wortleitungsdekodieren – oder beides – an, welches den gesamten Energieverbrauch und die Signalausbreitung eigensicher reduziert und sowohl die ganze Geschwindigkeit als auch die Designausführungsflexibilität und Skalierbarkeit erhöht. Aspekte gemäß der vorliegenden Erfindung sehen Vorrichtungen und Verfahren vor, welche die gesamte Energieverlustleistung der hierarchischen Speicherstruktur noch weiter begrenzen, während die Belastungen einer Mehrfachstufenhierarchie minimiert werden können. Bestimmte Aspekte der vorliegenden Erfindung sind darauf ausgerichtet, die funktionalen Anfälligkeiten abzumildern, die sich aus den Abweichungen in den Betriebsparametern entwickeln können, oder die das Herstellverfahren betreffen.
  • HIERARCHISCHE SPEICHERMODULE
  • In Speicherausführungen nach dem bisherigen Stand der Technik, wie beispielsweise in den vorstehend erwähnten gruppierten Bankdesigns, werden große, logische Speicherblöcke in kleinere, physikalische Module unterteilt, wobei jedes den damit verbundenen Platz-/Organisationsaufwand eines ganzen Speicherblocks mit Vorlade-Dekodierern, Leseverstärkern, Multiplexern, und dergleichen mehr, aufweist. Im Datenverbund verhalten sich solche Speicherblöcke wie ein einzelner Speicherblock. Jedoch beim Anwenden der vorliegenden Erfindung können SRAM-Speichermodule mit vergleichbarer – oder noch umfangreicherer – Größe durch ein Verbinden von hierarchischen und funktionalen Subsystemen oder Subblöcken in größeren, physikalischen Speichermodulen mit einer willkürlichen Anzahl von Worten und Wortlängen bereitgestellt werden. Die bestehenden Designausführungen beispielsweise, die kleinere Speichermodule in einem einzigen Logikmodul zusammenballen, benötigen normalerweise die Replikation der Vorlade-Dekodierer, Leseverstärker und sonstigen Zusatzschaltkreise, die mit einem einzigen Speichermodul in Zusammenhang stünden.
  • Diese Replikation ist aber nicht notwendig und nicht gewünscht. Ein Ausführungsbeispiel umfasst ein lokales Bitleitungsauslesen, wobei eine begrenzte Anzahl von Speicherzellen mit einem einzigen lokalen Leseverstärker zu verbinden ist und dadurch ein Basisspeichermodul ausgebildet wird. Ähnliche Speichermodule werden zum Ausbilden von Blöcken gruppiert und arrangiert, die – zusammen mit dem entsprechenden Schaltkreis – an den globalen Leseverstärker das lokale Leseverstärker-Signal ausgeben. Folglich werden die Bitleitungen, die den Speicherzellen in dem Block zugeordnet sind, nicht direkt mit einem globalen Leseverstärker verbunden, wodurch die Signalausbreitungsverzögerung und der Energieverbrauch reduziert werden, welche typischerweise mit einem globalen Bitleitungsauslesen in Zusammenhang stehen. Bei diesem Lösungsweg liest der lokale Bitleitungsleseverstärker den Betriebszustand von einer selektierten Speicherzelle in einem Block schnell und ökonomisch aus und gibt den diesbezüglichen Zustand an den globalen Leseverstärker weiter.
  • Das Anwenden einer lokalen Wortleitungsdekodierung verringert Verzögerungen und den Energieverbrauch für das Dekodieren der globalen Wortleitung. Ähnlich wie beim lokalen Bitleitungsleseverfahren kann ein einziger globaler Wortleitungsdekodierer mit den jeweiligen lokalen Wortleitungsdekodierern von den multiplen Blöcken gekoppelt sein. Wenn der globale Dekodierer mit einer Adresse aktiviert wird, reagiert nur der lokale Wortleitungsdekodierer, welcher der selektierten Speicherzelle in einem selektierten Block zugeordnet ist, und aktiviert diese Speicherzelle. Auch dieser erfindungsgemäße Aspekt ist besonders energiesparend und schnell, da das Laden auf die globale Leitung aufgrund des zugeordneten, lokalen Wortleitungsdekodierers begrenzt wird, und da das globale Wortleitungssignal nur solange präsent sein muss, wie es erforderlich ist, um die relevante, lokale Wortleitung auszulösen. Bei einer noch weitergehenden Ausführungsform gemäß der vorliegenden Erfindung ist ein hierarchischer Speicherblock vorgesehen, der sowohl das Bitleitungsauslesen als auch das lokale Wortleitungsdekodieren einsetzen kann, wobei die Vorteile beider Lösungswege realisiert werden. Jede der vorstehenden Ausführungsformen wird u. a. nachstehend näher beschrieben.
  • SYNCHRON GESTEUERTES SRAM-MODUL MIT SELBSTAUSLÖSE-FUNKTION
  • Ein allgemein mit Bezugsziffer 300 bezeichnetes Ausführungsbeispiel eines 0,13 μm SRAM-Moduls ist in den 3A und 3B dargestellt. Positiv zu bewerten ist die Tatsache, dass, wenngleich ein 0,13 μm SRAM-Modul veranschaulicht wird, SRAM-Module auch mit anderen Größen vorgesehen werden können. Die dar gestellte SRAM-Ausführungsform umfasst einen hierarchischen Speicher, der einen großen Speicher in einen zweidimensionalen Zellenträger mit Blöcken trennt. Bei dieser Ausführungsform wird eine Zeile mit Blöcken als Zeilenblock beschrieben, wogegen eine Spalte mit Blöcken als Spaltenblock bezeichnet wird. Es werden zwei benachbarte Zeilenblöcke 302 und Spaltenblöcke 304 dargestellt.
  • Es sei angemerkt, dass die Begriffe Zeilenblöcke und Spaltenblöcke willkürliche Bezeichnungen sind, die zugewiesen werden, um die Blöcke zu unterscheiden, die sich in eine Richtung zu den Blöcken erstrecken, von denen sich die anderen Blöcken vertikal erstrecken, und dass diese Begriffe unabhängig zu der Ausrichtung des SRAM-Moduls 300 sind. Positiv zu bewerten ist die Tatsache, dass, wenngleich vier Blöcke dargestellt sind, jede beliebige Anzahl von Zeilenblöcken vorstellbar ist. Die Anzahl der Blöcke in einem Zeilenblock kann sich im Allgemeinen zwischen 1 bis 16 bewegen, wogegen die Anzahl der Blöcke in einem Spaltenblock allgemein auch zwischen 1 bis 16 betragen kann, obgleich auch eine größere Anzahl von Zeilen- und Spaltenblöcken vorstellbar ist.
  • In einer Ausführungsform umfasst ein Block 306 mindestens vier Grundelemente: (1) einen oder mehrere Zellenträger 308; (2) einen oder mehrere lokale Dekodierer 310 (alternativ als „LXDEC 710" bezeichnet); (3) einen oder mehrere lokale Leseverstärker 312 (alternativ als Leseverstärkerblock „LSA 712" bezeichnet); und (4) einen oder mehrere lokale Kontroller 314 (alternativ als „LXCTRL 714" bezeichnet). Bei einer alternativen Ausführungsform enthält der Block 306 Cluster, wie noch nachstehend beschrieben wird.
  • Das in den 3A und 3B dargestellte SRAM-Modul 300 enthält zwei lokale Vorlade-Dekodierer 316 (alternativ als „LXPRED" bezeichnet), drei globale Dekodierer 318 (alternativ „GXDEC"), einen globalen Vorlade-Dekodierer 320 (alternativ „GXPRED"), zwei globale Kontroller 322 (alternativ „GXCTR") und zwei globale Leseverstärker 324 (alternativ „GSA 724") zusätzlich zu dem veranschaulichten Block 306, der acht Zellenträger 308, sechs lokale Dekodierer 310, acht lokale Leseverstärker 312 und zwei lokale Kontroller 314 umfasst. Es sei angemerkt, dass eine Ausführungsform einen lokalen Leseverstärker (und in einer Ausführungsform einen 4:1-Multiplexer) für jeweils vier Spalten Speicherzellen aufweist, wobei jeder dargestellte, globale Kontroller eine Vielzahl von globalen Kontrollern umfasst – einen globalen Kontroller für jeden lokalen Kontroller, und wobei jeder dargestellte, lokale Kontroller eine Vielzahl von lokalen Kontrollern besitzt – einen für jede Zeile von Speicherzellen.
  • Eine alternative Blockausführungsform 306 weist nur vier Zellenträger 308 auf, wobei zwei lokale Dekodierer 310, zwei lokale Leseverstärker 312 und ein lokaler Kontroller 314 in 4 dargestellt sind. In der Regel bewegt sich die Größe der Blöcke von 2 KBits bis zu ungefähr 150 KBits.
  • In einer Ausführungsform können die Blöcke 306 in kleinere Grundelemente noch weiter aufgegliedert werden. Eine Ausführungsform umfasst eine Matrix von Leseverstärkern, welche in der Mitte der Zellenträger 308 ausgerichtet sind und die Zellenträger in obere und untere Subblöcke unterteilen, welches noch nachstehend beschrieben wird.
  • In einer Ausführungsform ist beabsichtigt, dass die externen Signale, die jeden Block 300 steuern, alle synchron sind. Das heißt, dass die Impulsdauer der Steuersignale mit der Takthochperiode des SRAM-Moduls gleichgesetzt ist. Des Weiteren ist die interne Zeitsteuerung von jedem Block 300 selbständig ablaufgesteuert. Mit anderen Worten ist die Impulsdauer der Signale abhängig von einer Abfalldauer der Bitleitung und unabhängig von der Taktperiode. Dieses Programmschema ist in Bezug auf RC- bzw. Widerstands-Kapazitätseinwirkungen stabil, lokal schnell ausführend und energieeffizient, wie nachstehend dargestellt wird.
  • SPEICHERZELLE
  • In einer Ausführungsform umfassen die Zellenträger 308 des SRAM 300 eine Vielzahl von Speicherzellen, wie in 5 dargestellt ist, in denen die Matrixgröße (gemessen in Zelleinheiten) durch die Zeilen × Spalten bestimmt wird. Ein 1-Megabit-Zellenträger zum Beispiel weist eine 1024 × 1024 Speicherzellengröße auf. Eine Ausführungsform von einer Speicherzelle, die in dem SRAM -Zellenträger zum Einsatz kommt, besteht aus einer Sechs-Transistor-CMOS-Zelle 600A (alternativ als "6-T-Zelle" bezeichnet) und wird in 6A dargestellt. Bei der veranschaulichten Ausführungsform umfasst die 6-T-Zelle 600 die Transistoren 601a, 601b, 601c und 601d.
  • Jede 6-T-Zelle 600 ist mit einer lokalen Wortleitung 626 (alternativ als LWLH bezeichnet) angeschlossen, die in einem Zellenträger in der gleichen Reihe mit allen anderen 6-T-Zellen gemeinsam genutzt wird. Zwei lokale Bitleitungen, die als BIT und BIT_N gekennzeichnet und mit den Bezugszeichen 628 bzw. 630 versehen sind, werden in der gleichen Spalte des Zellenträgers mit allen anderen 6-T-Zellen 600 gemeinsam genutzt. In einer Ausführungsform dringt das lokale Wortleitungssignal einer jeden 6-T-Zelle 600 direkt in ein Polygon ein, welches das Gatter der Zellenzugangstransistoren 632 und 634 bildet, wie veranschaulicht ist. Eine Brückenmetallleiterbahn befördert außerdem das gleiche lokale Wortleitungssignal. Die Brückenmetallleiterbahn wird mit dem Polygon in den Brückenzellen kurzgeschlossen, die jeweils zwischen 16 oder 32 Spalten der 6-T-Zellen 600 periodisch eingefügt sind. Das Polygon in den Brückenzellen weist einen hohen Widerstand auf, und in einer Ausführungsform gemäß der vorliegenden Erfindung wird es zum Reduzieren des Widerstands über ein Metallbrückenglied parallel geschaltet.
  • Im Allgemeinen befindet sich die 6-T-Zelle 600 in einem der drei möglichen Betriebszustände: (1) im STABIL- Betriebszustand, in dem die 6-T-Zelle 600 einen Signalwert hält, der einem logischen Wert von "1" oder einem logischen Wert von "0" entspricht, (2) in einem Lesebetriebszustand, oder (3) in einem Schreibbetriebszustand. Während des STABIL -Betriebszustands ist die 6-T-Zelle 600 von dem Speicherkern (d. h. von dem in 1 dargestellten Speicherkern 102) effektiv getrennt. Bei einem Ausführungsbeispiel werden die Bitleitungen, d. h. die BIT und BIT_N -Leitungen 628 bzw. 630 mit einem logischen H-Zustand (Logikwert "1 ") vorgeladen, bevor irgendein LESE- oder SCHREIB- Vorgang stattfinden kann. Die Zeilenselektionstransistoren 632 bzw. 634 sind während der Vorladung ausgeschaltet. Der lokale Leseverstärkerblock (der nicht dargestellt ist, aber LSA 712 ähnelt) wird mit der BIT -Leitung 628 und mit der BIT_N -Leitung 630 verbunden, welches dem LSA 712-Betriebsvorgang in den 3A, 3B und 4 ähnelt, um eine Vorladeenergie bereitzustellen.
  • Es wird ein Lesevorgang initiiert, indem ein Vorladezyklus ausgeführt wird, die BIT -Leitung 628 und die BIT_N -Leitung 630 mit einem H-Logikwert vorgeladen werden, wobei die lokale H-Wortleitung LWLH 626 unter Einsatz der Zeilenselektionstransistoren 632, 634 aktiviert wird. Eine der Bitleitungen entlädt sich über die 6-T-Zelle 600, wobei zwischen der BIT -Leitung 628 und der BIT_N -Leitung 630 eine Differentialspannung aufgebaut wird. Diese Spannung wird im Hinblick auf logische Abstufungen ausgelesen und verstärkt.
  • Ein Schreibvorgang wird in Bezug auf die 6-T-Zelle 600 ausgeführt, nachdem ein weiterer Vorladezyklus durch ein Antreiben der Bitleitungen 628, 630 in den benötigten Betriebszustand stattgefunden hat, welcher den Schreibdaten entspricht, und durch ein Aktivieren der lokalen H-Wortleitung LWLH 626. Die CMOS-Technik [= komplementäre Metall-Oxid-Halbleiter-Strukturtechnik] ist eine Technologie nach Wunsch, da der Versorgungsstrom, der von einer solchen SRAM-Zelle entnommen wird, in der Regel während des STABIL-Betriebszustands auf den Leckstrom der Transistoren 601a-d begrenzt ist.
  • 6B veranschaulicht eine alternative Darstellungsweise der 6-T-Zelle, die in 6A dargestellt wurde. Bei dieser Ausführungsform werden die Transistoren 601a, 601b, 601c und 601d als antiparallel geschaltete Gegentakt-Inverter 636 bzw. 638 dargestellt.
  • LOKALER DEKODIERER
  • Ein Blockdiagramm von einer Ausführungsform eines SRAM-Moduls 700 ist in 7 dargestellt, welches dem SRAM-Modul 300 der 3A, 3B und 4 ähnlich ist. Diese Ausführungsform umfasst einen eindimensionalen Zellenträger mit lokalen x-Dekodierern bzw. LXDEC 710, die dem LXDEC 310 ähneln. Der LXDEC 710 -Träger ist als eine vertikale Ausrichtung mit lokalen x-Dekodierern physikalisch angeordnet, der neben dem Zellenträger 708 angrenzend platziert ist. Der LXDEC 710 ist mit einem globalen Dekodierer oder GXDEC 718 über eine Schnittstelle verbunden bzw. mit diesem kommunikativ gekoppelt.
  • In einer Ausführungsform ist der lokale Dekodierer LXDEC 710 links von dem Zellenträger 708 platziert. Es sei angemerkt, dass die Begriffe links, rechts, oben, unten, oberhalb oder unterhalb willkürliche Bezeichnungen sind, die zugewiesen werden, um die Einheiten mit ihrer Ausrichtung zu unterscheiden, die sich in Bezug auf andere Einheiten in eine andere Richtung erstrecken, und dass diese Begriffe unabhängig von der Ausrichtung des SRAM-Moduls 700 sind. In dieser Ausführungsform ist der LXDEC 710 eine Eins-zu-Eins-Entsprechung mit einer Zeile des Zellenträgers 708. Der LXDEC 710 aktiviert eine korrespondierende, lokale Wortleitung bzw. LWLH 726, welche nicht in einem Block dargestellt ist. Der LXDEC 710 wird zum Beispiel von den Repliksignalen WLH, BNKL und BITR 742 auf deren jeweiligen Leitungen gesteuert.
  • Eine andere Ausführungsform des lokalen Dekodierers LXDEC 710 wird in 8 gezeigt. Bei dieser Ausführungsform ist jeder LXDEC 710 in einem Block über eine Schnittstelle mit einer eindeutigen, globalen Wortleitung 750 (alternativ als „WLH" bezeichnet) verbunden, die mit der Speicherzeile korrespondiert. Die globale Wortleitung WLH 750 wird mit anderen korrespondieren, lokalen Dekodierern LXDECs 710 in dem gleichen Zeilenblock unter Anwendung der lokalen Wortleitung LWLH 710 gemeinsam genutzt. Der LXDEC 710 aktiviert nur dann die lokale Wortleitung 726, wenn die korrespondierende, globale Wortleitung 750 aktiviert worden ist. Positiv anzumerken ist, dass eine Vielzahl von Zellen 754, die den vorstehend beschriebenen 6-T-Zellen ähneln, mit der LWLH 726 gemäß Darstellung kommunikativ verbunden sind.
  • Bei der in 8 gezeigten Ausführungsform benutzt jeder lokale Dekodierer LXDEC 710 in einem Subblock oben oder unten die gleiche Bankleitung (was alternativ als „BNK_SOL_H" bezeichnet wird). Es sei angemerkt, dass es die jeweils separaten Bankleitungen BNKL_BOT 756 und BNKL_TOP 758 für den unteren bzw. oberen Subblock gibt. Der LXDEC 710 aktiviert nur die lokale Wortleitung LWLH 726, wenn diese aktiv ist. Die Bankleitungen werden verwendet, um die verschiedenen Blöcke innerhalb des gleichen Zeilenblocks selektiv zu aktivieren und die korrekte Zugriffszeitsteuerung zu synchronisieren. Beim Lesevorgang zum Beispiel aktiviert die Bankleitung diese so früh wie möglich, um mit dem Lesevorgang zu beginnen. Bei einem Schreibvorgang beispielsweise wird die BNKL in Bezug auf die Datenverfügbarkeit in den lokalen Bitleitungen synchronisiert.
  • Jeder lokale Dekodierer LXDEC 710 in der in 8 veranschaulichten Ausführungsform teilt die gleiche Bitsignalreplikleitung BITR 760. Diese Leitung wird im Speicherruhezustand in Bezug auf das VDD-Potenzial vorgeladen. Wenn sich die BITR 760 dem VDD/2 nähert (d. h. der einen Hälfte des VDD) signalisiert sie das Ende des Speicherzugriffs und bewirkt, dass der LXDEC 710 die lokale H-Wortleitung LWLH 726 deaktiviert. Die BITR 760 wird als eine Replik-Ausführung für die Bitleitungen (d. h. in dieser Ausführungsform sind die Bitleitungen BIT 728 und BIT_N 730 ähnlich wie die schon früher beschriebene Bitleitungen BIT 628 und BIT_N 630) in dem Zellenträger aufgebaut, so dass die kapazitive Ladung der Bitsignalreplikleitung BITR 760 jeweils die gleiche Längeneinheit wie in dem Zellenträger ist. In einer Ausführungsform löst ein lokaler Replik-Dekodierer, der von der Bankleitung BNKL gesteuert wird, die lokale Leerpolygon-Replikwortleitung LWLRH aus. In dieser Ausführungsform dient die LWLRH als Synchronisationssignal, welches den lokalen Kontroller steuert. Die LWLRH kann jederzeit einen verbundenen Subblock (der mit einem H-Replikwortleitungssignal WLRH korrespondiert) aktivieren, auf den zugegriffen werden soll.
  • In einer Ausführungsform initiiert oder übermittelt ein globaler Kontroller ein LESE- oder SCHREIB- Signal. Der verbundene, lokale Kontroller 714 initiiert oder übermittelt ein entsprechendes Signal auf Basis des Signals, das von dem globalen Kontroller (der nicht dargestellt ist) übertragen wurde. Der lokale Kontroller zieht die Bitsignalreplikleitung BITR 760 von dem LXDEC 710 ab, wenn die entsprechende Zelle ordnungsgemäß ausgelesen oder beschrieben wurde und hilft somit Energie zu sparen. Wenn die Differenz zwischen der BIT-Leitung 728 und der BIT_N-Leitung 730 groß genug ist, um den Leseverstärkerabschnitt auszulösen, wird die lokale Wortleitung LWLH 728 zum Sparen von Energie abgeschaltet. In 9 ist ein Schaltbild von einer Ausführungsform eines lokalen x-Dekodierers dargestellt, der dem LXDEC 710 ähnlich ist.
  • LOKALE LESEVERSTÄRKER
  • Eine Ausführungsform des SRAM-Moduls umfasst eine eindimensionale Matrix lokaler Leseverstärker bzw. LSA 712, die in den 10 und 11 dargestellt sind, in denen die Ausgänge der LSA 712 über eine Leitungsbahn 762 mit dem globalen Leseverstärker GSA 724 verbunden sind. In einer Ausführungsform sind die Ausgänge der lokalen Leseverstärker LSA über mindestens zwei globale Bitleitungen GBIT und GBIT_N mit dem globalen Leseverstärker GSA verbunden. 12A veranschaulicht eine Ausführungsform des Leseverstärkerblocks LSA 712, der einen zentraldifferentialen, übereinander rückkoppelnden Verstärkerkern 764 mit zwei Invertern 764A und 764B aufweist. Die H-Leseverstärkerleitungen SENSE_H 766 und die lokale Clusterleitung CLUSTER_L 798 werden über den Transistor 771 mit dem Verstärkerkern 764 verbunden.
  • Die Leseverstärker LSA 764 sind mit einem oder mit mehreren 4:1-Multiplexern 4:1-MUX 772 und acht Multiplexerleitungspaaren MUX_L 768A verbunden, wobei vier MUX_L 768A oberhalb und vier MUX_L 768B unterhalb des zentraldifferentialen Verstärkerkerns 764 angeordnet sind (am besten in 7 zu ersehen). Bei der veranschaulichten Ausführungsform verbindet jeder der Bitleitungsmultiplexer 772 ein korrespondierendes Bitleitungspaar und den zentraldifferentialen Verstärkerkern 764. Die zwei globalen Bitleitungen GBIT und GBIT_N sind über PMOS-Transistoren (Transistoren 770 als Beispiel) mit dem zentraldifferentialen Verstärkerkern 764 verbunden. Wenn ein Bitleitungspaar von dem Verstärkerkern 764 getrennt wird, dann kompensiert der Bitleitungsmultiplexer 772 aktiv sowie abgleichend und lädt das Bitleitungspaar vor das VDD-Potenzial.
  • 12B veranschaulicht einen Schaltplan eines zentraldifferentialen Verstärkerkerns 764 mit zwei Invertern 764A und 764B, wobei jeder Inverter 764A und 764B über einen NMOS-Transistor 771 mit einer H-Leseverstärkerleitung 766 und einer Clusterleitung 798 verbunden ist. Nur eine der H-Leseverstärker-Clusterleitungen wird dargestellt. Bei der veranschaulichten Ausführungsform wird jeder der Inverter 764A und 764B als gekoppelter PMOS- und NMOS-Transistor dargestellt, wie diese auf dem Gebiet der Technik allgemein bekannt sind. 12C ist eine schematische Darstellung des Verstärkerkerns der 12B (der dem in 12A dargestellten Verstärkerkern ähnlich ist).
  • In einer Ausführungsform, die in 13 dargestellt ist, umfasst die Leseverstärkermatrix eine horizontale Ausrichtung des Leseverstärkerblocks 712, der in der Mitte des Zellenträgers 708 platziert ist und den Zellenträger in obere 708A und untere 708B Subblöcke unterteilt, wie dies zuvor bereits erwähnt wurde. Bei dieser Ausführungsform beträgt die Breite eines einzelnen Leseverstärkerblocks LSA 712 viermal weniger als die Breite des Zellenträgers, wogegen die Anzahl der LSA 712-Instanzen in der Matrix der Anzahl der Spalten/4 entspricht. Das heißt, jeder LSA 712 (und in einer Ausführungsform ein 4:1-Multiplexer) befindet sich in einer Eins-Zu-Eins-Übereinstimmung mit vier Spalten des Zellenträgers und hat in den oberen und unteren Subblöcken 708A, 708B mit den korrespondierenden, lokalen Bitleitungspaaren des Zellenträgers 708 eine Kontaktschnittstelle. Diese Ausgestaltung wird als lokales 4:1-Multiplexen bezeichnet (alternativ: „lokales 4:1-MUX"). Positiv anzumerken ist die Tatsache, dass die Bitleitungspaare des unteren Subblocks 708B im Hinblick auf den oberen Subblock 708A getrennt werden, wodurch die kapazitive Ladung für jede Bitleitung 729 um den Faktor Zwei reduziert und die Geschwindigkeit der Bitleitung um den gleichen Faktor erhöht wird und gleichzeitig der Energieverbrauch verringert werden kann. Eine Ausführungsform des 4:1-MUX plus Vorladung wird in den 10 und 12 veranschaulicht, welche nachstehend in weiteren Einzelheiten beschrieben wird.
  • Derzeit ist allgemein bekannt, dass man Stromschienen 774 (die mit Phantomlinien dargestellt sind) zwischen Bitleitungspaaren einfügt, um die Bitleitungspaare von den angrenzenden Paaren abzuschirmen. Dies verhindert, dass Signale, die sich in einem Bitleitungspaar befinden, die benachbarten Bitleitungspaare beeinflussen können. Wenn bei dieser Ausführungsform auf ein Bitleitungspaar 729 (BIT und BIT_N 728 bzw. 730) zugegriffen wird, werden alle benachbarten Bitleitungen durch den 4:1-MUX dem VDD vorgeladen, wie in 12 dargestellt ist. Bei einer Vorladung von benachbarten Bitleitungen entfällt die Notwendigkeit einer Abschirmung zum Isolieren von diesen Bitleitungen. Dies bedeutet, dass es nicht mehr notwendig ist, Bitleitungspaare mithilfe von dazwischen eingefügten Stromschienen 774 von einander zu isolieren. Dadurch wird ferner ein größerer Bitleitungsabstand innerhalb der gleichen Gesamtbreite zugelassen, und demzufolge ein geringerer Kapazitätsbedarf, weniger Energieverbrauch und eine höhere Betriebsgeschwindigkeit ermöglicht.
  • Der Leseverstärkerblock LSA 712 hat über PMOS-Transistoren 770, die in 12A dargestellt sind, eine Schnittstellenverbindung mit einem globalen Bitleitungspaar, gekennzeichnet als GBIT 776 und GBIT_N 778. Es sind zwei PMOS-Transistoren dargestellt, jedoch ist jede beliebige Anzahl vorstellbar. In einer Ausführungsform verlaufen die globalen Bitleitungen parallel zu den lokalen Bitleitungen. Die globalen Bitleitungen werden von den korrespondierenden, lokalen Leseverstärkern 712 in den anderen Blöcken des gleichen Spaltenblocks gemeinsam genutzt. In einer Ausführungsform werden die lokalen Bitleitungen sowie die globalen Bitleitungen auf verschiedenen Metallschicht-Leitwegen geführt. Da viermal weniger globale Bitleitungen als lokale Bitleitungen vorhanden sind, können die globalen Bitleitungen physikalisch breiter bemessen sein und in größeren Abständen platziert werden. Dies reduziert den Widerstand und die Kapazität der langen, globalen Bitleitungen erheblich und steigert die Betriebsgeschwindigkeit und Betriebszuverlässigkeit des SRAM-Moduls. Die PMOS-Transistoren 770 isolieren die globalen Bitleitungen 776, 778 von den Leseverstärkern.
  • Eine Ausführungsform des Bitleitungsmultiplexers bzw. 4:1-MUX 772 ist in 14 dargestellt. In dieser Ausführungsform umfasst der 4:1-MUX 772 einen Vorlade- und Kompensierabschnitt bzw. eine Vorlader-/Kompensierer-Einrichtung 773 sowie zwei Übertragungsgatter für jedes BIT/BIT_N-Paar. Genauer erklärt, umfasst der 4:1-MUX acht Übertragungsgatter und vier Vorlader und Kompensierer, auch wenn hierin nur vier Übertragungsgatter und zwei Vorlader und Kompensierer dargestellt sind.
  • Bei der veranschaulichten Ausführungsform weist jeder Vorlade- und Kompensierabschnitt 773 des 4:1-MUX drei P-FET-Transistoren 773A, 773B und 773C P-FET/N-FET = Positiv-/Negativ -Feldeffekttransistoren] auf. In dieser Ausführungsform umfasst der Vorladeabschnitt die P-FET-Transistoren 773A und 773B. Der Kompensierabschnitt enthält den P-FET-Transistor 773C.
  • In der dargestellten Ausführungsform umfasst jedes Übertragungsgatter einen N-FET-Transistor 777A und einen P-FET-Transistor 777B. Auch wenn eine bestimmte Anzahl und Anordnung von PMOS- und NMOS-Transistoren beschrieben sind, können unterschiedliche Anzahlen und Ausrichtungen Berücksichtigung finden. Der Vorlade- und Kompensierabschnitt 773 ist zum Vorladen und Kompensieren der Bitleitungen 728 und 730 ausgelegt, wie bereits vorstehend erwähnt wurde. Das Übertragungsgatter 775 ist ausgelegt, um sowohl die logischen Werte von „1"" und „0"" durchzulassen, wie dies auf dem Gebiet der diesbezüglichen Technik allgemein bekannt ist. Die N-FET-Transistoren 777A und 777B beispielsweise können während eines Schreibvorgangs Signale durchlassen, wogegen dann die P-FET-Transistoren 779A und 779B die Signale während eines Lesevorgangs passieren lassen.
  • 15 und 16 veranschaulichen Ausführungsformen des 2:1-Multiplexers 772, der mit dem differentialzentralen Verstärkerkern 764 der lokalen Leseverstärker verbunden ist. 15 veranschaulicht außerdem eine alternative Darstellung des Übertragungsgatters. Hierin sind vier Übertragungsgatter 775A, 775B, 775C und 775D mit den Invertern 764A und 764B im Inverterkern darstellend verbunden. In einer Ausführungsform gemäß der vorliegenden Erfindung sind acht Übertragungsgatter für jeden LSA vorgesehen, wobei zwei für jedes Bitleitungspaar bestimmt sind.
  • 16 veranschaulicht den Vorlade- und Kompensierabschnitt 773 des 2:1-MUX, der mit den Übertragungsgattern 775A und 775B des MUX 772 gekoppelt ist, welcher wiederum mit dem Verstärkerkern verbunden ist. Auch wenn nur ein Vorlade- und Kompensierabschnitt 773 dargestellt wird, ist vorstellbar, dass ein zweiter Vorlade- und Kompensierabschnitt 773 mit den Übertragungsgattern 775C und 775D verbunden ist.
  • In einer in 7 dargestellten Ausführungsform wird der lokale Leseverstärkerblock LSA 712 von dem nachfolgenden Satz Leitungen gesteuert, bzw. von den Signalen auf diesen Leitungen, die von der-ganzen LSA-Matrix 712 gemeinsam genutzt werden: (1) die untere Multiplexerleitung MUXL_BOT 768B, (2) die obere Multiplexerleitung MUXL_TOP 768A, (3) die H-Leseverstärkerleitungen SENSE H 766, (4) die Generalleitung GENL 780 und (5) die Leerpolygon-Replikwortleitung LWLRH 782. In einer Ausführungsform des SRAM-Moduls selektiert der LSA 712, welche von den lokalen Bitleitungen verwendet werden soll, um auf den Zellenträger 708 zu initiieren bzw. um auf diesen zuzugreifen. Die lokalen Bitleitungen bestehen aus achtpaarigen Leitungen, vierpaarigen Multiplexerleitungen 768B, die mit dem unteren Subblock 708B (Alternativbezeichnung: „MUXL_BOT 765B <0:3>") verbunden sind, und aus vierpaarigen Multiplexerleitungen 768A, die an den oberen Subblock (Alternativbezeichnung: "MUXL_TOP 765A <0:3>") angeschlossen sind. Der LSA 712 selektiert, welche der achtpaarigen, lokalen Bitleitungen für den aktuellen Zugriff verwendet werden sollen. Der LSA 712 hält jede lokale Bitleitung aufrecht, die nicht für einen Zugriff in einen Vorlade- und Kompensierzustand selektiert worden ist. In einer Ausführungsform hält der LSA 712 die nicht selektierten Bitleitungen im vorgeladenen Zustand auf dem VDD.
  • Der Leseverstärkerblock LSA 712 aktiviert außerdem den Verstärkerabschnitt des Leseverstärkers 713 unter Verwendung einer freigegebenen H-Leseverstärkerleitung 766 oder eines Signals auf der Leitung (Alternativbezeichnung: „SENSE H 766), die mit dem Transistor 773 verbunden ist. Dieses Aktivierungssignal wird in vier getrennte Signale unterteilt, wobei jedes Signal einen aus jedem der vier lokalen Leseverstärker abgreift. In einer Ausführungsform kann der lokale Kontroller 714 sämtliche H-Leseverstärkerleitungen 766 gleichzeitig aktivieren (dies wird als „globales 1:1 Multiplexen" oder „1:1 Globalmultiplexen" bezeichnet), da für jeden Zugriff ein jeder Leseverstärker 713 durch die Leseverstärkerleitungen 766 aktiviert wird. Alternativ kann der lokale Kontroller 714 die H-Leseverstärkerleitungen 766 paarweise aktivieren (dies wird als „globales 2:1 Multiplexen" oder „ 2:1 Globalmultiplexen" bezeichnet), da für jeden Zugriff jeder weitere Leseverstärker 713 durch die H-Leseverstärkerleitungen 766 aktiviert wird. Außerdem kann der Leseverstärkerblock LSA 712 die H-Leseverstärkerleitungen 766 individuell aktivieren (dies wird als „globales 4:1 Multiplexen" oder „4:1 Globalmultiplexen" bezeichnet), da für jeden Zugriff jeder vierte Leseverstärker aktiviert wird. Es sei angemerkt, dass das Verbinden oder der Schnittstellenanschluss der H-Leseverstärkerleitungen 766 mit jedem vierten, freigegebenen Transistor beim 4:1- Globalmultiplexen in Bezug auf die verschiedenen Speichergrößen mehr konfigurierbare Ausgestaltungen ermöglicht.
  • Der LSA 712 gibt in einer Ausführungsform die Leseverstärker 713 für die globalen Bitleitungen frei. Der LSA 712 aktiviert oder initiiert die Generalleitung GENL 780 und exponiert somit die Leseverstärker 713 auf dem GBIT und GBIT_N – Leitungspaar.
  • In einer Ausführungsform repliziert der LSA 712 die lokale Polygonwortleitung, die durch jede Zeile eines jeden Blockes verläuft. Diese replizierte Polygonwortleitung wird als Leerpolygon-Replikwortleitung 782 (alternativ: „LWLRH 782") bezeichnet. In dieser Ausführungsform bildet die LWLRH 782 das Leerlauftransistorengatter aus, das jede Spalte des Zellenträgers 708 abschließt. Jeder Leerlauftransistor repliziert den Zugriffstransistor der 6-T-SRAM-Zelle. Die kapazitive Informationsladung dieser Leitung wird zum Replizieren der zeitlich zu steuernden Charakteristiken einer aktuell auszuführenden lokalen Wortleitung verwendet.
  • Es ist beabsichtigt, dass sich – in einer Ausführungsform – die Replik der Leerpolygon-Replikwortleitung LWLRH 782 außerdem auf die Brückenmetallleiterbahn (welche nicht dargestellt ist) erstreckt. Diese Replikjumperleitung weist die gleiche Breite und den gleichen angrenzenden Metallabstand wie jeder lokale Wortleitungsjumper in dem Zellenträger auf. Diese Leitung wird von dem lokalen Kontroller 714 strikt als kapazitive Informationsladung verwendet und beeinflusst auf keinen Fall die Funktion des LSA 712. Im Besonderen ist die Replikjumperleitung zum Reduzieren des Widerstands der Leerpolygon-Replikwortleitung LWLRH ausgelegt, und zwar ähnlich wie das bereits vorgestellte Metallbrückenglied. Ein Schaltbild von einer Ausführungsform eines Leseverstärkerblocks LSA 712 ist in 17 dargestellt.
  • LOKALER KONTROLLER
  • In einer Ausführungsform besitzt jeder Block einen einzelnen, lokalen Kontroller oder LXCTRL 714, wie in den 7 und 18 veranschaulicht ist, welcher die Aktivitäten der lokalen X-Dekodierer 710 und der Leseverstärker 713 koordi niert. In dieser Ausführungsform koordiniert der LXCTRL 714 solche Aktivitäten durch das Ausführen von bestimmten Leitungen, welche einschließen: (1) die Bitsignalreplikleitung BITR 760, (2) die untere Bankleitung BNKL_BOT 756, (3) die obere Bankleitung BNKL_TOP 758, (4) die untere Multiplexerleitung MUXL_BOT 765B, (5) die obere Multiplexerleitung MUXL_TOP 765A, (6) die H-Leseverstärkerleitungen SENSE_H 766, (7) die Generalleitung GENL 780 und (8) die Leerpolygon-Replikwortleitung LWLRH 782, d.h. die Steuerungsleitungen, die in 7 veranschaulicht sind. Jede dieser Steuerungsleitungen wird durch eine Treiber- und Steuerlogikschaltung in dem lokalen Kontroller bzw. LXCTRL -Schaltkreis 714 aktiviert. In einer Ausführungsform sind in der Regel alle diese Leitungen deaktiviert, wenn sich das SRAM-Modul im Ruhezustand befindet, mit Ausnahme der Generalleitung GENL 780. Die GENL 780 bleibt auch in deren Ruhezustand aktiv. Der LXCTRL -Schaltkreis 714 wird wiederum von externen Vertikal- und Horizontal-Signalen erneut aktiviert. Diese Vertikal-Signale umfassen die Signale der folgenden Leitungen: (1) lokale Multiplexerleitung LMUXL 784, (2) globale Multiplexerleitung GMUXL 786, (3) Auslesebankleitung RBANKL 788, (4) globale Bitreplikleitung GBITR 790 und (5) Wortbankleitung WBANKL 792. Die entsprechenden Horizontal-Signale umfassen die Signale der folgenden Leitungen: (1) H-Replikwortleitung H WLRH 794, (2) separate untere H-Bankleitung BLKSELH_BOT 756 und (3) separate obere H-Bankleitung BLKSELH_TOP 758.
  • In einer Ausführungsform benutzen sämtliche lokalen Kontrollerschaltkreise bzw. LXCTRL 714 im gleichen Spaltenblock die Vertikal-Signale gemeinsam. In dieser Ausführungsform ist jeder LXCTRL 714 in jedem Block über eine Schnittstelle mit vier lokalen Multiplexer-Leitungen 784 verbunden (alternative Bezeichnung: „LMUXL<0:3>" oder „LMUXL"). Nur eine von den vier LMUXL -Leitungen 768 ist jederzeit aktiv. Der LXCTRL 714 initiiert oder aktiviert eine LMUXL -Leitung 768, um auf einen Zellenträger 708 zuzugreifen und selektiert eine von den vier Zellenmatrixspalten, die bezüglich eines Zugriffs mit jedem LSA 712 über eine Schnittstelle verbunden ist.
  • In einer Ausführungsform, die jener bereits beschriebenen ähnlich ist, kann der LSA 712 die H-Leseverstärkerleitungssignale 766 individuell aktivieren (d. h. globales 4:1-Multiplexen). In dieser Ausführungsform ist jeder LXCTRL 714 in jedem Block über eine Schnittstelle mit vier globalen Multiplexer-Leitungen 786 verbunden (alternative Bezeichnung: „GMUXL<0:3>" oder „GMUXL"). Es sei angemerkt, dass nur eine von diesen vier GMUXL -Leitungen 768 zu jeder Zeit aktiv ist, und dass diese bezüglich eines Zugriffs eine aus jeweils vier globalen Bitleitungen selektiert oder aktiviert. In einer Ausführungsform aktivieren die H-Leseverstärkerleitungen 766 paarweise (d. h. globales 2:1-Multiplexen). In dieser Ausführungsform sind nur zwei von diesen vier GMUXL -Leitungen 768 zu jeder Zeit aktiv und bezüglich eines Zugriffs wird eine aus jeweils zwei globalen Bitleitungen selektiert oder aktiviert. In Bezug auf ein 1:1-Globalmultiplexen sind alle vier GMUXL -Leitungen 786 stets aktiv und selektieren alle globalen Bitleitungen für einen Zugriff.
  • Alle LXCTRL -Schaltkreise 714 im gleichen Spaltenblock benutzen dieselben auslesenden Bankleitungen 788 oder Signale auf diesen Leitungen gemeinsam (alternative Bezeichnung: „RBANKL"). Die Lesebankleitung RBANKL 788 wird aktiviert, wenn ein Lesevorgang angefordert wird (d. h., wenn Daten aus dem Block ausgelesen werden sollen). Zum Ende des Lesevorgangs enthalten die globalen Bitleitungen, die von der/den globalen Multiplexerleitung/en GMUXL 786 selektiert worden sind, limitierte Aussteuerdifferentialsignale. Diese limitierten Aussteuerdifferentialsignale repräsentieren die gespeicherten Werte in den Zellen, die von der lokalen Wortleitung LWLH 726 und den lokalen Multiplexerleitungen LMUXL 784 selektiert worden sind.
  • In einer Ausführungsform wird eine globale Bitreplikleitung GBITR 790 oder ein Signal in der Leitung mit allen lokalen Kontrollerschaltkreisen LXCTRL 714 im gleichen Spaltenblock gemeinsam genutzt (Alternativbezeichnung „GBITR"). Die GBITR -Leitung 790 wird auf dem VDD-Potenzial extern gehalten, wenn sich der SRAM-Speicher im Ruhezustand befindet. Die GBITR -Leitung 790 wird potentialfrei durchgeschaltet, sobald ein Lesezugriff initiiert wird. Der LXCTRL 714 entlädt dieses Signal an das virtuelle Speichersystem [VS-System], wenn eine Lesezugriffsanforderung durch die Verfügbarkeit der Lesedaten in der GBIT/GIBT_N-Leitung synchron [mit der gleichen Phase und Schwingungsdauer] abgeschlossen ist.
  • Während eines Schreibvorgangs aktiviert der lokale Kontroller LXCTRL 714 die Schreibbankleitungen 792 oder Signale in diesen Leitungen (Alternativbezeichnung: „WBNK_L"). Die limitierten Aussteuerdifferentialsignale sind in den globalen Bitleitungen präsent, sobald die Schreibbankleitung WBNK_L 792 aktiviert worden ist. Die limitierten Aussteuerdifferentialsignale repräsentieren die noch zu schreibenden Daten.
  • Weiter ist positiv anzumerken, dass in einer Ausführungsform alle Kontrollerschaltkreise LXCTRL 714 in der gleichen Zeilenblockspalte die Horizontal-Signale gemeinsam benutzen. In einer Ausführungsform benutzen alle lokalen LXCTRL 714 gemeinsam eine Replik der globalen H-Wortleitung WLRH 794 (Alternativezeichnung „WLRH"), die durch jede Zeile des Speichers verläuft. Der physikalisch-technische Entwurf der globalen H-Replikwortleitung WLRH 794 repliziert die globale Wortleitung in jeder Zeile im Hinblick auf die Metallschicht, Breite und den Abstand. Folglich sind die kapazitive Ladung der WLRH-Leitung 794 und des globalen Wortleitungssignals WLH gleich. Bei jedem Speicherzugriff wird die WLRH-Leitung 794 mit einer einzelnen globalen WHL-Leitung für eine Zeile in dem Block gleichzeitig aktiviert.
  • Der lokale Kontroller LXCTRL 714 zeigt dem Block an, ob auf den unteren, oder ob auf den oberen Subblock 706B, 706A zugegriffen werden soll, indem entweder die separate untere Bankleitung BLKSELH_BOT 756 oder die separate obere Bankleitung BLKSELH_TOP 758 bzw. die Signale auf diesen Leitungen verwendet werden. Jede dieser Leitungen ist bei jedem Speicherzugriff auf den Block aktiv und zeigt an, ob die Übertragungsgatter in dem Leseverstärkerblock LSA 712 von dem unteren Subblock 706B oder dem oberen Subblock 706A geöffnet werden sollen. Ein Schaltbild von einer Ausführungsform des lokalen Kontrollers ist in 19 dargestellt.
  • Synchrone Steuerung des lokalen Selbstablaufsteuerungsblockes
  • Eine Ausführungsform gemäß der vorliegenden Erfindung umfasst ein oder mehrere globale Elemente oder Einrichtungen, die synchron gesteuert werden, woge gen ein oder mehrere lokale Elemente asynchron gesteuert werden (alternative Bezeichnung: „Synchronselbstablaufsteuerung"). Es sei angemerkt, dass der Begriff Synchronsteuerung bedeutet, dass diese Einrichtungen mit einem Taktgeberimpuls gesteuert bzw. synchron sind, der von einem Taktgeber oder von einer externen Zeitsteuereinrichtung bereitgestellt wird. Ein Vorteil der synchronen Steuerung von Elementen oder Einrichtungen auf globaler Ebene besteht darin, dass diese Komponenten, auf die sich ein Widerstand auswirkt, reguliert werden können.
  • Das Verlangsamen oder Verändern des Taktimpulses beispielsweise verlangsamt oder verändert das synchrone Signal. Ein Verlangsamen oder Verändern des synchronen Signals verlangsamt oder verändert jene Einrichtungen oder Elemente, die von den synchronen Signalen gesteuert werden, und stellt für diese Einrichtungen mehr Zeitraum zum Agieren bereit, damit sie deren zugeordnete Funktion komplettieren können. In einer Ausführungsform ist der globale Kontroller synchron steuernd. In einer anderen Ausführungsform sind der globale Kontroller, der globale Dekodierer und die globalen Leseverstärker synchron steuernd.
  • Als Alternative können die lokalen Einrichtungen oder Elemente auch asynchron gesteuert oder selbstablaufgesteuert werden. Die selbstablaufgesteuerten Einrichtungen sind solche Einrichtungen, in denen es kaum RC-/Widerstandsauswirkungen gibt. Asynchron gesteuerte Einrichtungen sind allgemein schneller und verbrauchen weniger Energie. In einer Ausführungsform werden der lokale Block, der gewöhnlich den lokalen Kontroller, den lokalen Dekodierer, die lokalen Leseverstärker umfasst, die H-Lesefreigabeleitung und die Zellenträger asynchron gesteuert.
  • ZEITLICHE STEUERUNG DES LESEZYKLUS
  • Die zeitliche Zyklussteuerung für einen Lesevorgang gemäß einer Ausführungsform der vorliegenden Erfindung schließt den globalen Kontroller ein, der ein H-Signal überträgt oder bereitstellt und bewirkt, dass die lokale H-Wortleitung LWLH angewendet und eine oder mehrere Speicherzellen selektiert werden. Nach Erhalt eines Signals auf der LWHL-Leitung werden ein oder mehrere BIT/BIT_N- Leitungspaare exponiert und abgebaut (Alternativbezeichnung: „Integrationszeit"). Zur bzw. ungefähr zur gleichen Zeit, wenn die BIT/BIT_N- Paarleitungen beginnen abzufallen, beginnt auch die Bitsignalreplikleitung BITR abzufallen (d. h. nach Erhalt eines H-Signals auf der Leerpolygon-Replikwortleitung LWLRH). Die BITR-Leitung klingt jedoch ungefähr fünf- bis sechsmal schneller als das BIT/BIT_N-Leitungspaar ab, stoppt die Integration, bevor das BIT/BIT_N komplett abgebaut ist (d. h. eine abfallende Leitungsspannung ausgelesen ist) und initiiert die Verstärkung der Spannung.
  • Die Bitsignalreplikleitung BITR löst somit eine oder mehrere der H-Leseverstärkerleitungen aus. Abhängend von dem Multiplexverfahren werden alle vier H-Leseverstärkerleitungen (1:1-Multiplexen), zwei H-Leseverstärkerleitungen (2:1-Multiplexen) oder nur eine H-Leseverstärkerleitung (4:1-Multiplexen) angewendet.
  • Nachdem das H-Leseverstärkerleitungssignal angewendet worden ist, löst der Leseverstärker die Daten auf und die globale L-Freigabeleitung bzw. die Generalleitung GENL wird aktiviert (d. h. ein L-Signal wird auf die GENL übertragen. Ein Aktivieren der GENL-Leitung exponiert den lokalen Leseverstärker zur globalen BIT und BIT_N -Leitung. Das GENL -Signal startet außerdem mit dem Abfallen des Signals auf der globalen Bitreplikleitung GBITR. Wiederum fällt das GBITR-Signal ungefähr fünf- bis sechsmal schneller als das GBIT-Signal ab, welches wiederum die Verlangsamungsstufe des GBIT einstellt. In einer Ausführungsform baut sich das GBITR -Signal ungefähr fünf- bis sechsmal schneller als das GBIT-Signal ab, so dass das Signal auf der GBIT-Leitung nur auf ungefähr 10 % des VDD-Potenzials abfällt, bevor es deaktiviert wird.
  • Das Signal auf der GBITR stellt das Signal auf der H-Leseverstärkerleitung ab und löst den globalen Leseverstärker aus. Mit anderen Worten schaltet das Signal auf der GBITR den lokalen Leseverstärker ab und stoppt die Verlangsamungsstufe (Pulldown) auf den GIBT- und GBIT_N- Paarleitungen. In einer Ausführungsform ist das H-Leseverstärkerleitungssignal völlig asynchron.
  • Die zeitliche Zyklussteuerung für einen Lesevorgang, bei dem eine Ausführungsform gemäß der vorliegenden Erfindung angewendet wird (ähnlich wie bei Fi gur 7), ist in 20 dargestellt. Während des Lesevorgangs wird eine der vier lokalen Multiplexerleitungen LMUXL <0:3> 784 aktiviert und eine von den vier Zellenmatrixspalten ausgewählt, die von jedem Leseverstärkerblock 712 unterstützt wird. Eine, zwei oder vier globale Multiplexerleitungen GMUXL<0:3> 786 werden aktiviert, um für einen Zugriff jede vierte, jede zweite oder jede globale Bitleitung zu selektieren, was jeweils von der globalen Multiplexeroption (d. h. vom 4:1, 2:1 oder 1:1 -Multiplexverfahren) abhängig ist.
  • Entweder wird die separate untere Speicherbankleitung BLKSELH_BOT 756 oder die obere BLKSELH_TOP 758 aktiviert, um dem Block anzuzeigen, dass auf den unteren oder den oberen Subblock 706B bzw. 706A zugegriffen werden soll. Die Lesebankleitung RBANKL 788 wird aktiviert, um einen Lesevorgang aus dem Block anzufordern. Die globale Wortleitung WLH wird für die Speicherzeile aktiviert, auf die zugegriffen werden soll, während die H-Replikwortleitung WLRH 794 für all die Blöcke in dem Zeilenblock gleichzeitig aktiviert ist, welche die Speicherzeile beinhalten.
  • Der lokale Kontroller LXCTRL 714 deaktiviert die Generalleitung GENL 780, um die lokalen Leseverstärker von den globalen Bitleitungen zu isolieren. Der LXCTRL 714 aktiviert die Speicherbankleitung BNKL, um dem lokalen Dekodierer LXDEC 710 zu signalisieren, dass eine lokale Wortleitung zu aktivieren ist. Der LXCTRL 714 aktiviert eine von den vier Multiplexerleitungen MUXL <0:3>, die dem aktivierten MUXL -Signal entspricht. Dies bewirkt, dass der Leseverstärkerblock LSA 712 eine von den vier Zellenmatrixspalten mit dem Leseampere-Verstärkerkern 762 verbindet. Der lokale Dekodierer LXDEC 710, der mit der aktivierten globalen Wortleitung korrespondiert, aktiviert die lokale Wortleitung. Gleichzeitig aktiviert der LXCTRL 714 die Replik-Leerpolygon-Wortleitungen LWLRH 794/782. Alle Speicherzellen in der Zeile, die mit der aktivierten lokalen Wortleitung korrespondieren, beginnen eine Bitleitung in jedem Bitleitungspaar zu entladen, die dem gespeicherten Wert der 6-T-Zelle entspricht.
  • Nach einem vorgegebenen Zeitraum wird eine ausreichende Differentialspannung in jedem Bitleitungspaar entwickelt. In einem Ausführungsbeispiel genügt eine Differentialspannung von etwa 100 mV. Es sei angemerkt, dass dieser vorgegebene Zeitraum von dem Prozessorkern, der Sperrschichtübergangstemperatur, der Energieversorgung und der Größe der Speicherzellenmatrix abhängig ist.
  • Gleichzeitig bewirkt das Signal der Leerpolygon-Replikwortleitung LWLRH 782, dass der lokale Kontroller LXCTRL 714 die Bitreplikleitung BITR 760 mit einem NMOS -Transistor entlädt, der eine bestimmte Strommenge um ein fixiertes Vielfaches aus dem Speicherzellenstrom zieht. Daher entlädt sich die BITR -Leitung 760 mit einer Geschwindigkeit, die sich zur Bitleitungsentladungsrate proportional verhält. Es sei angemerkt, dass der Proportionalitätsfaktor in Bezug auf den Prozessorkern, die Sperrschichtübergangstemperatur, die Energieversorgung und die Größe der Speicherzellenmatrix 708 unveränderlich (zu einer Erstableitung) ist.
  • Wenn das BITR -Signal 760 einen vorgegebenen Grenzwert durchkreuzt, deaktiviert der lokale Dekodierer LXDEC 710 die lokale Wortleitung und die 6-T-Zellen stoppen ein Entladen über die Bitleitungen. Auf diese Weise wird eine limitierte Aussteuerdifferentialspannung in den Bitleitungen erzeugt, die in Bezug auf den Prozessorkern, die Sperrschichtübergangstemperatur, die Energieversorgung und die Größe der Speicherzellenmatrix (zu einer Erstableitung) unabhängig ist. In einem Ausführungsbeispiel genügt eine Differentialspannung von etwa 100 mV. Gleichzeitig deaktiviert der lokale Kontroller LXCTRL 714 die Multiplexerleitung MUXL 768, so dass die korrespondierenden Bitleitungen von dem Leseampere-Verstärkerkern 762 getrennt, kompensiert und vorgeladen werden.
  • Zur gleichen Zeit, wenn der LXCTRL 714 die MUXL -Leitung 768 deaktiviert, aktiviert der LXCTRL 714 die H-Leseverstärkerleitungen 766, die von dem globalen Multiplexverfahren abhängig sind, wobei der Verstärkerkern 762 unverzüglich das Differentialsignal in den Ausleseknotenpunkten verstärkt. Sobald der Verstärkerkern 762 startet, das Differentialsignal auszulesen, aktiviert der LXCTRL 714 die Generalleitung GENL 780, so dass die lokalen Leseverstärker mit den globalen Bitleitungen verbunden werden. Der Verstärkerkern 762 setzt – abhängend von dem globalen Multiplexverfahren – das Verstärken der Differentialsignale auf den globalen Bitleitungen fort. Der LXCTRL 714 gibt das globale Bitreplikleitungssignal GBITR 760 aus, um damit das Ende des Lesevorgangs zu signalisieren. Wenn das GBITR -Signal 760 einen vorgegebenen Grenzwert kreuzt, deaktiviert der LXCTRL 714 die lokalen H-Leseverstärkerleitungssignale 766 und der Verstärkerkern 762 der Leseverstärkermatrix stoppt mit dem Verstärkungsvorgang. Dies führt zu einem limitierten Aussteuerdifferentialsignal in den globalen Bitleitungen, das für die aus den Speicherzellen ausgelesenen Daten repräsentativ ist.
  • Wenn die H-Replikwortleitung WLRH -Leitung 794 deaktiviert ist, lädt der lokale Kontroller LXCTRL 714 die Bitreplikleitung BITR 760 vor, um den nächsten Zugriff vorzubereiten. Wenn die Lesebankleitung RBANKL 788 deaktiviert ist, deaktiviert der LXCTRL 714 die Speicherbankleitung BNKL, um den nächsten Zugriff vorzubereiten.
  • ZEITLICHE STEUERUNG DES SCHREIBZYKLUS
  • Die zeitliche Zyklussteuerung für einen Schreibvorgang gemäß einer Ausführungsform der vorliegenden Erfindung schließt den globalen Kontroller und den globalen Leseverstärker ein und empfängt Daten bzw. ein Signal, das auf die Schreibspeicherbankleitung WBNK_L übertragen worden ist, übermittelt ein H-Signal auf eine LWLH -Leitung bzw. stellt es dort bereit und selektiert eine oder mehrere Speicherzellen. Der Schreibvorgang ist abgeschlossen, wenn die lokale Wortleitung einen H-Zustand erreicht hat.
  • Die in eine Speicherzelle zu schreibenden Daten werden auf die globale Bitleitung GBIT gegeben, die mit der Schreibbankleitung WBNK L synchron läuft. In dieser Ausführungsform funktioniert während des Schreibvorgangs die WBNK_L wie die globale Bitreplikleitung GBITR. In dieser Ausführungsform verlangsamt sich die WBNK_L zur gleichen Zeit wie die GBIT, aber ungefähr fünf- bis sechsmal schneller.
  • Das L-Signal auf der WBNKL löst ein Signal auf der H-Leseverstärkerleitung und einen lokalen Leseverstärker aus. Mit anderen Worten geht die Generalleitung GENL in einen H-Zustand über und isoliert damit den lokalen Leseverstärker. Ein Signal auf der WBNK_L löst außerdem die Speicherbankleitung BNKL aus, so dass die lokale Wortleitung LWLH in einen H-Zustand versetzt wird, sobald die globale H-Wortleitung WLH ankommt. Nachdem das Signal auf der H-Leseverstärkerleitung übertragen worden ist, öffnet sich die lokale Multiplexerschaltung LMUX, so dass die Daten aus dem lokalen Leseverstärker in die lokalen Bitleitungen gelangen. Die BITR -Leitung verlangsamt sich. In einer Ausführungsform wird die BITR mit der gleichen Geschwindigkeitsrate wie als ein Bit heruntergefahren. Mit anderen Worten verlangsamen sich die BITR und ein Bit mit der gleichen Geschwindigkeitsrate und speichern dabei ein vollständiges BDT. Die LWLH kommt in einen H-Zustand und überlappt die Daten auf den Bitleitungen. Die BITR schaltet die LWLH aus und schließt die lokale Multiplexerschaltung LMUX und die H-Leseverstärkerleitung.
  • Die zeitliche Zyklussteuerung für einen Schreibvorgang, bei dem eine Ausführungsform gemäß der vorliegenden Erfindung angewendet wird, ist in 21 veranschaulicht. Eine der vier lokalen Multiplexerleitungen LMUXL <0:3> 784 wird aktiviert, um eine von den vier Zellenmatrixspalten zu selektieren, welche von jedem Leseverstärkerblock 712 unterstützt wird. Eine, zwei oder vier globale Multiplexerleitungen GMUXL<0:3> 786 werden aktiviert, um für einen Zugriff jede vierte, jede zweite oder jede globale Bitleitung auszuwählen, was jeweils von der globalen Multiplexeroption (d. h. vom 4:1, 2:1 oder 1:1 -Multiplexverfahren) abhängig ist. Die separate untere Bankleitung BLKSELH_BOT 756 oder die obere BLKSELH_TOP 758 wird aktiviert, um dem Block anzuzeigen, ob auf den unteren 706B oder den oberen Subblock 706A zugegriffen werden soll. Die globale Wortleitung wird für eine bestimmte Speicherzeile aktiviert, auf die zugegriffen werden soll.
  • Die H-Replikwortleitung WLRH 794 wird für alle die Blöcke in dem Zeilenblock gleichzeitig aktiviert, welche die Speicherzeile beinhalten. Die zwei globalen Leseverstärker GSA 724 präsentieren limitiert aussteuernde oder komplett aussteuernde Differentialdaten auf den globalen Bitleitungen. Die Schreibbankleitung WBNK_L 792 wird aktiviert, um einen Schreibvorgang in Bezug auf den Block anzufordern. Der lokale Kontroller LXCTRL 714 aktiviert sofort die H-Leseverstärkerleitungen 766, die von dem globalen Multiplexverfahren abhängig sind, wobei der Verstärkerkern 762 unverzüglich das Differentialsignal in den Ausleseknotenpunkten verstärkt. Es werden nur die Daten aus den globalen Bitleitungen, die durch das globale Multiplexverfahren selektiert wurden, verstärkt.
  • Der lokale Kontroller LXCTRL 714 aktiviert die Speicherbankleitung BNKL, um dem lokalen Dekodierer LXDEC 710 zu signalisieren, dass eine lokale Wortleitung zu aktivieren ist. Der LXCTRL 714 aktiviert eine der vier Multiplexerleitungen MUXL <0:3> 768, die der aktivierten, lokalen Multiplexerleitung LMUXL 784 entspricht. Dies bewirkt, dass der Leseverstärkerblock LSA 712 eine der vier Zellenmatrixspalten mit dem Leseampere-Verstärkerkern 762 verbindet. Der Verstärkerkern 762 entlädt eine Bitleitung eines jeden selektierten Bitleitungspaares an das VS-System, die sich nach den ursprünglichen Daten auf den globalen Wortleitungen richtet. Der LXDEC 710, der mit der aktivierten, globalen Wortleitung korrespondiert, aktiviert die lokale Wortleitung. Die Daten aus den lokalen Bitleitungen werden in die Speicherzellen eingeschrieben.
  • Gleichzeitig – zusammen mit dem Schreiben der Daten aus den lokalen Bitleitungen in die Speicherzellen – aktiviert der LXCTRL 714 die lokale H-Replikwortleitung LWLRH 794. Dieses Signal bewirkt, dass der LXCTRL 714 schnell die Bitreplikleitung BITR 760 entlädt. Wenn das Signal auf der BITR-Leitung 760 einen vorgegebenen Grenzwert kreuzt, deaktiviert der lokale Dekodierer LXDEC 710 die lokale Wortleitung. Nun sind die Daten vollständig in den Speicherzellen eingeschrieben. Gleichzeitig deaktiviert der LXCTRL 714 die H-Leseverstärkerleitungen 766 und die Multiplexerleitungen MUXL 768, wobei die Generalleitung GENL 780 erneut aktiviert wird. Wenn die H-Replikwortleitung WLRH 794 deaktiviert ist, lädt der LXCTRL 714 die BITR -Leitung 760 vor, um den nächsten Zugriff vorzubereiten. Wenn die Lesebankleitung RBANKL 788 deaktiviert ist, deaktiviert der LXCTRL 714 die Speicherbankleitung BNKL, um den nächsten Zugriff vorzubereiten. In einer Ausführungsform stellt die BNKL die lokalen Speicherbanksignale an den lokalen Dekodierer zur Verfügung. Es ist auch vorstellbar, dass die BNKL die separaten Speicherbankleitungen BANKL_TOP und BNKL_BOT umfassen kann, wie diese bereits vorgestellt worden sind.
  • EINBRENNVERFAHREN [Burn-In-Test]
  • Zurückkehrend zu 7 umfasst eine Ausführungsform gemäß der vorliegenden Erfindung einen Einbrennprozessormodus für die lokalen Blöcke, der durch eine Einbrenn-/Burn-In-Leitung 796 aktiviert wird (Alternativbezeichnung: „BIL"). Dieser Prozess oder Modus beansprucht das SRAM-Modul bzw. den Block zum Erfassen von Fehlern. Dieses Modul wird freigegeben, indem alle lokalen Multiplexerleitungen LMUXL<0:3> 784, die separaten, unteren und oberen Bankleitungen BLKSELH_BOT 756, BLKSELH_TOP 758 sowie die Lesebankleitungen RBANKL 788 aktiviert werden, jedoch nicht die H-Replikwortleitung WLRH 794 (d. h. die WLRH 794 bleibt inaktiv). Für diese wird die Burn-In-Leitung BIL 796 zugewiesen und ermöglicht, dass die lokalen Wortleitungen in der lokalen Dekodierer-Anordnung LXDEC 710 angewendet werden können. Außerdem öffnen sich alle lokalen Leseverstärkerblock-Multiplexer LSA-MUXES, wobei zugelassen wird, dass die Bitleitungen gleichzeitig abfallen können. Da schließlich die WLRH 794 nicht aktiviert worden ist, kann die Bitreplikleitung BITR 760 nicht abfallen, wobei der Zyklus auf unbestimmte Zeit solange fortgesetzt wird, bis mit der Hochpegel-Taktperiode das Ende eintritt.
  • LOKALE CLUSTER
  • In einer Ausführungsform kann ein Block in mehrere Cluster unterteilt sein. Das Unterteilen des Blockes in mehrere Cluster erhöht die Multiplextiefe des SRAM-Moduls und somit die des Speichers. Auch wenn die gemeinsamen, lokalen Wortleitungen alle Cluster in einem einzigen Block durchlaufen, werden in einem Cluster nur die Leseverstärker aktiviert. In einer Ausführungsform ist der lokale Clusterblock ein schmaler Block mit geringer Aufwandszugriffszeit und mit einer Leistungsausgabe, die den Reststrom für alle lokalen Leseverstärker 712 in dem gleichen Cluster absenken kann. In dieser Ausführungsform umfasst der Block Clusterschnittstellen bzw. Clusterleitungen, die globale CLUSTER_:L 799 und die lokale CLUSTER_L 798 (am besten in 7 zu ersehen).
  • Vor einem Lese- oder Schreibvorgang wird eine globale Clusterleitung CLUSTER_L 799 (Alternativbezeichnung: "GCLUSTERL") durch die externe Schnittstelle für alle Cluster aktiviert, die in dem Lese-/Schreibvorgang involviert sind. Die lokalen Cluster umfassen eine globale GCLUSTER_L 799 oder ein Signal auf der Leitung, das gepuffert und zur lokalen CLUSTER_L 798 vorangetrieben wird. Die lokale CLUSTER_L 798 verbindet sich direkt mit dem Reststrom aller lokaler Leseverstärker 712 innerhalb des Clusters. Wenn der Cluster aktiv ist, werden die Leseverstärker angewendet, wenn jedoch der Cluster nicht aktiviert ist, können die Leseverstärker nicht ausgelöst werden. Da der Cluster-Treiber den Reststrom des Leseverstärkers in der Tat absenken kann, ist die Verlangsamung des NMOS [NMOS-Pulldown] sehr umfangreich. Die Mengenanzahl der Restströme, die der Cluster unterstützen kann, wird durch den Umfang des NMOS-Pulldowns sowie durch die Breite der gemeinsamen Leitung begrenzt, die dem lokalen Leseverstärker-Reststrom hinzugefügt worden sind.
  • Positiv anzumerken ist die Tatsache, dass die vorstehend beschriebene Mulliplexarchitektur auch allein – ohne den Verstärkerabschnitt des LSA 712 – zum Einsatz kommen kann, wie in 2 dargestellt ist. In dieser Ausführungsform werden die lokalen Bitleitungsübertragungsgatter verwendet, um die lokalen Bitleitungen mit den globalen Bitleitungen direkt zu verbinden. Die globalen Leseverstärker GSA 724 führen hierbei alle Funktionen des lokalen Leseverstärkers aus. Der Flächenbereich des Leseverstärkerblocks LSA 712 und des lokalen Kontrollers LXCTRL 714 reduziert sich, da für diese Blöcke ein geringerer Funktionalitätsumfang erforderlich ist. Die Zugriffszeit für kleine und mittlere, skalierfähige Speicher wird außerdem reduziert, da eine Kommunikationsstufe entfällt. Das heißt, die Bitleitungen kommunizieren hier direkt mit dem globalen Leseverstärkerblock 724 anstatt mit dem lokalen Leseverstärkerblock LSA 712. Die reduzierte Schnittstelle und die zeitliche Steuerung betreffen auch den lokalen Dekodierer LXDEC 710, wie dies bereits vorgestellt worden ist, jedoch unterschiedlich zu dem LSA 712 und dem LXCTRL 714.
  • In dieser Ausführungsform sind die lokalen BIT-Leitungen hierarchisch aufgeteilt, mit Ausnahme des LSA. Da die globale Bitleitung GBIT eine niedrigere Kapazität als die lokale Bitleitung LBIT aufweist (bedingt durch ein Auseinanderspreizen, und da es beispielsweise keine Diffusionsladung gibt), sind solche hierarchi schen Speicher allgemein schneller und haben einen niedrigeren Energieleistungsverbrauch im Vergleich zu einfachen, flachen Speichern.
  • In einer Ausführungsform enthält der Cluster eine eindimensionale Anordnung von lokalen Leseverstärkern LSA 712, die sich aus vierpaarigen Bitleitungsmultiplexern zusammensetzen. Jeder Bitleitungsmultiplexer kann ein korrespondierendes Bitleitungspaar mit der globalen Bitleitung über ein gefülltes Übertragungsgatter verbinden. Wenn ein Bitleitungspaar von der globalen Bitleitung getrennt wird, dann kompensiert der Bitleitungsmultiplexer aktiv abgleichend und lädt das Bitleitungspaar vor das VDD-Potenzial. Da es viermal weniger globale Bitleitungen als lokale Bitleitungen gibt, sind die globalen Bitleitungen physikalisch breiter bemessen und verlaufen in größeren Abständen. Dies wiederum reduziert den Widerstand und die Kapazität der langen, globalen Bitleitungen erheblich und steigert die Betriebsgeschwindigkeit und Betriebszuverlässigkeit des Speichers.
  • Der LSA 712 wird von den MUXL- und den LWLH-Signalen gesteuert, die von der ganzen LSA-Anordnung 712 gemeinsam genutzt werden. Die Multiplexerleitung MUXL<0:3> 768 selektiert, welche der vierpaarigen, lokalen Bitleitungen für den aktuellen Zugriff verwendet werden sollen. Jede lokale Bitleitung, die nicht für einen Zugriff selektiert worden ist, wird von dem LSA 712 stets in einem vorgeladenen und kompensierten Betriebszustand gehalten. In einer Ausführungsform werden die lokalen Bitleitungen zum VDD-Potenzial vorgeladen.
  • Die lokale H-Replikwortleitung LWLRH 794 repräsentiert eine Leerlauf-Polygonleitung, welche die lokale Polygon-Wortleitung repliziert, die durch jede Zeile des Blockes läuft. Die LWLRH -Leitung 794 bildet das Gatter für die Leerlauftransistoren aus, die jede Spalte der Zellenträgermatrix abschließen. Jeder Leerlauftransistor repliziert den Zugriffstransistor der 6-T-SRAM-Zelle.
  • In einem globalen Clustermodus weist jeder Block einen einzelnen, lokalen Kontroller auf, welcher die Aktivitäten der lokalen X Dekodierer und Multiplexer durch ein Ausführen der Steuersignale BITR 760, BNKL, MUXL 768 und LWLRH (Leerpolygon-Replikwortleitung) 782 koordiniert. Jedes dieser Signale wird durch eine Treiber- und Steuerlogikschaltung in dem lokalen Kontroller-Schaltkreis LXCTRL 714 aktiviert. Alle diese Signale sind normalerweise nicht aktiv, wenn sich der Speicher in einem Ruhezustand befindet. Der LXCTRL -Schaltkreis 714 wird wiederum von Vertikal- und Horizontal-Signalen aktiviert.
  • Die Vertikalsignale sind jene Signale, die von allen lokalen Kontrollerschaltkreisen LXCTRL 714 im gleichen Spaltenblock gemeinsam genutzt werden, und beziehen die Leitungen LMUXL 784, RBNKL 788, RGBITR 760, GBITR 790 und WBNK_L 792 oder Signale in der diesbezüglichen Leitung mit ein. Nur ein Signal von den vier Signalen der LMUXL -Leitungen <0:3> 784 ist zu jeder Zeit aktiv. Die aktive Leitung selektiert eine von den vier Zellenmatrixspalten, die mit jedem LSA 712 bezüglich eines Zugriffs über eine Schnittstelle verbunden ist. Die Lesebankleitung RBANKL 788 wird aktiviert, wenn ein Lesevorgang aus dem Block angefordert wird. Zum Ende des Lesevorgangs enthalten alle globalen Bitleitungen, die von dem globalen Leseverstärker 724 nicht aktuell vorgeladen werden, limitierte Aussteuerdifferentialsignale, welche die gespeicherten Werte in den Speicherzellen repräsentieren, die von der WLH -Leitung und den LMUXL -Signalen selektiert worden sind.
  • Die lesende Bitreplikleitung RGBITR 760 wird extern im VDD-Potenzial aufrecht erhalten, wenn sich der Speicher im Ruhezustand befindet, und wird unter Platzfreigabe freigeschaltet, wenn ein Lesezugriff initiiert wird. Der Kontrollerblock LXCTRL 714 verbindet diese Leitung mit der BITR 760 und entlädt diese Signalleitung im virtuellen Speichersystem [VS-System], wenn ein Lesezugriff abgeschlossen ist.
  • Die schreibende Bitreplikleitung WGBITR -Leitung 760 wird extern im VDD-Potenzial aufrechterhalten, wenn sich der Speicher im Ruhezustand befindet, und wird während eines Schreibzugriffs entladen. Der Kontrollerblock LXCTRL 714 verbindet diese Leitung mit der BITR 760 und baut sich auf das Signal auf, das beim VS-System ankommt, um einen Schreibvorgang zu verarbeiten.
  • Die Schreibbankleitung WBANKL 792 wird aktiviert, wenn ein Schreibvorgang aus dem Block angefordert wird. Die vollständigen Aussteuerdifferentialsignale, welche die zu schreibenden Daten repräsentieren, sind in den globalen Bitleitungen vorhanden, wenn die entsprechende Leitung aktiviert ist.
  • Alle lokalen Kontrollerschaltkreise LXCTRL 714 im gleichen Zeilenblock benutzen die Horizontal-Signale gemeinsam. Die lokale H-Replikwortleitung LWLRH 794 ist eine Replikation der globalen Wortleitung WLH, die durch jede Zeile des Speichers läuft. Der physikalisch-technische Entwurf dieser Leitung repliziert im Hinblick auf die Metallschicht, die Breite und den Abstand die globale Wortleitung in jeder Zeile, um so die kapazitive Ladung für dieselbige herzustellen. Bei jedem Speicherzugriff wird diese Leitung gleichzeitig mit einer einzelnen, globalen Wortleitung für eine Zeile in dem Block aktiviert. Die separate Bankleitung BLKSELH wird bei jedem Speicherzugriff auf den Block aktiviert und indiziert, dass das Übertragungsgatter geöffnet werden soll.
  • Die 22A, 22B und 22C veranschaulichen verschiedene Global- und Multiplexkonfigurationen. 22A stellt eine Ausführungsform eines lokalen Leseverstärkerblocks LSA dar, der ein lokales 4:1-Multiplexen, Vorladen und Kompensieren umfasst. Der LSA wird hier als eine einzelne Einrichtung mit vier BIT/BIT_N -Bitpaarleitungen dargestellt, mit denen eine H-Leseverstärkerleitung SENSE_H, eine Generalleitung GENL, eine Clusterleitung CLUSTER_L und eine GIBT/GBIT_N -Bitpaarleitung verbunden ist. 22 veranschaulicht ein Ausführungsbeispiel des 4:1-Multiplexverfahrens (alternativ als lokales 4:1-Multiplexen bezeichnet), das in dem LSA eingebaut ist. In einer Ausführungsform ist jeder LSA mit 4 BIT/BIT_N -Paarleitungen verbunden. Während eines Lese-/Schreibvorgangs wird ein Bitleitungspaar aus den vier möglichen Bitpaarleitungen, die jeweils mit dem LSA verbunden sind, ausgewählt. Es sind jedoch auch Ausführungsformen vorstellbar, in denen die Cluster ohne ein Abzweigen eines Spannungsabfalls von den Leseverstärkern zum Einsatz kommen (d. h. die Cluster werden zusammen mit den Leseverstärkerblöcken angewendet).
  • 22B stellt eine Ausführungsform gemäß der vorliegenden Erfindung dar, welche ein 16:1 Multiplexverfahren umfasst. Auch hier wiederum ist jeder LSA mit 4 Bitleitungspaaren verbunden (mit den lokalen 4:1 Multiplexern, wie zuvor vorgestellt wurde). Hier werden vier H-Leseverstärkerleitungen SENSE_H <0:3> dargestellt, die mit den Leseverstärkerblöcken verbunden sind, wobei eine SENSE_H-Leitung mit einem LSA gekoppelt ist. Dies wird als 16:1-Multiplexverfahren bezeichnet, welches ein globales 4:1-Multiplexen – aufgrund der SENSE_H -Leitungen – und ein lokales 4:1-Multiplexen umfasst. Wenn eine der SENSE_H -Leitungen ausgelöst wird, wird einer von den vier Leseverstärkerblöcken aktiviert und eines von den vier Bitleitungspaaren wird zum Selektieren freigegeben, das mit dem aktivierten LSA verbunden ist. Mit anderen Worten lässt diese Kombination zu, dass mindestens ein Bitleitungspaar aus den insgesamt 16 zur Verfügung stehenden Bitleitungspaaren ausgewählt werden kann.
  • 22C stellt eine Ausführungsform gemäß der vorliegenden Erfindung dar, welche ein 32:1 Multiplexverfahren umfasst. Auch hier wiederum ist jeder LSA mit 4 Bitleitungspaaren verbunden (mit den lokalen 4:1 Multiplexern, wie vorstehend beschrieben wurde). Hier werden vier H-Leseverstärkerleitungen SENSE_H <0:3> dargestellt, die mit den Leseverstärkerblöcken verbunden sind, wobei eine SENSE_H-Leitung mit zwei Leseverstärkerblöcken gekoppelt ist. Beispielsweise ist eine SENSE_H -Leitung mit dem LSA 0 und 4 verbunden und eine SENSE_H-Leitung mit dem LSA 1 und 4 etc. gekoppelt. Diese Ausführungsform weist zwei lokale Clustereinrichtungen auf, wobei die erste lokale Clustereinrichtung mit den LSAs 1 bis 3 über eine erste Clusterleitung CLUSTER_L verbunden ist, wogegen die zweite lokale Clustereinrichtung mit den LSAs 4 bis 7 über eine zweite Clusterleitung CLUSTER_L in Verbindung steht. Wenn sich die Clusterleitung im L-Zustand befindet, dann lösen sich die zugehörigen Leseverstärker aus.
  • Die Clustereinrichtungen sind außerdem so dargestellt, wie sie mit den SENSE_H -Leitungen <0:3> und dem globalen Kontroller GCTRL verbunden sind. Der globale Kontroller GCTRL aktiviert eine oder mehrere lokale Clustereinrichtungen, welche wiederum die zugehörige Clusterleitung CLUSTER_L anwendet. Wenn sich die zugehörige SENSE H -Leitung auslöst, dann wird der LSA aktiv und ein Bitleitungspaar selektiert. Wenn zum Beispiel der GCTRL die erste Clustereinrichtung aktiviert, dann wird die erste Clusterleitung angewendet (d. h. die CLUSTER_L ist im L-Zustand). Wenn sich außerdem die SENSE_H -Leitung <0> auslöst, dann wird der LSA 0 aktiviert, und ein Bitleitungspaar von den vier Bitleitungspaaren, die mit dem LSA 0 verbunden sind, wird selektiert. Mit anderen Worten lässt diese Kombination zu, dass mindestens ein Bitleitungspaar aus den insgesamt 32 zur Verfügung stehenden Bitleitungspaaren ausgewählt werden kann.
  • Auch wenn lediglich 4:1, 16:1 und 32:1 -Multiplexverfahren veranschaulicht worden sind, ist jede beliebige Konfiguration vorstellbar (z. B. 8:1, 64:1, 128:1 etc.). Wenn des Weiteren nur zwei Clustereinrichtungen und zwei Clusterleitungen dargestellt sind, kann jede beliebige Ausgestaltung in Erwägung gezogen werden. Zum Beispiel kann die Anzahl der Clustereinrichtungen und Clusterleitungen variieren, was von der Anzahl der lokalen Blöcke in der Speicherarchitektur oder von den Multiplexanforderungen abhängig ist. Dies bedeutet für eine gegebene Speicheranforderung flexible, partielle und mehrere Auswahlmöglichkeiten.
  • SICHERUNGSSTRUKTURAUFBAU
  • Eine Ausführungsform gemäß der vorliegenden Erfindung umfasst einen erweiterten Sicherungsstruktur- und Schaltkreisaufbau. Diese Ausführungsform ist dahingehend sehr flexibel, da der Sicherungsstrukturaufbau und die zugehörigen Schaltkreise sowohl mit Hardware als auch mit Software programmierbar sind. Die Sicherungen können zum Beispiel unter Anwendung einer Hardwareprogrammierung permanent durchgebrannt werden (unter Einsatz einer Laservorrichtung, eines Lichtimpulses oder eines elektrischen Impulsgebers, aber nicht ausschließlich), oder unter Anwendung einer Softwareprogrammierung (welches ein Ausschalten der entsprechenden Werte umfasst, aber nicht darauf eingeschränkt ist) durchgebrannt werden, oder aber mithilfe irgendeiner Kombination aus den beiden Programmierungsmöglichkeiten. Ein Durchbrennen der Sicherung kennzeichnet oder verschlüsselt jene Abschnitte einer Speicherzelle (oder eines größeren Abschnitts eines Zellenträgers, der sich aus zahlreichen Speicherzellen zusammensetzt), die fehlerhaft oder unbrauchbar sind und deshalb aus dem Betriebsverkehr zu ziehen sind. Das Ausschalten der fehlerhaften oder unbrauchbaren Speicherzellen (oder Speicherzellenträger) vom Betriebsverkehr erhöht die zu produzierende Ausbeute der Speicherzellen und Zellenträger. Höhere Ausbeuten in der Produktion lassen sich auf geringere Stückkosten übertragen. Zum Beispiel kann die Produktionsausbeute für einen speziellen Speicherchip von etwa 40 % auf über 90 % in Bezug auf einen 4-MBit-Block gesteigert werden.
  • Sicherungen werden zum Kennzeichnen oder Kodieren von jenen Zeilen oder Spalten in den Speicherzellen eingesetzt, die vom Betrieb auszuschalten sind, so dass nur jene Speicherzellen verwendet werden können, die ohne Fehler oder schadhafte Spur sind.
  • 24 zeigt eine Ausführungsform eines Sicherungsstrukturaufbaus, der allgemein mit Bezugszeichen 2400 gekennzeichnet ist und in hierarchischen Speichern verwendet wird. In der dargestellten Ausführungsform weist der Sicherungsstrukturaufbau 2400 vier Inverter 2402, 2404, 2406 bzw. 2408 auf. Jeder Inverter besitzt jeweils Eingänge (2402a, 2404a, 2406a bzw. 2408a) und jeweils Ausgänge (2402b, 2404b, 2406b bzw. 2408b). Die Sicherungen FUSE 2409 und FUSE_N 2411 sind so dargestellt, wie sie mit den Invertern 2404 bzw. 2402 verbunden sind. Außerdem ist jeder Inverter mit dem VDD-Potenzial 2410 und dem VS-System 2412 gekoppelt.
  • Die in 24 veranschaulichte Ausführungsform umfasst zwei Bauelemente bzw. Transistoren 2416 und 2418. In einer Ausführungsform gemäß der vorliegenden Erfindung handelt es sich bei den beiden Bauelementen 2416 und 2418 um die P-Kanal-Metall-Oxid-Halbleiter- Feldeffekttransistoren = PMOS-FETS. Der Inverter 2410 und der Transistor PMOS-FET 2416 bilden einen Signalspeicher (Auffang-Flipflop), welcher den Wert des Sicherungsschaltkreises speichert. Wenn die Sicherung noch nicht durchgebrannt wird, zieht der Sicherungswiderstand 2420 den Netzknoten NODE_X 2422 zum virtuellen Speichersystem VSS und löst die Signalspeicherschaltung aus. Wenn dann die Sicherung noch nicht durchgebrannt ist, schiebt der Transistor PMOS-FET 2418 (d. h. das Schwachbauelement) den Knotenpunkt NODE_X 2422 nach oben und löst die Signalspeicherschaltung aus.
  • Das eigentliche Sicherungselement in dieser Ausführungsform ist ein Widerstand – allgemein mit 2420 gekennzeichnet – und mit dem VSS 2412 gekoppelt. In der in 24 dargestellten Ausführungsform wird die Sicherung 2420 beispielsweise unter Anwendung einer Laservorrichtung, eines Lichtimpulses oder eines elektrischen Impulsgebers durchgebrannt. Wenn die Sicherung 2420 nicht durchgebrannt wird (alternativ als „Herstellzustand" bezeichnet), dann zieht die niederohmige Widerstandssicherung 2420 den Netzknoten NODE_X 2422 zur Masse hin. Dies führt zu einer Sicherungsausgabe mit dem logischen Wert „1", der anzeigt, dass die Sicherung nicht durchgebrannt ist. Wenn im anderen Fall die Sicherung 2420 durchbrennt, lädt über das Bauelement 2418 ein wenig Ruhestrom den Netzknoten NODE_X 2422 nach oben zum VDD-Potenzial hin. Dies führt zu einer Sicherungsausgabe mit dem logischen Wert „0", der kennzeichnet, dass die Sicherung durchgebrannt ist. Die Sicherungen kodieren die Fehlerinformationen kollektiv im Speicher.
  • In der vorstehend beschriebenen Ausführungsform brennen die Sicherungen 2420 beispielsweise während des Herstellprozesses, Testverfahrens oder bei einer Stichprobenentnahme durch. Die durchgebrannten Sicherungen 2420 (d.h. mit dem Logikwert 0) zeigen an, dass die zugehörige Zellenplatzierung (oder der Zellenträger) zu reparieren ist. Dies ist ein einmaliger Vorgang. Sobald eine mit Hardware programmierbare Sicherung durchgebrannt ist, kann sie nicht mehr in ihren ursprünglichen Status, dem Herstellzustand, zurückkehren.
  • In einigen Fällen soll vielleicht eine bestimmte Speicherzelle oder ein Abschnitt eines Zellenträgers gekennzeichnet werden, die/den es zu reparieren gilt. Dies ist besonders hilfreich, wenn ein Chip, der Speicherzellen in einer Speicherzellenmatrix enthält, während der Anfangsphasen des Herstellprozesses den Anwendern oder Kunden zur Stichprobenentnahme zur Verfügung gestellt wird.
  • Gemäß 25 wird dem Sicherungsstrukturaufbau 2500 mit der vorliegenden Erfindung eine mit Software programmierbare Funktionalität hinzugefügt. In der dargestellten Ausführungsform weist der Sicherungsstrukturaufbau 2500 vier Inverter 2502, 2504, 2506 bzw. 2508 auf. Jeder Inverter besitzt jeweils Eingänge (2502a, 2504a, 2506a bzw. 2508a) sowie jeweils Ausgänge (2502b, 2504b, 2506b bzw. 2508b). Die Sicherungen FUSE 2509 und FUSE_N 2511 sind so dargestellt, wie sie mit den Invertern 2504 bzw. 2502 verbunden sind. Außerdem ist jeder Inverter mit dem VDD-Potenzial 2510 und dem VS-System 2512 verbunden, wie dies veranschaulicht ist.
  • 25 zeigt außerdem zwei Bauelemente bzw. die Transistoren 2516 und 2518. In der in 25 dargestellten Ausführungsform ist der VSS-Port [virtuelle Speichersystemanschluss] 2521 des Sicherungsbauelements 2520 (ähnlich wie in 24, in der das VSS 2412 mit der Sicherung 2420 verbunden ist) mit dem Aus gang 2528 eines programmierbaren Registers 2526 verbunden. Der Ausgangstreiber des Registers 2526 ist stark genug, um an den Inverter 2516 eine 0-Logik-Eingabe selbst dann sicherzustellen, wenn das Bauelement angeschaltet ist. Das Register 2526 umfasst außerdem die Schnittstellen D_OUT 2530, CLK 2532 und D_IN 2534, wie dargestellt ist.
  • In der in 25 veranschaulichten Ausführungsform kann die Speicherzelle auf zweierlei Art und Weisen außer Betrieb gesetzt werden. Erstens kann im Hardwareprogrammiermodus eine Laservorrichtung, ein elektrischer Impulsgeber, ein Lichtimpuls oder eine andere geeignete Einrichtung zum Durchbrennen der Sicherung 2520 zum Einsatz kommen. Alternativ dazu können im Softwareprogrammiermodus unter Anwendung der Schnittstellen D_IN 2534 und CLK 2532 die angeforderten Sicherungsdaten oder -werte in das Register 2526 geschoben werden, wobei die Abschnitte einer Speicherzelle (oder eines größeren Bereiches der Speicherzelleninatrix) gekennzeichnet oder kodiert werden, die fehlerhaft oder unbrauchbar und deshalb vom Betriebsverkehr auszuschalten sind.
  • Eine einzelne Speicherzelle oder Speicherzelleninatrix 2638 weist eine Vielzahl von Sicherungen 2620 auf. Eine Speicherzellenmatrix kann beispielsweise zehn Sicherungen besitzen. Gemäß 26 sind die programmierbaren Register 2626a bis h mit den Sicherungen 2620a bis h jeweils in einem Schieberegister 2642 verkettet. Ein Verketten der Register 2626 mit den Sicherungen 2620 in einem Schieberegister vermeidet das Anwenden von zu vielen Anschlussbelegungsanforderungen im Hinblick auf die Softwareprogrammierung.
  • 26 veranschaulicht eine Ausführungsform gemäß der vorliegenden Erfindung, wobei eine Vielzahl von Registern 2626 und Sicherungen 2620 für eine Zeilenredundanz in einer Speicherzellenmatrix 2638 verwendet werden. Ebenso kann eine Vielzahl von Registern 2626 und Sicherungen 2620 für eine Spaltenredundanz in einer Speicherzellenmatrix 2638 oder für irgendeine Kombination von Zeilen- und Spaltenredundanzen verwendet werden, in der die Register 2626 und Sicherungen 2620 alle zusammen mit dem gleichen Schieberegister verkettet sind. Darüber hinaus ist die vorliegende Erfindung nicht von einem bestimmten Sicherungstyp abhängig. Jeder beliebige Sicherungstyp ist vorstellbar.
  • Es werden der Sicherungskasten 1 – Bezugszeichen 2644 – und der Sicherungskasten 2 – Bezugszeichen 2646 – dargestellt. Ein Verketten der Register mit den Sicherungen führt zu einer Takteingabe (ähnlich wie in 25 mit Bezugszeichen CLK 2532 dargestellt) für ein Verschieben von Daten und zu einer Dateneingabe-Anschlussschnittstelle (ähnlich wie in 25 mit D_IN 2534 dargestellt). Es sei positiv angemerkt, dass in der in 26 veranschaulichten Ausführungsform der Speicher zwei Extraanschlussstellen aufweist, und zwar eine für die seriellen Sicherungsdaten 2646 und eine für einen Schiebetakt 2648. Alle Sicherungsdateneingaben 2646 werden am Schieberegister 2642 verkettet, so dass dann die erforderlichen Sicherungsdaten hinein geschoben werden können.
  • Sobald in der vorliegenden Erfindung die Softwareprogrammkapazität nicht angewendet wird, werden die Schieberegister 2626 nach dem Zuschalten von aktiver Leistung in die Nullausgangsstellung zurückgesetzt. Dies wird durch ein Verknüpfen der seriellen Sicherungseingabeanschlussstelle 2646 zur Nullausgangsstellung und durch ein Verknüpfen des Schiebetakts 2648 zum Speichersystemtakt komplettierend ausgeführt. Nachdem eine vorgegebene Anzahl von Betriebszyklen durchlaufen wurde, werden alle Register 2626 in die Nullausgangsstellung zurückversetzt. In einer Ausführungsform stimmt die vorgegebene Anzahl der Betriebszyklen mit der Anzahl der Sicherungen überein. In einer alternativen Ausführungsform kann eine Extra-Reset-Eingabe-Anschlussstelle (welche nicht dargestellt ist) angewendet werden, um nach dem Zuschalten von aktiver Leistung die Schieberegister 2642 – in Verbindung mit dem Rest des logischen Reset auf dem Chip – in die Nullausgangsstellung zurückzusetzen. Die Lokalisation der durchgebrannten Sicherungen kann auf einem separaten Chip oder in einem Softwareprogramm für eine künftige Abrufs- oder Handhabungsabwicklung abgespeichert werden.
  • Angesichts der vorstehend beschriebenen Grundsatzlehren sind viele Modifikationen und Varianten gemäß der vorliegenden Erfindung möglich. Folglich ist davon auszugehen, dass die Erfindung – gemäß dem Schutzumfang der anhängenden Patentansprüche – auch anders als in der vorstehenden Beschreibung ausgeführt werden kann.
  • BEZUGSZEICHENLISTE (alphabetisch)
    Figure 00560001
  • Figure 00570001
  • Figure 00580001

Claims (6)

  1. Speichereinrichtung mit einem Speicherzellenfeld (2638) und einer Vielzahl von programmierbaren Sicherungen (2620, 2626), wobei die Vielzahl der Sicherungen (2620, 2626) mit Software programmierbare Elemente (2626) aufweisen, die zum Verschieben eines zugewiesenen Wertes ausgelegt sind, der anzeigt, dass mindestens eine Speicherzelle fehlerhaft ist, und Hardware programmierbare Elemente (2620) umfassen, die zum Anzeigen ausgelegt sind, dass mindestens eine Speicherzelle fehlerhaft ist, wobei die mit Software programmierbaren Elemente ein programmierbares Schieberegister (2642) aufweisen, das zum Verschieben des zugewiesenen Wertes ausgelegt ist, gekennzeichnet durch Mittel zum Zurücksetzen der programmierbaren Schieberegister (2642) auf die Nullausgangsstellung nach dem Zuschalten von aktiver Leistung, und wobei die programmierbaren Register (2626a–h) des Schieberegisters (2642) mit den Hardware programmierbaren Elementen (2620) verkettet sind, und wobei mindestens eines der Hardware programmierbaren Elemente (2620) zwischen einer Ausgabe von einem korrespondierenden der programmierbaren Register (2626a –h) und einer Eingabe (2522) einer Signalspeicherschaltung (2508, 2510) verbunden ist, die ein Ausgabesignal für die Vielzahl der Sicherungen (2620, 2626) bereitstellt.
  2. Speichereinrichtung gemäß Anspruch 1, wobei das mindestens eine der Hardware programmierbaren Elemente mit dem korrespondierenden Softwareprogramm-Register gattergesteuert ist.
  3. Speichereinrichtung gemäß Anspruch 1, wobei jedes mit Software programmierbare Register (2626a–h) eine Schiebetaktschnittstelle (2648) aufweist.
  4. Speichereinrichtung gemäß Anspruch 1, wobei jedes mit Software programmierbare Register (2626a–h) eine Dateneingabeschnittstelle aufweist, die zur Aufnahme des genannten, zugewiesenen Wertes ausgelegt ist.
  5. Speichereinrichtung gemäß Anspruch 1, wobei jedes mit Hardware programmierbare Element (2620) eine Sicherung aufweist, die für die Anwendung mit einer Lasereinrichtung ausgelegt ist.
  6. Speichereinrichtung gemäß Anspruch 1, wobei jedes mit Hardware programmierbare Element (2620) eine Sicherung aufweist, die für die Anwendung mit einem elektrischen Impulsgeber ausgelegt ist.
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