RU2709669C1

RU2709669C1 - Логический модуль

Info

Publication number: RU2709669C1
Application number: RU2019106827A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2019-03-11
Filing date: 2019-03-11
Publication date: 2019-12-19

Abstract

Изобретение относится к области вычислительной техники. Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов, при n=5, выполняемой с помощью двух сигналов константной настройки. Технический результат достигается за счет логического модуля, предназначенного для реализации простых симметричных булевых функций и содержащего четыре мажоритарных элемента (1₁, 1₂, 1₃, 1₄) и два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (2₁, 2₂). 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические модули (см., например, патент РФ 2249844, кл. G06F 7/38, 2005 г.), которые с помощью двух сигналов константной настройки реализуют любую из простых симметричных булевых функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов, при n=3.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1 при n=5.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический модуль (патент РФ 2542920, кл. G06F 7/57, 2015 г.), который содержит четыре мажоритарных элемента и с помощью двух сигналов константной настройки реализует любую из простых симметричных булевых функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов, при n=3.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация любой из функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1 при n=5.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации любой из простых симметричных булевых функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1,зависящих от n аргументов - входных двоичных сигналов, при n=5, выполняемой с помощью двух сигналов константной настройки.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом модуле, содержащем четыре мажоритарных элемента, выход третьего мажоритарного элемента соединен с вторым входом четвертого мажоритарного элемента, особенность заключается в том, что в него дополнительно введены два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй, третий входы первого и первый, второй, третий входы второго мажоритарных элементов соединены соответственно с первым, вторым, третьим входами первого и первым, вторым, третьим входами второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, третий входы третьего и первый, третий входы четвертого мажоритарных элементов соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами первого, второго мажоритарных элементов, а третий вход второго, второй вход третьего и выход четвертого мажоритарных элементов подключены соответственно к первому, второму настроечным входам и выходу логического модуля, первый, второй, третий и четвертый, пятый информационные входы которого соединены соответственно с первым, вторым, третьим входами первого и первым, вторым входами второго мажоритарных элементов.

На чертеже представлена схема предлагаемого логического модуля.

Логический модуль содержит мажоритарные элементы 1₁, 1₂, 1₃, 1₄ и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 2₁, 2₂, причем первый, второй, третий входы элемента 1₁ и первый, второй, третий входы элемента 1₂ соединены соответственно с первым, вторым, третьим входами элемента 2₁ и первым, вторым, третьим входами элемента 2₂, первый, третий входы элемента 1₃ и первый, второй, третий входы элемента 1₄ соединены соответственно с выходами элементов 2₁, 2₂ и 1₁, 1₃, 1₂, а третий вход элемента 1₂, второй вход элемента 1₃ и выход элемента 1₄ подключены соответственно к первому, второму настроечным входам и выходу логического модуля, первый, второй, третий и четвертый, пятый информационные входы которого соединены соответственно с первым, вторым, третьим входами элемента 1₁ и первым, вторым входами элемента 1₂.

Работа предлагаемого логического модуля осуществляется следующим образом. На его первый,…,пятый информационные и первый, второй настроечные входы подаются соответственно двоичные сигналы x_l…,x₅∈{0,1} и сигналы y₁,y₂∈{0,1} константной настройки. На выходах элементов 1_j

2_k

имеем

где

и #, ∨, ⋅, ⊕, ^- есть соответственно сигналы на первом, втором, третьем входах элемента 1_j, сигналы на первом, втором, третьем входах элемента 2_k и символы операций Maj, ИЛИ, И, ИСКЛЮЧАЮЩЕЕ ИЛИ, НЕ. Следовательно, сигнал на выходе элемента 1₄ определяется выражением

Z=(х₁х₂ ∨ х₁х₃ ∨ х₂х₃)F ∨ (x₁x₂ ∨ x₁x₃ ∨ x₂x₃)(x₄x₅ ∨ x₄y₁ ∨ х₅у₁) ∨

∨ F(x₄x₅ ∨ x₄y₁ ∨ x₅y₁), в котором

Таким образом, на выходе предлагаемого логического модуля получим

где τ₂, τ₃, τ₄ есть простые симметричные булевы функции пяти аргументов x₁,…,x₅ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический модуль обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью двух сигналов константной настройки реализует любую из простых симметричных булевых функций τ_0,5×(n+1)-1, τ_0,5×(n+1), τ_0,5×(n+1)+1, зависящих от n аргументов - входных двоичных сигналов, при n=5.

Claims

Логический модуль, предназначенный для реализации простых симметричных булевых функций, содержащий четыре мажоритарных элемента, причем выход третьего мажоритарного элемента соединен со вторым входом четвертого мажоритарного элемента, отличающийся тем, что в него дополнительно введены два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй, третий входы первого и первый, второй, третий входы второго мажоритарных элементов соединены соответственно с первым, вторым, третьим входами первого и первым, вторым, третьим входами второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, третий входы третьего и первый, третий входы четвертого мажоритарных элементов соединены соответственно с выходами первого, второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выходами первого, второго мажоритарных элементов, а третий вход второго, второй вход третьего и выход четвертого мажоритарных элементов подключены соответственно к первому, второму настроечным входам и выходу логического модуля, первый, второй, третий и четвертый, пятый информационные входы которого соединены соответственно с первым, вторым, третьим входами первого и первым, вторым входами второго мажоритарных элементов.