KR100234455B1

KR100234455B1 - 반도체 기억장치

Info

Publication number: KR100234455B1
Application number: KR1019960042503A
Authority: KR
Inventors: 데츄오 가토; 기요히로 후루타니; 히데토 히다카; 미키오 아사쿠라
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1995-12-12
Filing date: 1996-09-25
Publication date: 1999-12-15
Also published as: KR970051182A; US5970507A; JPH09161478A

Abstract

셀프 리프레시 모드의 리프레시 사이클과 CBR 리프레시 모드의 리프레시 사이클을 각각의 모드에 있는 사이클로 가능하게 한다.

셀프 리프레시 사이클 프로그램 회로(43a)를 마련하여 셀프 리프레시 시에이 셀프 리프레시 사이클 프로그램 회로(43a)에 프로그램된 리프레시 사이클로 리프레시 동작이 수행되도록 하였다.

Description

반도체 기억 장치

본 발명은 반도체 기억장치에 관한 것으로, 특히 리프레시를 필요로 하는 다이나믹 랜덤 액세스 메모리(dynamic random access memory: DRAM)에 관한 것이다.

퍼스널 컴퓨터나 워크 스테이션은 데이타를 기억하기 위한 메모리를 가지고 있다. 메모리 내에는 대용량으로 데이타를 판독하고, 기록이 가능한 메모리인 DRAM이 있으며, 퍼스널 컴퓨터나 워크 스테이션 등에서 메인 메모리로서 사용되고 있다.

이 DRAM은 제각각이 1 비트의 데이타를 기억하는 복수의 메모리 셀을 가지고 있고, 각 메모리 셀은 1개의 MOS 트랜지스터와 1 개의 캐패시터를 가지고 있으며, 데이타는 캐패시터에 전위로서 기억된다. 즉, H 레벨 또는 L 레벨의 전위가 메모리 셀의 MOS 트랜지스터를 비도통 상태로 하는 것에 의해 캐패시터에 인가된 전위는 유지되어, 데이타가 기억된다.

DRAM의 메모리 셀은 갖는 소자의 수가 적으므로, 대용량을 갖는 DRAM이 비교적 저가로 생산될 수 있다. 캐패시터에 전위를 유지하기 위해 메모리셀의 MOS 트랜지스터가 비도통상태로 되어 있어도, 이 MOS 트랜지스터의 서브-스레숄드 리크(sub-threshold leak) 전류에 의해 캐패시터에 유지되어 있던 전위가 변화하여 결국 기억되어 있던 데이타가 소실되어 버린다. 따라서, DRAM은, 어떤 일정시간마다 메모리셀에 기억된 데이타에 따른 전위를 다시 메모리셀의 캐패시터에 인가하는 리프레시라고 하는 동작을 실행하는 것에 의해, 데이타를 계속해서 기억하고 있다.

현재 대량 생산되고 있는 16M 비트 DRAM은 CBR 리프레시(/RAS 전의 /CAS 리프레시)라 하는 리프레시 모드를 가지고 있다. 이것은 칼럼 어드레스 스트로브(column address strobe) 신호(/CAS)를 L 레벨로 하강시킨 후 로우(row) 어드레스 스트로브 신호(/RAS)를 하강시키는 CBR 타이밍을 DRAM에 인가하는 것에 의해 DRAM의 내부에서 리프레시 어드레스가 발생되고, 이 어드레스에 기초하여 리프레시가 수행되는 리프레시 모드이다. 이 16M 비트 DRAM은 2K 및 4K의 2 종류의 리프레시 사이클을 가지고 있으며, 칩이 패키지되기 전에 DRAM은 어느 하나의 리프레시 사이클로 설정되어 패키징되서 출하되고 있다. 여기서, 2K 또는 4K 리프레시 사이클이라는 것은, 2K(2048) 회 또는 4K(4096) 회 CBR 타이밍을 DRAM에 인가하는 것에 의해 이 DRAM 내의 전체 메모리셀의 리프레시를 완료하는 것을 나타낸다.

또한, 일본 특허 공개 공보 소화 59-167898 호에는 외부로부터 인가되는 /RFSH 클럭이 15-16 μsec의 기간동안 L 레벨로 유지되면 자동적으로 리프레시 동작을 실행하는 셀프 리프레시라 하는 리프레시 모드를 구비한 DRAM이 개시되어 있다.

진술한 바와 같이 같은 종래의 DRAM에 있어서는, 셀프 리프레시의 리프레시 사이클이 복수의 종류중으로부터 선택할 수 없기 때문에, 셀프 리프레시의 리프레시 사이클이 상이한 DRAM은 상이한 마스크를 사용하여 상이한 제조 라인으로 제조되지 않으면 안되므로, 제조 경비가 커지는 문제점이 있었다.

본 발명은 전술한 문제점을 감안하여 이루어진 것으로서, 본 발명의 목적은 셀프 리프레시의 리프레시 사이클을 복수의 종류중으로부터 선택할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은 복수의 리프레시 모드를 가지고, 리프레시 모드에 따라 리프레시 사이클을 여러 종류중에서 선택할 수 있는 반도체 기억장치를 제공하는 것이다.

제1도는 본 발명의 실시예 1에 따른 DRAM을 도시한 블럭도.

제2도는 본 발명의 실시예 1에 따른 DRAM의 칩 개략도.

제3도는 본 발명의 실시예 1에 따른 DRAM에 있어서의 리프레시 제어 회로를 도시한 블럭도.

제4도는 본 발명의 실시예 1에 따른 DRAM의 리프레시 제어 회로에 있어서의 리프레시 사이클 프로그램 회로를 도시한 회로도.

제5도는 본 발명의 실시예 1에 따른 DRAM의 리프레시 제어 회로의 동작을 도시한 타이밍도.

제6도는 본 발명의 실시예 1에 따른 DRAM의 리프레시 제어 회로의 동작을 도시한 타이밍도.

제7도는 본 발명의 실시예 1에 따른 DRAM에 있어서의 로우 어드레스 버퍼를 도시한 회로도.

제8도는 본 발명의 실시예 1에 따른 DRAM에 있어서의 로우 프리 디코더를 도시한 블럭도.

제9도는 본 발명의 실시예 1에 따른 DRAM의 로우 프리 디코더에 있어서의 부분 프리 디코더를 도시한 회로도.

제10도는 본 발명의 실시예 1에 따른 DRAM의 로우 프리 디코더에 있어서의 블럭 디코더를 도시한 회로도.

제11도는 본 발명의 실시예 1에 따른 DRAM에 있어서의 로우 디코더를 도시한 회로도.

제12도는 본 발명의 실시예 1에 따른 DRAM에 있어서의 프리차지 신호 발생 회로를 도시한 회로도.

제13도는 본 발명의 실시예 1에 따른 DRAM에 있어서의 데이터 버스의 배치 관계를 도시한 데이터 버스 개략도.

제14도는 본 발명의 실시예 1에 따른 DRAM의 서브 메모리 블럭 및 주변 회로를 도시한 회로도.

제15도는 본 발명의 실시예 1에 따른 DRAM의 동작을 도시한 타이밍도.

제16도는 본 발명의 실시예 1에 따른 DRAM의 동작을 도시한 타이밍도.

제17도는 본 발명의 실시예 1에 따른 DRAM의 동작을 도시한 타이밍도,

제18도는 본 발명의 실시예 1에 따른 DRAM의 메모리 블럭 선택을 도시한 칩개략도.

제19도는 본 발명의 실시예 2에 따른 DRAM의 리프레시 제어 회로에 있어서의 셀프 리프레시 사이클 프로그램 회로 및 CBR 리프레시 사이클 프로그램 회로를 도시한 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

72 : 메모리 블럭 72a : 워드 라인

72b : 비트 라인 쌍 72c : 메모리 셀

12lb : 센스 앰프 43 : 리프레시 사이클 프로그램 회로

44 : 어드레스 발생 회로 42 : 셀프 리프레시 제어 회로

67 : 블럭 디코더 81 : 로우 디코더 블럭

130 : 블럭 관계 신호 발생 회로

43a : 셀프 리프레시 사이클 프로그램 회로

43b : CBR 리프레시 사이클 프로그램 회로

본 발명의 일실시예에 따른 반도체 기억 장치는, 복수행 및 복수열로 배치되는 복수의 메모리 셀과, 복수행의 각각에 대응하여 마련되는 복수의 워드 라인과, 복수의 열의 각각에 대응하여 마련되는 복수의 비트 라인 쌍을 각각 갖는 복수의 메모리 블럭, 복수의 비트 라인 쌍에 접속되는 복수의 센스 앰프, 리프레시 사이클이 프로그램되는 리프레시 사이클 프로그램 회로, 리프레시를 위한 리프레시 어드레스 신호를 발생하는 어드레스 발생회로, 셀프 리프레시 모드시에 리프레시 어드레스 신호를 일정시간마다 증가시키는 셀프 리프레시 제어 회로, 및 셀프 리프레시 모드시에 리프레시 사이클 프로그램 회로에 프로그램된 리프레시 사이클에 따라 메모리 블럭을 선택하여, 선택된 메모리 블럭에 있어서의 워드 라인을 선택함과 동시에, 이 메모리 블럭에 대응한 센스 앰프를 활성화시키는 선택수단을 구비한다.

또한, 본 발명의 다른 실시예에 따른 반도체 기억장치는, 복수행 및 복수열로 배치되는 복수의 메모리 셀과, 복수행의 각각에 대응하여 마련되는 복수의 워드라인과, 복수 열의 각각에 대응하여 마련되는 복수의 비트 라인 쌍을 각각 갖는 복수의 메모리 블럭, 복수의 비트 라인 쌍에 접속되는 복수의 센스 앰프, 제 1 리프레시 모드시의 제 1 리프레시 사이클이 프로그램되는 제 1 리프레시 사이클 프로그램 회로, 제 2 리프레시 모드시의 제 2 리프레시 사이클이 프로그램되는 제 2 리프레시 사이클 프로그램 회로, 리프레시를 위한 리프레시 어드레스 신호를 발생하는 어드레스 발생 회로, 제 1 리프레시 모드시에 제 1 리프레시 사이클 프로그램 회로에 프로그램된 제 1 리프레시 사이클에 따라 메모리 블럭을 선택하고, 제 2 리프레시 모드시에 제 2 리프레시 사이클 프로그램 회로에 프로그램된 제 2 리프레시 사이클에 따라 메모리 선택하여, 선택된 메모리 블럭에 있어서의 워드 라인을 선택함과 동시에, 이 메모리 블럭에 대응한 센스 앰프를 활성화시키는 선택 수단을 구비한다.

[실시예 1]

이하, 본 발명의 일실시예인 64 M 비트 DRAM에 대하여 도 1 내지 도 18에 따라서 설명한다. 도 1에 있어서 DRAM(1)은, 전원전위 노드(10a)에 인가되는 전원전위 V_cc(3.3V) 및 접지 전위 노드(10b)에 인가되는 또 하나의 전원전위인 접지 전위 V_ss(OV)를 수신하여 구동하고, 전원전위 V_cc와 접지전위 V_ss사이의 중간전위인 비트 라인 프리차지 전위 V_BL(=(1/2)(V_cc+V_ss)) 를 출력하는 비트 라인 프리차지 전위발생 회로, (1/2)(V_cc+V_ss)의 셀 플레이트(cell plate) 전위 V_CP를 출력하는 셀 플레이트 전위 발생회로, 및 전원 전위 V_cc를 승압하여 승압 전위 V_pp(7V)를 출력하는 승압 전위 발생 회로 등의 내부 전위를 발생하는 회로를 갖는 내부 전위 발생 회로군(10)을 구비한다.

또한, DRAM(1)은, 외부로부터 인가되는 외부 로우 어드레스 스트로브 신호 ext/RAS를 수신하여 내부 회로를 위한 로우 어드레스 스트로브 신호 /RAS를 출력하는 /RAS 버퍼(20), 외부로부터 인가되는 외부 칼럼 어드레스 스트로브 신호 ext/CAS를 수신하여 내부 회로를 위한 칼럼 어드레스 스트로브 신호 /CAS를 출력하는 /CAS 버퍼(30), 및 /RAS 버퍼(20)로부터 로우 어드레스 스트로브 신호 /RAS 및 /CAS 버퍼(30)로부터의 칼럼 어드레스 스트로브 신호 /CAS를 수신하여 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부터 L 레벨로 변화하기 전에 칼럼 어드레스 스트로브 신호 /CAS 가 H 레벨로부터 L 레벨로 변화하는 CBR(/CAS Before /RAS) 타이밍을 검출하면 H 레벨로 되는 CBR 검출신호 CBR와, CBR 타이밍을 검출한 후 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS가 함께 H 레벨로 변화하고 CBR 사이클이 종료한 것을 나타내면 증가됨과 동시에, CBR 타이밍을 검출한 후 100 μsec 사이에 CBR 사이클이 종료하지 않으면 자동적으로 16 μsec마다 증가되는 리프레시 어드레스 신호 REFA₀-REFA₁₂와, 4K, 2K, 1K의 리프레시 사이클에서의 리프레시 동작을 지시하기 위한 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K 를 출력하는 리프레시 제어 회로(40)를 구비한다.

또한, DRAM(1)은 외부로부터 인가되는 어드레스 신호 A_i( i=0, 1, ..., 12), /RAS 버터(20)로부터의 로우 어드레스 스트로브 신호 /RAS, 리프레시 제어회로(40)로부터의 리프레시 어드레스 신호 REFA_i및 CBR 검출신호 CBR을 수신하여, CBR 검출 신호 CBR이 CBR 타이밍의 검출을 나타내지 않는 L 레벨일 때는 로우 어드레스 스트로브 신호 /RAS가 H 레벨로부처 L 레벨로 변화하는 것에 따라 로우 어드레스 신호로서 래치(latch)한 어드레스 신호 A_i와 리프레시 제어회로(40)로부터의 리프레시 어드레스 신호 REFA_i중 어드레스 신호 A_i를 선택해서, 내부 회로를 위한 로우 어드레스 신호 RA_i(어드레스 신호 A_i와 같은 논리)와 /RA_i(어드레스 신호 A_i와 역논리)를 출력하고, CBR 검출신호 CBR이 CBR 타이밍의 검출을 나타내는 H 레벨일 때는 어드레스 신호 A_i와 리프레시 어드레스 신호 REFA_i중리프레시 어드레스 신호 REFA_i를 선택해서, 로우 어드레스 신호 RA_i(리프레시 어드레스 신호REFA_i와 같은 논리)와 /RA_i(리프레시 어드레스 신호 REFA_i와 역논리)를 출력하는 로우 어드레스 버퍼(50)를 구비한다.

또한, DRAM(1)은 로우 어드레스 버퍼(50)로부터의 로우 어드레스 신호RA_{i ,}/RA_i및 리프레시 제어 회로(40)로부터의 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K를 수신하고, RA_0,/RA_0,RA₁, /RA₁에 따라 1개가 H 레벨로 되는 로우 프리 디코드 신호 X₀-X₃, RA₂, /RA₂, RA₃, /RA₃에 따라 1개가 H 레벨로 되는 로우 프리 디코드 신호 X₄-X₇, RA₄, /RA₄, RA₅, /RA₅에 따라 1개가 H 레벨로 되는 로우 프리 디코드 신호 X₈-X₁₁, RA₆, /RA₆, RA₇, /RA₇에 따라 1개가 H 레벨로 되는 로우 프리 디코드 신호 X₁₂-X₁₅, 리프레시 사이클 지시 신호 REF1K가 L 레벨일 때는 RA₉, /RA₉, RA₁₀, /RA₁₀에 따라 1 개가 H 레벨로 되고, 리프레시 사이클 지시 신호 REF1K가 1K 리프레시를 나타내는 H 레벨일 때는 RA₉, /RA₉에 따라 2 개가 H 레벨로 되는 로우 프리 디코드 신호 X₁₆-X₁₉, 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K가 모두 L 레벨일 때는 RA₁₁, /RA₁₁, RA₁₂, /RA₁₂에 따라 1 개가 레벨로 되며, 리프레시 사이클 지시 신호 REF4K가 4K 리프레시를 나타내는 H 레벨일 때는 RA₁₁, /RA₁₁에 따라 2 개가 H 레벨로 되며, 리프레시 사이클 지시신호 REF2K가 2K 리프레시를 나타내는 H 레벨일때 또는 리프레시 사이클 지시 신호 REF1K가 H 레벨일 때는 4 개 모두가 H 레벨로 되는 로우 프리 디코드 신호 X₂₀-X₂₃, 및 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K가 모두 L 레벨인 통상 판독/기록시 또는 8K 리프레시 시에는, RA₈, /RA₈-RA₁₂, /RA₁₂에 따라 선택된 4 개가 H 레벨로 되며, 리프레시 사이클 지시 신호 REF4K가 H 레벨인 4K 리프레시 때에는 RA₈, /RA₈-RA₁₁, /RA₁₁에 따라 선택된 8 개가 H 레벨로 되며, 리프레시 사이클 지시 신호(REF2K)가 H 레벨의 리프레시 때에는 RA₈, /RA₈-RA₁₀, /RA₁₀에 따라 선택된 16개가 H 레벨로 되며, 리프레시 사이클 지시 신호 REF1K가 H 레벨의 리프레시 시에는 RA₈, /RA₈, RA₉. /RA₉에 기초하여 선택된 32개가 H 레벨로 되는 블럭 선택 신호 BS_j(j=0, 1, …, 127)를 출력하는 로우 프리 디코더(60)를 구비한다.

또한, DRAM(1)은 메모리 어레이(70)를 구비하고, 메모리 어레이(70)는 복수행 및 복수열로 배치된 16M(8K ×2K) 개의 메모리 셀을 각각 갖는 4 개의 서브 메모리 어레이를 갖고, 각 서브 메모리 어레이는 각각 512K(256×2K) 개의 메모리 셀을 갖는 32 개의 메모리 블럭으로 분할되며, 각 메모리 블럭은 복수행으로 배치되고 각각이 대응한 행에 배치되는 2K(2048) 개의 메모리 셀에 접속되는 256 개의 워드 라인과, 복수열로 배치되고 각각이 대응한 열에 배치되는 256 개의 메모리 셀에 접속되는 2K(2048) 의 비트 라인 쌍을 갖고 있다. 그리고, 각 메모리 블럭은 각각이 512개의 비트 라인 쌍을 갖는 4 개의 서브 메모리 블럭으로 분할되어 있다.

또한, DRAM(1)은 로우 디코더(80)를 구비하고, 이 로우 디코더(80)는 메모리 블럭에 대응하여 128 개의 로우 디코더 블럭으로 분할되며, 각 로우 디코더 블럭은 로우 프리 디코더(60)로부터 로우 프리 디코드 신호 X₀-X₁₅와 로우 디코더 블럭에 대응한 블럭 선택 신호 BS_j의 1 개를 수신하고, 선택된 로우 디코더 블럭에 대응하는 256 개의 워드 라인중 로우 프리 디코드 신호 X₀-X₁₅에 따른 1 개를 승압전위 V_pp레벨로 한다. DRAM(1)은 또한, 어드레스 신호 A_i(i=0, 1, …, 10)와 /CAS 버퍼(30)로부터의 칼럼 어드레스 스트로브 신호 /CAS와 /RAS 버퍼(20)로부터의 로우 어드레스 스트로브 신호 /RAS를 수신하고, 로우 어드레스 스트로브 신호 /RAS가 L 레벨일 때에 칼럼 어드레스 스트로브 신호 /CAS가 H 레벨로부터 H 레벨로 변화하면 어드레스 신호 A_i를 칼럼 어드레스 신호로서 래치하고, 내부 회로를 위한 칼럼 어드레스 신호 CA_i(어드레스 신호 A_i와 같은 논리)및 /CA_i(어드레스 신호 A_i와 역원리)를 출력하는 칼럼 어드레스 버퍼(50)를 구비한다.

또한, DRAM(1)은 칼럼 어드레스 버퍼(90)으로부터의 칼럼 어드레스 신호CA_i,/CA_i를 수신하여, CA_1,/CA_1,CA_2,/CA₂에 따라 1 개가 H 레벨로 되는 칼럼 프리 디코드 신호 Y₀-Y₃, CA_3,/CA_3,CA_4,/CA₄에 따라 1 개가 H 레벨로 되는 칼럼 프리 디코드 신호 Y₄-Y₇, CA_5,/CA_5,CA_6,/CA₆에 따라 1 개가 H 레벨로 되는 칼럼 프리 디코드 신호 Y₈-Y₁₁, CA_7,/CA_7,CA_8,/CA₈에 따라 1 개가 H 레벨로 되는 칼럼 프리 디코드 신호 Y₁₂-Y₁₅, CA_9,/CA_9,CA_10,/CA₁₀에 따라 1 개가 H 레벨로 되는 칼럼 프리 디코드 신호 Y₁₆-Y₁₉를 출력하는 칼럼 프리 디코더(100)를 구비한다.

DRAM(1)은 또한 칼럼 디코더(110)를 구비하고, 이 칼럼 디코더(110)는 각 서브 메모리 어레이내의 서브 메모리 블럭의 열에 대응하여 분할되는 16 개의 칼럼 디코더 블럭을 가지며, 각 칼럼 디코더 블럭은 동일한 서브 메모리 어레이에 포함되는 32개의 메모리 블럭에 공통으로 마련된다. 각 칼럼 디코더 블럭은 칼럼 프리 디코더(100)로부터의 칼럼 프리 디코드 신호 Y₀-Y₁₉및 칼럼 어드레스 버퍼(90)으로부터의 칼럼 어드레스 신호 CA₀, /CA₀를 수신하여, 칼럼 프리 디코드 신호 Y₀-Y₁₁및 칼럼 어드레스 신호 CA₀, /CA₀에 따라 1 개가 H 레벨로 되는 칼럼 선택 신호 CSL_k(k=0, 1, …, 127) 를 출력한다. 이 칼럼 선택 신호 CSL_k에 따라서, 블럭 선택 신호 BS_j에 의해 선택된 4 개의 메모리 블럭의 각 서브 메모리 블럭으로부터 4 쌍씩 비트 라인이 선택되어, 메모리 어레이 전체로는 64개의 비트 라인 쌍이 선택된다. 칼럼 디코더(110)는 16 개의 칼럼 디코더 블럭에 의해 선택된 64개의 비트 라인 쌍으로부터 판독되는 64 비트의 데이타로부터 칼럼 프리 디코드 신호 Y₁₂-Y₁₉에 따라 4 비트를 선택하기 위한 데이타 선택 신호 DS_m(m=0, 1, …, 63)도 아울러 출력한다.

DRAM(1)은, 메모리 블럭에 대응하여 각각 1K(1028) 개의 센스 앰프를 포함하는 132개의 센스 앰프 블럭으로 분할되고, 132개의 센스 앰프 블럭중 124개의 센스 앰프 블럭이 2 개의 메모리 블럭의 사이에 마련되어 인접한 2 개의 메모리 블럭에 대응하여 공유되며, 2 개의 센스 앰프 블럭의 사이에 마련된 1 개의 메모리 블럭은 이 2 개의 센스 앰프 블럭에 대응하는 센스 앰프군과, 비트 라인을 통해 출력되는 메모리 셀의 데이타를 출력하거나, 메모리 셀에 기록되는 데이타를 비트 라인으로 전달하기 위한 로컬 (local) I/0 라인과 글로벌(global) I/0 라인을 포함하는 I/0 회로 등의 회로를 갖는 메모리 어레이 주변 회로군(120)을 구비한다.

DRAM(1)은 /RAS 버퍼(20)로부터의 로우 어드레스 스트로브 신호 /RAS와, 로우 어드레스 버퍼(50)로부터의 로우 어드레스 신호 RA₈, /RA₈와, 로우 프리 디코더(60)로부터의 로우 프리 디코드 신호 X_16-X₂₃과, 리프레시 제어 회로(40)로부터의 CBR 검출신호 CBR을 수신하여, 로우 어드레스 스트로브 신호 /RAS가 L레벨로 하강하면, 로우 어드레스 신호 RA₈, /RA₈및 로우 프리 디코드 신호 X_16-X₂₃에 의해 선택된 메모리 블럭 이외의 메모리 블럭에 있어서의 비트 라인 쌍을 대응한 센스 앰프로부터 분리하기 위한 비트 라인 분리 신호 BLI_n(n=0, 1, …, 127), 선택된 메모리 셀 블럭에 대응한 센스 앰프를 활성화시키기 위한 센스 앰프 인에이블 신호 /PSE_p, NSE_p(P=0, 1, …, 131), 및 통상의 판독/기록 시에 (CBR 검출 신호 CBR이 CBR 타이밍 검출을 나타내고 있지 않는 L 레벨일 때에) 선택된 메모리 셀 블럭에 대응한 로컬 I/O 라인을 글로벌 I/O 라인에 접속하기 위한 선택 신호 SEL_p를 출력하고, CBR 검출 신호 CBR이 CBR 타이밍 검출을 나타내는 H 레벨일 때 선택 신호 SEL_p를 로우 어드레스 신호 RA₈, /RA₈및 로우 프리 디코드 신호 X_16-X₂₃에 따르지 않고 로컬 I/O 라인과 글로벌 I/O 라인을 비접속시키는 L 레벨로 하는 블럭 관계 신호 발생 회로(130)을 더 구비한다.

DRAM(1)은 또한, 로우 어드레스 스트로브 신호 /RAS를 수신하여, 이 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화하는 것에 따라 L 레벨로 되고, 로우 디코더(80)에 의해 선택된 워드 라인이 비선택 상태로 된 것에 따라 H 레벨로 되는, 비트 라인 쌍을 프리차지하기 위한 프리차지 신호 PR을 출력하는 프리차지 신호 발생 회로(140)와, 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스트로브 신호 /CAS를 수신하고, 외부로부터 기록 인에이블(write enable) 신호 ext /WE 및 출력 인에이블 신호 ext /OE를 수신하며, 기록인지 판독인지를 나타내는 기록/판독 제어 신호 WO를 출력하는 기록/판독 제어 회로(150)와, 기록/판독 제어 회로(150)로부터의 기록/판독 제어 신호 WO를 수신하여, 이 신호 WO가 기록을 나타낼 때에는, 외부로부터 인가되는 4 비트의 데이타 D_q(q=0, 1, 2, 3)에 따른 데이타를 메모리 어레이 주변회로군(120)에 있어서의 I/O회로에 인가하고, 신호 WO가 판독을 나타낼 때에는, 메모리 어레이 주변 회로군(120)에 있어서의 I/O 회로로부터 출력되는 데이타에 따는 데이타 D_q를 외부로 출력하는 입출력 버퍼(160)를 구비한다.

도 2에는 도 1에 도시된 메모리 셀 어레이(70), 로우 디코더(80), 칼럼 디코더(110), 및 메모리 셀 어레이 주변 회로군(120)의 배치 관계가 도시되어 있는데, DRAM 칩(1)은 4 개의 서브 메모리 어레이(71)를 구비하고, 각 서브 메모리 어레이(71)는 32개의 메모리 블럭(72)를 가지며, 각 메모리 블럭(72)은 4 개의 서브 메모리 블럭(73)을 갖는다. 또한, DRAM 칩(1)은 로우 디코더(80)를 구비하고, 로우 디코더(80)는 각각이 메모리 블럭(72)에 대응하여 마련된 128개의 로우 디코더 블럭을 갖는다. 또한, DRAM 칩(1)은 칼럼 디코더(110)을 구비하고, 칼럼 디코더 블럭(110)은 동일한 서브 메모리 어레이(71)내의 서브 메모리 블럭(73)의 열에 대응하고 대응하는 열의 32개의 서브 메모리 블럭(73)에 공통으로 마련되는 컬럼 디코더 블럭(111)을 갖는다. 또한, DRAM 칩(1)은 메모리 블럭(72)을 좁게 하여 마련되는 센스 앰프 블럭(121)과, 서브 메모리 블럭(73)의 열에 대응하고 이 열의 앙측에 2쌍씩 대응하는 서브 메모리 블럭(73)을 좁게 하여 설치된 (도면에는 쌍을 1 개의 선으로 표시하고 있다) 그러벌 I/O 라인 쌍(122d)를 구비한다.

도 3에는 리프레시 제어 회로(40)가 도시되어 있는데, 리프레시 제어 회로(40)는 로우 어드레스 스트로브 신호 /RAS 및 칼럼 어드레스 스토로브 신호 /CAS를 수신하고, 로우 어드레스 스트로브 신호 RAS가 L 레벨로 변화하기 전에 칼럼 어드레스 스트로브 신호 /CAS가 L 레벨로 변화하면 CBR 타이밍을 검출한 것을 나타내는 H 레벨로 되고, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로부터 H 레벨로 변화하는 것에 따라 H 레벨로부터 L 레벨로 변화하는 CBR 검출신호 CBR를 출력하는 CBR 검출 회로(41)를 갖는다.

또한, 리프레시 제어 회로(40)는 CBR 검출 신호 CBR 및 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K를 수신하고, CBR 검출 신호 CBR이 CBR 타이밍을 검출한 것을 나타내는 H 레멜로 된 채 100 μsec 경과하면 H 레벨로 되고, CBR 검출신호 CBR이 L 레벨로 되면 L 레벨로 변화하는 셀프 리프레시 신호 SR, 셀프 리프레시 신호 SR이 H 레벨로 변화하여 16 μsec 마다 일정시간 H 레벨로 되는 어드레스 증가 신호 AI, 및 CBR 검출 신호 CBR이 H 레벨일 때 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화하는 것에 따라 소정기간 H 레벨로 됨과 동시에, 셀프 리프레시 신호 SR이 H 레벨로 변화한 후, 리프레시 사이클 지시 신호 REF4K, REF2K 및 REF1K가 8K 리프레시 사이클을 나타태는 L 레벨, L 레벨 및 L 레벨일 때는 16 μsec 마다, 리프레시 사이클 지시 신호 REF4K, REF2K 및 REF1K가 4K 리프레시 사이클을 나타내는 H 레벨, L 레벨 및 L 레벨일 때는 32 μsec 마다, 리프레시 사이클 지시 신호 REF4K, REF2K 및 REF1K가 2K 리프레시 사이클을 나타내는 L 레벨, H 레벨 및 L 레벨일 때는 64 μsec 마다, 리프레시 사이클 지시 신호 REF4K, REF2K 및 REF1K가 1K 리프레시 사이클을 나타내는 L 레벨, L 레벨 및 H 레벨일 때는 128 μsec 마다 소정기간 로우 어드레스 인에이블시키는 H 레벨로 되는 로우 어드레스 인에이블 신호 RE를 출력하는 셀프 리프레시 제어 회로(42)를 갖는다.

또한, 리프레시 제어회로(40)는 CBR 리프레시 모드시의 리프레시 사이클 및 셀프 리프레시 모드시의 리프레시 사이클이 프로그램되는 리프레시 사이클 프로그램 회로(43)을 가지며, 리프레시 사이클 프로그램 회로(43)는 CBR 검출신호 CBR, 셀프 리프레시 신호 SR 및 로우 어드레스 스트로브 신호 /RAS를 수신하여, CBR 검출신호 CBR이 H 레벨로 됨과 동시에 셀프 리프레시 신호 SR이 L 레벨의 CBR 리프레시 모드시에는 CBR 리프레시를 위해 프로그램된 리프레시 사이클에 따라, 리프레시 사이클 지시 신호 REF4K, REF2K 및 REF1K가 8K 리프레시 사이클일 때는 전부 L 레벨로 하고, 4K 리프레시 사이클일 때는 H 레벨, L 레벨 및 L 레벨로 하며, CBR 검출 신호 CBR가 H 레벨이고 또한 셀프 리프레시 신호 SR이 H 레벨인 셀프 리프레시 모드시에는 셀프 리프레시를 위해 프로그램된 리프레시 사이클에 따라, 리프레시 사이클 지시 신호 REF4K, REF2K 및 REF1K가 8K 리프레시 사이클일 때는 전부 L 레벨로 하고, 4K 리프레시 사이클일 때는 H 레벨, L 레벨 및 L 레벨로 하며, 2K 리프레시 사이클일 때는 L 레벨, H 레벨 및 L 레벨로 하고, 1K 리프레시 사이클일 때는 L 레벨, L 레벨, H 레벨로 한다.

또한, 리프레시 제어 회로(40)는 CBR 검출 신호 CBR 및 어드레스 증가 신호(AI)를 수신하여, CBR 검출 신호 CBR가 H 레벨로부터 L 레벨로 변화한 때 및 어드레스 증가 신호 AI가 H 레벨로 변화한 때에 리프레시 어드레스 신호 REFA₀, REFA₁, . . . , REFA₁₂를, 예컨대, 이전의 어드레스가 (REFA₀, REFA₁, . . . , REFA₁₂) = (L, L, L, L, L, L, L, L, L, L, L, L, L)일 때는 (REFA₀, REFA₁, . . . , REFA₁₂) = (L, L, L, L, L, L, L, L, L, L, L, L, H)로 하고 그 다음에는 (REFA₀, REFA₁, . . . , REFA₁₂) = (L, L, L, L, L, L, L, L, L, L, L, H, L)로 하며, 그 다음에는 (REFA₀, REFA₁, . . . , REFA₁₂) = (L, L, L, L, L, L, L, L, L, L, L, H, H)로 함으로써 증가시키는 어드레스 발생회로(44)를 갖는다.

도 4에는 리프레시 사이클 프로그램 회로(43)가 도시되는데, 리프레시 사이클 프로그램 회로(43)는, 셀프 리프레시를 위한 리프레시 사이클이 프로그램되고 이 리프레시 사이클에 따른 셀프 리프레시 사이클 지시 신호 SRF1K, SRF2K, SRF4K를 출력하는 셀프 리프레시 사이클 프로그램 회로(43a)와, CBR 리프레시를 위한 리프레시 사이클이 프로그램되고 이 리프레시 사이클에 따른 CBR 리프레시 사이클 지시 신호 CBR4K를 출력하는 CBR 리프레시 사이클 프로그램 회로(43b)를 갖는다.

리프레시 사이클 프로그램 회로(43)는 또한, 셀프 리프레시 사이클 지시 신호 SRF1K, SRF2K, SRF4K, CBR 리프레시 사이클 지시신호 CBR4K, 셀프 리프레시 신호 SR 및 CBR 검출신호 CBR을 수신하여, CBR 검출신호 CBR이 H 레벨일 때는, 셀프 리프레시 신호 SR이 셀프 리프레시 모드를 나타내는 H 레벨로 되면 셀프 리프레시 사이클 지시신호 SRF1K, SRF2K, SRF4K에 응답하고, CBR 리프레시 모드를 나타내는 L 레벨로 되면 CBR 리프레시 사이클 지시신호 CBR4K에 응답하며, CBR 검출 신호 CBR이 L 레벨일 때는 셀프 리프레시 사이클 지시 신호 SRF1K, SRF2K, SRF4K 또는 CBR 리프레시 사이클 지시 신호 CBR4K에 따르지 않고 모두 레벨로 되는 리프레시 사이클 지시 신호 SRF4K, SRF2K 및 REF1K를 출력하는 리프레시 사이클 변환 회로(43c)를 갖는다.

셀프 리프레시 사이클 프로그램 회로(43a)는 패드 (43aa, 43ab), 인버터(43ac, 43ad, 43ae, 43af, 43ag, 43ah), 패드(43aa)의 전위를 풀업(pull up)하기 위한 p 채널 MOS 트랜지스터(43ai), 패드(43ab)의 전위를 풀 업하기 위한 p 채널 MOS 트랜지스터(43aj), 인버터(43ac)로 하프 래치(half latch) 회로를 구성하는 p 채널 MOS 트랜지스터(43ak), 인버터(43af)로 하프 래치 회로를 구성하는 p 채널 MOS 트랜지스터(43am), NAND 회로(43an, 43ap, 43aq) 및 인버터(43ar, 43as, 43at)를 갖고 있다. 그리고, 패드(43aa, 43ab)가 접합되지 않고 오픈되면 셀프 리프레시 사이클 지시 신호 SRF1K, SRF2K 및 SRF4K는 모두 L 레벨로 되고, 패드(43aa)를 접지 전위 V_SS가 인가되는 접지 패드에 접합시키고 패드(43ab)를 오픈시키면, 풀 업용 p 채널 MOS 트랜지스터(43ai)의 풀 업의 능력이 저하되기 때문에, 패드(43aa)의 전위는 대부분 접지 전위 V_SS로 되고, 셀프 리프레시 사이클 지시 신호 SRF4K가 H 레벨로 프로그램된다.

또한, 패드(43aa)가 오픈되고, 패드(43ab)가 접지 패드에 접합되면, 풀 업을 위한 p 채널 MOS 트랜지스터(43aj)의 풀 업 능력이 저하하기 때문에, 패드(43ab)의 전위가 대부분 접지 전위 V_ss로 되어, 셀프 리프레시 사이클 지시 신호 SRF2K가 H 레벨로 프로그램되며, 패드(43aa, 43ab)를 모두 접지 패드에 접합시키면, 패드(43aa, 43ab)의 전위는 모두 대부분 접지 전위 V_ss로 되어, 셀프 리프레시 사이클 지시 신호 SRF1K가 H 레벨로 프로그램된다.

CBR 리프레시 사이클 프로그램 회로(43b)는 패드(43ba), 인버터(43bb, 43bc, 43bd), 패드(43ba)의 전위를 풀 업하기 위한 p 채널 MOS 트랜지스터(43be) 및 인버터로(43bb)로 하프 래치 회로를 구성하는 p 채널 MOS 트랜지스터(43bf)를 갖는다. 그리고, 패드(43ba)를 접합하지 않고 오픈시키면, CBR 리프레시 사이클 지시신호 CBR4K는 L 레벨로 되고, 패드(43ba)를 접지 전위 V_ss가 인가되는 접지 패드에 접합 시키면, 풀 업용 p 채널 MOS 트랜지스터(43be)의 풀업 능력이 저하하기 때문에, 패드(43ba)의 전위는 대부분 접지 전위 V_ss로 되어, CBR 리프레시 사이클 지시 신호 CBR4K가 H 레벨로 프로그램된다.

리프레시 사이클 변환회로(43c)는 지연 회로(43ca), 인버터(43cb), NAND 회로(43cc), 임버터(43cd), NAND회로(43ce), NAND회로(43ce)로 플립플롭 회로를 구성하는 NAND회로(43cf), NAND회로(43cg, 43ch, 43ci), 인버터(43cj, 43ck, 43cm, 43cn), NAND회로(43cp), 인버터(43cq, NOR 회로(43cr) 및 인버터(43cs)를 갖는다. 그리고, CBR 검출 신호 CBR이 L 레벨로 될 때는 NAND 회로(43ce)의 출력은 L레벨로 리세트되어 있고, 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K는 모두 L 레벨로 된다. CBR 검출 신호 CBR이 H 레벨로 되면, NAND 회로(43ce)의 출력이 H 레벨로 세트되고, 셀프 리프레시 신호 SR이 L 레벨로 될 때에는 NAND 회로(43cg, 43ch, 43ci)의 출력은 H 레벨로 되며, 리프레시 사이클 지시 신호 REF1K 및 REF2K는 L 레벨로 되어, 리프레시 사이클 지시 신호 REF4K 는 CBR 리프레시 사이클 지시 신호 CBR4K와 동일 논리 레벨로 된다.

또한, CBR 검출 신호 CBR이 H 레벨로 되고, NAND 회로(43ce)의 출력이 H 레벨로 세트되며, 셀프 리프레시 신호 SR이 H 레벨로 되었을 때는, NAND 회로(43cp)의 출력은 H 레벨로 되고 리프레시 사이클 지시신호 REF1K, REF2K, REF4K는 셀프 리프레시 사이클 지시 신호 SRF1K, SRF2K 및 SRF4K와 같은 논리 레벨로 된다.

도 5는 CBR 리프레시 모드일 때의 리프레시 제어 회로(40)의 동작을 나타내는 타이밍차트이다. 우선, 로우 어드레스 스트로브 신호 /RAS가 H 레벨인 상태에서 칼럼 어드레스 스트로브 신호 /CAS가 도 5의 (b)에 도시된 바와 같이 시각 t₀에서 H 레벨로부터 L 레벨로 변화하면, 이에 따라서 CBR 검출 신호 CBR이 도 5의 (c)에 도시된 바와 같이 H 레벨로 변화한다. 이와 같이 되면, CBR 검출 신호 CBR이 H 레벨로 변화한 것에 응답하여, 만약 4K 리프레시가 CBR 리프레시 사이클 프로그램 회로(43b)에 프로그램되어 있으면 리프레시 사이클 지시 신호 REF4K가 도 5의 (h)에 도시된 바와 같이 H 레벨로 변화하고, 만약 8K 리프레시가 프로그램되어 있으면 L 레벨인 체로 유지된다. 그리고, 로우 어드레스 스트로브 신호 /RAS가 도 5의 (a)에 도시된 바와 같이 시각 t₁에서 L 레벨로 변화하면, 이에 따라 로우 어드레스 인에이블 신호 RE가 도 5의 (e)에 도시된 바와 같이 시각 t₂까지의 소정기간 H 레벨로 되고 리프레시 동작이 이루어진다.

그리고, 로우 어드레스 스트로브 신호 /RAS가 도 5의 (a)에 도시된 바와 같이 시각 t₃에서 H 레벨로 변화하는 것에 따라 CBR 검출 신호 CBR이 도 5의 (c)에 도시된 바와 같이 L레벨로 변화하고, CBR 검출신호 CBR이 L 레벨로 변화한 것에 따라 리프레시 어드레스 REFA_i가 도 5의 (g)에 도시된 바와 같이 증가된다. 로우어드레스 스트로브 신호 /RAS는 CBR 검출 신호 CBR이 H 레벨로 변화한 후 100 μsec 미만의 기간내에 H 레벨로 되기 때문에, 셀프 리프레시 신호 SR은 도 5의 (d)에 도시된 바와 같이 L 레벨 그대로 유지된다. 또한, 어드레스 증가 신호 AI도 L 레벨의 셀프 리프레시 신호 SR에 응답하여, 도 5의 (d)에 도시된 바와 같이 L 레벨 그대로 유지된다.

이 DRAM(1)에서는 리프레시 타임은 128 msec로 되어 있고, 결국 128 msec에서 모든 메모리 셀의 리프레시를 하도록 하지 않으면 안된다. 따라서, 8K 리프레시 사이클일 때는 16 μsec 마다, 4K 리프레시 사이클일 때는 32μsec 마다 CBR 타이밍을 입력할 필요가 있다. 그리고, 통상 판독/기록 동작은 이 리프레시 동작들 사이에서 수행된다.

도 6은 셀프 리프레시 모드일 때의 리프레시 제어 회로(40)의 동작을 나타내는 타이밍 차트이다. 우선, 로우 어드레스 스트로브 신호 /RAS가 H 레벨인 상태에서 칼럼 어드레스 스트로브 신호 /CAS가 도 6의 (b)에 도시된 바와 같이 시각 t₀에서 H 레벨로부터 L 레벨로 변화하면, 이에 따라 CBR 검출 신호 CBR이 도 6의 (c)에 도시된 바와 같이 H 레벨로 변화한다. 그리고, 로우 어드레스 스트로브 신호 /RAS가 도 6의 (a)에 도시된 바와 같이 시각 t₁에서 L 레벨로 변화하며, 이에 따라 로우 어드레스 인에이블 신호 RE가 도 6의 (e1) 내지 (e4) 에 도시된 바와 같이 시각 t₂까지 소정 기간 H 레벨로 되고, 리프레시 동작이 수행된다.

그리고, CBR 검출 신호 CBR이 H 레벨로 변화하여 100 μsec 동안 그 상태가 유지되면, 셀프 리프레시 신호 SR이 도 6의 (d)에 도시된 바와 같이 시각 t₃에서 H레벨로 변화한다. 이와 같이 되면, 셀프 리프레시 신호 SR이 H레벨로 변화한 것에 따라 어드레스 증가 신호 AI가 도 6의 (f)에 도시된 바와 같이 H 레벨로 변화하고 이 어드레스 증가 신호 AI가 H 레벨로 변화한 것에 응답하여 리프레시 어드레스 신호 REFA_i가 도 6의 (g)에 도시된 바와 같이 증가된다. 또한, 셀프 리프레시 신호 SR이 H 레벨로 변화한 것에 따라 어드레스 인에이블 신호 RE가 도 6의 (el) 내지 (e4)에 도시된 바와 같이 소정 기간 H 레벨로 된다.

이후에는 셀프 리프레시 신호 SR이 L 레벨로 변화하는 시각 t₁₂까지, 16 μsec 마다 어드레스 증가 신호 AI가 도 6의 (f)에 도시된 바와 같이 H 레벨로 변화하고, 이에 응답하여 리프레시 어드레스 신호 REFA_i가 도 6의 (g)에 도시한 바와 같이 증가된다. 또한, 셀프 리프레시 사이클이 8K일 때는, 로우 어드레스 인에이블 신호 RE가 도 6의 (el)에 도시한 바와 같이 16 μsec 마다 소정기간 H 레벨로 되고, 셀프 리프레시 사이클이 4K일 때는 로우 어드레스 인에이블 신호 RE가 도 6의 (e2)에 도시한 바와 같이 32 μsec 마다 소정 기간 H 레벨로 되고, 셀프 리프레시 사이클이 2K일 때는, 로우 어드레스 인에이블 신호 RE가 도 6의 (e3)에 도시한 바와 같이 64 μsec 마다 소정기간 H 레벨로 되며, 셀프 리프레시 사이클이 1K일때는, 로우 어드레스 인에이블 신호 RE가 도 6의 (e4)에 도시한 바와 같이 128 μsec 마다 소정기간 H 레벨로 된다.

그리고, 로우 어드레스 스트로브 신호 /RAS가 도 6의 (a)에 도시한 바와 같이 시각 t₁₂에서 H 레벨로 변화하면, 이에 따라 CBR 검출 신호 CBR이 도 6의 (c)에 도시한 바와 같이 L 레벨로 변화하고, 이 변화에 응답하여 리프레시 어드레스 신호 REFA_i가 도 6의 (g)에 도시한 바와 같이 증가된다. 또한, 로우 어드레스 스트로브 신호 /RAS가 H 레벨로 변화한 것에 응답하여 셀프 리프레시 신호 SR이 도 6의 (d)에 도시한 바와 같이 L 레벨로 변화한다.

이와 같이, 8K 리프레시일 때는 리프레시 어드레스 신호 REFA_i가 증가될 때마다 리프레스 신호 REFA_i에 의해 표시된 어드레스의 리프레시가 수행되지만, 4K 셀프 리프레시일 때는 예를 들면 시각 t₃에서 증가된 리프레시 어드레스 신호 REFA_i에 의해 표시된 어드레스 및 시각 t₄에서 증가된 어드레스의 리프레시가 시각 t₃의 시점에서 동시에 수행되기 때문에, 리프레시 어드레스 신호 REFA_i가 2 회 증가될 때마다 리프레시가 실행된다. 마찬가지로 2K 리프레시일 때는 리프레시 어드레스 신호 REFA_i가 4 회 증가될 때마다, 1K 리프레시일 때는 리프레시 어드레스 신호 REFA_i가 8 회 증가될 때마다 리프레시가 실행된다.

도 7에는 로우 어드레스 버퍼(50)가 도시되어 있는데, 로우 어드레스 버퍼(50)는 로우 어드레스 스트로브 신호 /RAS에 따른 어드레스 신호를 래치하기 위한 래치 신호 LT를 출력하는 래치 제어 회로(51) 및 어드레스 신호 A₀, A₁, . . . , A₁₂를 받아들이는 복수의 어드레스 패드(52)를 갖는다. 또한, 로우 어드레스 버퍼(50)는 어드레스 패드(52)의 각각에 대응하여 마련되고, 래치 제어 회로(51)로부터의 래치 신호 LT에 따라 어드레스 신호 A_i를 래치하며, 로우 어드레스 인에이블 신호 RE가 L 레벨일 때는 로우 어드레스 신호 RA_i및 /RA_i를 모두 L 레벨로 하고, 로우 어드레스 인에이블 신호 RE가 H 레벨일 때는, CBR 검출 신호 CBR이 L 레벨이면, 래치된 어드레스 신호 A_i에 따라 로우 어드레스 신호 RA_i또는 /RA_i의 어느 하나를 H 레벨로 하며, CBR 검출 회로 CBR이 H 레벨이면, 리프레시 어드레스 신호 REFA_i에 따라 로우 어드레스 신호 RA_i또는 /RA_i중 어느 하나를 H 레벨로 하는 로우 어드레스 출력 회로(53)를 갖는다.

로우 어드레스 출력 회로(53)는 인버터(53a), p 채널 MOS 트랜지스터 (53ba, 53bb)와 n 채널 MOS 트랜지스터(53bc, 53bd)를 갖는 클럭 인버터(53b), 인버터(53c, 53d), n 채널 MOS 트랜지스터(53ea)와 p 채널 MOS 트랜지스터(53eb)를 갖는 트랜스퍼 게이트(53e), p 채널 MOS 트랜지스터(53fa)와 n 채널 MOS 트랜지스터(53fb)를 갖는 트랜스퍼 게이트(53f), 인버터(53g), 트랜스퍼 게이트(53f)가 도통 상태로 되면 인버터(53g)로 래치 회로를 구성하는 인버터(53h), n 채널 MOS 트랜지스터(53ia)와 p 채널 MOS 트랜지스터(53ib)를 갖는 트랜스퍼 게이트(53i), p 채널 MOS 트랜지스터(53ja)와 n 채널 MOS 트랜지스터(53jb)를 갖는 트랜스퍼 게이트(53j), 인버터(53k, 53m, 53n), NAND 회로(53p, 53q)및 인버터(53r, 53s)를 구비한다.

로우 어드레스 출력 회로(53)는, 로우 어드레스 스트로브 신호 /RAS가 스탠바이의 H 레벨일 때, 클럭 인버터(53b)의 p 채널 MOS 트린지스터(53ba) 및 n 채널 MOS 트랜지스터(53bd)를 모두 비도통 상태로 하며, 어드레스 신호A_i를 내부로 받아 들이지 않는다. 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화하면 어드레스 신호 A_i가 받아들여져서 인버터(53g)까지 도달한다. 이 후, 래치 제어 회로(51)로부터의 래치 신호 LT가 H 레벨로 변화하고, 트랜스터 게이트(53e)가 비도통 상태이며, 트랜스퍼 게이트(53f)가 도통 상태로 되어, 받아 들여진 어드레스 신호 A_i가 래치된다. 그리고, CBR 검출신호 CBR이 L 레벨일 때는, 트랜스퍼 게이트(53i)가 도통 상태, 트랜스퍼 게이트(53j)는 비도통 상태로 되고, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화한 것에 따라 로우 어드레스 인에이블 신호 RE가 H 레벨로 되면 래치된 어드레스 신호 A_i에 따라 로우 어드레스 신호 RA_i또는 /RA_i중 하나가 H 레벨로 변화하며, CBR 검출 신호 CBR이 H 레벨일 때는, 트랜스퍼 게이트(53i)가 비도통 상태, 트랜스퍼 게이트(53j)가 비도통 상태로 되며, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화한 것에 따라 로우 어드레스 인에이블 신호 RE가 H 레벨로 되면 리프레시 어드레스 신호 REFA_i에 따라 로우 어드레스 신호 RA_i또는 /RA_i중 하나가 레벨로 변화한다.

도 8에는 로우 프리 디코더(60)가 도시되는데, 로우 프리 디코더(60)는 로우 어드레스 신호 RA₀, /RA_0,RA_1,/RA₁에 따라 1 개가 레벨로 되는 로우 프리 디코드 신호 X₀-X₃을 출력하는 부분 프리 디코더(61), 로우 어드레스 신호 RA₂, /RA_2,RA_3,/RA₃에 따라 1 개가 H 레벨로 되는 로우 프리 디코드 신호 X₄-X₇을 출력하는 부분 프리 디코더(62), 로우 어드레스 신호 RA₄, /RA_4,RA_5,/RA₅에 따라 1 개가 H 레벨로 되는 로우 프리 디코드 신호 X₈-X₁₁을 출력하는 부분 프리 디코더(63), 및 로우 어드레스 신호 RA₆, /RA_6,RA_7,/RA₇에 따라 1 개가 레벨로 되는 로우 프리 디코드 신호 X₁₂-X₁₅를 출력하는 부분 프리 디코더를 갖는다.

또한, 로우 프리 디코더(60)는 리프레시 사이클 지시 신호 REF1K가 L 레벨로 된 때에 로우 어드레스 신호 RA₉, /RA_9,RA_10,/RA₁₀에 따라 1개가 H 레벨로 되고, 리프레시 사이클 지시 신호 REF1K가 H 레벨로 된 때에 로우 어드레스 신호 RA₉, /RA_9,RA_10,/RA₁₀에 따라 2개가 H 레벨로 되는 로우 프리 디코드 신호 X₁₆-X₁₉를 출력하는 부분 프리 디코더(65), 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K가 모두 L 레벨로 된 때에는 RA₁₁, /RA_11,RA_12,/RA₁₂에 따라 1개가 H 레벨로 되고, 리프레시 사이클 지시 신호 REF4K가 4K 리프레시를 나타내는 H 레벨인 때는RA_11,/RA₁₁에 따라 2개가 H 레벨로 되며, 리프레시 사이클 지시 신호 REF2K가 2K 리프레시를 나타내는 H 레벨인 때 또는 리프레시 사이클 지시 신호 REF1K가 H 레벨인 때는 4개 모두가 H 레벨로 되는 로우 프리 디코드 신호 X₂₀-X₂₃을 출력하는 부분 프리 디코더(66)를 갖는다.

또한, 로우 프리 디코더(60)는 로우 어드레스 신호 RA₈, /RA₈, 부분 프리 디코더(65)로부터의 로우 프리 디코드 신호 X₁₆-X₁₉및 부분 프리 디코더(65)로부터의 로우 프리 디코드 신호 X₂₀-X₂₃을 수신하고, 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K가 모두 L 레벨인 통상의 판독/기록 시 또는 8K 리프레시일 때는, RA₈, /RA₈-RA₁₂, /RA₁₂에 따라서 선택된 4 개가 H 레벨로 되고, 리프레시 사이클 지시 신호 REF4K가 H 레벨인 4K 리프레시일 때는 RA₈, /RA₈-RA₁₁, /RA₁₁에 따라서 선택된 8개가 H 레벨로 되며, 리프레시 사이클 지시 신호 REF2K가 H 레벨의 2K 리프레시일때는 RA_8,/RA₈-RA₁₀, /RA₁₀에 따라서 선택된 16개가 H 레벨로 되고, 리프레시 사이클 지시 신호 REF1K가 H 레벨인 1K 리프레시일 때는 RA₈, /RA₈, RA₉, /RA₉에 따라서 선택된 32개가 H 레벨로 되는 블럭 선택 신호 BS_j를 출력하는 블럭 디코더(65)를 갖는다.

도 9에는 도 8에 도시된 부분 디코더(65, 66)가 도시되어 있고, 부분 프리 디코더(65)는 OR 게이트 및 NAND 게이트로 이루어지는 복합 게이트 회로(65a, 65b, 65c, 65d) 및 인버터(65e, 65f, 65g, 65h)를 갖는다. 또한, 부분 프리 디코더(66)는 OR 게이트 및 NAND 게이트로 이루어지는 복합 게이트 회로(66a, 66b, 66c, 66d), NOR 회로(66e, 66f, 66g, 66h)및 NAND 회로(66i, 66j, 66k, 66m)를 갖는다.

그리고, 리프레시 사이클 지시 신호 REF1K가 H 레벨일 때는, 로우 프리 디코드 신호 X₁₆, X₁₈은 로우 어드레스 신호 /RA₉와 동일 논리 레벨로, 로우 프리 디코드 신호 X₁₇, X₁₉는 로우 어드레스 신호 RA₉와 동일 논리 레벨로 되고, 따라서 로우 프리 디코드 신호 X_16,및 X₁₈의 2 개 또는 X₁₇및 X₁₉의 2 개가 H 레벨로 된다. 이때, NOR 회로(66e, 66f, 66g, 66h)의 출력은 모두 L 레벨로 되고, 이 출력을 수신하는 NAND 회로(66i, 66j, 66k, 66m)의 출력은 모두 H 레벨로 된다. 또한, 리프레시 사이클 지시 신호 REF2K가 H 레벨일 때는 로우 프리 디코드 신호 X₁₆-X₁₉중 1 개가 H 레벨로 된다. 이 때도 NOR 회로(66e, 66f, 66g, 66h)의 출력은 모두 L 레벨로 되고, 이 출력을 수신하는 NAND 회로 (66i, 66j, 66k, 66m)의 출력은 모두 H 레벨로 된다.

또한, 리프레시 사이클 지시 신호 REF4K가 H 레벨일 때는, 로우 프리 디코드 신호 X₁₆-X₁₉중 1 개가 H 레벨로 된다. 이 때 로우 프리 디코드 신호 X₂₀, X₂₂는 로우 어드레스 신호 /RA₁₁와 동일 논리 레벨로, 로우 프리 디코드 신호 X₂₁, X₂₃은 로우 어드레스 신호 RA₁₁과 동일 논리 레벨로 되고, 따라서 로우 프리 디코드 신호 X₂₀및 X₂₂의 2 개 또는 X₂₁및 X₂₃의 2 개가 H 레벨로 된다. 리프레시 사이클 지시 신호 REF4K, REF2K, REF1K가 모두 L 레벨일 때는 로우 프리 디코드 신호 X₁₆-X₁₉중 1 개와 로우 프리 디코드 신호 X₂₀-X₂₃중 1 개가 H레벨로 된다.

도 10에는 도 8에 도시된 블럭 디코더(67)가 도시되어 있으며, 블럭 디코더(67)는 메모리 블럭(72)에 대응하여 각각 마련되는 128개의 부분 블럭 디코더 (67a)를 갖는다. 그리고 동일 구성으로 동일 신호를 수신하는 부분 블럭 디코더(67a)가 4 개의 서브 메모리 어레이(72)의 각각에 대해 마련된다. 예를 들면, 블럭 선택 신호 BS₀, BS₃₂, BS₆₄, BS₉₆을 출력하는 4 개의 부분 블럭 디코더(67a)는 동일 구성으로 동일 신호를 수신하고, 각각이 #0, #1, #2, #3의 서브 메모리 어레이(72)에 대해 마련된다.

부분 블럭 디코더(67a)는 게이트에서 로유 어드레스 인에이블 신호 RE를 수신하는 p 채널 MOS 트랜지스터(67aa), 게애트에서 로우 어드레스 신호 RA_8,또는 /RA₈을 수신하는 n 채널 MOS 트랜지스터(67ab), 게이트에서 로우 프리 디코드 신호 X₁₆-X₁₉중 1 개를 수신하는 n 채널 MOS 트랜지스터(67ac), 게이트에서 로우 프리 디코드 신호 X₂₀-X₂₃중 1 개를 수신하는 n 채널 MOS 트랜지스터(67ad), 인버터(67ae, 67af, 67ag), 및 인버터(67ae)로 하프 래치 회로를 구성하는 p 채널 MOS 트랜지스터(67ah)를 갖는다. 그리고, 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화 하는 것에 따라 로우 어드레스 인에이블 신호 RE가 H 레벨로 변화하여 p 채널 MOS 트랜지스터(67aa)가 비도통 상태로 되며, n 채널 MOS 트랜지스터(67ab, 67ac, 67ad)가 모두 도통 상태로 된 부분 블럭 디코더(67a)로부터 출력된 블럭 선택 신호 BS_j가 H 레벨로 변화한다.

도 11은 로우 디코더 블럭(81)을 도시하고 있으며, 로우 디코더 블럭(81)은 V_cc-V_ss의 진폭의 로우 프리 디코드 신호 X₀-X₃을 V_pp-V_ss의 진폭의 부스트(bost) 로우 프리 디코드 신호 BX₀-BX₃으로 변화하여 출력하는 승압 디코드 신호 발생 회로(81a) 및 대응하는 메모리 블럭중 256 개의 워드 라인 (72a)중으로부터 1 개를 선택하기 위한 64개의 부분 로우 디코더(81b) 를 갖는다. 부분 로우 디코더(81b)는 대응하는 블럭 선택 신호 BS_j를 게이트에서 수신하는 p 채널 MOS 트랜지스터(81ba), 게이트로 로우 프리 디코드 신호 X₄-X₇중 1 개를 수신하는 n 채널 MOX 트랜지스터(81bb), 게이트로 로우 프리 디코드 신호 X₈-X₁₁중 1 개를 수신하는 n 채널 MOS 트랜지스터(81bc), 몇 게이트로 로우 프리 디코드 신호 X₁₂-X₁₅중 1 개를 수신하고, 한 쪽의 소스/드레인으로 블럭 선택신호 /BS_j를 수신하는 n 채널 MOS 트랜지스터(81bd)를 갖는다.

부분 로우 디코더(81b) 또한 인버터(81be), 인버터(81be)로 하프 래치 회로를 구성하는 p 채널 MOS 트랜지스터(81bf), 게이트로 전원 V_cc를 수신하는 n 채널 MOS 트랜지스터(81bg, 81bh, 81bi, 81bj), 및 n 채널 MOS 트랜지스터(81bk, 81bm, 81bn, 81bp, 81bq, 81br, 81bs, 81bt)를 갖는다. 그리고, 대응하는 메모리블럭이 선택되어 대응한 블럭 선택 신호 BS_j및 /BS_j가 각각 H 레벨 및 L 레벨로 되면, p 채널 MOS 트랜지스터(81ba)가 비도통 상태로 되고, 64개의 부분 로우 디코더(81b)중 1개에 있어서, n 채널 MOS 트랜지스터(81bb, 81bc, 81bd)가 모두 도통 상태로 되며, 노드(81bu)의 전위는 L 레벨로 되어 인버터(81be)가 H 레벨의 신호를 출력하며, 나머지 63개의 부분 로우 디코더(81b)에서는 n 채널 MOS 트랜지스터(81bb, 81bc, 81bd)중 적어도 1개가 비도통 상태로 되고, 노드(81bu)의 전위는 인버터(81be) 및 p 채널 MOS 트랜지스터(81bf)로 이루어지는 하프 래치 회로에 의해 H 레벨로 유지된 채로 인버터(81be)는 L 레벨의 신호를 출력한다.

또한, 노드(81bu)의 전위가 L 레벨로 된 부분 로우 디코더(81b)에 있어서는, 이 노드(81bu)의 전위를 수신하는 n 채널 MOS 트랜지스터(81bm, 81bp, 81br, 81bt)가 비도통 상태로 됨과 동시에, 게이트로 n 채널 MOS 트랜지스터(81bg, 81bh, 81bi, 81bj)를 통해 인버터(81be)의 출력을 수신하는 n 채널 MOS 트랜지스터(81bk, 81bn, 81bq, 81bs)가 도통 상태로 되고, 부스트 로우 프리 디코드 신호 BX₀-BX₃에 따라 4 개의 워드 라인(72a) 중 1 개가 선택되어 승압 전위 V_pp레벨로 변화한다. 또한, 노드(81bu)의 전위가 H 레벨인 상태의 부분 로우 디코더(81b)에 있어서는, 이 노드(81bu)의 전위를 수신하는 n 채널 MOS 트랜지스터(81bm, 81bp, 81br, 81bt)가 도통 상태로 됨과 동시에, 게이트로 n 채널 MOS 트랜지스터(81bg, 81bh, 81bi, 81bj)를 통해 인버터(81be)의 출력을 수신하는 n 채널 MOS 트랜지스터(81bk, 81bn, 81bq, 81bs)가 비도통 상태로 되며, 전체 워드 라인(72a)이 비선택되어 L 레벨로 된다.

도 12에는 프리차지 신호 발생 회로(140)가 도시되어 있으며, 프리차지 신호 발생 회로(140)는 인버터(140a) 및 NAND 회로(140b)를 갖는다. 그리고 프리차지 신호 PR은, 로우 어드레스 스트로브 신호 /RAS가 스탠바이를 나타내는 H 레벨일 때는 로우 어드레스 인에이블 신호 RE에 의하지 않고 H 레벨로 되고, 로우 어드레스 스트로브 신호 /RAS 액티브(active)를 나타내는 L 레벨일 때, 로우 어드레스 인에이블 신호 RE가 H 레벨로 되면 L 레벨로 되고, 로우 어드레스 인에이블 신호 RE가 L 레벨로 되면 H 레벨로 된다. 즉, 프리차지 신호 PR은 로우 어드레스 스트로브 신호 /RAS가 L 레벨로 변화하는 것에 따라 로우 어드레스 인에이블 신호 RE가 H레벨로 변화하면 L 레벨로 됨과 동시에, 셀프 리프레시 시에 로우 어드레스 인에이블 신호 RE가 소정의 시간마다 H 레벨로 변화하면 L 레벨로 된다.

도 13은 메모리 어레이(70) 및 메모리 어레이 주변 회로군(120)의 대응 관계를 도시하고 있고, 각 서브 메모리 블럭(73)은 비트 라인(72ba, 72bb)을 갖는 512개의 비트 라인 쌍(72b)을 구비한다. 또한, 센스 앰프 블럭(121)은 비트 라인 쌍(72b)에서 발생하는 전위차를 증폭하거나, 비트 라인(72ba, 72bb)의 전위 BL_s및 /BL_s를 비트 라인 프리차지 전위 V_BL(=1/2)(V_cc+V_SS))로 프리차지/등화(equalize)시키기 위한 증폭/프리차지/등화 회로(121a)를 갖는다.

메모리 어레이 주변 회로군(120)은, n 채널 MOS 트랜지스터(122aa, 122ab)를 가지며 비트 라인 분리(isolation) 신호 BLI_n에 응답하여 비트 라인(72b)를 증폭/프리차지/등화 회로(121a)로부터 분리하기 위한 분리 게이트 회로(122a), 로컬 I/O 라인(122bc, 122bb)을 갖는 로컬 I/O 라인 쌍(122b), n 채널 MOS 트랜지스터(122ca, 122cb)를 가지고, 칼럼 선택 신호 CSL_k에 따라 비트 라인 쌍(72b)과 로컬 I/O 라인 쌍(122b)을 선택적으로 접속하기 위한 로컬 I/O 게이트 회로(122c), 서브 메모리 블럭(73)의 열에 공통으로 마련되고, 글로벌 I/O 라인(122da)과 글로벌 I/O 라인(122db)을 갖는 글로벌 I/O 라인 쌍(122d), 및 n 채널 MOS 트랜지스터(122ea, 122eb)를 가지며, 선택 신호 SEL_p에 따라 로컬 I/O 라인 쌍(122b)과 글로벌 I/O 라인 쌍(122d)을 선택적으로 접속하기 위한 글로벌 I/O 게이트 회로(122e)를 구비하고, 이들 분리 게이트 회로(122a), 로컬 I/O 라인 쌍(122b), 로컬 I/O 게이트 회로(122c), 글로벌 I/O 라인 쌍(122d), 및 글로벌 I/O 게이트 회로(122e)는 I/O 회로에 포함된다.

도 14에는 도 13에 도시된 메모리 블럭(72) 및 메모리 어레이 주변 회로군(120)의 일부가 더 상세히 도시되어 있으며, 메모리 블럭(72)은 워드 라인(72a)와 비트 라인 쌍(72b)의 교점에 대응하여 배치되며, 각각이 한쪽의 전극에 셀 플레이트 전위 V_cp를 수신하는 메모리 캐패시터(72ca)와 캐패시터(72ca)의 다른 쪽 전극과 비트라인(72ba) 또는 (72bb)의 사이에 접속되고, 게이트가 워드 라인(72a)에 접속되는 메모리 트랜지스터(72cb)를 갖는 복수의 메모리 셀(72c)을 구비한다.

또한, 메모리 어레이 주변 회로군(120)은 전원 전위 V_CC가 공급되는 전원선(123a), 접지 전위 V_SS가 공급되는 전원선(123b), 공통 소스 라인(123c), 공통 소스라인(123d), 및 비트 라인 프리차지 전위 V_BL을 전달하는 프리차지 전위 라인(123e)을 구비한다. 메모리 어레이 주변 회로군(120)은 또한, 센스 앰프 인에이블 신호 /PSE_P에 따라 공통 소스 라인(123c)을 전원 전위 V_CC로 충전시키기 위한 p 채널 MOS 트랜지스터(121ba)와 센스 앰프 인에이블 신호 NSE_P에 따라 공통 소스 라인(123d)을 접지 전위 V_SS로 방전시키기 위한 n 채널 MOS 트랜지스터(121bb)와 교차 결합되고, 비트 라인(72ba) 또는 (72bb)중 전위가 높은 쪽의 비트 라인의 전위를 전원 전위 V_CC로 증폭하는 p 채널 MOS 트랜지스터(121bc, 121bd)와, 교차 접속되어, 비트 라인(72ba) 또는 (72bb)중 전위가 낮은 쪽의 비트 라인의 전위를 접지 전위 V_SS로 증폭하는 n 채널 MOS 트랜지스터(121be, 121bf)를 가지며, 분리 게이트 회로(122a)를 통해 접속되는 비트 라인 쌍(72b)의 전위차를 센스 앰프 인에이블 신호 /PSE_P및 NSE_P에 따라 증폭하고, 비트 라인의 한쪽의 전위를 전원 전위 V_CC로, 다른 쪽의 전위를 접지 전위 V_SS로 하는 센스 앰프(121b)를 구비한다.

또한, 메모리 어레이 주변 회로군(120)은 프리차지 신호 PR에 따라 비트 라인(72ba, 72bb)의 전위를 등화시키기 위한 n 채널 MOS 트랜지스터(121ca)와, 프리차지 신호 PR에 따라 비트 라인(72ba, 72bb)의 전위를 비트 라인 프리차지 전위 V_BL로 프리차지시키기 위한 n 채널 MOS 트랜지스터(121cb, 121cc)를 갖는 비트 라인 프리차지/등화 회로(121c), 및 프리차지 신호 PR에 따라 공통 소스 라인(123c, 123d)의 전위를 등화시키기 위한 n 채널 MOS 트랜지스터(121da)와 프리차지 신호 PR에 따라 공통 소스 라인(123c, 123d)의 전위를 비트 라인 프리차지 전위 V_BL로 프리차지시키기 위한 n 채널 MOS 트랜지스터(121db, 121dc)를 갖는 공통 소스 라인 프리차지/등화 회로(121d)를 구비한다. 그리고, 이들 센스 앰프(121b), 비트 라인 프리차지/등화 회로(121c) 및 공통 소스 라인 프리차지/등화 회로(121d)는 증폭/프리차지/등화회로(121a)에 포함된다.

다음으로, 이 DRAM(1)의 통상의 판독/기록 동작에 대해 도 15를 참조하여 설명한다. 또한, 로우 어드레스 스트로브 신호 ext/RAS가 도 15의 (a)에 도시한 바와 같이 시각 t₀에서 H 레벨로부터 L 레벨로 하강할 때까지는, 로우 어드레스 인에이블 신호 RE는 도 15의 (d)에 도시된 바와 같이 L 레벨로 되어 있다. 따라서, 워드 라인(72a)의 전위 WL_t는 도 15의 (g)에 도시된 바와 같이 모두 접지 전위 V_SS로, 메모리 셀(72c)에 있어서의 n 채널 MOS 트랜지스터(72cb)는 비도통 상태로 되어 메모리 셀(72c)은 데이타를 가진 상태를 유지한다.

또한, 비트 라인 분리 신호 BLI_n은 도 15의 (f)에 도시한 바와 같이 모두 승압 전위 V_PP로, 전체 워드 라인 쌍(72b)이 대응하는 센스 앰프(121b) 및 비트 라인 프리차지/등화 회로(121c)에 접속된 상태로 되어 있고, 또한, 프리차지 신호 PR은 도 15의 (d)에 도시된 바와 같이 H 레벨로 되어 있으므로, 이것을 수신하여 비트라인 프리차지/등화 회로(121c)는 비트 라인(72ba, 72bb)의 전위 BL_s, /BL_s(s=0, 1, ..., 511)을 도 15의 (n)에 도시된 바와 같이 (1/2)(V_CC+V_SS)의 비트 라인 프리차지 전위 V_BL로 프리차지 및 등화시키고 있으며, 공통 소스 라인 프리차지/등화 회로(121d)는 공통 소스 라인(123c, 123d)의 전위 PCS_p및 NCS_p를 도 15의 (k)에 도시된 바와 같이 프리차지 전위 V_BL로 프리차지 및 등화시킨다.

또한, 센스 앰프 인에이블 신호 /PSE_p및 NSE_p는 각각 도 15의 (i) 및 (j)에 도시한 바와 같이 각각 H 레벨 및 L 레벨로 되어 있기 때문에, 센스 앰프(121b)에 있어서의 p 채널 MOS 트랜지스터(121ba) 및 n 채널 MOS 트랜지스터(121bb)는 비도통 상태로 되며, 공통 소스 라인(123c)의 전위 PCS_p및 공통 소스 라인(123d)의 전위 NCS_p는 모두 도 15의 (k)에 도시된 바와 같이 비트 라인 프리차지 전위 V_BL인채이므로, 센스 앰프(121b)는 모두 비활성화된다.

또한, 칼럼 선택 신호 CSL_k는 도 15의 (p)에 도시된 바와 같이 모두 L 레벨로서, 이 칼럼 선택 신호 CSL_k를 수신하는 로컬 I/O 게이트 회로(122c)에 있어서의 n 채널 MOS 트랜지스터(122ca, 122cb)는 모두 비도통 상태로 되어, 비트 라인 쌍(72b)과 로컬 I/O 라인 쌍(122b)이 분리되며, 선택 신호 SEL_p도 도 15의 (h)에 도시된 바와 같이 모두 L 레벨로서, 이 선택 신호 SEL_p를 수신하는 글로벌 I/O 게이트 회로(122e)에 있어서의 n 채널 MOS 트랜지스터(122ea, 122eb)가 모두 비도통 상태로 되어, 로컬 I/O 라인 쌍(122b)과 글로벌 I/O 라인 쌍(122d)이 분리된다. 이때, 입출력 버퍼(160)는 기록/판독 제어 회로(150)에 의해 비활성화되어 있으므로, 출력되고 있는 데이타 D_q는 도 15의 (q) 에 도시된 바와 같이 하이 임피던스 상태로 되어 있다.

그리고, 로우 어드레스 스트로브 신호 ext/RAS가 도 15의 (a)에 도시된 바와 같이 시각 t₀에서 L 레벨로 하강하면, /RAS 버퍼(20)로부터 출력된 로우 어드레스 스트로브 신호 /RAS도 L 레벨로 되며, 로우 어드레스 버퍼(50)는 리프레시 제어 회로(40)로부터 출력되는 CBR 검출 신호 CBR이 도 15의 (m)에 도시된 바와 같이 L 레벨인 채이므로, 어드레스 신호 A_i를 래치하여 로우 어드레스 인에이블 신호 RE가 도15의 (d)에 도시된 바와 같이 시각 t₁에서 H 레벨로 변화하는 것에 따라 로우 어드레스 신호 RA_i, /RA_i를, 래치한 어드레스 신호 A_i에 따른 논리 레벨로 한다.

그리고, 프리차지 신호 발생 회로(140)는 프리차지 신호 PR를 도 15의 (e)에 도시한 바와 같이 L 레벨로 변화시키며, 이것을 수신하여 비트 라인 프리차지/등화회로(121c)는 비트 라인(72ba, 72bb)의 프리차지 및 등화를 중단하고, 공통 소스 라인 프리차지/등화회로(121d)도 공통 소스 라인(123c, 123d)의 프리차지 및 등화를 중단한다. 또한, 블럭 관계 신호 발생 회로(130)는 도 15의 (f)에 도시한 바와 같이 시각 t₂에서 로우 어드레스 신호 RA_i, /RA_i에 의해 선택된 메모리 블럭(72)에 대응한 비트 라인 분리 신호 BLI_n을 승압 전위 V_PP로 유지하며, 비선택 메모리 블럭(72)에 대응한 비트 라인 분리 신호 BLI_n을 L 레벨로 하강시키며, 이것을 수신하여 비선택 메모리 블럭(72)에 있어서의 비트 라인 쌍(72b)은 분리 게이트 회로(122a)에 의해 센스 앰프(121b) 및 비트 라인 프리차지/등화 회로(121c)로부터 분리된다.

또한, 블럭 관계 신호 발생 회로(130)는 로우 어드레스 신호 RA_i/RA_i에 의해 선택된 메모리 블럭(72)에 대응한 선택 신호 SEL_p를 도 15의 (h)에 도시한 바와 같이 H 레벨로 변화시키며, 글로벌 I/O 게이트 회로(122e)를 통해 선택된 메모리 블럭(72)에 대응한 로컬 I/O 라인 쌍(122b)과 이 로컬 I/O 라인 쌍(122b)에 대응한 글로벌 I/O 라인 쌍(122d)을 접속시킨다. 그리고, 로우 어드레스 스트로브 신호 ext/RAS의 하강 에지에서 DRAM 내부에 받아들여진 로우 어드레스 신호 RA_i, RA_i에 따라 선택된 메모리 블럭(72)에 있어서의 선택된 워드 라인(72a)(각 서브 메모리 어레이(71)로부터 메모리 블럭(72)이 1 개씩 선택되며, 각 선택 메모리 블럭(72)으로부터 워드 라인(72a)이 1 개씩 선택된다)의 전위 WL_t가 도 15의 (g)에 도시한 바와 같이 시각 t₃에서 승압 전위 V_PP로 향하여 변화한다. 그리고, 선택된 워드 라인(72a)의 각각에 접속된 2048 개의 메모리 셀(72c)에 있어서의 n 채널 MOS 트랜지스터(72cb)가 도통 상태로 되고, 캐패시터(72ca)의 다른 쪽 전극과 비트 라인(72ba) 또는 (72bb)의 사이에서 전하의 주고 받음이 행해지며, 비트 라인(72ba) 또는 (72bb)의 전위 BL_S/BL_S가 도 15의 (n)에 도시된 바와 같이 메모리 셀(72c)에 있어서의 캐패시터(72ca)에 기억되어 있던 H 레벨 또는 L 레벨의 데이타에 따라 프리차지 전위 V_BL보다도 조금 상승 또는 하강한다(도면에는 L 레벨의 데이타가 기억되어 있는 경우를 도시하고 있다).

그리고 선택된 메모리 블럭(72)에 대응한 센스 앰프 인에이블 신호 NSE_P가 도 15의 (j)에 도시한 바와 같이 시각 t₄에서 H 레벨로 되면, 이 센스 앰프 인에이블 신호 NSE_P를 수신하는 센스 앰프(121b)에 있어서의 n 채널 MOS 트랜지스터(121bb)가 도통 상태로 되며, 공통 소스 라인(123d)의 전위 NCS_P가 도 15의 (k)에 도시한 바와 같이 접지 전위 V_SS로 향하여 저하함으로써, 센스 앰프(121b)에 있어서의 n 채널 MOS 트랜지스터(121be, 121bf)로 이루어진 n 채널 센스 앰프가 비트 라인(72ba) 또는 (72bb)중 조금 전위가 낮은 쪽의 전위 BL_S또는 /BL_S를 도 15의 (n)에 도시한 바와 같이 접지 전위 V_SS로 향하여 저하시킨다.

그리고, 선택된 메모리 블럭(72)에 대응한 센스 앰프 인에이블 신호 /PSE_P가 도 15의 (i)에 도시한 바와 같이 시각 t₅에서 L 레벨로 되며, 이 센스 앰프 인에이블 신호 /PSE_P를 수신하는 센스 앰프(121b)에 있어서의 p 채널 MOS 트랜지스터(121ba)가 도통 상태로 되고, 공통 소스 라인(123c)의 전위 PCS_P가 도 15의 (k)에 도시한 바와 같이 전원 전위 V_CC로 향하여 상승함으로써, 센스 앰프(121b)에 있어서의 p 채널 MOS 트랜지스터(121bc, 121bd)로 이루어진 p 채널 센스 앰프가 비트 라인(72ba 또는 72bb)중 조금 전위가 높은 쪽의 전위 BL_S또는 /BL_S를 도 15의 (n)에 도시한 바와 같이 전원 전위 V_CC로 향하여 상승시킨다.

이와 같이 하여, 비트 라인 쌍(72b)에 발생한 작은 전위차가 센스 앰프(121b)에 의해 증폭된 후, 칼럼 어드레스 스트로브 신호 ext/CAS가 도 15의 (b)에 도시한 바와 같이 시각 t₆에서 L 레벨로 하강하면, /CAS 버퍼(30)로부터 출력된 칼럼 어드레스 스트로브 신호 /CAS도 L 레벨로 되며, 이것을 수신하는 칼럼 어드레스 버퍼(90)는 어드레스 신호 A_i를 래치하고 칼럼 어드레스 신호 CA_i, /CA_i를, 래치한 어드레스 신호 A_i에 따른 논리 레벨로 하고, 칼럼 어드레스 신호 CA_i, /CA_i에 따라 선택된 칼럼 선택 신호 CSL_k(서브 메모리 블럭(73)의 열의 각각에서 1 개의 칼럼 선택 신호 CSL_k가 선택된다)가 도 15의 (p)에 도시한 바와 같이 시각 t₇에서 H 레벨로 되며, H 레벨로 된 칼럼 선택 신호 CSL_k에 대응하는 비트 라인 쌍(72b)이 대응하는 로컬 I/O 라인 쌍(122b)에 로컬 I/O 게이트 회로(122c)에 의해 선택 접속되며, 센스 앰프(121b)에 의해 증폭된 비트 라인 쌍(72b)의 전위차가 로컬 I/O 라인 쌍(122b)을 통해 글로벌 I/O 라인 쌍(122d)에 전달된다.

또한, 입출력 버퍼(160)는 외부 기록 인에이블 신호 ext/WE가 H 레벨로, 외부 출력 인에이블 신호 ext/OE가 L 레벨로 되면, 기록/판독 제어 회로(150)에 의해 데이타를 출력하도록 활성화되며, 글로벌 I/O 라인 쌍(122d)으로부터 전달되는 메모리 셀에 기억되어 있던 데이타중, 데이타 선택 신호 DS_m으로 선택된 데이타에 따라 4 비트의 데이타 D_q를 도 15의 (q)에 도시한 바와 같이 시각 t₈에서 출력한다. 또한, 입출력 버퍼(160)는 외부 기록 인에이블 신호 ext/WE가 L 레벨로, 외부 출력 인에이블 ext/OE가 H 레벨로 되면, 기록/판독 제어 회로(150)에 의해 데이타를 출력하도록 활성화되며, 64 쌍의 글로벌 I/O 라인 쌍(122d)중, 데이타 선택 신호 DS_m으로 선택된 4 쌍의 글로벌 I/O 라인 쌍(122d)의 각각에, 도 15의 (r)에 도시한 바와 같이 입력된 4 비트의 데이타 D_q의 각각에 대응하는 전위를 인가함으로써 이 글로벌 I/O 라인 쌍(122d)에 접속된 로컬 I/O 라인 쌍(122b) 및 비트 라인 쌍(72b)을 통해 4 개의 메모리 셀(72c)에 데이타의 기록이 수행된다.

그리고, 외부 로우 어드레스 스트로브 신호 ext/RAS가 도 15의 (a)에 도시한 바와 같이 시각 t₁₀에서 H 레벨로 되면, 이에 따라 로우 어드레스 인에이블 신호 RE가 도 15의 (d)에 도시된 바와 같이 L 레벨로 되고, 워드 라인(72a)의 전위 WL_t의 전위는 도 15의 (g)에 도시된 바와 같이 L 레벨로, 비트 라인 분리 신호 BLI_n은 도 15의 (f)에 도시한 바와 같이 V_PP레벨로, 선택 신호 SEL_P는 도 15의 (h)에 도시한 바와 같이 L 레벨로, 칼럼 선택 신호 CSL_k는 도 15의 (p)에 도시된 바와 같이 L 레벨로, 센스 앰프 인에이블 신호 /PSE_P는 도 15의 (i)에 도시된 바와 같이 H 레벨로, 센스 앰프 인에이블 신호 NSE_p는 도 15의 (j)에 도시된 바와 같이 L 레벨로 된다.

또한, 프리차지 신호 PR은 도 15의 (e)에 도시된 바와 같이 H 레벨로 되며, 이 프리차지 신호 PR을 수신하는 비트 라인 프리차지/등화 회로(121c)에 의해 비트 라인상(72b)의 전위 BL_S/BL_S가 도 15의 (n)에 도시한 바와 같이 비트 라인 프리차지 전위 V_BL로 프리차지 등화되고, 프리차지 신호 PR을 수신하는 공통 소스 라인 프리차지/등화 회로(121d)에 의해 공통 소스 라인(123c, 123d)의 전위 PCS_P및 NCS_P가 도 15의 (k)에 도시한 바와 같이 비트 라인 프리차지 전위 V_BL로 프리차지 및 등화된다.

다음으로, DRAM(1)의 CBR 리프레시 동작에 대해 도 16을 참조하여 설명한다. 우선, 외부 로우 어드레스 스트로브 신호 ext/RAS가 L 레벨로 변화하기 전에 ext/CAS 가 도 16의 (b)에 도시한 바와 같이 시각 t₀에 L 레벨로 변화하면, 이것에 따라 CBR 검출 신호 CBR이 도 16의 (m)에 도시한 바와 같이 변화한다. 이 때, 칼럼 어드레스 버퍼(90)는 로우 어드레스 스트로브 신호 /RAS, 칼럼 어드레스 스트로브 신호 /CAS의 순서로 L 레벨로 변화하지 않으므로, 어드레스 신호 A_i를 래치하지 않고 칼럼 어드레스 신호 CA_i, /CA_i를 모두 L 레벨로 하므로, 칼럼 데이타(110)로부터 출력되는 칼럼 선택 신호 CSL_k는 도 16의 (p)에 도시된 바와 같이 L 레벨로 고정된다. 또한, H 레벨인 CBR 검출 신호 CBR을 수신하는 블럭 관계 신호 발생 회로(130)는 로컬 I/O 라인 쌍(122b)과 글로벌 I/O 라인 쌍(122d)을 접속하기 위한 선택 신호 SEL_p를 도 16의 (h)에 도시된 바와 같이 L 레벨로 고정한다.

그리고, 외부 로우 어드레스 스트로브 신호 ext/RAS가 도 16의 (a)에 도시한 바와 같이 시각 t₁에서의 L 레벨로 변화하면, 이에 따라 로우 어드레스 인에이블 신호 RE가 도 16의 (d)에 도시한 바와 같이 시각 t₂에서 H 레벨로 변화하고, 로우 어드레스 버퍼(50)는 로우 어드레스 신호 RA_i, /RA_i를 리프레시 제어 회로(40)로부터 발생되는 리프레시 어드레스 신호 REFA_i에 따른 논리 레벨로 한다.

그리고, 프리차지 신호 발생 회로(140)는 프리차지 신호 PR을 도 16의 (e)에 도시한 바와 같이 L 레벨로 변화시키고, 이것을 수신하여 비트 라인 프리차지/등화회로(121c)는 비트 라인(72ba, 72bb)의 프리차지 및 등화를 중단하며, 공통 소스 라인 프리차지/등화 회로(121d)도 공통 소스 라인(123c, 123d)의 프리차지 및 등화를 중단한다. 또한, 블럭 관계 신호 발생 회로(130)는 도 16의 (f)에 도시한 바와 같이 시각 t₃에서 로우 어드레스 신호 RA_i, /RA_i에 의해 선택된 메모리 블럭(72)에 대응한 비트 라인 분리 신호 BLI_n을 승압 전위 V_PP로 유지하며, 비선택 메모리 블럭(72)에 대응한 비트 라인 분리 신호 BLI_n을 L 레벨로 하강시키며, 이것을 수신하여 비선택 메모리 블럭(72)에 있어서의 비트 라인 쌍(72b)은 분리 게이트 회로(122a)에 의해 센스 앰프(121b) 및 비트 라인 프리차지/등화 회로(121c)로부터 분리된다.

그리고, 로우 어드레스 신호 RA_i, /RA_i에 따라 선택된 메모리 블럭(72)에 있어서의 선택된 워드 라인(72a)(각 서브 메모리 어레이(71)로부터, 8K 리프레시의 경우는 메모리 블럭(72)이 1 개씩, 4K 리프레시의 경우는 메모리 블럭(72)이 2 개씩 선택되고, 각 선택 메모리 블럭(72)으로부터 워드 라인(72a)이 1 개씩 선택된다)의 전위 WL_t가 도 16의 (g)에 도시한 바와 같이 시각 t₄에서 승압 전위 V_PP로 향하여 변화한다.

그리고, 선택된 워드 라인(72a)의 각각에 접속된 2048 개의 메모리 셀(72c)에 있어서의 n 채널 MOS 트랜지스터(72cb)가 도통 상태로 되며, 캐패시터(72ca)의 다른쪽 전극과 비트 라인(72ba) 또는 (72bb)의 사이에 전하의 주고 받음이 행해지고, 비트 라인(72ba) 또는 (72bb)의 전위 BL_S, /BL_S가 도 16의 (n)에 도시한 바와 같이 메모리 셀(72c)에 있어서의 캐패시터(72ca)에 기억되어 있는 H 레벨 또는 L 레벨의 데이타에 따라 프리차지 전위 V_BL보다도 조금 상승 또는 하강한다(도면에는 L 레벨의 데이타가 기억되어 있는 경우를 도시하고 있다).

그리고 선택된 메모리 블럭(72)에 대응한 센스 앰프 인에이블 신호 NSE_P가 도 16의 (j)에 도시한 바와 같이 시각 t₅에서 H 레벨로 되면, 이 센스 앰프 인에이블 신호 NSE_P를 수신하는 센스 앰프(121b)에 있어서의 n 채널 MOS 트랜지스터(121bb)가 도통 상태로 되며, 공통 소스 라인(123d)의 전위 NCS_P가 도 16의 (k)에 도시한 바와 같이 접지 전위 V_SS로 향하여 저하함으로써, 센스 앰프(121b)에 있어서의 n 채널 MOS 트랜지스터(121be, 121bf)로 이루어진 n 채널 센스 앰프가 비트 라인(72ba) 또는 (72bb)중 조금 전위가 저하한 쪽의 전위 BL_S또는 /BL_S를 도 16의 (n)에 도시한 바와 같이 접지 저위 V_SS로 향하여 저하된다.

그리고, 선택된 메모리 블럭(72)에 대응한 센스 앰프 인에이블 신호 /PSE_P가 도 16의 (i)에 도시한 바와 같이 시각 t₆에서 L 레벨로 되면, 이 센스 앰프 인에이블 신호 /PSE_P를 수신하는 센스 앰프(121b)에 있어서의 p 채널 MOS 트랜지스터(121ba)가 도통 상태로 되고, 공통 소스 라인(123c)의 전위 PCS_P가 도 16의 (k)에 도시한 바와 같이 전원 전위 V_CC로 향하여 상승됨으로써, 센스 앰프(121b)에 있어서의 p 채널 MOS 트랜지스터(121bc, 121bd)로 이루어진 p 채널 센스 앰프가 비트 라인(72ba) 또는 (72bb)중 조금 전위가 높은 쪽의 전위 BL_S또는 /BL_S를 도 16의 (n)에 도시한 바와 같이 전원 전위 V_CC로 향하여 상승된다.

이와 같이 하여, 비트 라인 쌍(72b)에 발생한 작은 전위차가 센스 앰프(121b)에 의해 증폭되고 메모리 셀(72c)에 있어서의 캐패시터(72ca)의 다른 쪽 전극에는 기억되어 있던 H 레벨 또는 L 레벨의 데이타에 따라 전원 전위 V_CC또는 접지 전위 V_SS의 전위가 인가되며, 기억되어 있던 H 레벨 또는 L 레벨의 데이타가 재기록됨으로써 메모리 셀(72c)의 리프레시가 실행된다. 그리고, 로우 어드레스 인에이블 신호 RE가 도 16의 (d)에 도시된 바와 같이 시각 t₇에서 L 레벨로 변화하면, 워드 라인(72a)의 전위 WL_t는 도 16의 (g)에 도시된 바와 같이 모두 L 레벨로 변화하며, 비트 라인 분리 신호 BLI_n은 도 16의 (f)에 도시된 바와 같이 모두 V_PP레벨로 변화한다.

또한, 로우 어드레스 인에이블 신호 RE가 L 레벨로 변화하는 것에 따라, 센스 앰프 인에이블 신호 /PSE_P는 도 16의 (i)에 도시된 바와 같이 H 레벨로, 센스 앰프 인에이블 신호 NSE_P는 도 16의 (j)에 도시된 바와 같이 L 레벨로 된다. 또한, 프리차지 신호 PR은 도 16의 (e)에 도시된 바와 같이 H 레벨로 되며, 이 프리차지 신호 PR을 수신하는 비트 라인 프리차지/등화 회로(121c)에 의해 비트 라인 쌍(72b)의 전위 BL_S, /BL_S가 도 16의 (n)에 도시한 바와 같이 비트 라인 프리차지 전위 V_BL로 프리차지 및 등화되며, 프리차지 신호 PR을 수신하는 공통 소스 라인 프리차지/등화 회로(121d)에 의해 공통 소스 라인(123c, 123d)의 전위 PCS_P및 NCS_P가 도 16의 (k)에 도시한 바와 같이 비트 라인 프리차지 전위 V_BL로 프리차지 및 등화된다.

그리고, 외부 로우 어드레스 스트로브 신호 ext/RAS가 도 16의 (a)에 도시한 바와 같이 시각 t₈에서 H 레벨로 변화하면, 이것에 따라 CBR 검출 신호 CBR이 도 16의 (m)에 도시된 바와 같이 시각 t₉에서 L 레벨로 변화하고, 이 변화에 따라 리프레시 어드레스 신호 REFA_i가 도 16의 (c)에 도시된 바와 같이 증가된다.

다음으로, DRAM(1)의 셀프 리프레시 동작에 대해 도 17을 참조하여 설명한다. 우선, 외부 로우 어드레스 스트로브 신호 ext/RAS가 L 레벨로 변화하기 전에 ext/CAS가 도 17의 (b)에 도시한 바와 같이 시각 t₀에서 L 레벨로 변화하므로, 로우 어드레스 인에이블 신호 RE가 도 17의 (d)에 도시된 바와 같이 시각 t₇에서 L 레벨로 되며, 프리차지 신호 PR가 도 17의 (e)에 도시된 바와 같이 H 레벨로 되기까지는 도 16에 도시된 CBR 리프레시 시와 동일하게 동작한다. 그리고 이 상태인 채 시각 t₀로부터 100 μsec가 경과하면 시각 t₈에서 셀프 리프레시 모드로 설정되고, 리프레시 어드레스 신호 REFA_i가 도 17의 (c)에 도시된 바와 같이 증가되며, 로우 어드레스 인에이블 신호 RE가 도 17의 (d)에 도시된 바와 같이 시각 t₉에서 H 레벨로 변화하고, 시각 t₂로 부터 시각 t₇까지의 사이에 행해지는 리프레시 동작과 동일한 리프레시 동작이 실행된다. 그 후는 일정 시간 마다 자동적으로 동일한 리프레시 동작을 반복한다.

그리고, 외부 로우 어드레스 스트로브 신호 ext/RAS가 도 17의 (a)에 도시한 바와 같이 시각 t₁₅에서 H 레벨로 변화하면, 이에 따라 CBR 검출 신호 CBR이 도 17의 (m)에 도시된 바와 같이 시각 t₁₆에서 L 레벨로 변화하고, 이 변화에 따라 리프레시 어드레스 신호 REFA_i가 도 17의 (c)에 도시된 바와 같이 증가된다.

도 18은 로우 어드레스 신호 RA_i, /RA_i에 의해 선택된 메모리 블럭(72)과 리프레시 사이클의 관계를 도시한 도면으로, 예를 들면, 동일한 로우 어드레스 신호(RA₀, RA₁, ..., RA₁₂)=(L, L, L, L, L, L, L, L, L, L, L, L, L)이어도, 통상의 판독/기록 동작 또는 8K 리프레시 동작 시는 도 18의 (a)에 도시된 바와 같이 각 서브 메모리 어레이(71)로부터 사선으로 도시된 메모리 블럭(72)이 1 개씩 선택되고, 4K 리프레시 시는 도 18의 (b)에 도시된 바와 같이 각 서브 메모리 어레이(71)로 부터 사선으로 도시된 메모리 블럭(72)이 2 개씩 선택되며, 2K 리프레시 시는 도 18의 (c)에 도시된 바와 같이 각 서브 메모리 어레이(71)로부터 사선으로 도시된 메모리 블럭(72)이 4 개씩 선택되며, 1K 리프레시 시는 도 18의 (d)에 도시된 바와 같이 각 서브 메모리 어레이(71)로부터 사선으로 도시된 메모리 블럭(72)이 8 개씩 선택된다.

이와 같이 리프레시 사이클의 값을 작게 하면 한 번에 선택된 메모리 블럭(72)의 수는 많아지며, 순간적으로 소비되는 전력은 커지지만, 동일 리프레시 시간 128 msec 사이에 리프레시 동작을 행하는 회수가 감소하므로, 리프레시 시간 128 msec의 기간에서 보면 소비 전력이 증가하는 것은 아니다. 오히려 리프레시 동작의 회수가 감소한 만큼, 예를 들면, 로우 어드레스 버퍼(50)나 블럭 관계 신호 발생 회로(130) 등의 복수의 메모리 블럭(72)에 공통으로 마련되어 있는 회로가 동작하는 회수가 감소되며, 리프레시 시간 128 msec의 기간에서 보면 전체 메모리 셀(72c)을 리프레시하는 것에 소비되는 전력은 감소하게 된다.

반대로, 리프레시 사이클의 값을 크게 하면 한번헤 선택되는 메모리 블럭(72)의 수는 감소되며, 순간적으로 소비되는 전력은 적게 된다. 그러나, 동일 리프레시 시간 128 msec 사이에 리프레시 동작을 행하는 회수가 증대하므로 리프레시 시간 128 msec 동안의 소비 전력은 감소하지 않는다. 오히려 리프레시 동작의 회수가 증가한 만큼, 예를 들면, 로우 어드레스 버퍼(50)나 블럭 관계 신호 발생 회로(130) 등의 복수의 메모리 블럭(72)에 공통으로 마련되어 있는 회로가 동작하는 회수가 증가하며, 리프레시 시간 128 msec의 기간에서 보면 전체 메모리 셀(72c)을 리프레시 하는 것에 소비되는 전력을 증가하게 된다.

계속해서, 예를 들면 셀프 리프레시 시는 순간적으로 소비 전력에 여유가 있으며, CBR 리프레시 시는 순각적인 소비 전력에 여유가 없게 되도록 시스템을 구축하고 있는 사용자는 8K CBR 리프레시 사이클 및 1K 셀프 리프레시 사이클의 DRAM을 소망할 것이다.

전술한 바와 같이 본 발명의 DRAM(1)에서는 셀프 리프레시 사이클 프로그램 회로(43a)에 있어서의 패드(43aa, 43ab)의 각각을 오픈으로 하든가 또는 접지 패드에 접합하든가에 의해 간단하게 8K, 4K , 2K 및 1K 리프레시 상품을 패키징하는 때에 변환하는 것이 가능하므로, 8K, 4K, 2K 및 1K 리프레시 상품을 동일한 마스크를 사용하여 동일한 제조 라인에서 제조가 가능하므로 낮은 비용으로 DRAM을 제공할 수 있다.

그리고, 이 DRAM(1)에는 CBR 리프레시의 리프레시 사이클과 셀프 리프레시의 리프레시 사이클을 상이한 리프레시 사이클로 할 수 있으므로, 제품 선택의 자유를 증가시키는 것이 가능하다.

[실시예 2]

이하, 본 발명의 다른 실시예인 64M 비트 DRAM에 대해 설명한다. 이 실시예 2의 DRAM이 실시예 1의 DRAM과 다른 점은, 리프레시 사이클 프로그램 회로(43)에 있어서의 셀프 리프레시 사이클 프로그램 회로(43a) 및 CBR 리프레시 사이클 프로그램 회로(43b)의 구성에서, 실시예 1의 DRAM에는 접합 패드를 사용하여 리프레시 사이클을 변환하고 있는 것에 대응하여, 이 실시예 2의 DRAM에는 퓨즈(fuse)를 사용하여 변환하고 있는 점이다. 그 밖의 회로에 대해서는 실시예 1의 DRAM과 동일하다.

도 19에는 실시예 2에 따른 DRAM의 리프레시 사이클 프로그램 회로(43)에 있어서의 셀프 리프레시 사이클 프로그램 회로(43a) 및 CBR 리프레시 사이클 프로그램(43b)가 도시되어 있으며, 셀프 리프레시 사이클 프로그램 회로(43a)는 퓨즈(43au, 43av), 인버터(43ac, 43ad, 43ae, 43af, 43ag, 43ah), p 채널 MOS 트랜지스터(43ai, 43aj), n 채널 MOS 트랜지스터(43aw, 43ax, 43az, 43al), 인버터(43ac)로 하프 래치 회로를 구성하는 n 채널 MOS 트랜지스터(43ay), 인버터(43af)로 하프 래치 회로를 구성하는 n 채널 MOS 트랜지스터(43ao), NAND 회로(43an, 43ap, 43aq) 및 인버터(43ar, 43as, 43at)를 구비한다.

그리고, 퓨즈(43au, 43av)를 레이저에 의해 끊지 않고 그대로 두면, p 채널 MOS 트랜지스터(43ai, 43aj)의 풀 업 능력이 n 채널 MOS 트랜지스터(43ax, 43al)의 풀 다운 능력보다도 크기 때문에, 인버터(43ac, 43af)의 입력은 거의 전원 전위 V_CC로 되며, 셀프 리프레시 사이클 지시 신호 SRF1K, SRF2K 및 SRF4K는 모두 L 레벨로 되고, 퓨즈(43au)를 레이저에 의해 끊고 퓨즈(43av)를 끊지 않고 그대로 두면, 인버터(43ac)의 입력이 n 채널 MOS 트랜지스터(43ax)에 의해 접지 전위 V_SS로 되며, 셀프 리프레시 사이클 지시 신호 SRF4K가 H 레벨로 프로그램된다. 또한, 퓨즈(43au)는 끊지 않고 퓨즈(43av)를 레이저로 끊으면, 인버터(43af)의 입력이 n 채널 MOS 트랜지스터(43al)에 의해 접지 전위 V_SS로 되며, 셀프 리프레시 사이클 지시 신호 SRF2K가 H 레벨로 프로그램되고, 퓨즈(43au, 43av)를 모두 레이저로 끊으면, 셀프 리프레시 사이클 지시 신호 SRF1K가 H 레벨로 프로그램된다.

CBR 리프세시 사이클 프로그램 회로(43b)는 퓨즈(43bg), 인버터(43bb, 43bc, 43bd), p 채널 MOS 트랜지스터(43be), n 채널 MOS 트랜지스터(43bh, 43bi) 및 인버터(43bb)로 하프 래치 회로로 구성하는 n 채널 MOS 트랜지스터(43bj)를 갖는다. 그리고, 퓨즈(43bg)를 레이저에 의해 끊지 않고 그대로 두면, CBR 리프레시 사이클 지시 신호 CBR4K는 L 레벨로 되고, 퓨즈(43bg)를 레이저로 끊으면, CBR 리프레서 사이클 지시 신호 CBR4K가 H 레벨로 프로그램된다.

전술한 바와 같이, 본 발명에 의하면 용이하게 셀프 리프레시의 리프레시 사이클 변환이 가능하다.

또한, 본 발명의 다른 실시예에 의하면 리프레시 모드에 따라 최적의 리프레시 사이클을 갖는 반도체 기억 장치를 용이하게 제공할 수 있다.

Claims

복수행 및 복수열로 배치되는 복수의 메모리 셀(72c)과, 상기 복수행의 각각에 대응하여 마련되는 복수의 워드 라인(72a)과, 상기 복수열의 각각에 대응하여 마련되는 복수의 비트 라인 쌍(72b)을 각각 갖는 복수의 메모리 블럭(72)과, 상기 복수의 비트 라인 쌍(72b)에 접속되는 복수의 센스 앰프(121b)와, 상기 메모리 셀(72c)을 리프레시하기 위한 리프레시 사이클이 프로그램되는 리프레시 사이클 프로그램 회로(43)와, 상기 메모리 셀(72c)을 리프레시하기 위한 리프레시 어드레스 신호(REFAi)를 발생하는 어드레스 발생 회로(44)와, 상기 어드레스 발생회로(44)에 접속되어, 셀프 리프레시 모드시에 상기 리프레시 어드레스 신호(REFAi)를 일정 시간마다 증가시키는 신호(AI)를 상기 어드레스 발생 회로(44)에 제공하는 셀프 리프레시 제어 회로(42)와, 상기 리프레시 사이클 프로그램 회로(43) 및 상기 어드레스 발생 회로(44)에 접속되어, 셀프 리프레시 모드시에 상기 리프레시 사이클 프로그램 회로(43)에 프로그램된 리프레시 사이클 및 상기 어드레스 발생 회로(44)로부터 발생되는 상기 리프레시 어드레스 신호(REFAi)에 따른 메모리 블럭(72)을 상기 복수의 메모리 블럭(72)중에서 선택하고, 상기 선택된 메모리 블럭(72)에 있어서 워드 라인(72a)을 상기 리프레시 어드레스 신호(REFAi)에 기초해 선택하는 동시에, 상기 선택된 메모리 블럭(72)에 대응한 센스 앰프(121b)를 활성화시키는 선택 수단(50, 60, 80, 130)을 구비하는 반도체 기억 장치.
제1항에 있어서, 상기 선택 수단은 리프레시 어드레스 신호(REFAi)의 블럭 선택을 위한 부분과 상기 리프레시 사이클 프로그램 회로(43)에 프로그램된 리프레시 사이클에 따라 메모리 블럭(72)을 선택하기 위한 블럭 선택 신호를 출력하는 블럭 디코더와, 상기 복수의 메모리 블럭(72)에 대응하여 각각 마련되고, 대응한 메모리 블럭(72)에 대응하는 블럭 선택 신호에 따라 선택 상태로 됨과 동시에, 선택 상태로 된 경우, 상기 리프레시 어드레스 신호(REFAi)의 워드 라인(72a)을 선택하기 위한 부분에 따라 대응하는 메모리 블럭(72)중 복수의 워드 라인(72a)중에서 1 개의 워드 라인(72a)을 선택하는 복수의 로우 디코더 블럭을 갖는 반도체 기억장치.
복수행 및 복수열로 배치되는 복수의 메모리 셀(72c)과, 상기 복수행의 각각에 대응하여 마련되는 복수의 워드 라인(72a)과, 상기 복수열의 각각에 대응하여 마련되는 복수의 비트 라인 쌍(72b)을 각각 갖는 복수의 메모리 블럭(72)과, 상기 복수의 비트 라인 쌍(72b)에 접속되는 복수의 센스 앰프(121b)와, 상기 메모리 셀(72c)을 리프레시하기 위한, 제 1 리프레시 모드시의 제 1 리프레시 사이클이 프로그램되는 제 1 리프레시 사이클 프로그램 회로(43a)와, 상기 메모리 셀(72c)을 리프레시하기 위한, 제 2 리프레시 모드시의 제 2 리프레시 사이클이 프로그램되는 제 2 리프레시 사이클 프로그램 회로(43b)를 포함하는 리프레시 사이클 프로그램 회로(43)와, 상기 메모리 셀(72c)을 리프레시하기 위한 리프레시 어드레스 신호(REFAi)를 발생하는 어드레스 발생 회로와, 상기 리프레시 사이클 프로그램 회로(43) 및 상기 어드레스 발생 회로(44)에 접속되어, 상기 제 1 리프레시 모드시에 상기 제 1 리프레시 사이클 프로그램 회로(43a)에 프로그램된 제 1 리프레시 사이클 및 상기 어드레스 발생 회로(44)로부터 발생되는 상기 리프레시 어드레스 신호(REFAi)에 따른 메모리 블럭(72)을 상기 복수의 메모리 블럭(72)중에서 선택하고, 상기 제 2 리프레시 모드시에 상기 제 2 리프레시 사이클 프로그램 회로(43b)에 프로그램된 제 2 리프레시 사이클 및 상기 어드레스 발생 회로(44)로부터 발생되는 상기 리프레시 어드레스 신호(REFAi)에 따른 메모리 블럭(72)을 상기 복수의 메모리 블럭(72)중에서 선택하며, 상기 제 1 및 제 2 리프레시 모드시에 선택된 메모리 블럭(72)에 있어서의 워드 라인(72a)을 선택하는 동시에, 상기 선택된 메모리 블럭(72)에 대응한 센스 앰프(121b)를 활성화시키는 선택 수단(50, 60, 80, 130)을 구비하는 반도체 기억 장치.