KR20060100227A

KR20060100227A - 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치

Info

Publication number: KR20060100227A
Application number: KR1020060023587A
Authority: KR
Inventors: 마사키 츠쿠데
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2005-03-15
Filing date: 2006-03-14
Publication date: 2006-09-20
Also published as: US20080062776A1; JP2006294216A; US7447098B2; US20060209611A1; US7301843B2; TW200701225A

Abstract

이 완전 히든 리프레쉬 기능이 부여된 DRAM에서는, 액티브 모드시에 데이터의 리프레쉬를 실행하는 경우는, 대응하는 상위 어드레스가 지정되어 있는 기간에서, 웨이(way)(W0)를 선택하는 신호(RX0-1)를 1사이클마다 「H」 레벨로 한 후에 「L」 레벨로 리셋하고, 스탠바이 모드시에 데이터의 리프레쉬를 실행하는 경우는, 대응하는 상위 어드레스가 지정되어 있는 동안, 웨이(W0)를 선택하는 신호(RX0-1)를 「H」 레벨로 유지하고 「L」 레벨로 리셋하지 않는다. 따라서, 스탠바이 전류가 작아진다.

Description

완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING COMPLETE HIDDEN REFRESH FUNCTION}

도 1은 본 발명의 실시예 1에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 전체 구성을 나타내는 블록도,

도 2는 도 1에 나타낸 행 디코더 및 메모리 매트의 레이아웃을 나타내는 블록도,

도 3은 도 2의 주요부를 상세하게 나타내는 회로도,

도 4는 도 1에 나타낸 제어 회로에 포함되는 리프레쉬 지령 회로의 구성을 나타내는 회로 블록도,

도 5는 도 4에 나타낸 지령 신호 활성화 회로의 구성을 나타내는 회로 블록도,

도 6은 도 4에 나타낸 판정 회로의 구성을 나타내는 회로 블록도,

도 7은 도 4~도 6에서 나타낸 리프레쉬 지령 회로의 동작을 나타내는 타임 차트,

도 8은 도 4~도 6에서 나타낸 리프레쉬 지령 회로의 동작을 나타내는 다른 타임 차트,

도 9는 도 1에 나타낸 행 디코더 중 리프레쉬 동작에 관련되는 부분을 나타 내는 회로 블록도,

도 10은 도 9에 나타낸 어드레스 발생 회로의 구성을 나타내는 블록도,

도 11은 도 9에 나타낸 래치 회로(98)의 구성을 나타내는 회로 블록도,

도 12는 도 9에 나타낸 래치 회로(99)의 구성을 나타내는 회로 블록도,

도 13은 도 9에 나타낸 회로 부분의 동작을 나타내는 타임 차트,

도 14는 본 발명의 실시예 2에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 행 디코더 및 메모리 매트의 레이아웃을 나타내는 블록도,

도 15는 도 14에 나타낸 행 디코더 및 메모리 매트의 주요부를 나타내는 회로도,

도 16은 도 14에 나타낸 행 디코더 중 리프레쉬 동작에 관련되는 부분을 나타내는 회로 블록도,

도 17은 도 16에 나타낸 회로 부분의 동작을 나타내는 타임 차트,

도 18은 본 발명의 실시예 3에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 행 디코더 및 메모리 매트의 레이아웃을 나타내는 블록도,

도 19는 도 18에 나타낸 워드 드라이버군의 주요부를 나타내는 회로도,

도 20은 도 18에 나타낸 행 디코더 중 리프레쉬 동작에 관련되는 부분을 나타내는 회로 블록도,

도 21은 도 20에 나타낸 어드레스 발생 회로의 구성을 나타내는 블록도,

도 22는 도 20에 나타낸 회로 부분의 동작을 나타내는 타임 차트,

도 23은 본 발명의 실시예 4에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM 의 행 디코더 중 리프레쉬 동작에 관련되는 부분을 나타내는 회로 블록도,

도 24는 도 23에 나타낸 회로 부분의 동작을 나타내는 타임 차트,

도 25는 본 발명의 실시예 5에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 주요부를 나타내는 회로 블록도,

도 26은 본 발명의 실시예 6에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 주요부를 나타내는 회로 블록도,

도 27은 도 26에 나타낸 회로 부분의 동작을 나타내는 타임 차트이다.

도면의 주요 부분에 대한 부호의 설명

1~5 : 단자군 6 : 전원 단자

7 : 접지 단자 10 : 제어 회로

11 : 열 어드레스 버퍼 12 : 행 어드레스 버퍼

13 : 열 디코더 14 : 행 디코더

15 : 메모리 셀 어레이 17 : 메모리 매트

18 : 하위 입력 버퍼 19 : 하위 출력 버퍼

20 : 상위 입력 버퍼 21 : 상위 출력 버퍼

본 발명은 반도체 기억 장치에 관한 것으로, 특히, 외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치에 관한 것이다.

휴대 전화 등의 휴대 단말에서는, 외부 클럭의 공급이 필요 없는 비동기의 범용 스태틱(static)형 반도체 기억 장치(이하, SRAM이라고 칭함)가 널리 채용되고 있다. SRAM은 데이터의 리프레쉬를 필요로 하지 않기 때문에, 리프레쉬 동안의 메모리에 대한 액세스를, 리프레쉬 사이클이 종료할 때까지 기다리는 복잡한 제어가 불필요하다. 이 때문에, SRAM을 이용하면 시스템 구성의 간략화가 가능하여, SRAM은 휴대 단말에서의 사용에 적합하였다.

그러나, 최근에는 휴대 단말의 기능이 대폭 향상해 오고 있어, 휴대 단말에서도 대용량의 메모리가 필요해져 오고 있다. SRAM의 메모리 셀 사이즈는 다이나믹형 반도체 기억 장치(이하, DRAM이라고 칭함)의 메모리 셀 사이즈와 비교해서 10배 정도인 것이므로, 대용량의 SRAM을 사용하면 칩의 가격이 대폭 상승하고, 그 결과, 휴대 단말의 가격이 상승해 버린다. 그래서, 단위 비트당 비용이 낮은 DRAM을, SRAM을 대신하여 휴대 단말에 사용하는 생각이 발생하였다.

그러나, DRAM을 사용하기 위해서는 리프레쉬 동작을 실행하기 위한 복잡한 메모리 제어가 필요로 되기 때문에, 지금까지 SRAM을 구비한 시스템을 설계해 온 휴대 단말 제조사에게 있어서, DRAM을 SRAM의 대체 메모리로서 채용하는 것은 용이하지 않다. 그래서, 메모리 자체는 DRAM이었지만 외부적으로는 SRAM으로서 동작하는 새로운 반도체 기억 장치의 개발이 각 반도체 제조사에서 한창 행해지기 시작하 였다.

이 새로운 반도체 기억 장치는, 내부의 메모리 셀은 DRAM에서의 메모리 셀과 동일한 것을 사용한다. 한편, 이 반도체 기억 장치에 입력되는 제어 신호나 어드레스 신호 등의 외부 인터페이스는 SRAM과 동일하다. 또한, 이 새로운 반도체 기억 장치의 리프레쉬 동작은, 종래의 DRAM의 리프레쉬 동작 또는 셀프 리프레쉬 동작과 같이 외부로부터의 신호에 의해 제어되는 것이 아니라, 반도체 기억 장치 내부의 리프레쉬 회로로부터 주기적으로 출력되는 리프레쉬 지령 신호 /REFE에 근거하여 실행된다(예를 들면, 일본 특허 공개 제2002-352577호 공보 참조). 이 새로운 반도체 기억 장치를, 그 기능에 근거하여, 완전 히든 리프레쉬 기능이 부여된 DRAM이라고 칭한다. 이 완전 히든 리프레쉬 기능이 부여된 DRAM의 개발에 의해, 휴대 단말의 고기능화에 대한 대응이 가능해지고 있다.

또한, 셀프 리프레쉬 모드시에, 각 웨이(way)(워드선 그룹)에 상위 어드레스를 할당하고 또한 각 웨이에 속하는 각 워드선에 하위 어드레스를 할당하고, 1개의 웨이가 선택되고 있는 기간 동안, 그 웨이를 선택하는 웨이 선택 신호를 활성화 레벨로 유지하고 비활성화 레벨로 리셋하지 않도록 하여, 소비 전력을 저감화한 DRAM도 있다(예를 들면, 일본 특허 공개 평성 제09-161477호 공보 참조).

완전 히든 리프레쉬 기능이 부여된 DRAM은 휴대 단말에서 사용되기 때문에, 완전 히든 리프레쉬 기능이 부여된 DRAM에서도 소비 전력의 저감화를 도모하는 것 이 중요하다.

그러나, 완전 히든 리프레쉬 기능이 부여된 DRAM에서는, 액티브 모드시에도 리프레쉬 지령 신호 /REFE에 응답하여 데이터의 리프레쉬가 실행되어, 액티브 모드시에 판독/기록 동작과 리프레쉬 동작이 공존하기 때문에, 웨이 선택 신호를 활성화 레벨로 고정하는 것은 할 수 없었다. 또한, 액티브 모드와의 정합성을 취하기 때문에, 스탠바이 모드에서도 하위 어드레스가 변경될 때마다 웨이 선택 신호를 비활성화 레벨로 리셋하고 있었다. 이 때문에, 소비 전류가 컸었다.

그러므로, 본 발명의 주된 목적은, 완전 히든 리프레쉬 기능을 가져, 소비 전력이 작은 반도체 기억 장치를 제공하는 것이다.

본 발명에 따른 반도체 기억 장치는, 외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치로서, 복수행 복수열로 배치된 복수의 메모리 셀과, 각각 복수행에 대응해서 마련된 복수의 워드선과, 각각 복수열에 대응해서 마련된 복수의 비트선 쌍을 포함하고, 복수의 워드선은 복수의 워드선 그룹으로 분할된 메모리 셀 어레이와, 미리 정해진 제 1 주기를 갖는 클럭 신호를 출력하는 발진기와, 클럭 신호에 동기해서 동작하고, 복수의 워드선 그룹을 제 1 주기의 복수배의 제 2 주기에서 순차적으로 선택하여, 데이터의 판독/기록을 실행하는 것이 가능한 액티브 모드시에는, 선택한 워드선 그룹을 나타내는 그룹 선택 신호를 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레 벨로 리셋하고, 데이터를 유지하는 스탠바이 모드시에는, 그룹 선택 신호를 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 그룹 선택 회로와, 그룹 선택 회로에 의해서 선택되어 있는 워드선 그룹에 속하는 복수의 워드선을 제 1 주기에서 순차적으로 선택하고, 선택한 워드선을 나타내는 워드선 선택 신호를 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 워드선 선택 회로와, 각 워드선에 대응해서 마련되고, 대응하는 그룹 선택 신호와 대응하는 워드선 선택 신호와의 양쪽이 활성화 레벨로 되어 있는 경우에 대응하는 워드선을 선택 레벨로 하는 워드 드라이버와, 워드 드라이버에 의해서 선택 레벨로 된 워드선에 대응하는 각 메모리 셀의 데이터의 리프레쉬를 실행하는 리프레쉬 실행 회로를 구비한 것이다.

따라서, 스탠바이 모드시에 하나의 워드선 그룹을 선택하고 있는 기간 동안, 그룹 선택 신호를 활성화 레벨로 유지하고 비활성화 레벨로 리셋하지 않기 때문에, 워드선을 선택할 때마다 그룹 선택 신호를 비활성화 레벨로 리셋하고 있었던 종래에 비해서 소비 전력이 작아진다.

또한, 본 발명에 따른 다른 반도체 기억 장치는, 외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치로서, 복수의 메모리 블록으로 분할되고, 각 메모리 블록은, 복수행 복수열로 배치된 복수의 메모리 셀과, 각각 복수행에 대응해서 마련된 복수의 워드선과, 각각 복수열에 대응해서 마련된 복수의 비트선 쌍을 포함하는 메모리 셀 어레이와, 미리 정해진 제 1 주기를 갖는 클럭 신호를 출력하는 발진기와, 클럭 신호에 동기해서 동작하고, 복수의 워드선을 제 1 주기의 복수배의 제 2 주기에서 순차적으로 선택하여, 데이터의 판독/기록을 실행하는 것이 가능한 액티브 모드시에는, 선택한 워드선을 나타내는 워드선 선택 신호를 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 데이터를 유지하는 스탠바이 모드시에는, 워드선 선택 신호를 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 워드선 선택 회로와, 복수의 메모리 블록을 제 1 주기에서 순차적으로 선택하고, 선택한 메모리 블록을 나타내는 블록 선택 신호를 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 블록 선택 회로와, 각 워드선에 대응해서 마련되고, 대응하는 워드선 선택 신호와 대응하는 블록 선택 신호와의 양쪽이 활성화 레벨로 되어 있는 경우에 대응하는 워드선을 선택 레벨로 하는 워드 드라이버와, 워드 드라이버에 의해서 선택 레벨로 된 워드선에 대응하는 각 메모리 셀의 데이터의 리프레쉬를 실행하는 리프레쉬 실행 회로를 구비한 것이다.

따라서, 스탠바이 모드시에 하나의 워드선을 선택하고 있는 기간 동안, 워드선 선택 신호를 활성화 레벨로 유지하고 비활성화 레벨로 리셋하지 않기 때문에, 메모리 블록을 선택할 때마다 워드선 선택 신호를 비활성화 레벨로 리셋하고 있었던 종래에 비해서 소비 전력이 작아진다.

또한, 본 발명의 또 다른 반도체 기억 장치는, 외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치로서, 복수의 메모리 블록으로 분할되고, 각 메모리 블록은, 복수행 복수열로 배치된 복수의 메모리 셀과, 각각 복수행에 대응해서 마련된 복수의 워드선과, 각각 복 수열에 대응해서 마련된 복수의 비트선 쌍을 포함하는 메모리 셀 어레이와, 복수의 메모리 블록의 각 사이에 마련되고, 인접하는 메모리 블록의 선택 레벨로 된 워드선에 대응하는 각 메모리 셀의 데이터의 리프레쉬를 실행하는 리프레쉬 실행 회로와, 미리 정해진 제 1 주기를 갖는 클럭 신호를 출력하는 발진기와, 클럭 신호에 동기해서 동작하고, 복수의 메모리 블록을 제 1 주기의 복수배의 제 2 주기에서 순차적으로 선택하여, 데이터의 판독/기록을 실행하는 것이 가능한 액티브 모드시에는, 선택한 메모리 블록을 나타내는 블록 선택 신호를 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 데이터를 유지하는 스탠바이 모드시에는, 블록 선택 신호를 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 블록 선택 회로와, 블록 선택 회로에 의해서 선택되어 있는 메모리 블록에 속하는 복수의 워드선을 제 1 주기에서 순차적으로 선택하고, 선택한 워드선을 나타내는 워드선 선택 신호를 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 워드선 선택 회로와, 각 메모리 블록에 대응해서 마련되고, 대응하는 블록 선택 신호가 활성화 레벨로 되어 있는 기간에, 대응하는 메모리 블록과 대응하는 리프레쉬 실행 회로를 접속하고 또한 해당 리프레쉬 실행 회로와 다른 메모리 블록을 분리하는 접속 회로와, 각 워드선에 대응해서 마련되고, 대응하는 블록 선택 신호와 대응하는 워드선 선택 신호와의 양쪽이 활성화 레벨로 되어 있는 경우에 대응하는 워드선을 선택 레벨로 하는 워드 드라이버를 구비한 것이다.

따라서, 스탠바이 모드시에 하나의 메모리 블록을 선택하고 있는 기간 동안, 블록 선택 신호를 활성화 레벨로 유지하고 비활성화 레벨로 리셋하지 않기 때문에, 워드선을 선택할 때마다 블록 선택 신호를 비활성화 레벨로 리셋하고 있었던 종래에 비해서 소비 전력이 작아진다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부하는 도면과 관련해서 이해할 수 있는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.

[실시예 1]

도 1은 본 발명의 실시예 1에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 전체 구성을 나타내는 블록도이다. 도 1에서, 이 완전 히든 리프레쉬 기능이 부여된 DRAM은 칩 인에이블 신호 /CE, 출력 인에이블 신호 /OE, 기록 인이에블 신호 /WE 및 제어 신호 /LB, /UB를 받는 제어 신호 입력 단자군(1)과, 열 어드레스 신호 A0~Ai(i는 0 이상의 정수임)가 입력되는 열 어드레스 입력 단자군(2)과, 행 어드레스 신호 Ai+1~Aj(j는 자연수임)가 입력되는 행 어드레스 입력 단자군(3)과, 상위 데이터 신호 DQ0~DQ7이 입출력되는 하위 데이터 입출력 단자군(4)과, 상위 데이터 신호 DQ8~DQ15가 입출력되는 상위 데이터 입출력 단자군(5)과, 전원 전위 VCC가 인가되는 전원 단자(6)와, 접지 전위 GND가 인가되는 접지 단자(7)를 포함한다.

칩 인에이블 신호 /CE는 완전 히든 리프레쉬 기능이 부여된 DRAM을 액티브 모드로 설정하는 신호이다. 출력 인에이블 신호 /OE는 완전 히든 리프레쉬 기능이 부여된 DRAM을 판독 모드로 설정하고 또한 출력 버퍼를 활성화시키는 신호이다. 기록 인에이블 신호 /WE는 완전 히든 리프레쉬 기능이 부여된 DRAM을 기록 모드로 설정하는 신호이다. 제어 신호 /LB는 하위 데이터 신호 DQ0~DQ7의 입출력을 실행하는 것을 선택하는 신호이다. 제어 신호 /UB는 상위 데이터 신호 DQ8~DQ15의 입출력을 실행하는 것을 선택하는 신호이다.

완전 히든 리프레쉬 기능이 부여된 DRAM은 또한, 외부로부터 제어 신호 입력 단자군(1)을 거쳐서 인가된 제어 신호 /CE, /OE, …에 따라서 여러 가지의 내부 제어 신호를 생성하고, 완전 히든 리프레쉬 기능이 부여된 DRAM을 기록 모드, 판독 모드, 리프레쉬 모드라고 한 소정의 동작 모드로 설정하는 제어 회로(10)와, 외부로부터 열 어드레스 입력 단자군(2)을 거쳐서 인가된 열 어드레스 신호 A0~Ai를 내부에 전달하는 열 어드레스 버퍼(11)와, 외부로부터 행 어드레스 입력 단자군(3)을 거쳐서 인가된 행 어드레스 신호 Ai+1~Aj를 내부에 전달하는 행 어드레스 버퍼(12)를 포함한다.

완전 히든 리프레쉬 기능이 부여된 DRAM은 또한, 열 어드레스 버퍼(11)로부터 인가된 열 어드레스 신호 A0~Ai에 따라서 열 어드레스를 지정하는 열 디코더(13)와, 행 어드레스 버퍼(12)로부터 인가된 행 어드레스 신호 Ai+1~Aj에 따라서 행 어드레스를 지정하고, 또한, 제어 회로(10)로부터의 리프레쉬 지령 신호 /REFE에 응답하여 내부 행 어드레스 신호를 생성하고, 생성한 내부 행 어드레스 신호에 따라서 행 어드레스를 지정하는 행 디코더(14)와, 행렬 형상으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이(15)와, 메모리 셀의 데이터의 리프레쉬, 메모리 셀로의 데이터의 기록, 및 메모리 셀의 데이터의 판독을 실행하는 센스 앰프(sense amplifier)+입출력 제어 회로(16)를 포함한다. 메모리 셀 어레이(15)와 센 스 앰프+입출력 제어 회로(16)는 메모리 매트(17)를 구성한다.

완전 히든 리프레쉬 기능이 부여된 DRAM은 또한, 하위 데이터 입출력 단자군(4)을 거쳐서 인가된 하위의 기록 데이터 신호 D0~D7을 센스 앰프+입출력 제어 회로(16)에 전달하는 하위 입력 버퍼(18)와, 센스 앰프+입출력 제어 회로(16)로부터 인가된 하위의 판독 데이터 신호 Q0~Q7을 하위 데이터 입출력 단자군(4)에 출력하는 하위 출력 버퍼(19)와, 상위 데이터 입출력 단자군(5)을 거쳐서 인가된 상위의 기록 데이터 신호 D8~D15를 센스 앰프+입출력 제어 회로(16)에 전달하는 상위 입력 버퍼(20)와, 센스 앰프+입출력 제어 회로(16)로부터 인가된 상위의 판독 데이터 신호 Q8~Q15를 상위 데이터 입출력 단자군(5)에 출력하는 상위 출력 버퍼(21)를 포함한다. 센스 앰프+입출력 제어 회로(16)와 버퍼(18~21)는 전역 신호 입출력선 쌍 그룹 GIO에 의해 접속되어 있다.

도 2는 도 1에 나타낸 행 디코더(14) 및 메모리 매트(17)의 레이아웃을 나타내는 도면이다. 도 2를 참조하여, 이 완전 히든 리프레쉬 기능이 부여된 DRAM에서는, 이른바 교대로 공유 센스 앰프 방식이 채용되어 있다. 즉, 메모리 셀 어레이(15)는 복수의 메모리 블록 BK1~BKm(m은 2 이상의 정수임)으로 분할되고, 센스 앰프+입출력 제어 회로(16)가 복수의 센스 앰프대 SA0~SAm에 분산 배치되며, 센스 앰프대 SA0~SAm 사이에 각각 메모리 블록 BK1~BKm이 배치된다.

센스 앰프대 SA0에는 인접하는 메모리 블록 BK1의 예를 들어 짝수열에 대응해서 복수의 센스 앰프(22)가 마련된다. 센스 앰프대 SA1에는 인접하는 메모리 블록 BK1과 BK2의 예를 들어 홀수열에 대응해서 복수의 센스 앰프(22)가 마련된다. 센스 앰프대 SA1의 센스 앰프(22)는 메모리 블록 BK1과 BK2에서 공용된다. 센스 앰프대 SA1의 센스 앰프(22)가 메모리 블록 BK1과 BK2의 어느 측에서 사용될지는, 행 디코더(14)로부터 입력되는 신호 BLIL1, BLIR1에 의해 결정된다. 다른 센스 앰프대 SA2~SAm도 마찬가지이다.

또한, 행 디코더(14)는 복수의 워드 드라이버군 WD1~WDm을 포함한다. 워드 드라이버군 WD1~WDm은 각각 메모리 블록 BK1~BKm에 대응해서 마련된다. 워드 드라이버군 WD1은 신호군 X 및 신호 RX0-1, RX1-1에 응답하여, 메모리 블록 BK1 중 어느 하나의 행을 선택한다. 신호 BLIL1, BLIR1, 신호군 X, 신호 RX0-1, RX1-1은 행 어드레스 신호 Ai+1~Aj 등에 근거하여, 행 디코더(14)내에서 생성된 신호이다. 다른 워드 드라이버군 WD2~WDm도 마찬가지이다.

도 3은 도 2에 나타낸 메모리 블록 BK1 및 그 주변의 구성을 나타내는, 일부를 생략한 회로 블록도이다. 도 3을 참조하여, 메모리 블록 BK1은 복수행 복수열로 배치된 복수의 메모리 셀 MC와, 각각 복수행에 대응해서 마련된 복수의 워드선 WL과, 각각 복수열에 대응해서 마련된 복수의 비트선 쌍 BLP를 포함한다. 메모리 셀 MC는 액세스용의 MOS 트랜지스터 Q와 정보 기억용의 캐패시터 C를 포함한다. 워드선 WL은 워드 드라이버군 WD1의 출력을 전달하여, 선택된 행의 메모리 셀 MC를 활성화시킨다. 비트선 쌍 BLP는 서로 상보인 신호가 전달되는 비트선 BL, /BL을 포함하고, 선택된 메모리 셀 MC와 데이터 신호의 입출력을 실행한다.

메모리 블록 BK1의 홀수열의 비트선 쌍 BLP는 전송 게이트(31)를 거쳐서 센스 앰프(22)에 접속되고, 또한 전송 게이트(34)를 거쳐서 메모리 블록 BK2의 홀수 열의 비트선 쌍 BLP에 접속된다. 전송 게이트(31)는 각각 비트선 BL, /BL과 센스 앰프(22)의 입출력 노드 N1, N2 사이에 접속되는 N채널 MOS 트랜지스터(32, 33)를 포함한다. N채널 MOS 트랜지스터(32, 33)의 게이트는 모두 신호 BLIL1을 받는다. 전송 게이트(34)는 각각 비트선 BL, /BL과 센스 앰프(22)의 입출력 노드 N1, N2 사이에 접속되는 N채널 MOS 트랜지스터(35, 36)를 포함한다. N채널 MOS 트랜지스터(35, 36)의 게이트는 모두 신호 BLIR1을 받는다. 전송 게이트(31, 34)는 메모리 블록 BK1과 BK2 중, 선택된 쪽의 메모리 블록(예를 들면, BK1)과 센스 앰프(22)를 접속하고, 다른쪽의 메모리 블록(이 경우는, BK2)과 센스 앰프(22)를 차단한다.

센스 앰프(22)는 각각 입출력 노드 N1, N2와 노드 N3 사이에 접속된 N채널 MOS 트랜지스터(23, 24)와, 각각 입출력 노드 N1, N2와 노드 N4 사이에 접속된 P채널 MOS 트랜지스터(26, 27)를 포함한다. MOS 트랜지스터(23, 26)의 게이트는 모두 입출력 노드 N2에 접속되고, MOS 트랜지스터(24, 27)의 게이트는 모두 입출력 노드 N1에 접속된다. 또한, 센스 앰프(22)는 노드 N3과 접지 전위 GND의 노드 사이에 접속된 N채널 MOS 트랜지스터(25)와, 노드 N4와 전원 전위 VCC의 노드 사이에 접속된 P채널 MOS 트랜지스터(28)를 포함한다. MOS 트랜지스터(25, 28)의 게이트는 각각 센스 앰프 활성화 신호 SANE, SAPE를 받는다. 센스 앰프(22)는 메모리 셀 MC가 활성화된 후에 비트선 BL, /BL 사이에 나타나는 미소 전위차를 전원 전압 VCC로 증폭한다.

또한, 전송 게이트(31과 34) 사이에, 메모리 셀 MC가 활성화되기 전에 비트선 BL, /BL을 비트선 프리차지 전위 VCC/2로 이퀄라이즈하기 위한 비트선 이퀄라이 즈 회로(40)가 마련된다. 비트선 이퀄라이즈 회로(40)는 각각 센스 앰프(22)의 입출력 노드 N1, N2와 노드 N5 사이에 접속된 N채널 MOS 트랜지스터(41, 42)와, 입출력 노드 N1과 N2 사이에 접속된 N채널 MOS 트랜지스터(43)를 포함한다. MOS 트랜지스터(41~43)의 게이트는 비트선 이퀄라이즈 신호 BLEQ를 받는다. 노드 N5에는 비트선 프리차지 전위 VCC/2가 인가된다.

또한, 이 완전 히든 리프레쉬 기능이 부여된 DRAM에서는 2웨이 방식이 채용되어 있다. 메모리 블록 BK1의 복수의 워드선 WL은 2개의 웨이 W0, W1로 분할된다. 웨이 W0은 홀수행의 워드선 WL을 포함하고, 웨이 W1은 짝수행의 워드선 WL을 포함한다. 메모리 블록 BK1의 웨이 W0, W1에 각각 신호 RX0-1, RX1-1이 할당되고, 각 웨이 W0, W1에 속하는 각 워드선 WL에 신호군 X가 할당되어 있다. 메모리 블록 BK1의 각 워드선 WL은 신호 RX0-1, RX1-1과 신호군 X에 의해 특정된다.

이 2웨이 방식을 구성하기 위해서, 워드 드라이버군 WD1은 메모리 블록 BK1의 각 홀수행에 대응해서 마련된 워드 드라이버(AND 게이트)(50)와, 각 짝수행에 대응해서 마련된 워드 드라이버(AND 게이트)(51)와, 각 인접하는 워드 드라이버(50과 51)에 대응해서 마련된 워드 드라이버(AND 게이트)(52)를 포함한다. 워드 드라이버(52)는 신호군 X1을 받는다. 워드 드라이버(50)는 워드 드라이버(52)의 출력과 신호 RX0-1을 받는다. 워드 드라이버(51)는 워드 드라이버(52)의 출력과 신호 RX1-1을 받는다. 워드 드라이버(50, 51)의 출력은 각각 대응하는 워드선 WL에 인가된다. 예를 들면, 신호군 X1이 전부 활성화 레벨의 「H」 레벨(승압 전위 Vpp)로 되고, 또한, 웨이 W0을 선택하는 신호 RX0-1이 활성화 레벨의 「H」 레벨(승압 전위 Vpp)로 되었을 때, 제 1 번째의 워드선 WL1이 선택 레벨의 「H」 레벨(승압 전위 Vpp)로 된다. 다른 메모리 블록 BK2~BKm도 마찬가지이다. 또한, 워드 드라이버(50~52)는 CMOS 트랜지스터로 구성되어 있더라도 무방하고, N채널 MOS 트랜지스터로 구성되어 있더라도 무방하다. 또한, 워드 드라이버(50~52)는 승압 전위 Vpp와 접지 전위 GND로 구동된다.

다음에, 도 1~도 3에서 나타낸 완전 히든 리프레쉬 기능이 부여된 DRAM의 동작을 간단하게 설명한다. 기록 모드에서는, 열 디코더(13)에 의해서 열 어드레스 신호 A0~Ai에 따른 열의 비트선 쌍 BLP가 선택되고, 선택된 비트선 쌍 BLP는 센스 앰프+입출력 제어 회로(16) 및 전역 신호 입출력선 쌍 그룹 GIO를 거쳐서 입력 버퍼(18, 20)에 접속된다. 입력 버퍼(18, 20)는 신호 /WE에 응답하여, 데이터 입출력 단자군(4, 5)으로부터의 기록 데이터 신호를 전역 신호 입출력선 쌍 그룹 GIO를 거쳐서 선택된 비트선 쌍 BLP에 인가한다. 기록 데이터는 비트선 BL, /BL 사이의 전위차로서 인가된다. 이어서, 행 디코더(14)가 행 어드레스 신호 Ai+1~Aj에 따른 행의 워드선 WL을 소정 시간만 선택 레벨의 「H」 레벨로 상승시키고, 그 행의 메모리 셀 MC의 MOS 트랜지스터 Q를 도통시킨다. 선택된 메모리 셀 MC의 캐패시터 C에는, 비트선 BL 또는 /BL의 전위에 따른 양의 전하가 축적된다.

메모리 셀 MC의 캐패시터 C의 전하는 서서히 유출하기 때문에 데이터의 리프레쉬가 실행된다. 행 디코더(14)내에서 생성된 내부 행 어드레스 신호가 예를 들어 메모리 블록 BK1내의 소정의 워드선 WL을 지정하는 것인 경우는, 도 3에서, 신호 BLIR1, BLEQ가 「H」 레벨로부터 「L」 레벨로 하강하여, 전송 게이트(34)의 MOS 트랜지스터(35, 36)와 비트선 이퀄라이즈 회로(40)의 MOS 트랜지스터(41~43)가 비도통으로 된다. 행 디코더(14)는 그 내부 어드레스 신호에 따른 행의 워드선 WL을 「H」 레벨로 상승시킨다. 비트선 BL, /BL의 전위는 활성화된 메모리 셀 MC의 캐패시터 C의 전하량에 따라서 미소량만큼 변화된다.

이어서, 센스 앰프 활성화 신호 SANE가 「H」 레벨로 상승되고, 센스 앰프 활성화 신호 SAPE가 「L」 레벨로 하강되어 센스 앰프(22)가 활성화된다. 비트선 BL의 전위가 비트선 /BL의 전위보다도 미소량만큼 높을 때, MOS 트랜지스터(24, 26)의 저항값이 MOS 트랜지스터(23, 27)의 저항값보다도 낮아져, 비트선 BL의 전위가 「H」 레벨까지 인상되고, 비트선 /BL의 전위가 「L」 레벨까지 인하된다. 반대로, 비트선 /BL의 전위가 비트선 BL의 전위보다도 미소량만큼 높을 때, MOS 트랜지스터(23, 27)의 저항값이 MOS 트랜지스터(24, 26)의 저항값보다도 작아져, 비트선 /BL의 전위가 「H」 레벨까지 인상되고, 비트선 BL의 전위가 「L」 레벨까지 인하된다. 워드선 WL이 비선택 레벨의 「L」 레벨로 하강되고, 신호 BLIR1, BLEQ, SANE, SAPE가 리셋되어, 그 워드선 WL에 대한 데이터의 리프레쉬(재기록)가 종료한다. 이러한 사이클이 메모리 블록 BK1의 각 워드선 WL에 대해서 실행되고, 이어서 메모리 블록 BK2의 각 워드선 WL에 대해서 실행되어 간다.

판독 모드에서는, 행 디코더(14)에 따라서 선택된 행의 메모리 셀 MC의 데이터가 리프레쉬 모드시와 마찬가지로 하여 비트선 쌍 BLP에 판독되고, 열 디코더(13)에 의해서 선택된 열의 비트선 쌍 BLP의 데이터가 전역 신호 입출력선 쌍 그룹 GIO를 거쳐서 출력 버퍼(19, 21)에 인가된다. 출력 버퍼(19, 21)는 신호 /OE에 응 답하여, 판독 데이터 Q를 데이터 입출력 단자군(4, 5)에 출력한다.

다음에, 이 완전 히든 리프레쉬 기능이 부여된 DRAM의 특징으로 되는 리프레쉬 방법에 대해서 상세하게 설명한다. 도 4는 제어 회로(10)에 포함되고, 리프레쉬 지령 신호 /REFE를 출력하는 리프레쉬 지령 회로(55)의 구성을 나타내는 회로 블록도이다. 도 4를 참조하여, 리프레쉬 지령 회로(55)는 지령 신호 활성화 회로(56), 판정 회로(57), NAND 게이트(58, 61), 인버터(59), 지연 회로(60, 66), 플립플롭(62), 및 버퍼(65)를 포함한다.

지령 신호 활성화 회로(56)는 리프레쉬 지령 신호 /REFE를 활성화시키기 위해서 리프레쉬 플래그 신호 Refflag를 주기적으로 활성화 레벨의 「H」 레벨로 한다. 판정 회로(57)는 리프레쉬 지령 신호 /REFE를 출력할지 여부를 판정하여, 출력하는 경우는 판정 신호 Refwin을 활성화 레벨의 「H」 레벨로 하고, 출력하지 않는 경우는 판정 신호 Refwin을 비활성화 레벨의 「L」 레벨로 한다.

NAND 게이트(58)는 리프레쉬 플래그 신호 Refflag와 판정 신호 Refwin을 받아서, 그들의 논리곱 신호의 반전 신호 /REFSF를 출력한다. 신호 /REFSF는 리프레쉬 플래그 신호 Refflag와 판정 신호 Refwin이 모두 「H」 레벨로 된 경우에 활성화 레벨의 「L」 레벨로 된다. 인버터(59)는 NAND 게이트(58)의 출력 신호 /REFSF의 반전 신호 φA1을 출력한다. 지연 회로(60)는 신호 /REFSF를 일정 시간만큼 지연시킨다. NAND 게이트(61)는 인버터(59)의 출력 신호 φA1과 지연 회로(60)의 출력 신호를 받아서, 그들의 논리곱 신호의 반전 신호 /REFS를 출력한다. 신호 /REFS는 신호 /REFSF가 「H」 레벨로부터 「L」 레벨로 하강된 것에 따라서, 지연 회로(60)의 지연 시간만 「L」 레벨로 된다.

플립플롭(62)은 NAND 게이트(63, 64)로 구성된다. NAND 게이트(63)는 신호 /REFS와 NAND 게이트(64)의 출력 신호 φA3을 받아서, 그들의 논리곱 신호의 반전 신호 φA2를 출력한다. NAND 게이트(65)는 NAND 게이트(64)의 출력 신호 φA2와 지연 회로(66)의 출력 신호 φA4를 받아서, 그들의 논리곱 신호의 반전 신호 φA3을 출력한다. 플립플롭(62)은 신호 /REFS의 하강 에지에 응답해서 세트되고, 신호 φA4의 하강 에지에 응답해서 리셋된다. 플립플롭(62)이 세트되면 신호 φA3이 「L」 레벨로 되고, 플립플롭(62)이 리셋되면 신호 φA3이 「H」 레벨로 된다. 버퍼(65)는 신호 φA3을 버퍼링하여 리프레쉬 지령 신호 /REFE로서 출력한다. 지연 회로(66)는 리프레쉬 지령 신호 /REFE를 일정 시간만큼 지연시킨 신호 φA4를 출력한다.

도 5는 도 4의 지령 신호 활성화 회로(56)의 구성을 나타내는 회로 블록도이다. 도 5를 참조하여, 지령 신호 활성화 회로(56)는 타이머 회로(71), 플립플롭(72), NAND 게이트(75), 인버터(76, 77), 및 지연 회로(78)를 포함한다. 타이머 회로(71)는 링 발진기를 포함하고, 소정의 주기로 활성화 레벨의 「L」 레벨로 되는 사이클 신호 /Refcyc를 출력한다. 인버터(77)는 리프레쉬 지령 신호 /REFE의 반전 신호를 출력한다. 지연 회로(78)는 인버터(77)의 출력 신호를 소정 시간만큼 지연시킨 신호 φA13을 출력한다. NAND 게이트(75)는 리프레쉬 지령 신호 /REFE와 지연 회로(78)의 출력 신호 φA13을 받아서, 그들의 논리곱 신호의 반전 신호 φA12를 출력한다. 신호 φA12는 신호 /REFE가 「L」 레벨로부터 「H」 레벨로 상승 된 것에 따라서, 지연 회로(78)의 지연 시간만 「L」 레벨로 된다.

플립플롭(72)은 NAND 게이트(73, 74)로 구성된다. NAND 게이트(73)는 사이클 신호 /Refcyc와 NAND 게이트(74)의 출력 신호 φA11을 받아서, 그들의 논리곱 신호의 반전 신호 φA10을 출력한다. NAND 게이트(74)는 NAND 게이트(73)의 출력 신호 φA10과 NAND 게이트(75)의 출력 신호 φA12를 받아서, 그들의 논리곱 신호의 반전 신호 φA11을 출력한다. 플립플롭(72)은 신호 /Refcyc의 하강 에지에 응답해서 세트되고, 신호 φA12의 하강 에지에 응답해서 리셋된다. 플립플롭(72)이 세트되면 신호 φA11이 「L」 레벨로 되고, 플립플롭(72)이 리셋되면 신호 φA11이 「H」 레벨로 된다. 인버터(76)는 플립플롭(72)의 출력 신호 φA11의 반전 신호를 리프레쉬 플래그 신호 Refflag로서 출력한다.

도 6은 도 4의 판정 회로(57)의 구성을 나타내는 회로 블록도이다. 도 6을 참조하여, 판정 회로(57)는 AND 게이트(81, 82), OR 게이트(83), 인버터(84), 및 지연 회로(85)를 포함한다. AND 게이트(81)는 내부 판독 인에이블 신호 int/RE와 내부 기록 인에이블 신호 int/WE를 받아서, 그들의 논리곱 신호 φA20을 출력한다. 또한, 제어 회로(10)는 외부로부터 제어 신호 입력 단자군(1)을 거쳐서 인가되는 출력 인에이블 신호 /OE에 응답해서 내부 판독 인에이블 신호 int/RE를 생성하고, 외부로부터 제어 신호 입력 단자군(1)을 거쳐서 인가되는 기록 인에이블 신호 /WE에 응답해서 내부 기록 인에이블 신호 int/WE를 생성한다.

인버터(84)는 AND 게이트(81)의 출력 신호 φA20의 반전 신호를 출력한다. 지연 회로(85)는 인버터(84)의 출력 신호를 소정 시간만큼 지연시킨 신호 φA21을 출력한다. AND 게이트(82)는 AND 게이트(81)의 출력 신호 φA20과 지연 회로(85)의 출력 신호 φA21을 받아서, 그들의 논리곱 신호 φA22를 출력한다. OR 게이트(83)는 AND 게이트(82)의 출력 신호 φA22와 내부 칩 인에이블 신호 int/CE를 받아서, 그들의 논리합 신호를 판정 신호 Refwin으로서 출력한다. 또한, 제어 회로(10)는 외부로부터 제어 신호 입력 단자군(1)을 거쳐서 인가되는 칩 인에이블 신호 /CE에 응답해서 내부 칩 인에이블 신호 int/CE를 생성한다.

다음에, 도 4~도 6에 나타낸 리프레쉬 지령 회로(55)의 동작에 대해서 설명한다. 먼저, 데이터의 기록 및 판독이 실행되지 않는 경우, 즉 내부 판독 인에이블 신호 int/RE와 내부 기록 인에이블 신호 int/WE가 모두 「H」 레벨로 고정되어 있는 경우에서의 리프레쉬 지령 회로(55)의 동작을 도 7을 이용하여 설명한다.

내부 판독 인에이블 신호 int/RE와 내부 기록 인에이블 신호 int/WE가 모두 「H」 레벨로 고정되어 있는 경우는, 도 6의 AND 게이트(82)의 출력 신호 φA22가 「L」 레벨로 고정되고, 내부 칩 인에이블 신호 int/CE, 즉 칩 인에이블 신호 /CE가 판정 신호 Refwin로 된다. 즉, 칩 인에이블 신호 /CE가 비활성화 레벨의 「H」 레벨일 때, 완전 히든 리프레쉬 기능이 부여된 DRAM은 스탠바이 모드로 설정되고, 판정 회로(57)는 리프레쉬 동작을 실행하는 것이 가능하여, 리프레쉬 지령 회로(55)가 리프레쉬 지령 신호 /REFE를 활성화 레벨의 「L」 레벨로 할 수 있다고 판정하고, 판정 신호 Refwin을 활성화 레벨의 「H」 레벨로 한다.

시각 t1에서, 타이머 회로(71)로부터 출력되는 사이클 신호 /Refcyc가 「H」 레벨로부터 「L」 레벨로 하강되면, 플립플롭(72)이 세트되어 리프레쉬 플래그 신 호 Refflag가 「L」 레벨로부터 「H」 레벨로 하강된다. 이에 따라서 도 4의 NAND 게이트(58)는 「H」 레벨로 된 판정 신호 Refwin과 「H」 레벨로 된 리프레쉬 플래그 신호 Refflag를 받아서, 신호 /REFSF를 활성화 레벨의 「L」 레벨로 하고, NAND 게이트(61)는 지연 회로(60)의 지연 시간만 신호 /REFS를 「L」 레벨로 한다.

신호 /REFS의 하강 에지에 응답해서 플립플롭(62)이 리셋되고, 리프레쉬 지령 신호 /REFE가 활성화 레벨의 「L」 레벨로 하강된다. 지연 회로(66)의 지연 시간의 경과 후에 플립플롭(62)이 리셋되어, 리프레쉬 지령 신호 /REFE가 「H」 레벨로 하강된다. 이렇게 해서, 리프레쉬 지령 신호 /REFE가 시각 t1으로부터 소정 시간만큼 활성화 레벨의 「L」 레벨로 된다.

이상의 동작에 의해, 시각 t1에서 지령 신호 활성화 회로(56)로부터 출력된 리프레쉬 플래그 신호 Refflag가 활성화됐을 때, 판정 회로(57)는 리프레쉬 동작을 실행할 수 있다고 판정하여 판정 신호 Refwin을 활성화 레벨의 「H」 레벨로 하고 있다. 따라서, 완전 히든 리프레쉬 기능이 부여된 DRAM이 스탠바이 모드일 때에 리프레쉬 동작을 실행하는 것이 가능하게 된다.

리프레쉬 지령 회로(55)로부터 출력되는 리프레쉬 지령 신호 /REFE는 지연 회로(66)에서 설정된 일정 시간 경과 후의 시각 t2에서 비활성화된다. 이 때, 도 5의 NAND 게이트(75)의 출력 신호 φA12는 「L」 레벨로 되고, 플립플롭(72)이 리셋되어 리프레쉬 플래그 신호 Refflag가 비활성화 레벨의 「L」 레벨로 된다.

다음에, 시각 t2'에서, 칩 인에이블 신호 /CE가 활성화 레벨의 「L」 레벨로 하강된다. 이에 의해, 완전 히든 리프레쉬 기능이 부여된 DRAM은 액티브 모드로 설정되고, 판정 회로(57)는 판독 동작 또는 기록 동작이 종료하지 않으면 리프레쉬 동작을 실행할 수 없다고 판정하여, 판정 신호 Refwin을 비활성화 레벨의 「L」 레벨로 한다.

다음에 시각 t3에서, 일정 주기로 활성 상태로 되는 사이클 신호 /Refcyc가 활성화 레벨의 「L」 레벨로 되면, 도 5의 플립플롭(72)이 리셋되어 리프레쉬 플래그 신호 Refflag가 활성화 레벨의 「H」 레벨로 된다.

그러나, 판정 회로(57)로부터 출력되는 판정 신호 Refwin은 비활성화 레벨의 「L」 레벨이기 때문에, NAND 게이트(61)의 출력 신호 /REFS는 비활성화 레벨의 「H」 레벨 그대로 변화되지 않는다. 따라서, 리프레쉬 지령 신호 /REFE는 비활성 레벨의 「H」 레벨 그대로 변화되지 않는다.

또한, 리프레쉬 지령 신호 /REFE가 「H」레벨 그대로 변화되지 않기 때문에, 도 5의 NAND 게이트(75)의 출력 신호 φA12는 「H」 레벨 그대로 변화되지 않고, 플립플롭(72)의 출력 신호 φA11은 「L」 레벨 그대로 변화되지 않는다. 그 결과, 리프레쉬 플래그 신호 Refflag는 시각 t3 이후 활성화 레벨의 「H」 레벨로 된다.

이상과 같이, 칩 인에이블 신호 /CE가 활성화 레벨의 「L」 레벨의 기간 동안은, 판정 회로(57)는 판독 동작 또는 기록 동작이 종료하지 않으면 리프레쉬 동작을 실행할 수 없다고 판정한다. 또한, 판정 회로(57)가 리프레쉬 동작을 실행하지 않는다고 판정한 기간 동안에 리프레쉬 플래그 신호 Refflag가 활성화 레벨의 「H」 레벨로 된 경우, 그 리프레쉬 플래그 신호 Refflag는 「H」 레벨로 유지된다.

계속해서 시각 t4에서, 판독 동작 및 기록 동작을 실행하는 일 없이, 칩 인에이블 신호 /CE가 비활성화 레벨의 「H」 레벨로 되고, 완전 히든 리프레쉬 기능이 부여된 DRAM이 다시 스탠바이 모드로 설정된 경우, 판정 회로(57)는 리프레쉬 동작을 실행할 수 있다고 판정하여, 판정 신호 Refwin을 활성화 레벨의 「H」 레벨로 상승시킨다.

여기서, 시각 t3 이후 리프레쉬 플래그 신호 Refflag는 활성 상태로 되어 있기 때문에, 시각 t4에서 도 4의 NAND 게이트(61)의 출력 신호 /REFS는 지연 회로(60)에서 설정한 일정 시간만큼 활성화 레벨의 「L」 레벨로 된다. 이에 따라서 플립플롭(62)이 세트되어, 리프레쉬 지령 신호 /REFE는 지연 회로(66)에서 설정된 일정 시간만큼 활성화 레벨의 「L」 레벨로 된다.

시각 t4로부터 지연 회로(66)에서 설정된 일정 시간이 경과한 시각 t5에서 리프레쉬 지령 신호 /REFE는 비활성화되고, 리프레쉬 지령 신호 /REFE의 비활성화에 응답하여 리프레쉬 플래그 신호 Refflag도 비활성화된다.

시각 t5 이후에서도, 리프레쉬 지령 회로(55)는 판정 회로(57)가 리프레쉬 동작을 실행할 수 있다고 판단한 기간 동안에, 리프레쉬 플래그 신호 Refflag가 활성화했을 때에, 리프레쉬 플래그 신호 Refflag에 응답하여 리프레쉬 지령 신호 /REFE를 활성화한다.

이상의 동작에 의해, 칩 인에이블 신호 /CE가 비활성화 레벨의 「H」 레벨인 경우, 즉 완전 히든 리프레쉬 기능이 부여된 DRAM이 스탠바이 모드인 경우는, 판정 회로(57)는 리프레쉬 동작을 실행할 수 있다고 판정한다. 칩 인에이블 신호 /CE가 활성화 레벨의 「L」 레벨인 경우, 즉 완전 히든 리프레쉬 기능이 부여된 DRAM이 액티브 모드인 경우는, 판정 회로(57)는 판독 동작 또는 기록 동작이 종료할 때까지 리프레쉬 동작을 실행할 수 없다고 판정한다.

또한, 판정 회로(57)가 리프레쉬 동작을 실행할 수 없다고 판정한 기간 동안에 있어서, 타이머 회로(71)로부터 출력되는 사이클 신호 /Refcyc가 활성화되었을 때는, 리프레쉬 플래그 신호 Refflag는 활성 상태 그대로 유지된다. 즉, 리프레쉬 동작을 대기한 상태로 된다. 그 결과, 판정 회로(57)가 리프레쉬 동작을 실행할 수 있다고 판정했을 때에, 바로 리프레쉬 동작을 실행하는 것이 가능해진다.

도 8은 데이터의 기록 및/또는 판독이 실행되는 경우, 즉 내부 판독 인에이블 신호 int/RE 및/또는 내부 기록 인에이블 신호 int/WE가 활성화 레벨의 「L」 레벨로 되는 경우에서의 리프레쉬 지령 회로(55)의 동작을 나타내는 타임 차트이다.

도 8을 참조하여, 시각 t1에서, 칩 인에이블 신호 /CE가 활성화 레벨의 「L」 레벨로 되면, 완전 히든 리프레쉬 기능이 부여된 DRAM은 액티브 모드로 설정된다. 시각 t1에서는, 내부 판독 인에이블 신호 int/RE 또는 내부 기록 인에이블 신호 int/WE는 비활성화 레벨의 「H」 레벨이기 때문에, 도 6의 AND 게이트(82)의 출력 신호 φA22는 「L」 레벨로 된다. 따라서, OR 게이트(83)로부터 출력되는 판정 신호 Refwin은 비활성화 레벨의 「L」 레벨로 된다.

계속해서 시각 t2에서, 내부 판독 인에이블 신호 int/RE 또는 내부 기록 인에이블 신호 int/WE가 활성화 레벨의 「L」 레벨로 되어, 판독 또는 기록 동작이 개시된다. 이 때, 도 6의 AND 게이트(81)의 출력 신호 φA20은 「L」 레벨로 되기 때문에, AND 게이트(82)의 출력 신호 φA22는 「L」 레벨로 된다. 따라서, OR 게이트(83)로부터 출력되는 판정 신호 Refwin은 비활성화 레벨의 「L」 레벨로 유지된다.

계속해서 시각 t3에서, 내부 판독 인에이블 신호 int/RE 또는 내부 기록 인에이블 신호 int/WE가 비활성화 레벨의 「H」 레벨로 상승되어, 판독 또는 기록 동작이 종료한다. 이 때, 도 6의 AND 게이트(81)의 출력 신호 φA20은 「H」 레벨로 된다. 또한, 지연 회로(85)의 출력 신호 φA21은 시각 t3 이후 일정 시간 Δt 동안, 「H」 레벨로 유지된다. 따라서, AND 게이트(82)의 출력 신호 φA22는 시각 t3으로부터 일정 시간 Δt 기간 동안 「H」 레벨로 된다. 따라서, OR 게이트(83)로부터 출력되는 판정 신호 Refwin은, 시각 t3 이후 일정 시간 Δt 동안, 활성화 레벨의 「H」 레벨로 유지된다. 이상의 동작에 의해, 판정 회로(57)는 판독 동작 또는 기록 동작의 종료 후, 일정 시간 Δt에서 리프레쉬 동작을 실행할 수 있다고 판정한다.

시각 t3에서는, 판정 신호 Refwin은 활성화되지만, 사이클 신호 /Refcyc는 또한 비활성 상태이다. 따라서, 지령 신호 활성화 회로(56)로부터 출력되는 리프레쉬 플래그 신호 Refflag도 비활성 상태이다. 따라서, 시각 t3에서 리프레쉬 지령 회로(55)로부터 출력되는 리프레쉬 지령 신호 /REFE는 비활성화 레벨의 「H」 레벨 그대로 변화되지 않는다.

계속해서 시각 t4에서, 사이클 신호 /Refcyc가 활성화 레벨의 「L」 레벨로 하강되면, 리프레쉬 플래그 신호 Refflag는 활성화 레벨의 「H」 레벨로 상승된다. 이 때 판정 신호 Refwin은 비활성화 레벨의 「L」 레벨이다. 따라서, 리프레쉬 지령 신호 /REFE는 비활성화 레벨의 「H」 레벨로 유지된다. 또한, 시각 t4 이후에서 리프레쉬 플래그 신호 Refflag는 활성화 레벨의 「H」 레벨로 유지된다.

계속해서 시각 t5에서, 다시 판독 또는 기록 동작이 개시되어, 시각 t6에서 판독 또는 기록 동작이 종료했을 때, 시각 t6에서 판정 신호 Refwin은 시각 t4의 때와 마찬가지로, 시각 t6 이후 일정 시간 Δt에서 활성 상태로 된다.

이 때, 리프레쉬 플래그 신호 Refflag는 시각 t4 이후 활성 상태를 유지하고 있다. 따라서, 도 4의 NAND 게이트(61)의 출력 신호 /REFS는 지연 회로(60)에서 설정된 일정 시간만큼 활성화 레벨의 「L」 레벨로 된다. 신호 /REFS가 「L」 레벨로 하강되면, 리프레쉬 지령 신호 /REFE는 시각 t6 이후 지연 회로(66)에서 설정된 일정 시간내에서 활성화 레벨의 「L」 레벨로 된다. 따라서, 리프레쉬 동작이 실행된다. 시각 t7에서 리프레쉬 지령 신호 /REFE가 비활성화되면, 이에 응답하여 리프레쉬 플래그 신호 Refflag도 비활성화된다.

또한, 시각 t6~t7의 리프레쉬 동안에 또 한번 내부 판독 인에이블 신호 int/RE 또는 내부 기록 인에이블 신호 int/WE가 활성화 레벨의 「L」 레벨로 된 경우는, 시각 t6~t7의 리프레쉬의 종료 후에 판독 또는 기록 동작이 실행된다.

이상의 동작에 의해, 판정 회로(57)는 액티브 모드에서도 판독 동작 또는 기록 동작의 종료 후 일정 기간 동안에 리프레쉬 동작을 실시할 수 있다고 판정한다. 따라서, 판정 회로(57)가 리프레쉬 동작을 실시할 수 있다고 판단했을 때, 리프레 쉬 플래그 신호 Relflag가 활성 상태이면, 리프레쉬 지령 신호 /REFE가 활성화된다. 즉, 이 완전 히든 리프레쉬 기능이 부여된 DRAM은 기록 동작 또는 판독 동작의 종료 후에 리프레쉬 동작을 실행한다. 따라서, 완전 히든 리프레쉬 기능이 부여된 DRAM이 액티브 모드인 경우이더라도, 리프레쉬 동작과 판독 동작 또는 기록 동작이 동일 타이밍에서 실시되지 않는다. 또한, 칩 인에이블 신호 /CE가 활성화 레벨인 기간이 장시간에 걸치는 경우에도, 장시간 리프레쉬 동작을 실시하지 않는 것에 따른 데이터의 파괴를 방지할 수 있다. 또한, 기록 동작 또는 판독 동작 후에 반드시 리프레쉬 동작을 실시하기 때문에, 고속 액세스가 가능하다.

또한, 이 완전 히든 리프레쉬 기능이 부여된 DRAM은 소비 전력의 저감화를 도모하기 위해서, 스탠바이 모드시에 리프레쉬 동작을 실행하는 경우는, 웨이 선택 신호 RX0-1, RX1-1, …의 각각을 1사이클마다 「L」 레벨로 리셋하지 않는다. 이하, 이 동작에 대해서 상세하게 설명한다.

도 9는 행 디코더(14) 중 데이터의 리프레쉬에 관련되는 부분을 나타내는 회로 블록도이다. 도 9를 참조하여, 행 디코더(14)는 어드레스 발생 회로(90), 리프레쉬 개시 트리거 발생 회로(91), 리프레쉬 어드레스 변화 검지 회로(92), AND 게이트(93, 100), 플립플롭(94), NAND 게이트(97), 및 래치 회로(98, 99)를 포함한다.

어드레스 발생 회로(90)는, 도 10에 나타내는 바와 같이, 발진기(101) 및 어드레스 카운터(102)를 포함한다. 발진기(101)는 제어 회로(10)로부터 출력되는 리프레쉬 지령 신호 /REFE가 「L」 레벨의 경우에 활성화되어, 소정 주파수의 내부 클럭 신호 int/RAS를 출력한다. 어드레스 카운터(102)는 직렬 접속된 복수의 플립플롭 FF0~FFq를 포함하고, 발진기(101)로부터 출력된 내부 클럭 신호 int/RAS의 펄스 수를 카운트한다. 플립플롭 FF0~FFq의 출력은 각각 리프레쉬용의 행 어드레스 신호 C0~Cq로 된다. 행 어드레스 신호 C0~C6은 신호군 X에 대응하고, 행 어드레스 신호 C7은 웨이의 선택에 사용되며, 행 어드레스 신호 C8~Cq는 메모리 블록 BK의 선택에 사용된다.

리프레쉬 개시 트리거 발생 회로(91)는 통상시는 「H」 레벨을 출력하고, 리프레쉬 지령 신호 /REFE가 활성화 레벨의 「L」 레벨로 된 것에 따라서, 「L」 레벨의 펄스를 출력한다. 리프레쉬 어드레스 변화 검지 회로(92)는 통상시는 「H」 레벨을 출력하고, 어드레스 신호 C7, 즉 어드레스 발생 회로(90)의 플립플롭 FF7의 출력이 변화된 것에 따라서, 「L」 레벨의 펄스를 출력한다. AND 게이트(93)는 리프레쉬 개시 트리거 발생 회로(91)의 출력 신호와, 리프레쉬 어드레스 변화 검지 회로(92)의 출력 신호를 받아서, 그들의 논리곱 신호 /RATD를 출력한다.

플립플롭(94)은 2개의 NAND 게이트(95, 96)를 포함한다. 플립플롭(94)은 신호 /RATD의 하강 에지에 의해서 세트되고, 어드레스 발생 회로(90)의 발진기(101)로부터 출력되는 내부 클럭 신호 int/RAS의 하강 에지에 의해서 리셋된다. NAND 게이트(97)는 플립플롭(94)의 출력 신호와 내부 칩 인에이블 신호 int/CE를 받아서, 그들의 논리곱 신호의 반전 신호 /HOLD를 출력한다.

래치 회로(98)는, 도 11에 나타내는 바와 같이, 전송 게이트(111) 및 인버터(112~114)를 포함한다. 전송 게이트(111)는 입력 노드 N10과 중간 노드 N11 사이 에 접속되고, 인버터(112)는 중간 노드 N11과 출력 노드 N12 사이에 접속되며, 인버터(113)는 출력 노드 N12와 중간 노드 N11 사이에 접속된다. 신호 /HOLD는 전송 게이트(111)의 N채널 MOS 트랜지스터측의 게이트(111a)에 직접 입력되고, 또한, 인버터(114)를 거쳐서 전송 게이트(111)의 P채널 MOS 트랜지스터측의 게이트(111b)에 입력된다. 따라서, 신호 /HOLD가 「H」 레벨로부터 「L」 레벨로 하강할 때의 입력 레벨이 인버터(112, 113)에 의해서 래치된다. 래치 회로(99)는, 도 12에 나타내는 바와 같이, 래치 회로(98)에 인버터(115)를 추가한 것이다. 인버터(115)는 인버터(112)의 출력 노드와 출력 노드 N12 사이에 접속된다. 래치 회로(98)에는 신호 RXM이 입력되고, 래치 회로(99)에는 신호 φBL0-1이 입력된다.

AND 게이트(100)는 래치 회로(98, 99)의 출력 신호 Pre. RX, Pre. BS0-1을 받는다. AND 게이트(100)의 출력 신호가 신호 RX0-1로 된다. 신호 RX0-1, RX1-1~RX0-m, RX1-m의 각각에 대응하여 래치 회로(99) 및 AND 게이트(100)가 마련된다.

다음에, 도 9~도 12에 나타낸 회로 부분의 동작에 대해서 설명한다. 도 13은 내부 칩 인에이블 신호 int/CE가 「H」 레벨인 경우, 즉 스탠바이 모드에서의 행 디코더(14)의 동작을 나타내는 타임 차트이다. 이 경우, NAND 게이트(97)는 플립플롭(94)의 출력 신호에 대하여 인버터로서 동작한다. 리프레쉬 지령 신호 /REFE가 활성화 레벨의 「L」 레벨로 하강되면, 내부 클럭 신호 int/RAS가 어드레스 발생 회로(90)의 발진기(101)로부터 출력되어, 어드레스 카운터(102)의 카운트 동작이 개시된다.

또한, 리프레쉬 지령 신호 /REFE가 「L」 레벨로 된 것에 따라서, 「L」 레 벨의 펄스 신호 P1이 리프레쉬 개시 트리거 발생 회로(91)로부터 출력되어, 어드레스 신호 C7, 즉 어드레스 발생 회로(90)의 플립플롭 FF7의 출력 신호의 레벨이 변화된 것에 따라서 「L」 레벨의 펄스 신호 P2, P3, …가 리프레쉬 어드레스 변화 검지 회로(92)로부터 출력된다. 펄스 신호 P1, P2, P3, …는 AND 게이트(93)를 통과해서 신호 /RATD로 된다.

플립플롭(94)은 신호 /RATD의 「L」 레벨로의 하강 에지에 의해서 세트되고, 내부 클럭 신호 int/RAS의 「L」 레벨로의 하강 에지에 의해서 리셋된다. 플립플롭(94)이 세트되면 플립플롭(94)의 출력 신호가 「L」 레벨로 하강되고, 플립플롭(94)이 리셋되면 플립플롭(94)의 출력 신호가 「H」 레벨로 상승된다. 여기서는, 내부 칩 인에이블 신호 int/CE가 「H」 레벨이기 때문에, 플립플롭(94)의 출력 신호의 반전 신호가 신호 /HOLD로 된다.

신호 φBL0-1, φBL1-1은 어드레스 발생 회로(90)의 플립플롭 FF7~FFq의 출력 C7~Cq와 내부 클럭 신호 int/RAS에 근거하여, 행 디코더(14)내에서 생성되는 신호이다. 신호 φBL0-1은 메모리 블록 BK1의 한쪽의 웨이 W0이 선택된 것을 나타내는 신호로서, 메모리 블록 BK1의 웨이 W0이 선택되어 있는 기간에서 내부 클럭 신호 int/RAS의 반전 신호로 된다. 신호 φBL1-1은 메모리 블록 BK1의 다른쪽의 웨이 W1이 선택된 것을 나타내는 신호로서, 메모리 블록 BK1의 웨이 W1이 선택되어 있는 기간에서 내부 클럭 신호 int/RAS의 반전 신호로 된다.

신호 φBL0-1은 신호 /HOLD가 「H」 레벨로부터 「L」 레벨로 하강할 때에 래치 회로(99)에 래치되고, 신호 /HOLD가 「L」 레벨로부터 「H」 레벨로 상승할 때에 래치 회로(99)의 래치가 해제된다. 래치 회로(99)의 출력이 신호 Pre. BS0-1로 된다. 신호 φBL1-1도 마찬가지로 해서 신호 Pre. BS1-1로 된다. 이에 따라, 신호 φBL0-1, φBL1-1 중 내부 클럭 신호 int/RAS와 동일 주기로 진폭하고 있는 부분이 「H」 레벨로 평활화된다.

신호 RXM은 내부 클럭 신호 int/RAS와 거의 동일한 타이밍으로 진폭하는 신호로서, 제어 회로(10)로부터 출력된다. 신호 RXM은 신호 /HOLD가 「H」 레벨로부터 「L」 레벨로 하강할 때에 래치 회로(98)에 래치되고, 신호 /HOLD가 「L」 레벨로부터 「H」 레벨로 상승할 때에 래치 회로(98)의 래치가 해제된다. 래치 회로(98)의 출력이 신호 Pre. RX로 된다. 이에 따라, 신호 Pre. RX는 신호 /HOLD의 반전 신호로 된다. 신호 Pre. RX와 Pre. BS0-1의 논리곱 신호가 신호 RX0-1로 되고, 신호 Pre. RX와 Pre. BS1-1의 논리곱 신호가 신호 RX1-1로 된다. 이 신호 RX0-1, RX1-1에 의해서 도 3의 워드 드라이버(50, 51)가 활성화된다.

신호 RX0-1에 의해서 웨이 W0의 워드 드라이버(50)가 활성화되고 있는 동안에 웨이 W0에 속하는 워드선 WL이 순차적으로 선택되어 데이터의 리프레쉬가 실행된다. 또한, 신호 RX1-1에 의해서 웨이 W1의 워드 드라이버(51)가 활성화되고 있는 동안에 웨이 W1에 속하는 워드선 WL이 순차적으로 선택되어 데이터의 리프레쉬가 실행된다. 다음에, 블록 BK2가 선택되어 마찬가지의 동작이 실행된다.

또한, 내부 칩 인에이블 신호 int/CE가 「L」 레벨인 경우, 즉 액티브 모드시는, 신호 /HOLD가 「H」 레벨에 고정되고, 래치 회로(98, 99)의 전송 게이트(111)가 도통한다. 따라서, 신호 RXM의 반전 신호가 신호 Pre. RX로 되고, 신호 φBL0-1이 신호 Pre. BS0-1로 된다. 따라서, 신호 RX0-1, RX1-1은 각각 신호 φBL0-1, φBL1-1로 되어, 1사이클마다 진폭한다.

또한, 스탠바이 모드에서는, 리프레쉬 동작에 판독 동작이나 기록 동작이 끼어 드는 일이 없어, 다음 사이클에서 선택되어야 하는 어드레스를 예측할 수 있기 때문에, 리프레쉬 사이클이 종료한 후도 웨이 선택 신호 RX를 리셋하지 않고서 「H」 레벨로 유지해도 문제없다. 그러나, 액티브 모드에서는, 판독 동작이나 기록 동작 사이에 끼어 들어서 리프레쉬 동작을 실행하기 때문에, 리프레쉬 사이클 후에 어떤 어드레스가 선택될지 예측할 수 없다. 따라서, 리프레쉬 사이클의 다음 사이클에서 고속으로 액세스하기 위해서는, 리프레쉬 사이클마다 웨이 선택 신호 RX를 리셋할 필요가 있다.

이 실시예 1에서는, 칩 인에이블 신호 /CE가 「H」 레벨인 경우, 즉 스탠바이 모드시는, 각 웨이 W0, W1에 상위 어드레스가 할당되고 각 웨이 W0, W1에 속하는 각 워드선 WL에 하위 어드레스가 할당되어, 소정의 메모리 블록 BK(예를 들면, BK1)이 소정의 웨이 W(예를 들면, W0)의 워드선 WL이 선택되어 있는 동안은, 신호 RX(이 경우, RX0-1)가 리셋되지 않고 활성화 레벨의 「H」 레벨(승압 전위 Vpp)로 유지된다. 따라서, 1개의 워드선 WL이 선택될 때마다 신호 RX가 「H」 레벨로 상승된 후에 「L」 레벨로 리셋되고 있었던 종래에 비해서, 소비 전력이 저감화된다. 구체적으로는, n/2개의 워드선 WL이 선택되는 동안에 1회만 [최초에 선택되는 웨이 W0에서는 k개(k<n/2)에 1회만], 신호 RX의 리셋을 실행하면 되기 때문에, 종래에 비해 신호 RX를 리셋하기 위한 전력이 약 2/n으로 된다. 통상, 1메모리 블록 BK당 워드선 WL의 수는 256 또는 512개이기 때문에, 소비 전력은 수백분의 1로 된다. 게다가, 신호 RX의 진폭 전압 Vpp는 전원 전압 VCC보다도 높기 때문에, 신호 RX의 리셋 횟수의 저감화에 따른 소비 전력 저감화의 효과는 크다.

또한, 칩 인에이블 신호 /CE가 「L」 레벨인 경우, 즉 액티브 모드시는, 신호 RX가 1사이클마다 리셋되기 때문에, 기록 동작 및 판독 동작을 신속히 실행할 수 있다.

또한, 이 실시예 1에서는, 웨이 수를 2로 했지만, 웨이 수를 3 이상으로 해도 동일한 효과를 얻을 수 있는 것은 말할 필요도 없다.

[실시예 2]

도 14는 본 발명의 실시예 2에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 행 디코더(14) 및 메모리 매트(17)의 레이아웃을 나타내는 도면, 도 15는 도 14의 주요부의 확대도이다.

도 14 및 도 15를 참조하여, 이 완전 히든 리프레쉬 기능이 부여된 DRAM에서는, 분할 워드선 방식 및 2웨이 방식이 채용되어 있다. 각 메모리 블록 BK1~BKm의 각 워드선 WL이 복수의 서브 워드선 SWL로 분할되고, 각 메모리 블록 BK1~BKm은 복수의 서브 블록(120)으로 분할되며, 각 서브 블록(120)에 대응해서 SD대(121)가 마련된다.

각 서브 블록(120)의 복수의 서브 워드선 SWL은 2개의 웨이 W0, W1로 분할된다. 웨이 W0은 홀수행의 서브 워드선 SWL을 포함하고, 웨이 W1은 짝수행의 서브 워드선 SWL을 포함한다. 웨이 W0, W1에 각각 서브 디코드 신호 SD0, SD1이 할당되고, 각 웨이 W0, W1에 속하는 각 서브 워드선 SWL에 신호군 X가 할당된다. 각 서브 블록(120)의 각 서브 워드선 SWL은 신호 SD0, SD1과 신호군 X로 특정된다.

2웨이 방식을 구성하기 위해서, 각 SD대는 대응하는 서브 블록(120)의 각 홀수행에 대응해서 마련된 워드 드라이버(122)와, 대응하는 서브 블록(120)의 각 짝수행에 대응해서 마련된 워드 드라이버(123)를 포함한다. 또한, 각 워드 드라이버군 WD1~WDm은 대응하는 메모리 블록 BK1~BKm의 각 SD대(121)의 각 인접하는 워드 드라이버(122와 123)에 대응해서 마련된 워드 드라이버(52)를 포함한다. 워드 드라이버(52)는 신호군 X를 받는다. 워드 드라이버(122)는 워드 드라이버(52)의 출력과 신호 SD0을 받는다. 워드 드라이버(123)는 워드 드라이버(52)의 출력과 신호 SD1을 받는다. 워드 드라이버(122, 123)의 출력은 각각 대응하는 서브 워드선 SWL에 인가된다. 워드 드라이버(52, 122, 123)의 각각은 승압 전위 Vpp와 접지 전위 GND로 구동된다. 메인 워드선 MWL의 선택 레벨, 서브 워드선 SWL의 선택 레벨, 신호 SD0, SD1의 활성화 레벨, 신호군 X의 활성화 레벨의 각각은 승압 전위 Vpp이다.

도 16은 도 14 및 도 15에 나타낸 완전 히든 리프레쉬 기능이 부여된 DRAM 중 신호 SD를 생성하는 회로를 나타내는 회로 블록도, 도 17은 그 동작을 나타내는 타임 차트이다.

도 16 및 도 17은 신호 RXM, Pre. RX, RX0-1, RX1-1이 각각 신호 SDM, Pre. SD, SD0, SD1로 치환되어 있을 뿐이고, 회로 구성 및 동작은 도 9 및 도 13과 동일하다. 즉, 칩 인에이블 신호 /CE가 「H」 레벨인 경우는, 웨이 W0, W1을 선택하는 신호 SD0, SD1은 각 웨이 W0, W1에 속하는 서브 워드선 SWL이 선택되어 있는 동안은 리셋되지 않는다. 또한, 칩 인에이블 신호 /CE가 「L」 레벨인 경우는, 웨이 W0, W1을 선택하는 신호 SD0, SD1은 1사이클마다 리셋된다. 다른 구성 및 동작은 실시예 1과 동일하기 때문에, 그 설명은 반복하지 않는다.

이 실시예 2에서도 실시예 1과 동일한 효과를 얻을 수 있다.

[실시예 3]

도 18은 본 발명의 실시예 3에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 행 디코더(14) 및 메모리 매트(17)의 레이아웃을 나타내는 도면, 도 19는 도 18에 나타낸 워드 드라이버군 WD의 주요부를 나타내는 회로도이다.

도 18 및 도 19를 참조하여, 이 완전 히든 리프레쉬 기능이 부여된 DRAM에서는, 행 디코터(14)내에서 신호군 X 대신에 프리 디코드 신호 XJ, XK, XL, Reset이 형성되고, 이 프리 디코드 신호군 XJ, XK, XL, Reset이 각 워드 드라이버(52)에 인가된다. 워드 드라이버(50~52)의 각각은 승압 전위 Vpp와 접지 전위 GND로 구동된다. 워드선 MWL의 선택 레벨, 신호 RX0-1, RX1-1의 활성화 레벨, 신호 XJ, XK, XL, Reset의 활성화 레벨의 각각은 승압 전위 Vpp이다.

또한, 도 20은 행 디코더(14) 중 리프레쉬 동작에 관련되는 부분을 나타내는 회로 블록도, 도 21은 어드레스 발생 회로(90)의 구성을 나타내는 회로 블록도이다.

도 20 및 도 21을 참조하여, 이 완전 히든 리프레쉬 기능이 부여된 DRAM이 실시예 1의 완전 히든 리프레쉬 기능이 부여된 DRAM과 상이한 점은, 래치 회로(99) 및 AND 게이트(100)가 제거되어 있는 점과, 블록 BK의 선택에 관여하는 어드레스 신호 C8~Cq가 어드레스 발생 회로(90)의 플립플롭 FF0~FF6으로부터 출력되고, 프리 디코드 신호 XJ, XK, XL에 관여하는 어드레스 신호 C0~C6이 플립플로 FF7~FFq-1로부터 출력되며, 웨이 W의 선택에 관여하는 신호 C7이 플립플롭 FFq로부터 출력되는 점이다. 리프레쉬 어드레스 변화 검지 회로(92)는 어드레스 신호 C0, 즉 어드레스 발생 회로(90)의 플립플롭 FF7의 출력이 변화된 것에 따라서 펄스 신호를 출력한다. 래치 회로(98)에는 신호 XJM이 입력되고, 래치 회로(98)의 출력 신호는 신호 XJ로 된다. 프리 디코드 신호 XJ, XK, XL, Reset의 각각에 대응하여 래치 회로(98)가 마련된다.

도 22는 도 18~도 21에 나타낸 완전 히든 리프레쉬 기능이 부여된 DRAM의 동작을 나타내는 타임 차트이다. 실시예 1과 마찬가지로 해서, 신호 /HOLD가 생성된다. 신호 XJM은 신호 /HOLD가 「H」 레벨로부터 「L」 레벨로 하강할 때에 래치 회로(98)에 래치되고, 신호 /HOLD가 「L」 레벨로부터 「H」 레벨로 상승할 때에 래치 회로(98)의 래치가 해제된다. 래치 회로(98)의 출력은 신호 XJ로 된다. 다른 신호 XK, XL, Reset도 마찬가지이다.

프리 디코드 신호 XJ, XK, XL, Reset에 의해서 각 블록 BK1~BKm의 2개의 워드 드라이버(50과 51)가 활성화되어 있는 동안에, 신호 RX0-1~RX0-m 또는 신호 RX1-1~RX1-m이 순차적으로 「H」 레벨로 되고, 각 블록 BK1~BKm의 소정의 워드선 WL이 순차적으로 선택되어 데이터의 리프레쉬가 실행된다. 또한, 리프레쉬 개시시 는, 프리 디코드 신호 XJ, XK, XL, Reset에 의해서 각 블록 BK1~BKm의 2개의 워드 드라이버(50과 51)가 활성화되어 있는 동안에, 신호 RX0-h(h≥1)~RX0-m 또는 신호 RXh-1~RX1-m이 순차적으로 「H」 레벨로 되고, 각 블록 BKh~BKm의 소정의 워드선 WL이 순차적으로 선택되어 데이터의 리프레쉬가 실행된다. 다른 구성 및 동작은 실시예 1과 동일하기 때문에, 그 설명은 반복하지 않는다.

이 실시예 3에서는, 칩 인에이블 신호 /CE가 「H」 레벨인 경우, 즉 스탠바이 모드에서는, 메모리 블록 BK1~BKm의 각각에 하위 어드레스가 할당되고, 메모리 블록 BK1~BKm의 각각에 속하는 각 워드선 WL에 상위 어드레스가 할당되며, 메모리 블록 BK1~BKm의 각각의 소정의 워드선 WL이 선택되어 있는 동안은, 프리 디코드 신호 XJ, XK, KL, Reset은 리셋되지 않는다. 따라서, 1개의 워드선 WL이 선택될 때마다 프리 디코드 신호 XJ, XK, XL, Reset이 리셋되고 있었던 종래에 비해 소비 전력이 저감화된다.

또한, 칩 인에이블 신호 /CE가 「L」 레벨인 경우, 즉 액티브 모드에서는, 프리 디코드 신호 XJ, XK, XL, Reset이 1사이클마다 리셋되기 때문에, 기록 동작 및 판독 동작을 신속히 실행할 수 있다.

[실시예 4]

도 23은 본 발명의 실시예 4에 따른 완전 히든 리프레쉬 기능이 부여된 DRAM의 주요부의 구성을 나타내는 회로 블록도이다.

도 23을 참조하여, 이 완전 히든 리프레쉬 기능이 부여된 DRAM이 실시예 1의 완전 히든 리프레쉬 기능이 부여된 DRAM과 상이한 점은, 신호 RXM, Pre. RX, φBL0-1, Pre. BS0-1, RX0-1이 각각 신호 BLIM, Pre. BLI, φBL1, Pre. BS1, BLIR1로 치환되고, AND 게이트(100)가 NAND 게이트(125)로 치환되어 있는 점이다. 또한, 리프레쉬 어드레스 변화 검지 회로(92)는, 통상시는 「H」 레벨을 출력하고, 어드레스 신호 C8, 즉 어드레스 발생 회로(90)의 플립플롭 FF8의 출력이 변화된 것에 따라서 「L」 레벨의 펄스를 출력한다. 래치 회로(98)에는 신호 BLIM이 입력되고, 래치 회로(99)에는 블록 선택 신호 φBL1이 입력된다. NAND 게이트(125)는 래치 회로(98)의 출력 신호 Pre. BLI와 래치 회로(99)의 출력 신호 Pre. BS1을 받아서 신호 BLIR1을 출력한다. 신호 BLIL1, BLIR1, BLIL2, BLIR2, …의 각각에 대응하여 래치 회로(99) 및 NAND 게이트(125)가 마련된다. 래치 회로(99)에는, 대응하는 신호 BLIL1, BLIR1, BLIL2, BLIR2, …가 관여하는 블록의 선택 신호 φBL2, φBL1, φBL3, φBL2, …가 입력된다.

도 24는 도 23에 나타낸 완전 히든 리프레쉬 기능이 부여된 DRAM의 동작을 나타내는 타임 차트이다. 실시예 1과 마찬가지로 해서 신호 /HOLD가 생성된다. 신호 φBL1, φBL2는 각각 메모리 블록 BK1, BK2가 선택되어 있는 기간에서 내부 클럭 신호 int/RAS의 반전 신호로 된다. 신호 Pre. BS1, Pre. BS2는 신호 φBL1, φBL2가 래치 회로(99)에 의해서 래치된 신호이다. 신호 φBL1, φBL2 중 내부 클럭 신호 int/RAS의 반전 신호로 되어 있는 부분을 「H」 레벨로 평활화한 신호가 각각 신호 Pre. BS1, Pre. BS2로 된다. 신호 BLIM은 내부 클럭 신호 int/RAS와 거의 동일한 타이밍으로 진폭하는 신호로서, 제어 회로(10)로부터 출력된다. 신호 Pre. BLI는 신호 BLIM이 래치 회로(98)에 의해서 래치된 신호이다.

신호 BLIR0은 항상 「H」 레벨(승압 전위 Vpp)로 된다. 신호 BLIL1, BLIR2는 모두 신호 Pre. BS2와 Pre. BLI의 논리곱 신호의 반전 신호로서, 통상시는 「H」 레벨(승압 전위 Vpp)로 되고, 메모리 블록 BK2가 선택되어 있는 동안은 「L」 레벨로 된다. 신호 BLIR1은 신호 Pre. BS1과 Pre. BLI의 논리곱 신호의 반전 신호로서, 통상시는 「H」 레벨(승압 전위 Vpp)로 되고, 블록 BK1이 선택되어 있는 동안은 「L」 레벨로 된다.

신호 BLIR1이 「L」 레벨로 되어 있는 동안에 블록 BK1의 각 워드선 WL이 순차적으로 선택되어 데이터의 리프레쉬가 실행된다. 신호 BLIL1, BLIR2가 「L」 레벨로 되어 있는 동안에 메모리 블록 BK2의 각 워드선 WL이 순차적으로 선택되어 데이터의 리프레쉬가 실행된다. 이어서, 메모리 블록 BK3이 선택되어 마찬가지의 동작이 실행된다.

이 실시예 4에서는, 소정의 메모리 블록 BK(예를 들면, BK2)가 선택되어 있는 동안은 신호 BLI(이 경우는, BLIL1 및 BLIR2)는 리셋되지 않고 활성화 레벨의 「L」 레벨로 유지된다. 따라서, 1개의 워드선 WL이 선택될 때마다 신호 BLI가 리셋되어 있었던 종래에 비해 소비 전력이 저감화된다. 게다가, 신호 BLI의 진폭 전압 Vpp는 전원 전압 VCC보다도 높기 때문에, 신호 BLI의 리셋 횟수의 저감화에 따른 소비 전력 저감화의 효과는 크다.

또한, 이 실시예 4와 실시예 1~3 중 어느 하나를 조합하면 소비 전력이 한층 더 저감화된다.

[실시예 5]

이상의 실시예 1~4에서는, 내부 칩 인에이블 신호 int/CE가 「L」 레벨로부터 「H」 레벨로 상승된 것에 따라서 소정의 내부 제어 신호를 1사이클마다 리셋하지 않도록 했지만, 내부 칩 인에이블 신호 int/CE가 「H」 레벨로 된 시간이 짧은 경우, 스탠바이 모드와 액티브 모드가 짧은 시간에 변경되기 때문에, 오동작을 초래할 우려도 있다. 그래서, 이 실시예 5에서는, 도 9, 도 16, 도 20, 도 23의 각각에서, 플립플롭(94)을 리셋하는 신호를 신호 int/CE로부터 신호 int/CED로 바꾼다.

도 25는 신호 int/CED를 생성하는 신호 발생 회로(130)의 구성을 나타내는 회로 블록도이다. 도 25에서, 이 신호 발생 회로(130)는 지연 회로(131) 및 AND 게이트(132)를 포함한다. AND 게이트(132)는 신호 int/CE와 지연 회로(131)에서 소정 시간(예를 들면, 1㎲)만큼 지연된 신호 int/CE를 받아서, 그들의 논리곱 신호를 신호 int/CED로서 출력한다.

신호 int/CE가 「L」 레벨로부터 「H」 레벨로 상승되면, 1㎲ 경과 후에 신호 int/CED가 「L」 레벨로부터 「H」 레벨로 상승된다. 신호 int/CE가 「L」 레벨로부터 「H」 레벨로 상승되고 나서 1㎲ 경과하기 전에 신호 int/CE가 「H」 레벨로부터 「L」 레벨로 하강된 경우는, 신호 int/CED는 「L」 레벨 그대로 변화되지 않는다. 신호 int/CE가 「H」 레벨로부터 「L」 레벨로 하강된 경우는, 즉시 신호 int/CED가 「H」 레벨로부터 「L」 레벨로 하강된다. 따라서, 내부 칩 인에이블 신호 int/CE가 단시간만 「H」 레벨로 된 경우는, 스탠바이 상태 그대로 변화 되지 않기 때문에, 오동작을 초래하는 일은 없다.

[실시예 6]

또한, 이상의 실시예 1~4에서는, 내부 칩 인에이블 신호 int/CE가 「H」 레벨의 기간은 리프레쉬용의 로우계(row-related)의 신호를 리셋하지 않고, 내부 칩 인에이블 신호 int/CE기 「L」 레벨의 기간은 리프레쉬용의 로우계의 신호를 리셋하도록 하였다. 그러나, 로우계의 신호가 활성화되어 있는 기간에 내부 칩 인에이블 신호 int/CE가 「H」 레벨로부터 「L」 레벨로 하강된 경우, 로우계의 신호를 리셋할지 여부의 판단이 불명확하게 되어, 오동작을 초래할 우려가 있다. 그래서, 이 실시예 6에서는, 도 26에 나타내는 바와 같이, 예를 들면 도 6의 회로에 전송 게이트(135) 및 인버터(136)를 추가한다.

전송 게이트(135)의 한쪽 전극은 신호 int/CE를 받고, 전송 게이트(135)의 다른쪽 전극은 NAND 게이트(97)의 한쪽 입력 노드에 접속된다. 로우 액티브 신호 /RA는 전송 게이트(135)의 N채널 MOS 트랜지스터측의 게이트(135a)에 직접 입력되고, 또한, 인버터(136)를 거쳐서 P채널 MOS 트랜지스터측의 게이트에 입력된다. 로우 액티브 신호 /RA는 로우계가 활성화되어 있는 기간을 나타내는 신호로서, 예를 들면 신호 RX0-1의 반전 신호이다.

도 27은 도 26에 나타낸 회로의 동작을 나타내는 타임 차트이다. 초기 상태에서는, 신호 int/CE, /RA가 모두 「H」 레벨로 되어 있는 것으로 한다. 신호 /RA가 「H」 레벨이기 때문에, 전송 게이트(135)가 도통하여, 전송 게이트(135)의 다 른쪽 전극에 나타나는 신호 φA는 신호 int/CE와 동일한 「H」 레벨로 되어 있다. 소정의 시각 t1에서 신호 /RA가 「L」 레벨로 하강되면, 전송 게이트(135)가 비도통으로 된다. 다음에 시각 t2에서 신호 int/CE가 「L」 레벨로 하강되더라도, 전송 게이트(135)가 비도통으로 되어 있기 때문에, 신호 φA는 「H」 레벨로 유지된다. 이어서 시각 t3에서 신호 /RA가 「H」 레벨로 상승되면, 전송 게이트(135)가 도통하여, 신호 φA가 「L」 레벨로 하강된다.

따라서, 이 실시예 6에서는, 로우 액티브 신호 /RA가 활성화되어 있는 기간(t1~t3)에 내부 칩 인에이블 신호 int/CE가 「H」 레벨로부터 「L」 레벨로 하강되었을 때는(t2), 로우계의 신호를 바로는 리셋하지 않고, 로우 액티브 신호 /RA가 비활성화될 때(t3)를 기다려서 로우계의 신호를 리셋한다. 따라서, 이러한 경우에도 오동작하는 일이 없다.

이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 해석되어야 한다. 본 발명의 범위는 상술한 실시예가 아니라 특허청구의 범위에 의해서 정해지고, 특허청구의 범위와 균등한 의미 및 그 범위내에서의 모든 변경이 포함되는 것을 의도하는 것이다.

이상과 같이, 본 발명에 의하면, 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치의 소비 전력의 저감화를 도모할 수 있다.

Claims

외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치로서,

복수행 복수열로 배치된 복수의 메모리 셀과, 각각 상기 복수행에 대응해서 마련된 복수의 워드선과, 각각 상기 복수열에 대응해서 마련된 복수의 비트선 쌍을 포함하고, 상기 복수의 워드선은 복수의 워드선 그룹으로 분할된 메모리 셀 어레이와,

미리 정해진 제 1 주기를 갖는 클럭 신호를 출력하는 발진기와,

상기 클럭 신호에 동기하여 동작하고, 상기 복수의 워드선 그룹을 상기 제 1 주기의 복수배의 제 2 주기에서 순차적으로 선택하여, 데이터의 판독/기록을 실행하는 것이 가능한 액티브 모드시에는, 선택한 워드선 그룹을 나타내는 그룹 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 데이터를 유지하는 스탠바이 모드시에는, 상기 그룹 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 그룹 선택 회로와,

상기 그룹 선택 회로에 의해서 선택되어 있는 워드선 그룹에 속하는 복수의 워드선을 상기 제 1 주기에서 순차적으로 선택하고, 선택한 워드선을 나타내는 워드선 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 워드선 선택 회로와,

각 워드선에 대응해서 마련되고, 대응하는 그룹 선택 신호와 대응하는 워드 선 선택 신호와의 양쪽이 활성화 레벨로 되어 있는 경우에 대응하는 워드선을 선택 레벨로 하는 워드 드라이버와,

상기 워드 드라이버에 의해서 선택 레벨로 된 워드선에 대응하는 각 메모리 셀의 데이터의 리프레쉬를 실행하는 리프레쉬 실행 회로

를 구비하는 반도체 기억 장치.
제 1 항에 있어서,

미리 정해진 제 3 주기에서 리프레쉬 플래그 신호를 활성화 레벨로 하여, 리프레쉬 지령 신호가 활성화 레벨로 된 것에 따라서 상기 리프레쉬 플래그 신호를 비활성화 레벨로 하는 지령 신호 활성화 회로와,

상기 스탠바이 모드시는, 상기 리프레쉬 플래그 신호가 활성화 레벨로 된 것에 따라서 상기 리프레쉬 지령 신호를 소정 시간만큼 활성화 레벨로 하고, 상기 액티브 모드시는, 상기 리프레쉬 플래그 신호가 활성화 레벨로 되며, 또한 데이터의 판독/기록이 종료한 것에 따라서 상기 리프레쉬 지령 신호를 상기 소정 시간만큼 활성화 레벨로 하는 리프레쉬 지령 회로

를 구비하고,

상기 발진기는, 상기 리프레쉬 지령 신호가 활성화 레벨로 되어 있는 경우에 활성화되어 상기 클럭 신호를 출력하는

반도체 기억 장치.
제 1 항에 있어서,

칩 인에이블 신호가 비활성화 레벨인 경우는, 상기 반도체 기억 장치가 상기 스탠바이 모드로 설정되어 있는 것을 나타내는 제 1 레벨의 신호를 출력하고, 상기 칩 인에이블 신호가 비활성화 레벨로부터 활성화 레벨로 변화되고 나서 미리 정해진 시간이 경과한 후에, 상기 반도체 기억 장치가 상기 액티브 모드로 설정되고 있는 것을 나타내는 제 2 레벨의 신호를 출력하는 모드 검출 회로

를 더 구비하고,

상기 그룹 선택 회로는, 상기 모드 검출 회로로부터 상기 제 2 레벨의 신호가 출력되고 있는 기간은, 상기 그룹 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 상기 모드 검출 회로로부터 상기 제 1 레벨의 신호가 출력되고 있는 기간은, 상기 그룹 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는

반도체 기억 장치.
제 1 항에 있어서,

칩 인에이블 신호를 받아서, 상기 그룹 선택 신호가 비활성화 레벨인 경우는, 상기 칩 인에이블 신호를 통과시키고, 상기 그룹 선택 신호가 활성화 레벨인 경우는, 상기 칩 인에이블 신호의 통과를 금지하는 게이트 회로

를 더 구비하고,

상기 그룹 선택 회로는, 상기 게이트 회로를 통과한 칩 인에이블 신호가 활성화 레벨인 경우는, 상기 그룹 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 상기 게이트 회로를 통과한 칩 인에이블 신호가 비활성화 레벨인 경우는, 상기 그룹 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는

반도체 기억 장치.
제 1 항에 있어서,

상기 그룹 선택 신호의 활성화 레벨, 상기 워드선 선택 신호의 활성화 레벨 및 상기 워드선의 선택 레벨의 각각은, 전원 전위보다도 높은 승압 전위인 반도체 기억 장치.
외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치로서,

복수의 메모리 블록으로 분할되고, 각 메모리 블록은, 복수행 복수열로 배치된 복수의 메모리 셀과, 각각 상기 복수행에 대응해서 마련된 복수의 워드선과, 각각 상기 복수열에 대응해서 마련된 복수의 비트선 쌍을 포함하는 메모리 셀 어레이 와,

미리 정해진 제 1 주기를 갖는 클럭 신호를 출력하는 발진기와,

상기 클럭 신호에 동기하여 동작하고, 상기 복수의 워드선을 상기 제 1 주기의 복수배의 제 2 주기에서 순차적으로 선택하여, 데이터의 판독/기록을 실행하는 것이 가능한 액티브 모드시에는, 선택한 워드선을 나타내는 워드선 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 데이터를 유지하는 스탠바이 모드시에는, 상기 워드선 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 워드선 선택 회로와,

상기 복수의 메모리 블록을 상기 제 1 주기에서 순차적으로 선택하여, 선택한 메모리 블록을 나타내는 블록 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 블록 선택 회로와,

각 워드선에 대응해서 마련되고, 대응하는 워드선 선택 신호와 대응하는 블록 선택 신호와의 양쪽이 활성화 레벨로 되어 있는 경우에 대응하는 워드선을 선택 레벨로 하는 워드 드라이버와,

상기 워드 드라이버에 의해서 선택 레벨에 된 워드선에 대응하는 각 메모리 셀의 데이터의 리프레쉬를 실행하는 리프레쉬 실행 회로

를 구비하는 반도체 기억 장치.
제 6 항에 있어서,

미리 정해진 제 3 주기에서 리프레쉬 플래그 신호를 활성화 레벨로 하고, 리프레쉬 지령 신호가 활성화 레벨로 된 것에 따라서 상기 리프레쉬 플래그 신호를 비활성화 레벨로 하는 지령 신호 활성화 회로와,

상기 스탠바이 모드시는, 상기 리프레쉬 플래그 신호가 활성화 레벨로 된 것에 따라서 상기 리프레쉬 지령 신호를 소정 시간만큼 활성화 레벨로 하고, 상기 액티브 모드시는, 상기 리프레쉬 플래그 신호가 활성화 레벨로 되며, 또한 데이터의 판독/기록이 종료한 것에 따라서 상기 리프레쉬 지령 신호를 상기 소정 시간만큼 활성화 레벨로 하는 리프레쉬 지령 회로

를 구비하고,

상기 발진기는, 상기 리프레쉬 지령 신호가 활성화 레벨로 되어 있는 경우에 활성화되어 상기 클럭 신호를 출력하는

반도체 기억 장치.
제 6 항에 있어서,

칩 인에이블 신호가 비활성화 레벨인 경우는, 상기 반도체 기억 장치가 상기 스탠바이 모드로 설정되어 있는 것을 나타내는 제 1 레벨의 신호를 출력하고, 상기 칩 인에이블 신호가 비활성화 레벨로부터 활성화 레벨로 변화되고 나서 미리 정해진 시간이 경과한 후에, 상기 반도체 기억 장치가 상기 액티브 모드로 설정되어 있는 것을 나타내는 제 2 레벨의 신호를 출력하는 모드 검출 회로

를 더 구비하고,

상기 워드선 선택 회로는, 상기 모드 검출 회로로부터 상기 제 2 레벨의 신호가 출력되고 있는 기간은, 상기 워드선 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 상기 모드 검출 회로로부터 상기 제 1 레벨의 신호가 출력되고 있는 기간은, 상기 워드선 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는

반도체 기억 장치.
제 6 항에 있어서,

칩 인에이블 신호를 받아서, 상기 워드선 선택 신호가 비활성화 레벨인 경우는, 상기 칩 인에이블 신호를 통과시키고, 상기 워드선 선택 신호가 활성화 레벨인 경우는, 상기 칩 인에이블 신호의 통과를 금지하는 게이트 회로

를 더 구비하고,

상기 워드선 선택 회로는, 상기 게이트 회로를 통과한 칩 인에이블 신호가 활성화 레벨인 경우는, 상기 워드선 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 상기 게이트 회로를 통과한 칩 인에이블 신호가 비활성화 레벨인 경우는, 상기 워드선 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는

반도체 기억 장치.
제 6 항에 있어서,

상기 워드선 선택 신호의 활성화 레벨, 상기 블록 선택 신호의 활성화 레벨 및 상기 워드선의 선택 레벨의 각각은, 전원 전위보다도 높은 승압 전위인 반도체 기억 장치.
외부로부터 명령되는 일 없이 데이터의 리프레쉬를 실행하는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치로서,

복수의 메모리 블록으로 분할되고, 각 메모리 블록은, 복수행 복수열로 배치된 복수의 메모리 셀과, 각각 상기 복수행에 대응해서 마련된 복수의 워드선과, 각각 상기 복수열에 대응해서 마련된 복수의 비트선 쌍을 포함하는 메모리 셀 어레이와,

상기 복수의 메모리 블록의 각 사이에 마련되고, 인접하는 메모리 블록의 선택 레벨로 된 워드선에 대응하는 각 메모리 셀의 데이터의 리프레쉬를 실행하는 리프레쉬 실행 회로와,

미리 정해진 제 1 주기를 갖는 클럭 신호를 출력하는 발진기와,

상기 클럭 신호에 동기하여 동작하고, 상기 복수의 메모리 블록을 상기 제 1 주기의 복수배의 제 2 주기에서 순차적으로 선택하여, 데이터의 판독/기록을 실행하는 것이 가능한 액티브 모드시에는, 선택한 메모리 블록을 나타내는 블록 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 데이터를 유지하는 스탠바이 모드시에는, 상기 블록 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 블록 선택 회로와,

상기 블록 선택 회로에 의해서 선택되어 있는 메모리 블록에 속하는 복수의 워드선을 상기 제 1 주기에서 순차적으로 선택하고, 선택한 워드선을 나타내는 워드선 선택 신호를 상기 제 1주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는 워드선 선택 회로와,

각 메모리 블록에 대응해서 마련되고, 대응하는 블록 선택 신호가 활성화 레벨로 되어 있는 기간에, 대응하는 메모리 블록과 대응하는 리프레쉬 실행 회로를 접속하고 또한 해당 리프레쉬 실행 회로와 다른 메모리 블록을 분리하는 접속 회로와,

각 워드선에 대응해서 마련되고, 대응하는 블록 선택 신호와 대응하는 워드선 선택 신호와의 양쪽이 활성화 레벨로 되어 있는 경우에 대응하는 워드선을 선택 레벨로 하는 워드 드라이버

를 구비하는 반도체 기억 장치.
제 11 항에 있어서,

미리 정해진 제 3 주기에서 리프레쉬 플래그 신호를 활성화 레벨로 하고, 리프레쉬 지령 신호가 활성화 레벨로 된 것에 따라서 상기 리프레쉬 플래그 신호를 비활성화 레벨로 하는 지령 신호 활성화 회로와,

상기 스탠바이 모드시는, 상기 리프레쉬 플래그 신호가 활성화 레벨로 된 것에 따라서 상기 리프레쉬 지령 신호를 소정 시간만큼 활성화 레벨로 하고, 상기 액티브 모드시는, 상기 리프레쉬 플래그 신호가 활성화 레벨로 되며, 또한 데이터의 판독/기록이 종료한 것에 따라서 상기 리프레쉬 지령 신호를 상기 소정 시간만큼 활성화 레벨로 하는 리프레쉬 지령 회로

를 구비하고,

상기 발진기는, 상기 리프레쉬 지령 신호가 활성화 레벨로 되어 있는 경우에 활성화되어 상기 클럭 신호를 출력하는

반도체 기억 장치.
제 11 항에 있어서,

칩 인에이블 신호가 비활성화 레벨인 경우는, 상기 반도체 기억 장치가 상기 스탠바이 모드로 설정되어 있는 것을 나타내는 제 1 레벨의 신호를 출력하고, 상기 칩 인에이블 신호가 비활성화 레벨로부터 활성화 레벨로 변화되고 나서 미리 정해진 시간이 경과한 후에, 상기 반도체 기억 장치가 상기 액티브 모드로 설정되어 있는 것을 나타내는 제 2 레벨의 신호를 출력하는 모드 검출 회로

를 더 구비하고,

상기 블록 선택 회로는, 상기 모드 검출 회로로부터 상기 제 2 레벨의 신호 가 출력되고 있는 기간은, 상기 블록 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 상기 모드 검출 회로로부터 상기 제 1 레벨의 신호가 출력되고 있는 기간은, 상기 블록 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는

반도체 기억 장치.
제 11 항에 있어서,

칩 인에이블 신호를 받아서, 상기 블록 선택 신호가 비활성화 레벨인 경우는, 상기 칩 인에이블 신호를 통과시키고, 상기 블록 선택 신호가 활성화 레벨인 경우는, 상기 칩 인에이블 신호의 통과를 금지하는 게이트 회로

를 더 구비하고,

상기 블록 선택 회로는, 상기 게이트 회로를 통과한 칩 인에이블 신호가 활성화 레벨인 경우는, 상기 블록 선택 신호를 상기 제 1 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하고, 상기 게이트 회로를 통과한 칩 인에이블 신호가 비활성화 레벨인 경우는, 상기 블록 선택 신호를 상기 제 2 주기에서 활성화 레벨로 한 후에 비활성화 레벨로 리셋하는

반도체 기억 장치.
제 11 항에 있어서,

상기 블록 선택 신호의 활성화 레벨, 상기 워드선 선택 신호의 활성화 레벨 및 상기 워드선의 선택 레벨의 각각은, 전원 전위보다도 높은 승압 전위인 반도체 기억 장치.