JP2002541611A - 自動テスト機器の故障捕捉装置および方法 - Google Patents
自動テスト機器の故障捕捉装置および方法Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
- G11C29/56008—Error analysis, representation of errors
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
所定の記憶容量を有するテスト中のメモリ（ＭＵＴ）から故障ロケーション情報を識別する故障捕捉回路が開示される。故障捕捉回路は、ＭＵＴに結合されるよう適合されると共に、テスト信号をＭＵＴに加え、そこからの出力信号を処理して故障情報にするよう動作する故障検出回路を備える。故障情報は、故障したメモリセルのロケーションを示す。ロケーション情報を格納するために、ルックアップテーブルが故障検出回路に結合され、これによってルックアップテーブルのサイズおよび故障データを冗長解析器に転送する時間が最小化される。
Description
【０００１】発明の分野 本発明は、一般に半導体デバイスを試験（テスト）する自動テスト機器に関し
、特に、故障捕捉装置および半導体デバイステスタにおけるその使用方法に関す
る。発明の背景 半導体メモリ製造業者は、競争力を保つために、メモリデバイスの製造コスト
の最小化を絶えず追求している。より重要な製造プロセスの１つは、各デバイス
をテストして様々な条件下での信頼性および動作性を保証することに関連する。
テストの実行に利用される機器は、自動テスト機器または「テスタ」と呼ばれる
ことが多い。
、特に、故障捕捉装置および半導体デバイステスタにおけるその使用方法に関す
る。発明の背景 半導体メモリ製造業者は、競争力を保つために、メモリデバイスの製造コスト
の最小化を絶えず追求している。より重要な製造プロセスの１つは、各デバイス
をテストして様々な条件下での信頼性および動作性を保証することに関連する。
テストの実行に利用される機器は、自動テスト機器または「テスタ」と呼ばれる
ことが多い。
【０００２】 従来のテスタは一般に、１つまたは複数のテスト中のメモリ（ＭＵＴ：memory
-under-test）に結合され、ＭＵＴ内の選択されたロケーションに信号を書き込
む回路を備える。書き込まれた信号は次に読み戻され、予期される信号との比較
のため、テスタによって捕捉される。比較の故障結果は、通常、ＭＵＴがテスト
に合格したか、または修復が必要であるかを指示する。
-under-test）に結合され、ＭＵＴ内の選択されたロケーションに信号を書き込
む回路を備える。書き込まれた信号は次に読み戻され、予期される信号との比較
のため、テスタによって捕捉される。比較の故障結果は、通常、ＭＵＴがテスト
に合格したか、または修復が必要であるかを指示する。
【０００３】 多くのメモリデバイスは、万が一テスト中に故障が検出された場合に、デバイ
スの修復に使用する冗長行および冗長列を採用している。この特徴は、商業的に
許容されるデバイスの多くにおいて歩留まりをかなり向上させる。従来のメモリ
テスタは、通常、１つまたは複数の行または列を利用可能な冗長行／列で物理的
に置換する１つまたは複数の冗長修復ステーションを備える。しかし、冗長解析
の実行が可能になるには、その前に、テスタによる信頼性のある初期故障データ
の捕捉が行われなければならない。
スの修復に使用する冗長行および冗長列を採用している。この特徴は、商業的に
許容されるデバイスの多くにおいて歩留まりをかなり向上させる。従来のメモリ
テスタは、通常、１つまたは複数の行または列を利用可能な冗長行／列で物理的
に置換する１つまたは複数の冗長修復ステーションを備える。しかし、冗長解析
の実行が可能になるには、その前に、テスタによる信頼性のある初期故障データ
の捕捉が行われなければならない。
【０００４】 従来、テスタは、ＭＵＴと同様サイズの容量を有するＲＡＭメモリにまず故障
データを格納していた。一般にキャッチＲＡＭ（catchram）と呼ばれるメモリが
通常、ＭＵＴ内のアドレスロケーションに物理的に対応するアドレスに故障情報
を格納する。この方法は従来ＭＵＴのビットイメージ表現を提供し、ユーザが、
特定の製造不具合に関連しうる故障の原因群を素早く識別することができるよう
にする。これは、早い時期にＭＵＴ製造における工程不具合を診断するために、
技術開発環境において特に重要である。製造ラインでの工程不具合の迅速な識別
は、ラインでのあらゆるダウンタイム（中断時間）を最小化し、製品スループッ
トおよび対応するロットの歩留まりを最大化するためにも重要である。
データを格納していた。一般にキャッチＲＡＭ（catchram）と呼ばれるメモリが
通常、ＭＵＴ内のアドレスロケーションに物理的に対応するアドレスに故障情報
を格納する。この方法は従来ＭＵＴのビットイメージ表現を提供し、ユーザが、
特定の製造不具合に関連しうる故障の原因群を素早く識別することができるよう
にする。これは、早い時期にＭＵＴ製造における工程不具合を診断するために、
技術開発環境において特に重要である。製造ラインでの工程不具合の迅速な識別
は、ラインでのあらゆるダウンタイム（中断時間）を最小化し、製品スループッ
トおよび対応するロットの歩留まりを最大化するためにも重要である。
【０００５】 キャッチＲＡＭの１つの構造は、ＭＵＴの容量に略等しい容量を有する１ビッ
ト幅のＳＲＡＭを利用する。ランダムモードにおける動作が比較的高速であるこ
とで知られているＳＲＡＭは、動作の観点からは望ましいメモリタイプを提供す
る。不都合なことに、ＳＲＡＭの製造は、将来的な可用性の不確実性に伴い近年
低下している。その結果、ＳＲＡＭデバイスのコストはかなり高い。
ト幅のＳＲＡＭを利用する。ランダムモードにおける動作が比較的高速であるこ
とで知られているＳＲＡＭは、動作の観点からは望ましいメモリタイプを提供す
る。不都合なことに、ＳＲＡＭの製造は、将来的な可用性の不確実性に伴い近年
低下している。その結果、ＳＲＡＭデバイスのコストはかなり高い。
【０００６】 ＳＲＡＭの少ないキャッチＲＡＭを製造するという努力において、当業者は、
様々なＤＲＡＭの実施を利用してきた。ＤＲＡＭは比較的安価であり、一般に、
ビットイメージキャッチＲＡＭ用途に適した大容量メモリを提供する。デバイス
は、ランダムモード（インタリーブ）またはバーストモード（シーケンシャル）
のいずれかに従って選択可能な動作モードを含む。不都合なことに、ランダムモ
ードでは、ＤＲＡＭはＳＲＡＭデバイスよりもかなり低速で動作し、キャッチＲ
ＡＭ用途で首尾よく動作するには特別な技術が必要とされる。
様々なＤＲＡＭの実施を利用してきた。ＤＲＡＭは比較的安価であり、一般に、
ビットイメージキャッチＲＡＭ用途に適した大容量メモリを提供する。デバイス
は、ランダムモード（インタリーブ）またはバーストモード（シーケンシャル）
のいずれかに従って選択可能な動作モードを含む。不都合なことに、ランダムモ
ードでは、ＤＲＡＭはＳＲＡＭデバイスよりもかなり低速で動作し、キャッチＲ
ＡＭ用途で首尾よく動作するには特別な技術が必要とされる。
【０００７】 Ｓａｔｏに付与された米国特許第５，７９０，５５９号に開示されている故障
捕捉メモリにＤＲＡＭを用いる１つの提案は、ＤＲＡＭランダム（インタリーブ
）モード時に許容できる動作速度を達成するために、インタリーブドＤＲＡＭの
バンクを採用している。バンクはそれぞれＭＵＴの容量に等しい容量を有し、イ
ンタリーブされた出力を生成してより高速なシリアルビットストリームを生成す
る。ランダム動作モードの代替として、上記特許は、アドレスコンバータと共に
バーストモードを用いて、故障データの複数ビットを連続して捕捉メモリに格納
する技術も開示している。
捕捉メモリにＤＲＡＭを用いる１つの提案は、ＤＲＡＭランダム（インタリーブ
）モード時に許容できる動作速度を達成するために、インタリーブドＤＲＡＭの
バンクを採用している。バンクはそれぞれＭＵＴの容量に等しい容量を有し、イ
ンタリーブされた出力を生成してより高速なシリアルビットストリームを生成す
る。ランダム動作モードの代替として、上記特許は、アドレスコンバータと共に
バーストモードを用いて、故障データの複数ビットを連続して捕捉メモリに格納
する技術も開示している。
【０００８】 Ｓａｔｏの提案はそれが意図する用途に関しては有利であるが、各ＭＵＴにつ
いて数バンクのＤＲＡＭデバイスを採用する。１６から３２個のＭＵＴを並列処
理するテスタの場合、すべてのキャッチＲＡＭに必要なＤＲＡＭの数は、スペー
スおよびハードウェアコストの双方に関して望ましくないレベルに近づく。さら
に、ＭＵＴ容量サイズの絶え間ない増大に伴い、対応する従来のキャッチＲＡＭ
容量もまた増大し、大きなメモリに関するコスト問題が提示される。
いて数バンクのＤＲＡＭデバイスを採用する。１６から３２個のＭＵＴを並列処
理するテスタの場合、すべてのキャッチＲＡＭに必要なＤＲＡＭの数は、スペー
スおよびハードウェアコストの双方に関して望ましくないレベルに近づく。さら
に、ＭＵＴ容量サイズの絶え間ない増大に伴い、対応する従来のキャッチＲＡＭ
容量もまた増大し、大きなメモリに関するコスト問題が提示される。
【０００９】 米国特許第５，６４４，５７８号においてＯｈｓａｗａにより提案される技術
は、その主張によれば、故障データを圧縮し、かかる圧縮された故障データを、
ＭＵＴの容量よりも少ない容量を有する捕捉メモリに格納することで、上記メモ
リ容量の問題に対処する。また、その主張によれば、この提案は捕捉メモリのサ
イズおよびコストを低減するが、記憶方式は依然として故障したＭＵＴメモリセ
ルの位置と捕捉メモリロケーションの間の物理的な対応に依存している。
は、その主張によれば、故障データを圧縮し、かかる圧縮された故障データを、
ＭＵＴの容量よりも少ない容量を有する捕捉メモリに格納することで、上記メモ
リ容量の問題に対処する。また、その主張によれば、この提案は捕捉メモリのサ
イズおよびコストを低減するが、記憶方式は依然として故障したＭＵＴメモリセ
ルの位置と捕捉メモリロケーションの間の物理的な対応に依存している。
【００１０】 米国特許第５，３１７，５７３号および同第４，６２８，５０９号の双方に概
して開示されるさらなる圧縮方式は、キャッチＲＡＭ使用を完全に回避している
。上記技術は、概して、特定の「要修復故障（must-failure）」情報を追跡して
、ＭＵＴのいずれの冗長行または冗長列がデバイスの修復に必要とされるかを識
別するために、圧縮マトリクス構造を備える。圧縮マトリクスは、ＭＵＴ内の故
障アドレスに物理的に対応する、限られた数（冗長行および冗長列の数に対応す
る）のアドレス可能な行および列を設ける。
して開示されるさらなる圧縮方式は、キャッチＲＡＭ使用を完全に回避している
。上記技術は、概して、特定の「要修復故障（must-failure）」情報を追跡して
、ＭＵＴのいずれの冗長行または冗長列がデバイスの修復に必要とされるかを識
別するために、圧縮マトリクス構造を備える。圧縮マトリクスは、ＭＵＴ内の故
障アドレスに物理的に対応する、限られた数（冗長行および冗長列の数に対応す
る）のアドレス可能な行および列を設ける。
【００１１】 このデータ圧縮技術は高速な製造処理には有利であるが、任意の種類のビット
イメージ解析を提供する能力は省かれている。その結果、万が一製造テスト中に
デバイスが相次いで不合格になった場合、いずれの製造処理不具合も容易には明
らかにならず、おそらく故障探求および修復に必要な時間が延びる。
イメージ解析を提供する能力は省かれている。その結果、万が一製造テスト中に
デバイスが相次いで不合格になった場合、いずれの製造処理不具合も容易には明
らかにならず、おそらく故障探求および修復に必要な時間が延びる。
【００１２】 必要とされているが、今まで入手不可能であったものは、１つまたは複数のＭ
ＵＴからの故障データのビットイメージマップを再構築する能力を提供し、かか
る情報の冗長解析回路への転送を最小のコストで最大化するキャッチＲＡＭ構造
である。本発明のキャッチＲＡＭおよび方法は、これらの必要性を満たす。発明の概要 本発明の故障捕捉回路は、テスト中のメモリ（ＭＵＴ）からの故障データの捕
捉および解析に関わるコストを低減する。これは、ＭＵＴメモリセル故障を示す
最小の情報を格納することによって達成される。格納される初期捕捉された故障
情報を最小化することで、故障情報を冗長解析回路に送信するための後続する転
送時間もまた実質的に最小化され、テストのスループットが増大する。
ＵＴからの故障データのビットイメージマップを再構築する能力を提供し、かか
る情報の冗長解析回路への転送を最小のコストで最大化するキャッチＲＡＭ構造
である。本発明のキャッチＲＡＭおよび方法は、これらの必要性を満たす。発明の概要 本発明の故障捕捉回路は、テスト中のメモリ（ＭＵＴ）からの故障データの捕
捉および解析に関わるコストを低減する。これは、ＭＵＴメモリセル故障を示す
最小の情報を格納することによって達成される。格納される初期捕捉された故障
情報を最小化することで、故障情報を冗長解析回路に送信するための後続する転
送時間もまた実質的に最小化され、テストのスループットが増大する。
【００１３】 上記利点を実現するため、本発明は、一形態において、所定の記憶容量を有す
るテスト中のメモリ（ＭＵＴ）から故障ロケーション情報を識別する故障捕捉回
路を含む。故障捕捉回路は、ＭＵＴに結合されるよう適合されると共に、テスト
信号をＭＵＴに加え、そこからの出力信号を故障ロケーション情報に処理するよ
う動作する故障検出回路を備える。故障検出回路に故障ロケーション情報を格納
するルックアップテーブルが結合される。
るテスト中のメモリ（ＭＵＴ）から故障ロケーション情報を識別する故障捕捉回
路を含む。故障捕捉回路は、ＭＵＴに結合されるよう適合されると共に、テスト
信号をＭＵＴに加え、そこからの出力信号を故障ロケーション情報に処理するよ
う動作する故障検出回路を備える。故障検出回路に故障ロケーション情報を格納
するルックアップテーブルが結合される。
【００１４】 別の形態において、本発明は、ＭＵＴからの故障データを判断し、かかる故障
データを解析してＭＵＴを修復する故障処理回路を備える。故障処理回路は、Ｍ
ＵＴに結合されるように適合されると共にＭＵＴにテスト信号を加えるよう動作
する故障検出回路を含む故障捕捉回路を備える。故障検出回路はまた、ＭＵＴか
らの出力信号を処理して、故障したメモリセルロケーションを示す故障情報にす
る。ロケーション情報を格納するために、故障検出回路にはルックアップテーブ
ルが結合される。故障処理回路は、ＭＵＴの修復に最適な手順を確立する冗長解
析回路をさらに備える。転送回路が冗長解析回路と故障捕捉回路を結合し、故障
検出回路から独立して動作する。
データを解析してＭＵＴを修復する故障処理回路を備える。故障処理回路は、Ｍ
ＵＴに結合されるように適合されると共にＭＵＴにテスト信号を加えるよう動作
する故障検出回路を含む故障捕捉回路を備える。故障検出回路はまた、ＭＵＴか
らの出力信号を処理して、故障したメモリセルロケーションを示す故障情報にす
る。ロケーション情報を格納するために、故障検出回路にはルックアップテーブ
ルが結合される。故障処理回路は、ＭＵＴの修復に最適な手順を確立する冗長解
析回路をさらに備える。転送回路が冗長解析回路と故障捕捉回路を結合し、故障
検出回路から独立して動作する。
【００１５】 さらに別の形態において、本発明は、決定的故障（要修復故障）情報と疎故障
（sparse-failure）情報とを区別し、ＭＵＴからの故障データを表す疎故障情報
を故障メモリに選択的に渡すスクリーニング回路を備える。スクリーニング回路
はまた、疎故障情報および要修復故障情報を冗長解析器に指向させる。スクリー
ニング回路は、要修復故障列を規定する所定数の故障を有するメモリセル列を追
跡するための列フラグメモリと、要修復故障行を規定する所定数の故障を有する
メモリセル行を追跡するための行フラグメモリとを備える。行故障カウンタは、
行および列のフラグメモリと協働して、事前にプログラムされた閾値基準に従っ
てフラグをセットする。
（sparse-failure）情報とを区別し、ＭＵＴからの故障データを表す疎故障情報
を故障メモリに選択的に渡すスクリーニング回路を備える。スクリーニング回路
はまた、疎故障情報および要修復故障情報を冗長解析器に指向させる。スクリー
ニング回路は、要修復故障列を規定する所定数の故障を有するメモリセル列を追
跡するための列フラグメモリと、要修復故障行を規定する所定数の故障を有する
メモリセル行を追跡するための行フラグメモリとを備える。行故障カウンタは、
行および列のフラグメモリと協働して、事前にプログラムされた閾値基準に従っ
てフラグをセットする。
【００１６】 本発明のさらなる形態は、故障捕捉回路において使用するための、ＭＵＴから
捕捉された複数のマルチビット信号を格納するメモリを備える。信号は、事前に
選択されたデータ構造を有する。メモリは、バースト動作モード時にマルチビッ
ト信号を受信するためのマルチビット入力インタフェースと、入力インタフェー
スと連絡して配置される、マルチビット信号を格納するための記憶セルアレイと
を備える。
捕捉された複数のマルチビット信号を格納するメモリを備える。信号は、事前に
選択されたデータ構造を有する。メモリは、バースト動作モード時にマルチビッ
ト信号を受信するためのマルチビット入力インタフェースと、入力インタフェー
スと連絡して配置される、マルチビット信号を格納するための記憶セルアレイと
を備える。
【００１７】 さらに別の形態において、本発明は、後続する冗長解析のために、ＭＵＴから
故障情報を取得する方法を含む。本方法は、故障情報を捕捉するステップと、故
障情報からＭＵＴ内の故障のロケーションを識別するステップと、識別された故
障ロケーションをルックアップテーブルに格納するステップと、を含む。
故障情報を取得する方法を含む。本方法は、故障情報を捕捉するステップと、故
障情報からＭＵＴ内の故障のロケーションを識別するステップと、識別された故
障ロケーションをルックアップテーブルに格納するステップと、を含む。
【００１８】 別の形態において、本発明は、ＭＵＴからの故障アドレス情報を格納するよう
に適合された故障捕捉メモリに渡す故障情報をスクリーニングする方法を含む。
捕捉メモリは、冗長解析回路によりアクセスすることができる。この方法は、要
修復故障情報を判断するステップと、要修復故障情報を疎故障情報から分離し、
疎故障情報を捕捉メモリに渡すステップと、要修復故障情報および疎故障情報を
冗長解析回路に配向するステップと、を含む。
に適合された故障捕捉メモリに渡す故障情報をスクリーニングする方法を含む。
捕捉メモリは、冗長解析回路によりアクセスすることができる。この方法は、要
修復故障情報を判断するステップと、要修復故障情報を疎故障情報から分離し、
疎故障情報を捕捉メモリに渡すステップと、要修復故障情報および疎故障情報を
冗長解析回路に配向するステップと、を含む。
【００１９】 本発明の他の特徴および利点は、添付図面と合わせて以下の詳細な説明を読む
ことから明らかになろう。 本発明は、以下のより詳細な説明および添付図面を参照することによってより
良く理解されよう。発明の詳細な説明 ここで図１を参照し、概して１０で表す本発明の一実施形態による半導体メモ
リテスタの概略ブロック図は、コンピュータワークステーション１２およびテス
トコントローラ１３を備える。テストコントローラは、ワークステーションに応
答して、１つまたは複数のテスト中のメモリ（ＭＵＴ）１６に書き込まれそして
読み出されるアドレス信号およびデータ信号を生成するパターン発生器１４を備
える。パターン発生器によって生成された信号は、ドライバ回路１７を介してＭ
ＵＴにアクセスし、指定されたデータをＭＵＴ内の所定の行および列のアドレス
ロケーションに書き込む。概して２０で表される故障捕捉回路は、続いて、パタ
ーン発生器により生成される読み出し信号に応答し、ＭＵＴにアクセスしてデー
タを読み出し、ＭＵＴ内の故障したメモリセルロケーションを識別する目的で、
それを予期される値と比較する。
ことから明らかになろう。 本発明は、以下のより詳細な説明および添付図面を参照することによってより
良く理解されよう。発明の詳細な説明 ここで図１を参照し、概して１０で表す本発明の一実施形態による半導体メモ
リテスタの概略ブロック図は、コンピュータワークステーション１２およびテス
トコントローラ１３を備える。テストコントローラは、ワークステーションに応
答して、１つまたは複数のテスト中のメモリ（ＭＵＴ）１６に書き込まれそして
読み出されるアドレス信号およびデータ信号を生成するパターン発生器１４を備
える。パターン発生器によって生成された信号は、ドライバ回路１７を介してＭ
ＵＴにアクセスし、指定されたデータをＭＵＴ内の所定の行および列のアドレス
ロケーションに書き込む。概して２０で表される故障捕捉回路は、続いて、パタ
ーン発生器により生成される読み出し信号に応答し、ＭＵＴにアクセスしてデー
タを読み出し、ＭＵＴ内の故障したメモリセルロケーションを識別する目的で、
それを予期される値と比較する。
【００２０】 図１を引き続き参照し、本発明の故障捕捉回路２０は、故障検出回路２２と、
故障アドレスルックアップテーブル１１０とを採用して、ＭＵＴ１６からのビッ
トイメージ故障情報の冗長解析回路１６０への転送速度を最小のハードウェアコ
ストで最大化する。
故障アドレスルックアップテーブル１１０とを採用して、ＭＵＴ１６からのビッ
トイメージ故障情報の冗長解析回路１６０への転送速度を最小のハードウェアコ
ストで最大化する。
【００２１】 さらに図１を参照し、故障検出器回路２２は、ＭＵＴ１６のＩ／Ｏピン（図示
せず）に結合する捕捉および比較ロジックを備える。捕捉および比較ロジックは
、Ｉ／Ｏ選択ロジック２４によって選択される構成に従い、ＭＵＴの個々のピン
に対応するコンパレータアレイ（図示せず）を備える捕捉回路２５を含む。各コ
ンパレータは、特定の動作サイクル中の特定のピンにおける故障状況を表す同期
リジェクト（拒絶）信号を生成する同期拒絶ロジック２７に提供される。
せず）に結合する捕捉および比較ロジックを備える。捕捉および比較ロジックは
、Ｉ／Ｏ選択ロジック２４によって選択される構成に従い、ＭＵＴの個々のピン
に対応するコンパレータアレイ（図示せず）を備える捕捉回路２５を含む。各コ
ンパレータは、特定の動作サイクル中の特定のピンにおける故障状況を表す同期
リジェクト（拒絶）信号を生成する同期拒絶ロジック２７に提供される。
【００２２】 ここで図２をより詳細に参照すると、Ｉ／Ｏ選択ロジック２４は、好ましくは
、パターン発生器クロック（ＢＯＣ）によりレジスタ２８を通して同期がとられ
る複数の同期拒絶入力０〜７９を備える。レジスタの出力は、各マルチプレクサ
Ｍ１〜Ｍ４によって定義される複数の２０：１セレクタパスに沿ってファンアウ
トする。マルチプレクサは、各単一ビット出力をＯＲゲート３０に提供し、これ
が次にＸＯＲゲート３２の入力に結合する。ＸＯＲゲートは、反転された同期拒
絶信号ＩＮＶ＿ＳＲから第２の入力を受信し、先入れ先出し（ＦＩＦＯ）モジュ
ール３４を通ってＡＮＤゲート３６に向けられる出力を生成する。ＡＮＤゲート
は、スクリーニングロジック７０の入力としての役割を果たす。
、パターン発生器クロック（ＢＯＣ）によりレジスタ２８を通して同期がとられ
る複数の同期拒絶入力０〜７９を備える。レジスタの出力は、各マルチプレクサ
Ｍ１〜Ｍ４によって定義される複数の２０：１セレクタパスに沿ってファンアウ
トする。マルチプレクサは、各単一ビット出力をＯＲゲート３０に提供し、これ
が次にＸＯＲゲート３２の入力に結合する。ＸＯＲゲートは、反転された同期拒
絶信号ＩＮＶ＿ＳＲから第２の入力を受信し、先入れ先出し（ＦＩＦＯ）モジュ
ール３４を通ってＡＮＤゲート３６に向けられる出力を生成する。ＡＮＤゲート
は、スクリーニングロジック７０の入力としての役割を果たす。
【００２３】 引き続き図２を参照し、パターン分配ロジック３８は、好ましい詳細において
、アドレスおよびデータ情報をコンパレータ回路６０に提供するアドレスセレク
タ４０を備える。パターン分配ロジックはまた、パターン発生器１４からのパタ
ーンが開始されるとき、およびパターン発生器によって提供されるプログラムさ
れた条件に基づいていつデータを格納するかを回路に警告するＳＴＣパス４２も
備える。アドレスセレクタ４０は、パターン発生器クロック（ＢＯＣ）において
動作する各レジスタ４８および５０によって同期がとられる３２ビット代替デー
タソース（ＡＤＳ）バス４４と、第２の（ＳＥＣ）バス４６とをそれぞれ備える
。バスは３２ビットアドレス選択マルチプレクサ５２に提供され、かかる３２ア
ドレス選択マルチプレクサ５２は、一方のバスからの単一ビット出力を選択的に
渡す。ＸＯＲゲート５４はソース選択出力を受信し、これらと反転アドレス信号
ＩＮＶ＿ＡＤＤＲとの排他的論理和をとる。第２のＦＩＦＯモジュール５６は、
排他的論理和演算されたデータを、Ｉ／Ｏセレクタデータストリームに配置され
た第１のＦＩＦＯモジュール３４と同期してパイプする。第２のＦＩＦＯからの
出力はコンパレータ回路６０に提供され、捕捉アドレスレジスタおよび捕捉アド
レスイネーブルと比較される。本発明の故障捕捉回路において述べられるＦＩＦ
Ｏ構造は、好ましくは、各モジュールデータ入力および出力に配置された各フリ
ップフロップ（図示せず）を含むが、たとえば、当分野で周知のようにラッチま
たはメモリを含んでもよい。
、アドレスおよびデータ情報をコンパレータ回路６０に提供するアドレスセレク
タ４０を備える。パターン分配ロジックはまた、パターン発生器１４からのパタ
ーンが開始されるとき、およびパターン発生器によって提供されるプログラムさ
れた条件に基づいていつデータを格納するかを回路に警告するＳＴＣパス４２も
備える。アドレスセレクタ４０は、パターン発生器クロック（ＢＯＣ）において
動作する各レジスタ４８および５０によって同期がとられる３２ビット代替デー
タソース（ＡＤＳ）バス４４と、第２の（ＳＥＣ）バス４６とをそれぞれ備える
。バスは３２ビットアドレス選択マルチプレクサ５２に提供され、かかる３２ア
ドレス選択マルチプレクサ５２は、一方のバスからの単一ビット出力を選択的に
渡す。ＸＯＲゲート５４はソース選択出力を受信し、これらと反転アドレス信号
ＩＮＶ＿ＡＤＤＲとの排他的論理和をとる。第２のＦＩＦＯモジュール５６は、
排他的論理和演算されたデータを、Ｉ／Ｏセレクタデータストリームに配置され
た第１のＦＩＦＯモジュール３４と同期してパイプする。第２のＦＩＦＯからの
出力はコンパレータ回路６０に提供され、捕捉アドレスレジスタおよび捕捉アド
レスイネーブルと比較される。本発明の故障捕捉回路において述べられるＦＩＦ
Ｏ構造は、好ましくは、各モジュールデータ入力および出力に配置された各フリ
ップフロップ（図示せず）を含むが、たとえば、当分野で周知のようにラッチま
たはメモリを含んでもよい。
【００２４】 コンパレータ回路６０は、３２ビットＭＵＴ値信号ＣＡＰＴＲ＿ＣＭＰ＿ＶＡ
Ｌを受信し、これとパターン発生器情報を表す第２のＦＩＦＯの出力５６との排
他的論理和をとるＸＯＲゲート６２を含む。ＸＯＲゲート６２の出力はＮＡＮＤ
ゲート６４に提供され、該ＮＡＮＤゲート６４が、データと３２ビット捕捉イネ
ーブル信号ＣＡＰＴＲ＿ＣＭＰ＿ＥＮＡとの否定論理積（ＮＡＮＤ）をとる。Ｎ
ＡＮＤゲートの出力およびイネーブル信号ＳＬＩＣＥ＿ＥＮＡは、スクリーニン
グロジックＡＮＤゲート３６の入力に指向される。
Ｌを受信し、これとパターン発生器情報を表す第２のＦＩＦＯの出力５６との排
他的論理和をとるＸＯＲゲート６２を含む。ＸＯＲゲート６２の出力はＮＡＮＤ
ゲート６４に提供され、該ＮＡＮＤゲート６４が、データと３２ビット捕捉イネ
ーブル信号ＣＡＰＴＲ＿ＣＭＰ＿ＥＮＡとの否定論理積（ＮＡＮＤ）をとる。Ｎ
ＡＮＤゲートの出力およびイネーブル信号ＳＬＩＣＥ＿ＥＮＡは、スクリーニン
グロジックＡＮＤゲート３６の入力に指向される。
【００２５】 次に図１乃至図４を参照し、スクリーニングロジック７０は、ＭＵＴ１６に対
して決定的故障（要修復故障）解析を実行し、ルックアップテーブル１１０に不
必要な故障情報が渡ることを防ぐように構成される決定的故障（要修復故障）回
路７１を含む。その結果、ルックアップテーブルの容量を最小化することができ
、故障情報の冗長解析回路１６０への転送速度の向上につながる。
して決定的故障（要修復故障）解析を実行し、ルックアップテーブル１１０に不
必要な故障情報が渡ることを防ぐように構成される決定的故障（要修復故障）回
路７１を含む。その結果、ルックアップテーブルの容量を最小化することができ
、故障情報の冗長解析回路１６０への転送速度の向上につながる。
【００２６】 特に図３を参照し、ＭＵＴ１６は、所定数の冗長行ＲＸおよび冗長列ＲＹを含
む。万が一特定の行または列が、たとえば７３および７５において、冗長ライン
数を越える数の故障（Ｘで表される）を有する場合、これら特定の行または列を
完全に冗長構造と置換しなければならない。その結果、本発明者は、行または列
を完全に置換すべき場合、その行の故障情報をルックアップテーブルに格納する
必要はないと判断した（その行は修復「されなければならない（must）」ため）
。
む。万が一特定の行または列が、たとえば７３および７５において、冗長ライン
数を越える数の故障（Ｘで表される）を有する場合、これら特定の行または列を
完全に冗長構造と置換しなければならない。その結果、本発明者は、行または列
を完全に置換すべき場合、その行の故障情報をルックアップテーブルに格納する
必要はないと判断した（その行は修復「されなければならない（must）」ため）
。
【００２７】 次に図４を参照し、要修復故障スクリーン回路７１は、制御レジスタ７５によ
って生成されるクロック信号に従い、アドレスバスＡＤＤＲＥＳＳからのアドレ
スを交互に格納する一対のアドレスフリップフロップ７２および７３を含む。フ
リップフロップは、各ＡＮＤゲートアレイ７６および７７に提供される３２ビッ
トアドレスを交互に格納する。ゲートアレイは、選択的に所定のアドレスを除外
する。コンパレータ７８は、ＡＮＤゲートアレイの出力を受信し、現在のアドレ
ス（一方のフリップフロップに格納されている）を先行アドレス（他方のフリッ
プフロップに格納されている）と比較する。行カウンタ７９は同期拒絶信号パス
ＤＡＴＡ Ｓ／Ｒに結合され、故障（同期拒絶）が検出される都度増分（インク
リメント）される。カウンタは、コンパレータの出力がハイであることに応答し
てカウンタをクリアするリセットＲを含む。一般に、現在のアドレスおよび先行
アドレスの行が同じである場合、コンパレータからの出力はローである。行が異
なる場合、コンパレータの出力はハイであり、カウンタがリセットされる。
って生成されるクロック信号に従い、アドレスバスＡＤＤＲＥＳＳからのアドレ
スを交互に格納する一対のアドレスフリップフロップ７２および７３を含む。フ
リップフロップは、各ＡＮＤゲートアレイ７６および７７に提供される３２ビッ
トアドレスを交互に格納する。ゲートアレイは、選択的に所定のアドレスを除外
する。コンパレータ７８は、ＡＮＤゲートアレイの出力を受信し、現在のアドレ
ス（一方のフリップフロップに格納されている）を先行アドレス（他方のフリッ
プフロップに格納されている）と比較する。行カウンタ７９は同期拒絶信号パス
ＤＡＴＡ Ｓ／Ｒに結合され、故障（同期拒絶）が検出される都度増分（インク
リメント）される。カウンタは、コンパレータの出力がハイであることに応答し
てカウンタをクリアするリセットＲを含む。一般に、現在のアドレスおよび先行
アドレスの行が同じである場合、コンパレータからの出力はローである。行が異
なる場合、コンパレータの出力はハイであり、カウンタがリセットされる。
【００２８】 行カウンタ７９からの出力は第２のコンパレータ８０に提供され、該第２のコ
ンパレータ８０はカウントをレジスタ８１に維持される事前に（予め）プログラ
ムされる閾値カウントと比較する。閾値を超える場合には、コンパレータに書き
込みイネーブル信号を行フラグメモリ８２に対して送信させると共に、ロジック
ロー（低）をスクリーニングロジックデータ出力ＡＮＤゲート８３に対して送信
させ、その行のさらなる故障データがキャッチＲＡＭにロードされないようにす
る。列フラグメモリ８４の制御は、行故障の関数として要修復故障列を識別する
冗長解析器によって行われる判断を通して実現される。
ンパレータ８０はカウントをレジスタ８１に維持される事前に（予め）プログラ
ムされる閾値カウントと比較する。閾値を超える場合には、コンパレータに書き
込みイネーブル信号を行フラグメモリ８２に対して送信させると共に、ロジック
ロー（低）をスクリーニングロジックデータ出力ＡＮＤゲート８３に対して送信
させ、その行のさらなる故障データがキャッチＲＡＭにロードされないようにす
る。列フラグメモリ８４の制御は、行故障の関数として要修復故障列を識別する
冗長解析器によって行われる判断を通して実現される。
【００２９】 次に図５を参照し、スクリーニングロジック７０の出力が、疎故障情報を高速
で故障アドレスルックアップテーブル１１０にロードする転送インタフェース９
０に提供される。転送インタフェースは、要修復故障スクリーン回路７１の出力
に結合され、ＳＲ３１を通して同期拒絶信号ＳＲ０を受信する３２ビット入力Ｏ
Ｒゲート９２を含む。ＯＲゲートの出力はデータＦＩＦＯコントローラ９４に提
供され、該データＦＩＦＯコントローラ９４は、キャッチＲＡＭコントローラ９
６と協働し、一対の交互になった（alternating）６４×６４「ピンポン」ＦＩ
ＦＯ９８および１００を通してデータのパイプライン化を制御する。データＦＩ
ＦＯコントローラは、任意のＳＲ入力に故障が入ってくる都度増分されるカウン
タ（図示せず）を含む。各ピンポンＦＩＦＯは、各データパスＦＩＦＯ１０２お
よび１０４を通してスクリーニングロジック７０からデータを選択的に受信する
。ピンポンＦＩＦＯは交互に６４ビット出力を生成し、該６４ビット出力は、入
力データレートの２倍で動作し、故障アドレスルックアップテーブル１１０の容
量を最大化する独自のプログラマブルデータ構造に従って構成されるデータスト
リームを形成する。
で故障アドレスルックアップテーブル１１０にロードする転送インタフェース９
０に提供される。転送インタフェースは、要修復故障スクリーン回路７１の出力
に結合され、ＳＲ３１を通して同期拒絶信号ＳＲ０を受信する３２ビット入力Ｏ
Ｒゲート９２を含む。ＯＲゲートの出力はデータＦＩＦＯコントローラ９４に提
供され、該データＦＩＦＯコントローラ９４は、キャッチＲＡＭコントローラ９
６と協働し、一対の交互になった（alternating）６４×６４「ピンポン」ＦＩ
ＦＯ９８および１００を通してデータのパイプライン化を制御する。データＦＩ
ＦＯコントローラは、任意のＳＲ入力に故障が入ってくる都度増分されるカウン
タ（図示せず）を含む。各ピンポンＦＩＦＯは、各データパスＦＩＦＯ１０２お
よび１０４を通してスクリーニングロジック７０からデータを選択的に受信する
。ピンポンＦＩＦＯは交互に６４ビット出力を生成し、該６４ビット出力は、入
力データレートの２倍で動作し、故障アドレスルックアップテーブル１１０の容
量を最大化する独自のプログラマブルデータ構造に従って構成されるデータスト
リームを形成する。
【００３０】 一実施形態において、キャッチＲＡＭと一般に呼ばれるルックアップテーブル
１１０は、ＳＤＲＡＭデバイス等の半導体メモリを含むことが好ましい。デバイ
スは、６４ビット幅入力Ｄ／Ｑを含み、フルページ線形バースト動作モードにお
いて、ピンポンＦＩＦＯ９８および１００から高速でデータを連続してロードす
る。
１１０は、ＳＤＲＡＭデバイス等の半導体メモリを含むことが好ましい。デバイ
スは、６４ビット幅入力Ｄ／Ｑを含み、フルページ線形バースト動作モードにお
いて、ピンポンＦＩＦＯ９８および１００から高速でデータを連続してロードす
る。
【００３１】 キャッチＲＡＭバーストモード特徴の高速性という利点を最大化するために、
本発明者は、ＭＵＴアドレス情報および／またはコマンド情報の各ストリングを
含む、図５に示す独自のデータ構造を考案した。アドレス情報データ構造１１２
は、好ましくは、ビット０〜３１で符号化されるＭＵＴ Ｉ／Ｏピン情報と、ビ
ット３２〜６２で符号化される故障アドレス情報とを含む。ビット６３は、アド
レスストリングをコマンドストリングと区別するために利用される。一方、コマ
ンドデータ構造１１４は、所定数のビットを採用してオペランドを符号化し、第
２のビットフィールドを用いて演算コードを識別する。アドレス構造のように、
コマンドデータ構造は、１ビット（６３）を利用してコマンドデータ構造自体と
アドレスデータ構造１１２とを差別化する。
本発明者は、ＭＵＴアドレス情報および／またはコマンド情報の各ストリングを
含む、図５に示す独自のデータ構造を考案した。アドレス情報データ構造１１２
は、好ましくは、ビット０〜３１で符号化されるＭＵＴ Ｉ／Ｏピン情報と、ビ
ット３２〜６２で符号化される故障アドレス情報とを含む。ビット６３は、アド
レスストリングをコマンドストリングと区別するために利用される。一方、コマ
ンドデータ構造１１４は、所定数のビットを採用してオペランドを符号化し、第
２のビットフィールドを用いて演算コードを識別する。アドレス構造のように、
コマンドデータ構造は、１ビット（６３）を利用してコマンドデータ構造自体と
アドレスデータ構造１１２とを差別化する。
【００３２】 さらに図４を参照して、キャッチＲＡＭ１１０は、ＡＤＤＲ（マルチプレクサ
アドレス）、ＲＡＳ（行アドレスストローブ）、ＣＡＳ（列アドレスストローブ
）、ＷＥ（書き込みイネーブル）、ＣＳ（チップ選択）、およびＣＫＥ（クロッ
クイネーブル）等のＳＤＲＡＭデバイスにしばしば関連する複数の制御入力を含
む。制御入力は、キャッチＲＡＭコントローラ９６からプログラムされた制御信
号をそれぞれ受信する。
アドレス）、ＲＡＳ（行アドレスストローブ）、ＣＡＳ（列アドレスストローブ
）、ＷＥ（書き込みイネーブル）、ＣＳ（チップ選択）、およびＣＫＥ（クロッ
クイネーブル）等のＳＤＲＡＭデバイスにしばしば関連する複数の制御入力を含
む。制御入力は、キャッチＲＡＭコントローラ９６からプログラムされた制御信
号をそれぞれ受信する。
【００３３】 キャッチＲＡＭコントローラ９６は、有限ステートマシン（状態機械）として
構成されることが好ましい。コントローラは、故障アドレス情報をロードするた
めのキャッチＲＡＭ１１０のバースト、キャッチＲＡＭのリフレッシュ、および
ピンポンＦＩＦＯ９８および１００の制御とデータＦＩＦＯコントローラ９４と
の調整を含む多くの制御機能を実行する。コントローラからキャッチＲＡＭへの
制御出力は、８ｎｓ周期クロック（１２５ＭＨｚ）という高速で動作しているレ
ジスタ１１６のアレイを通して再度同期される。クロック領域の遷移はまた、キ
ャッチＲＡＭの演算能力を最大化する役割も果たす。コントローラに支配される
他の機能には、冗長解析転送のためのメモリ読み出し、および診断のためのシス
テム読み出し／書き込みがある。
構成されることが好ましい。コントローラは、故障アドレス情報をロードするた
めのキャッチＲＡＭ１１０のバースト、キャッチＲＡＭのリフレッシュ、および
ピンポンＦＩＦＯ９８および１００の制御とデータＦＩＦＯコントローラ９４と
の調整を含む多くの制御機能を実行する。コントローラからキャッチＲＡＭへの
制御出力は、８ｎｓ周期クロック（１２５ＭＨｚ）という高速で動作しているレ
ジスタ１１６のアレイを通して再度同期される。クロック領域の遷移はまた、キ
ャッチＲＡＭの演算能力を最大化する役割も果たす。コントローラに支配される
他の機能には、冗長解析転送のためのメモリ読み出し、および診断のためのシス
テム読み出し／書き込みがある。
【００３４】 キャッチＲＡＭ１１０内の故障アドレスへのアクセスは、キャッチＲＡＭを冗
長解析（ＲＡ）回路１６０（図１）に結合するインタフェースまたは転送回路１
２０（図１および図４）によって実行される。転送回路は、キャッチＲＡＭから
ＲＡ回路１６０へのデータ転送を制御するための走査有限状態機械（ＦＳＭ）１
２２と、転送されたデータの有効性を判断するＩＳＥロジック１２４とを備える
。走査ＦＳＭはキャッチＲＡＭコントローラ９６に接続し、自走１６ｎｓ周期ク
ロックに従ってデータ転送を指示し、動作する。レジスタ１２６および１２８は
、８ｎｓクロック（ＣＬＫ８）と並列にロードされ、１６ｎｓクロック（ＣＬＫ
１６）により直列にアンロードされる。ロードとロードは、交互のロードと共に
、ＣＬＫ８からＣＬＫ１６への同期を提供する。
長解析（ＲＡ）回路１６０（図１）に結合するインタフェースまたは転送回路１
２０（図１および図４）によって実行される。転送回路は、キャッチＲＡＭから
ＲＡ回路１６０へのデータ転送を制御するための走査有限状態機械（ＦＳＭ）１
２２と、転送されたデータの有効性を判断するＩＳＥロジック１２４とを備える
。走査ＦＳＭはキャッチＲＡＭコントローラ９６に接続し、自走１６ｎｓ周期ク
ロックに従ってデータ転送を指示し、動作する。レジスタ１２６および１２８は
、８ｎｓクロック（ＣＬＫ８）と並列にロードされ、１６ｎｓクロック（ＣＬＫ
１６）により直列にアンロードされる。ロードとロードは、交互のロードと共に
、ＣＬＫ８からＣＬＫ１６への同期を提供する。
【００３５】 引き続き図４を参照し、より詳細な転送回路１２０は、キャッチＲＡＭ Ｄ／
Ｑから一対のデータセレクタ１３２および１３４に提供される６４ビット出力デ
ータパス１３０を含むことが好ましい。セレクタは、ロードを評価し、各コマン
ドライン１４０および１４２に沿ってキャッチＲＡＭコントローラ９６および走
査コントローラ１２２からのコマンド信号を走査する各ＡＮＤゲート１３６およ
び１３８から制御信号を受信する。セレクタからの並列出力は８ｎｓクロックレ
ジスタ１２６および１２８にロードされ、ビット選択制御ライン１４８に沿って
走査コントローラ１２２により制御される各６４：１並列／直列（Ｐ２Ｓ）モジ
ュール１４４および１４６によって直列化された出力に変換される。モジュール
はマルチプレクサ１５０に接続し、マルチプレクサ１５０はどのビットストリー
ムが転送されるかを選択し、次にＩＳＥ ＦＩＦＯ１５２に結合する。ＩＳＥ
ＦＩＦＯは、パターン発生器捕捉信号から独立したシステムＲＡに適した同期で
、６４ビットの有効データストリームを冗長解析回路１６０に生成する。
Ｑから一対のデータセレクタ１３２および１３４に提供される６４ビット出力デ
ータパス１３０を含むことが好ましい。セレクタは、ロードを評価し、各コマン
ドライン１４０および１４２に沿ってキャッチＲＡＭコントローラ９６および走
査コントローラ１２２からのコマンド信号を走査する各ＡＮＤゲート１３６およ
び１３８から制御信号を受信する。セレクタからの並列出力は８ｎｓクロックレ
ジスタ１２６および１２８にロードされ、ビット選択制御ライン１４８に沿って
走査コントローラ１２２により制御される各６４：１並列／直列（Ｐ２Ｓ）モジ
ュール１４４および１４６によって直列化された出力に変換される。モジュール
はマルチプレクサ１５０に接続し、マルチプレクサ１５０はどのビットストリー
ムが転送されるかを選択し、次にＩＳＥ ＦＩＦＯ１５２に結合する。ＩＳＥ
ＦＩＦＯは、パターン発生器捕捉信号から独立したシステムＲＡに適した同期で
、６４ビットの有効データストリームを冗長解析回路１６０に生成する。
【００３６】 上述した故障捕捉回路２０の構造の殆どは、特定用途向け集積回路（ＡＳＩＣ
）形態での実施によく適している。これは、複数の故障捕捉回路が並列配置され
て、ＭＵＴの対応する並列アレイをテストする並列テスト用途の場合に特に有利
である。ＡＳＩＣ技術に関連する高密度という利点により、テスト能力を多数の
ＭＵＴに提供するために必要な回路スペースがかなり低減される。
）形態での実施によく適している。これは、複数の故障捕捉回路が並列配置され
て、ＭＵＴの対応する並列アレイをテストする並列テスト用途の場合に特に有利
である。ＡＳＩＣ技術に関連する高密度という利点により、テスト能力を多数の
ＭＵＴに提供するために必要な回路スペースがかなり低減される。
【００３７】 概して、故障捕捉回路２０の動作は、ＭＵＴ１６から故障データを捕捉し、続
くＲＡ回路１６０への高速転送のためにこれを処理することに関わる。冗長解析
時にビットイメージ解析が望まれるため、多量の故障データがしばしば関与し、
ＭＵＴテストのスループットを最大化するために、高速演算が求められる。ＲＡ
回路が受信したデータは、本発明の譲受人に譲渡され、本明細書に明示的に援用
される「Semiconductor Memory Tester With Hardware Accelerators」と題する
米国特許第５，７５４，５５６号に開示されているもの等、当業者には周知の方
法に従って解析される。上記故障捕捉回路の構造および構成では、最大のデバイ
ス密度および最小のハードウェアコストでの高速演算が可能である。
くＲＡ回路１６０への高速転送のためにこれを処理することに関わる。冗長解析
時にビットイメージ解析が望まれるため、多量の故障データがしばしば関与し、
ＭＵＴテストのスループットを最大化するために、高速演算が求められる。ＲＡ
回路が受信したデータは、本発明の譲受人に譲渡され、本明細書に明示的に援用
される「Semiconductor Memory Tester With Hardware Accelerators」と題する
米国特許第５，７５４，５５６号に開示されているもの等、当業者には周知の方
法に従って解析される。上記故障捕捉回路の構造および構成では、最大のデバイ
ス密度および最小のハードウェアコストでの高速演算が可能である。
【００３８】 動作に先立ち、テスタ１０は、所定のデータをＭＵＴ１６内の選択されたアド
レスに書き込むように事前にプログラムされる。これは概して、ゼロ復帰、補数
復帰（return-to-complement）、および当業者に周知の他のテスト波形等のテス
トパターン波形を駆動するようにパターン発生器１４をプログラムすることを含
む。
レスに書き込むように事前にプログラムされる。これは概して、ゼロ復帰、補数
復帰（return-to-complement）、および当業者に周知の他のテスト波形等のテス
トパターン波形を駆動するようにパターン発生器１４をプログラムすることを含
む。
【００３９】 テスト中、パターン発生器１４が波形情報をドライバ回路１７に提供すると共
に、テスト信号のコピーを故障捕捉回路２０に提供する。ドライバ回路は、プロ
グラムされた波形をＭＵＴに書き込む。パターン発生器分配ロジック３８は、ア
ドレスセレクタ４０においてパターン発生器からアドレス情報を受信する一方、
データ情報は、後続するデータ比較のために同期拒絶ロジックによって受信され
る。
に、テスト信号のコピーを故障捕捉回路２０に提供する。ドライバ回路は、プロ
グラムされた波形をＭＵＴに書き込む。パターン発生器分配ロジック３８は、ア
ドレスセレクタ４０においてパターン発生器からアドレス情報を受信する一方、
データ情報は、後続するデータ比較のために同期拒絶ロジックによって受信され
る。
【００４０】 ドライバ回路１７がデータをＭＵＴ１６に書き込んだ後、捕捉および比較ロジ
ック２２が、後続のパターン情報に応答してＭＵＴの選択されたエリアを走査し
、パターン発生器により先に送信されたデータとの比較のために、選択されたエ
リアからデータを読み出す。Ｉ／Ｏセレクタ２６は、アクセスするために所定の
ＭＵＴ Ｉ／Ｏピンを識別し、データリソースをそれら特定のピンに導く。これ
は、ＭＵＴの並列アレイをテストする場合に特に有利である。
ック２２が、後続のパターン情報に応答してＭＵＴの選択されたエリアを走査し
、パターン発生器により先に送信されたデータとの比較のために、選択されたエ
リアからデータを読み出す。Ｉ／Ｏセレクタ２６は、アクセスするために所定の
ＭＵＴ Ｉ／Ｏピンを識別し、データリソースをそれら特定のピンに導く。これ
は、ＭＵＴの並列アレイをテストする場合に特に有利である。
【００４１】 捕捉回路２５は、パターン発生器１４により生成されるストローブ信号に応答
して起動し、Ｉ／Ｏ選択ロジック２６によって選択されたＭＵＴアドレスからデ
ータを読み出す。捕捉されたデータは、各コンパレータ（図示せず）によりロジ
ックハイ（高）またはロジックローとして検出され、同期拒絶ロジック２７に提
供される。次に、同期拒絶ロジックは検出されたロジックレベルを、パターン発
生器により提供される予期されるデータと比較する。捕捉されたデータが予期さ
れるデータと整合する場合、同期拒絶ロジックの出力はローのままである。万が
一不整合が発生した場合には、ロジックが故障状況を示す同期拒絶信号を生成す
る。
して起動し、Ｉ／Ｏ選択ロジック２６によって選択されたＭＵＴアドレスからデ
ータを読み出す。捕捉されたデータは、各コンパレータ（図示せず）によりロジ
ックハイ（高）またはロジックローとして検出され、同期拒絶ロジック２７に提
供される。次に、同期拒絶ロジックは検出されたロジックレベルを、パターン発
生器により提供される予期されるデータと比較する。捕捉されたデータが予期さ
れるデータと整合する場合、同期拒絶ロジックの出力はローのままである。万が
一不整合が発生した場合には、ロジックが故障状況を示す同期拒絶信号を生成す
る。
【００４２】 捕捉された故障データを次にスクリーニングロジック７０を通して処理し、疎
故障情報と要修復故障情報とを区別する。本発明者は、平均して、デバイスの大
きな母集団にわたって分散するＭＵＴ故障の全数はかなり低い傾向があることを
発見した。この判断の当然の帰結として、ロジック「１」を対応するＭＵＴの鏡
像に格納するのではなく、その代わりにＭＵＴ故障のアドレスのみをキャッチＲ
ＡＭ１１０に格納することで、キャッチＲＡＭの記憶容量をかなり低減すること
ができる。さらに、キャッチＲＡＭは高速バーストモードのＳＲＡＭデバイスを
利用するため、インタリーブドメモリのバンクがなくなり、ハードウェアコスト
が削減されると共に、テスタチャネルカード上の高価なスペースが最小化される
。
故障情報と要修復故障情報とを区別する。本発明者は、平均して、デバイスの大
きな母集団にわたって分散するＭＵＴ故障の全数はかなり低い傾向があることを
発見した。この判断の当然の帰結として、ロジック「１」を対応するＭＵＴの鏡
像に格納するのではなく、その代わりにＭＵＴ故障のアドレスのみをキャッチＲ
ＡＭ１１０に格納することで、キャッチＲＡＭの記憶容量をかなり低減すること
ができる。さらに、キャッチＲＡＭは高速バーストモードのＳＲＡＭデバイスを
利用するため、インタリーブドメモリのバンクがなくなり、ハードウェアコスト
が削減されると共に、テスタチャネルカード上の高価なスペースが最小化される
。
【００４３】 再び図４を参照すると、要修復故障スクリーン回路７１が、故障カウンタ７９
を用いて選択された行７５（図３）における故障の数をカウントする。特定の行
における所定の閾値故障数（通常、利用可能な冗長列の数に対応する）が検出さ
れると、ＭＵＴ「要修復故障」行に対応する１ビット幅行フラグメモリ８２にフ
ラグが格納される。フラグメモリ８２および８４双方の結果はインヒビット（禁
止）回路８３に提供され、該禁止回路８３が、いずれの要修復故障データもキャ
ッチＲＡＭ１１０内の高価な記憶空間を占有しないようにする。
を用いて選択された行７５（図３）における故障の数をカウントする。特定の行
における所定の閾値故障数（通常、利用可能な冗長列の数に対応する）が検出さ
れると、ＭＵＴ「要修復故障」行に対応する１ビット幅行フラグメモリ８２にフ
ラグが格納される。フラグメモリ８２および８４双方の結果はインヒビット（禁
止）回路８３に提供され、該禁止回路８３が、いずれの要修復故障データもキャ
ッチＲＡＭ１１０内の高価な記憶空間を占有しないようにする。
【００４４】 スクリーニングロジック７０は、データＦＩＦＯコントローラ９４からの定期
的（timed）コマンドに従って、「ピンポン」ＦＩＦＯ９８および１００をロー
ドするために、疎故障情報を各データパスＦＩＦＯ１０２および１０４に沿って
渡す。複数の同期拒絶信号がコントローラ９４のデータ入力に提供され、ＦＩＦ
Ｏにロードされた故障をカウントする。概して、ＦＩＦＯコントローラは一方の
ＦＩＦＯに故障情報をロードしながら、同時にキャッチＲＡＭ１１０のＤ／Ｑ入
力へのデータバースにおいて他方のＦＩＦＯを空にする。このようにして、連続
したデータストリームが、パターン発生器クロックの最大レートの２倍でキャッ
チＲＡＭにロードされる。
的（timed）コマンドに従って、「ピンポン」ＦＩＦＯ９８および１００をロー
ドするために、疎故障情報を各データパスＦＩＦＯ１０２および１０４に沿って
渡す。複数の同期拒絶信号がコントローラ９４のデータ入力に提供され、ＦＩＦ
Ｏにロードされた故障をカウントする。概して、ＦＩＦＯコントローラは一方の
ＦＩＦＯに故障情報をロードしながら、同時にキャッチＲＡＭ１１０のＤ／Ｑ入
力へのデータバースにおいて他方のＦＩＦＯを空にする。このようにして、連続
したデータストリームが、パターン発生器クロックの最大レートの２倍でキャッ
チＲＡＭにロードされる。
【００４５】 上述したように、故障アドレスデータのキャッチＲＡＭ１１０へのロードおよ
びキャッチＲＡＭ１１０からのアンロードは、バーストモードで動作しているデ
バイスで行われる。ＳＤＲＡＭデバイスの場合、これには、データをランダムに
メモリに格納するのではなく、連続して格納する必要がある。これにより、ビッ
トイメージデータをＭＵＴに対応する物理的なロケーションに格納するのではな
く、その代わりに故障アドレスのみをＭＵＴ内に格納するように、キャッチＲＡ
Ｍを構成することが可能になる。その結果、さらに後述するように、キャッチＲ
ＡＭから冗長解析回路への故障データの転送時間が劇的に向上する。
びキャッチＲＡＭ１１０からのアンロードは、バーストモードで動作しているデ
バイスで行われる。ＳＤＲＡＭデバイスの場合、これには、データをランダムに
メモリに格納するのではなく、連続して格納する必要がある。これにより、ビッ
トイメージデータをＭＵＴに対応する物理的なロケーションに格納するのではな
く、その代わりに故障アドレスのみをＭＵＴ内に格納するように、キャッチＲＡ
Ｍを構成することが可能になる。その結果、さらに後述するように、キャッチＲ
ＡＭから冗長解析回路への故障データの転送時間が劇的に向上する。
【００４６】 ここで図１および図４を参照し、インタフェースまたは転送回路１２０は概し
てキャッチＲＡＭ１１０にアクセスし、パターン発生器クロックとは独立したデ
ータレートで故障情報をＲＡ回路１６０に送信する。これは、キャッチＲＡＭ１
１０からＲＡ回路１６０への転送を待たずにパターンをＭＵＴに加えられるよう
にすることで、スループットの意味において有利である。この利点は、１つの回
路がデータを転送している間に、別の故障捕捉回路がデータを捕捉できるように
することで、並列テスト用途においてさらに顕著である。
てキャッチＲＡＭ１１０にアクセスし、パターン発生器クロックとは独立したデ
ータレートで故障情報をＲＡ回路１６０に送信する。これは、キャッチＲＡＭ１
１０からＲＡ回路１６０への転送を待たずにパターンをＭＵＴに加えられるよう
にすることで、スループットの意味において有利である。この利点は、１つの回
路がデータを転送している間に、別の故障捕捉回路がデータを捕捉できるように
することで、並列テスト用途においてさらに顕著である。
【００４７】 さらに詳細に、走査コントローラ１２２は、コマンドをキャッチＲＡＭコント
ローラ９６に発することで、キャッチＲＡＭ１１０からの故障データの転送を指
向させる。走査コントローラはまた、２つのデータセレクタパス１３２および１
３４のうちの一方を選択的に起動する。データセレクタは並列で更新され、続け
て、データレジスタの各ビットを通して逐次転送される。高速クロックを用いて
データを並列にロードしながら、低速クロックがデータを逐次アンロードする。
データの低速な逐次アンロードにより、ＳＤＲＡＭコントローラがリフレッシュ
要求のサービスを提供し、バースト−１読み出しの必要動作を行うのに十分な時
間が提供される。メモリを読み出し、選択されたレジスタを並列にロードし、そ
れから選択されたレジスタからデータを逐次転送するプロセスは、走査有限状態
機械のレジスタにプログラムされたキャッチＲＡＭメモリアドレスの数について
続けられる。
ローラ９６に発することで、キャッチＲＡＭ１１０からの故障データの転送を指
向させる。走査コントローラはまた、２つのデータセレクタパス１３２および１
３４のうちの一方を選択的に起動する。データセレクタは並列で更新され、続け
て、データレジスタの各ビットを通して逐次転送される。高速クロックを用いて
データを並列にロードしながら、低速クロックがデータを逐次アンロードする。
データの低速な逐次アンロードにより、ＳＤＲＡＭコントローラがリフレッシュ
要求のサービスを提供し、バースト−１読み出しの必要動作を行うのに十分な時
間が提供される。メモリを読み出し、選択されたレジスタを並列にロードし、そ
れから選択されたレジスタからデータを逐次転送するプロセスは、走査有限状態
機械のレジスタにプログラムされたキャッチＲＡＭメモリアドレスの数について
続けられる。
【００４８】 当業者は、本発明により提供される多くの恩恵および利点を理解するであろう
。重要なのは、故障アドレスを故障捕捉回路に格納するキャッチＲＡＭを採用す
ることで実現される格納および転送速度の利点である。これは、１つのメモリデ
バイスが、冗長解析回路がＭＵＴの実質的なビットイメージ再生を復活するのに
十分な故障情報を捕捉、格納、および転送できるようにする。メモリデバイスの
複数バンクの入手に関わるコストが結果として最小化される。さらに、故障捕捉
回路は、平均して、従来採用されている回路よりも少ないデータを格納するため
、キャッチＲＡＭからＲＡ回路からの転送レートが最大化される。これらの利点
は、複数のＭＵＴのテストに複数の故障捕捉回路が採用される並列テスト環境に
おいて増幅される。
。重要なのは、故障アドレスを故障捕捉回路に格納するキャッチＲＡＭを採用す
ることで実現される格納および転送速度の利点である。これは、１つのメモリデ
バイスが、冗長解析回路がＭＵＴの実質的なビットイメージ再生を復活するのに
十分な故障情報を捕捉、格納、および転送できるようにする。メモリデバイスの
複数バンクの入手に関わるコストが結果として最小化される。さらに、故障捕捉
回路は、平均して、従来採用されている回路よりも少ないデータを格納するため
、キャッチＲＡＭからＲＡ回路からの転送レートが最大化される。これらの利点
は、複数のＭＵＴのテストに複数の故障捕捉回路が採用される並列テスト環境に
おいて増幅される。
【００４９】 本発明について、特に本発明の好ましい実施形態を参照して図示し説明したが
、当業者には、本発明の精神および範囲から逸脱せずに、形態および詳細に対す
る各種変更を行いうることが理解されよう。たとえば、本明細書において説明し
たインタフェース回路は、キャッチＲＡＭから冗長解析器へのデータ転送に関連
するが、非転送モード時に、これを冗長解析器を共有キャッチ構成に結合しても
よい。
、当業者には、本発明の精神および範囲から逸脱せずに、形態および詳細に対す
る各種変更を行いうることが理解されよう。たとえば、本明細書において説明し
たインタフェース回路は、キャッチＲＡＭから冗長解析器へのデータ転送に関連
するが、非転送モード時に、これを冗長解析器を共有キャッチ構成に結合しても
よい。
【図１】 本発明の故障捕捉装置を採用したテスタの略ブロック図である。
【図２】 図１の故障捕捉回路の一実施形態の部分略図である。
【図３】 図１のＭＵＴの略ブロック図である。
【図４】 図２の要修復故障回路のブロック図である。
【図５】 図１の故障捕捉回路の一実施形態の部分略図である。
【図６】 本発明の故障捕捉回路において使用される２つの好ましいデータ構造の図であ
る。
る。
【手続補正書】
【提出日】平成１４年３月１９日（２００２．３．１９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AC03 AE06 AE08 AE11 AE14 AE19 AE24 AG01 AG02 AH00 AL26 5L106 AA01 AA02 DD22 DD23 DD24 DD25
Claims (25)
- 【請求項１】 テスト中のメモリ（ＭＵＴ）から故障ロケーション情報を識
別する故障捕捉回路であって、前記ＭＵＴは複数のメモリセルを含む所定の記憶
容量を有し、前記故障捕捉回路は、 前記ＭＵＴに結合されるよう適合されると共に、テスト信号を前記ＭＵＴに加
え、前記ＭＵＴからの出力信号を処理して故障情報にするよう動作する故障検出
回路であって、前記故障情報は故障したメモリセルのロケーションを示す、故障
検出回路と、 該故障検出回路に結合され、前記ロケーション情報を格納するルックアップテ
ーブルと、 を備える、故障捕捉回路。 - 【請求項２】 前記故障検出回路は、 前記テスト信号を前記メモリセルに加えるパターン発生器と、 前記出力信号を取得する捕捉ロジックと、 前記出力信号を所定の予期される信号と比較し、該比較に失敗したメモリセル
ロケーションを識別する比較ロジックと、 を備える、請求項１記載の故障捕捉回路。 - 【請求項３】 前記比較ロジックに結合され、要修復故障（must-fail）情
報を疎故障（sparse-fail）情報と区別するように動作するスクリーニングロジ
ックをさらに備え、該スクリーニングロジックは、疎故障信号パスを介して前記
ルックアップテーブルに接続され、疎故障情報を前記ルックアップテーブルに渡
し、前記要修復故障情報および前記疎故障情報を冗長解析器に指向させるように
適合される要修復故障信号パスを含む、請求項１記載の故障捕捉回路。 - 【請求項４】 前記スクリーニングロジックは、 要修復故障列を規定する所定数の故障を有するメモリセル列を追跡するための
列フラグメモリと、 要修復故障行を規定する所定数の故障を有するメモリセル行を追跡するための
行フラグメモリと、 前記所定の行故障数まで各行の故障の数をカウントし、前記列フラグメモリと
協働して、前記行故障の関数として要修復故障列を識別するための行カウンタと
、 を備える、請求項３記載の故障捕捉回路。 - 【請求項５】 前記ルックアップテーブルはＲＡＭを含む、請求項１記載の
故障捕捉回路。 - 【請求項６】 前記ＲＡＭは、前記ＭＵＴのメモリ容量よりも少ないメモリ
容量を含む、請求項５記載の故障捕捉回路。 - 【請求項７】 前記ＲＡＭはマルチビットバーストモードを含む、請求項５
記載の故障捕捉回路。 - 【請求項８】 前記ＲＡＭは、疎故障情報のみを格納するように適合される
、請求項５記載の故障捕捉回路。 - 【請求項９】 前記ＲＡＭは、複数のマルチビット信号を格納するように適
合され、前記信号は事前に選択されたデータ構造を有し、前記ＲＡＭは、 前記バースト動作モード時に前記マルチビット信号を受信するためのマルチビ
ット入力インタフェースと、 該入力インタフェースと連絡して配置され、前記マルチビット信号を格納する
ための記憶セルアレイと、 を備える、請求項５記載の故障捕捉回路。 - 【請求項１０】 前記マルチビット信号は、故障アドレスと、前記ＭＵＴ内
の故障したメモリセルのロケーションを示すデータフィールドとを有するアドレ
スデータ構造を含む、請求項９記載の故障捕捉回路。 - 【請求項１１】 前記マルチビット信号は、プログラムされた演算コードを
表すコマンドフィールドを有するコマンドデータ構造を含む、請求項１０記載の
故障捕捉回路。 - 【請求項１２】 前記マルチビット信号は、前記データ構造が前記故障アド
レス情報を含むか、前記コマンド情報を含むかを識別する識別子を含む、請求項
１１記載の故障捕捉回路。 - 【請求項１３】 前記ルックアップテーブルを冗長解析回路に結合する転送
回路をさらに備える、請求項１記載の故障捕捉回路。 - 【請求項１４】 前記転送回路は、前記故障検出回路とは独立して動作する
、請求項１３記載の故障捕捉回路。 - 【請求項１５】 ＭＵＴからの故障データを判断し、該故障データを解析し
て前記ＭＵＴを修復する故障処理回路であって、故障捕捉回路を備え、 該故障捕捉回路は、 前記ＭＵＴに結合されるよう適合されると共に、テスト信号を前記ＭＵＴに
加え、前記ＭＵＴからの出力信号を処理して故障情報にするよう動作する故障検
出回路であって、前記故障情報は、故障したメモリセルのロケーションを示す、
故障検出回路と、 該故障検出回路に結合され、前記ロケーション情報を格納するルックアップ
テーブルと、 前記ＭＵＴを修復するための手順を確立する冗長解析回路と、 該冗長解析回路を前記故障捕捉回路に結合するインタフェース回路であって
、前記故障検出回路とは独立して動作する、インタフェース回路と、 を備える、故障処理回路。 - 【請求項１６】 疎故障情報を要修復故障情報と区別し、ＭＵＴからの故障
データを表す疎故障情報を故障メモリに選択的に渡し、要修復故障情報を冗長解
析器に指向させるスクリーニング回路であって、 要修復故障列を規定する所定数の故障を有するメモリセル列を追跡するための
列フラグメモリと、 要修復故障行を規定する所定数の故障を有するメモリセル行を追跡するための
行フラグメモリと、 前記所定の行故障数まで各行の故障の数をカウントし、前記列フラグメモリと
協働して、前記行故障の関数として要修復故障列を識別するための行カウンタと
、 を備えるスクリーニング回路。 - 【請求項１７】 ＭＵＴから捕捉される複数のマルチビット信号を格納する
、故障捕捉回路において使用するためのメモリであって、前記信号は事前に選択
されたデータ構造を有し、前記メモリは、 前記バースト動作モード時に前記マルチビット信号を受信するためのマルチビ
ット入力インタフェースと、 該入力インタフェースと連絡して配置され、前記マルチビット信号を格納する
ための記憶セルアレイと、 を備えるメモリ。 - 【請求項１８】 前記マルチビット信号は、故障アドレスと、前記ＭＵＴ内
の故障したメモリセルのロケーションを示すデータフィールドとを有するアドレ
スデータ構造を含む、請求項１７記載のメモリ。 - 【請求項１９】 前記マルチビット信号は、プログラムされた演算コードを
表すコマンドフィールドを有するコマンドデータ構造を含む、請求項１８記載の
メモリ。 - 【請求項２０】 前記マルチビット信号は、前記データ構造が前記故障アド
レス情報を含むか、前記コマンド情報を含むかを識別する識別子を含む、請求項
１９記載のメモリ。 - 【請求項２１】 後続する冗長解析のために、ＭＵＴから故障情報を取得す
る方法であって、 前記故障情報を捕捉するステップと、 前記故障情報から前記ＭＵＴ内の前記故障のロケーションを識別するステップ
と、 前記識別された故障ロケーションをルックアップテーブルに格納するステップ
と、 を含む、ＭＵＴから故障情報を取得する方法。 - 【請求項２２】 前記識別するステップは、前記故障ロケーションをスクリ
ーニングして、要修復故障データおよび疎故障データを判断するステップを含み
、 前記格納するステップは、前記疎故障データを前記ルックアップテーブルに書
き込むことを含む、請求項２１記載のＭＵＴから故障情報を取得する方法。 - 【請求項２３】 前記格納するステップは、バースト動作モード時に、前記
故障ロケーション情報をＲＡＭに逐次書き込むことを含む、請求項２１記載のＭ
ＵＴから故障情報を取得する方法。 - 【請求項２４】 ＭＵＴからの故障アドレス情報を格納するように適合され
た故障捕捉メモリに渡される故障情報をスクリーニングする方法であって、前記
捕捉メモリは、冗長解析回路によりアクセス可能であり、前記方法は、 要修復故障情報を判断するステップと、 前記要修復故障情報を疎故障情報と区別するステップと、 前記疎故障情報を前記捕捉メモリに渡すステップと、 前記要修復故障情報および前記疎故障情報を前記冗長解析回路に指向させるス
テップと、 を含む、故障情報をスクリーニングする方法。 - 【請求項２５】 前記判断するステップは、 前記ＭＵＴにおける各行および列について所定の閾値故障数を確立するステッ
プと、 前記行の各々の故障をカウントしてカウントを生成するステップと、 前記カウントされた行故障の関数として列故障を検出するステップと、 前記カウントが前記所定の閾値故障数以上である場合に、行および／または列
を要修復故障と識別するステップと、 を含む、請求項２４記載の故障情報をスクリーニングする方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/285,857 | 1999-04-02 | ||
| US09/285,857 US6442724B1 (en) | 1999-04-02 | 1999-04-02 | Failure capture apparatus and method for automatic test equipment |
| PCT/US2000/008497 WO2000060606A1 (en) | 1999-04-02 | 2000-03-30 | Failure capture apparatus and method for automatic test equipment |
Publications (2)
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|---|---|
| JP2002541611A true JP2002541611A (ja) | 2002-12-03 |
| JP4758005B2 JP4758005B2 (ja) | 2011-08-24 |
Family
ID=23096004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000610013A Expired - Lifetime JP4758005B2 (ja) | 1999-04-02 | 2000-03-30 | 自動テスト機器の故障捕捉装置および方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6442724B1 (ja) |
| EP (1) | EP1173853B1 (ja) |
| JP (1) | JP4758005B2 (ja) |
| KR (1) | KR100676205B1 (ja) |
| DE (1) | DE60005941T2 (ja) |
| MY (1) | MY123372A (ja) |
| TW (1) | TW463177B (ja) |
| WO (1) | WO2000060606A1 (ja) |
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