JPH1055694A - メモリ試験装置 - Google Patents
メモリ試験装置Info
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- JPH1055694A JPH1055694A JP8211585A JP21158596A JPH1055694A JP H1055694 A JPH1055694 A JP H1055694A JP 8211585 A JP8211585 A JP 8211585A JP 21158596 A JP21158596 A JP 21158596A JP H1055694 A JPH1055694 A JP H1055694A
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- Japan
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- memory
- address
- fail
- data
- fail data
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31935—Storing data, e.g. failure memory
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 動作が遅いＤＲＡＭを用いて高速動作が可能
な不良解析メモリを構成する。 【解決手段】 近接したテストサイクルにおいて、同一
アドレスが多数回にわたってアクセスされ、そのアドレ
スにおいてフェイルが発生してもフェイルデータの書き
込み頻度を低減させるフェイルデータ圧縮部を設け、こ
のフェイルデータ圧縮部によってフェイルデータの書き
込み頻度を低減させ、不良解析メモリのインターリーブ
数を低減させ、少ない数のメモリ素子によって不良解析
メモリを構成した。
な不良解析メモリを構成する。 【解決手段】 近接したテストサイクルにおいて、同一
アドレスが多数回にわたってアクセスされ、そのアドレ
スにおいてフェイルが発生してもフェイルデータの書き
込み頻度を低減させるフェイルデータ圧縮部を設け、こ
のフェイルデータ圧縮部によってフェイルデータの書き
込み頻度を低減させ、不良解析メモリのインターリーブ
数を低減させ、少ない数のメモリ素子によって不良解析
メモリを構成した。
Description
【０００１】
【発明の属する技術分野】この発明は集積回路化された
半導体メモリを試験するメモリ試験装置に関し、特に詳
しくは試験の結果を記憶させる不良解析メモリに関する
発明である。
半導体メモリを試験するメモリ試験装置に関し、特に詳
しくは試験の結果を記憶させる不良解析メモリに関する
発明である。
【０００２】
【従来の技術】図１０に従来のメモリ試験装置の基本構
成を示す。メモリ試験装置は、タイミング発生器ＴＧ
と、パターン発生器ＰＧと、波形整形器ＦＣと、論理比
較器ＤＣと、不良解析メモリＦＭとにより構成されてい
る。タイミング発生器ＴＧで発生する基準クロックによ
りパターン発生器ＰＧは被試験メモリＭＵＴに与えるア
ドレス信号、データ信号、制御信号を発生する。
成を示す。メモリ試験装置は、タイミング発生器ＴＧ
と、パターン発生器ＰＧと、波形整形器ＦＣと、論理比
較器ＤＣと、不良解析メモリＦＭとにより構成されてい
る。タイミング発生器ＴＧで発生する基準クロックによ
りパターン発生器ＰＧは被試験メモリＭＵＴに与えるア
ドレス信号、データ信号、制御信号を発生する。
【０００３】これらの信号は波形整形器ＦＣに与えら
れ、試験に必要な波形に整形して被試験メモリＭＵＴに
印加される。被試験メモリＭＵＴから読み出されたデー
タ信号は論理比較器ＤＣに与えられ、ここでパターン発
生器ＰＧからの期待値データと比較されてその一致、不
一致により被試験メモリＭＵＴの良否判定を行う。不一
致の時は、論理比較器ＤＣから不良解析メモリＦＭにフ
ェイル信号（フェイルデータ）が出力され、パターン発
生器ＰＧからのアドレス信号によって指定される不良解
析メモリＦＭのアドレスにフェイルデータを格納する。
れ、試験に必要な波形に整形して被試験メモリＭＵＴに
印加される。被試験メモリＭＵＴから読み出されたデー
タ信号は論理比較器ＤＣに与えられ、ここでパターン発
生器ＰＧからの期待値データと比較されてその一致、不
一致により被試験メモリＭＵＴの良否判定を行う。不一
致の時は、論理比較器ＤＣから不良解析メモリＦＭにフ
ェイル信号（フェイルデータ）が出力され、パターン発
生器ＰＧからのアドレス信号によって指定される不良解
析メモリＦＭのアドレスにフェイルデータを格納する。
【０００４】試験終了後、この不良解析メモリＦＭに格
納したフェイルデータを参照して被試験メモリＭＵＴの
不良解析を行う。つまり、例えば不良個所が検出された
場合、この不良個所を被試験メモリＭＵＴに設けられて
いる救済手段によって救済が可能か否かを判定すること
等に利用される。不良解析メモリＦＭは、被試験メモリ
ＭＵＴと同等の動作速度と容量と持ち、被試験メモリＭ
ＵＴと同じアドレス信号が印加される。試験開始前にメ
モリの内容を０にクリアしておき、試験によって発生し
たフェイルデータを１として格納する。
納したフェイルデータを参照して被試験メモリＭＵＴの
不良解析を行う。つまり、例えば不良個所が検出された
場合、この不良個所を被試験メモリＭＵＴに設けられて
いる救済手段によって救済が可能か否かを判定すること
等に利用される。不良解析メモリＦＭは、被試験メモリ
ＭＵＴと同等の動作速度と容量と持ち、被試験メモリＭ
ＵＴと同じアドレス信号が印加される。試験開始前にメ
モリの内容を０にクリアしておき、試験によって発生し
たフェイルデータを１として格納する。
【０００５】従来不良解析メモリＦＭには、高速のスタ
ティック型のＳＲＡＭを使用していたが、近年高速ＳＲ
ＡＭを製造する各メーカーでは容量拡張の計画が無くな
る傾向にあり、被試験メモリＭＵＴの容量拡張に対応し
て容量拡張された高速ＳＲＡＭを不良解析メモリに使用
することが困難になって来ている。そこでＳＲＡＭの代
わりに随時リフレッシュ動作を必要とするＤＲＡＭを使
用して不良解析メモリを構成することが考えられるが、
この場合ＤＲＡＭはＳＡＲＭに比べて動作速度が遅いた
め、単純にＳＲＡＭからＤＲＡＭへと置き換え設計を行
うとインタリーブ数（並列処理化数）を大きくせざるを
得なくなる。
ティック型のＳＲＡＭを使用していたが、近年高速ＳＲ
ＡＭを製造する各メーカーでは容量拡張の計画が無くな
る傾向にあり、被試験メモリＭＵＴの容量拡張に対応し
て容量拡張された高速ＳＲＡＭを不良解析メモリに使用
することが困難になって来ている。そこでＳＲＡＭの代
わりに随時リフレッシュ動作を必要とするＤＲＡＭを使
用して不良解析メモリを構成することが考えられるが、
この場合ＤＲＡＭはＳＡＲＭに比べて動作速度が遅いた
め、単純にＳＲＡＭからＤＲＡＭへと置き換え設計を行
うとインタリーブ数（並列処理化数）を大きくせざるを
得なくなる。
【０００６】ここでメモリのインタリーブ動作について
簡単に説明する。メモリのインタリーブ動作とは、同じ
容量のメモリブロックを複数用意し、これらメモリブロ
ックを少しずつタイミングをずらして動作させ全体とし
て動作速度を上げる方式。メモリブロックの数をインタ
リーブ数といい、メモリブロックをインタリーブのバン
クとも言う。例えば、サイクル１００ｎｓで動作するメ
モリブロックを４つ用意（４バンク）し、これを２５ｎ
ｓずつずらせて動作させると、全体としてサイクル２５
ｎｓで動作するメモリと等価になる（図１１参照）。
簡単に説明する。メモリのインタリーブ動作とは、同じ
容量のメモリブロックを複数用意し、これらメモリブロ
ックを少しずつタイミングをずらして動作させ全体とし
て動作速度を上げる方式。メモリブロックの数をインタ
リーブ数といい、メモリブロックをインタリーブのバン
クとも言う。例えば、サイクル１００ｎｓで動作するメ
モリブロックを４つ用意（４バンク）し、これを２５ｎ
ｓずつずらせて動作させると、全体としてサイクル２５
ｎｓで動作するメモリと等価になる（図１１参照）。
【０００７】
【発明が解決しようとする課題】動作が遅いＤＲＡＭを
用い、更にＤＲＡＭをインターリーブ動作させることに
より、結果的に高速データの書き込み及び読み出しが可
能となる。ところでメモリの試験方法にセル間干渉試験
がある。このセル間干渉試験とは被試験メモリ内の或る
メモリセルに注目し、そのメモリセルに対して構造的に
干渉を与えそうなメモリセルをアクセスしたとき、その
アクセスによって注目したメモリセルのデータが破壊さ
れるかどうかの試験を順次注目するメモリセルを変えな
がら行なうメモリ試験方法を指す。図１２乃至図１４に
このセル間干渉試験に用いる試験パターンを示す。図１
２はギャロッピング・パターン、図１３はピンポン・パ
ターン、図１４はバタフライ・パターンを示す。図１４
に示すバタフライ・パターンにおいて、Ｔｃは注目メモ
リセル、Ａ〜Ｄは干渉メモリセル、１〜８はアクセス順
序を示す。
用い、更にＤＲＡＭをインターリーブ動作させることに
より、結果的に高速データの書き込み及び読み出しが可
能となる。ところでメモリの試験方法にセル間干渉試験
がある。このセル間干渉試験とは被試験メモリ内の或る
メモリセルに注目し、そのメモリセルに対して構造的に
干渉を与えそうなメモリセルをアクセスしたとき、その
アクセスによって注目したメモリセルのデータが破壊さ
れるかどうかの試験を順次注目するメモリセルを変えな
がら行なうメモリ試験方法を指す。図１２乃至図１４に
このセル間干渉試験に用いる試験パターンを示す。図１
２はギャロッピング・パターン、図１３はピンポン・パ
ターン、図１４はバタフライ・パターンを示す。図１４
に示すバタフライ・パターンにおいて、Ｔｃは注目メモ
リセル、Ａ〜Ｄは干渉メモリセル、１〜８はアクセス順
序を示す。
【０００８】図１２乃至図１４に示したようにセル間干
渉試験では互に近接したテストサイクルで同一アドレス
（注目セル）が多数回にわたってアクセスされる。注目
セルが不良であった場合、そのアクセス毎にフェイルが
発生するから、フェイルデータの書込頻度が高くなる。
この書込頻度に追従して書込を実行するにはインターリ
ーブ数を大きく採らなければならなくなる。インターリ
ーブ数を大きく採るものとすると、メモリの使用量が多
くなり、安価なＤＲＡＭを用いるものとしても不良解析
メモリのコストが高くなり、大型化する欠点が生じる。
渉試験では互に近接したテストサイクルで同一アドレス
（注目セル）が多数回にわたってアクセスされる。注目
セルが不良であった場合、そのアクセス毎にフェイルが
発生するから、フェイルデータの書込頻度が高くなる。
この書込頻度に追従して書込を実行するにはインターリ
ーブ数を大きく採らなければならなくなる。インターリ
ーブ数を大きく採るものとすると、メモリの使用量が多
くなり、安価なＤＲＡＭを用いるものとしても不良解析
メモリのコストが高くなり、大型化する欠点が生じる。
【０００９】この発明の目的は近接したテストサイクル
において、同一アドレスが多数回にわたってアクセスさ
れ、そのアドレスにおいてフェイルが発生してもフェイ
ルデータの書き込み頻度を低減させる手段を設け、この
書き込み頻度低減手段（以下の実施例ではフェイルデー
タ圧縮部と称す）によってフェイルデータの書き込み頻
度を低減させ、不良解析メモリのインターリーブ数を低
減させ、少ない量のメモリ素子によって不良解析メモリ
を構成できるようにしようとするものである。
において、同一アドレスが多数回にわたってアクセスさ
れ、そのアドレスにおいてフェイルが発生してもフェイ
ルデータの書き込み頻度を低減させる手段を設け、この
書き込み頻度低減手段（以下の実施例ではフェイルデー
タ圧縮部と称す）によってフェイルデータの書き込み頻
度を低減させ、不良解析メモリのインターリーブ数を低
減させ、少ない量のメモリ素子によって不良解析メモリ
を構成できるようにしようとするものである。
【００１０】
【課題を解決するための手段】この発明では近接したテ
ストサイクルで同一アドレスから多数回にわたってフェ
イルデータが検出された場合は、その同一アドレスの複
数回のフェイル情報を１回の書き込み情報に圧縮し、１
回の書き込みで済ませるように構成したものである。
ストサイクルで同一アドレスから多数回にわたってフェ
イルデータが検出された場合は、その同一アドレスの複
数回のフェイル情報を１回の書き込み情報に圧縮し、１
回の書き込みで済ませるように構成したものである。
【００１１】従って、この発明によれば近接したテスト
サイクルで同一アドレスから多数回にわたってフェイル
データが検出されても、そのフェイルデータは１回の書
き込みデータに圧縮するから、不良解析メモリへの書き
込み頻度を低減させることができる。この結果、不良解
析メモリのインターリーブ数を特に増加させなくても済
むことになり、不良解析メモリの規模を小さくできる利
点が得られる。
サイクルで同一アドレスから多数回にわたってフェイル
データが検出されても、そのフェイルデータは１回の書
き込みデータに圧縮するから、不良解析メモリへの書き
込み頻度を低減させることができる。この結果、不良解
析メモリのインターリーブ数を特に増加させなくても済
むことになり、不良解析メモリの規模を小さくできる利
点が得られる。
【００１２】
【発明の実施の形態】図１にこの発明によるメモリ試験
装置に用いる不良解析メモリＦＭの全体の構成を示す。
図中ＢＡＫ＃１〜ＢＡＫ＃ＮはＤＲＡＭによって構成し
たＤＲＡＭメモリバンク部を示す。この発明ではこのＤ
ＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎにフェイ
ルデータ圧縮部１３で圧縮したフェイルデータＦＤをデ
ータ分配制御部１４で決定したＤＲＡＭメモリバンク部
ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き込むように構成
した点を特徴とするものである。
装置に用いる不良解析メモリＦＭの全体の構成を示す。
図中ＢＡＫ＃１〜ＢＡＫ＃ＮはＤＲＡＭによって構成し
たＤＲＡＭメモリバンク部を示す。この発明ではこのＤ
ＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎにフェイ
ルデータ圧縮部１３で圧縮したフェイルデータＦＤをデ
ータ分配制御部１４で決定したＤＲＡＭメモリバンク部
ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き込むように構成
した点を特徴とするものである。
【００１３】メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを
ＤＲＡＭによって構成した場合に、ＤＲＡＭにはリフレ
ッシュ（メモリの記憶保持動作）が一定時間毎に必要な
ので、タイミング発生器ＴＧ（図１０参照）の基準クロ
ックで直接動作させることができる。このため、ＤＲＡ
Ｍによってメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを構
成した場合には、ＤＲＡＭ動作用のクロックを発生させ
るＤＲＡＭクロック発生部１５が必要になる。タイマ１
６はこのＤＲＡＭクロック発生部１５からのクロックを
使用してメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに対す
るリフレッシュ・リクエスト信号ＲＦＲＥＱを発生す
る。
ＤＲＡＭによって構成した場合に、ＤＲＡＭにはリフレ
ッシュ（メモリの記憶保持動作）が一定時間毎に必要な
ので、タイミング発生器ＴＧ（図１０参照）の基準クロ
ックで直接動作させることができる。このため、ＤＲＡ
Ｍによってメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎを構
成した場合には、ＤＲＡＭ動作用のクロックを発生させ
るＤＲＡＭクロック発生部１５が必要になる。タイマ１
６はこのＤＲＡＭクロック発生部１５からのクロックを
使用してメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎに対す
るリフレッシュ・リクエスト信号ＲＦＲＥＱを発生す
る。
【００１４】アドレス選択部１１はパターン発生器ＰＧ
（図１０参照）からのアドレス信号を、メモリバンク部
ＢＡＫ＃１〜ＢＡＫ＃Ｎを構成するＤＲＡＭのロウアド
レス及びカラムアドレスの構成に合わせてフォーマット
（並べ換え）する。アドレス選択部１１の出力のロウア
ドレスＲＡa 及びカラムアドレスＣＡa と論理比較器Ｄ
Ｃ（図１０参照）からのフェイルデータＦＤa はタイミ
ング発生器ＴＧから与えられる基準クロックに同期した
信号である。同期化回路部１２はこれらの信号をＤＲＡ
Ｍクロック発生部１５の動作クロックに同期したロウア
ドレスＲＡb 、カラムアドレスＣＡb 、フェイルデータ
ＦＤb 信号に変換する。
（図１０参照）からのアドレス信号を、メモリバンク部
ＢＡＫ＃１〜ＢＡＫ＃Ｎを構成するＤＲＡＭのロウアド
レス及びカラムアドレスの構成に合わせてフォーマット
（並べ換え）する。アドレス選択部１１の出力のロウア
ドレスＲＡa 及びカラムアドレスＣＡa と論理比較器Ｄ
Ｃ（図１０参照）からのフェイルデータＦＤa はタイミ
ング発生器ＴＧから与えられる基準クロックに同期した
信号である。同期化回路部１２はこれらの信号をＤＲＡ
Ｍクロック発生部１５の動作クロックに同期したロウア
ドレスＲＡb 、カラムアドレスＣＡb 、フェイルデータ
ＦＤb 信号に変換する。
【００１５】フェイルデータ圧縮部１３は近接した試験
サイクルの同一アドレスを検出し、一致が検出された場
合、それらのフェイルデータをビット毎に論理和をとっ
て１つのデータに圧縮し、１回のフェイルストア動作で
処理が完了するデータに変換する。データ分配制御部１
４は各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎ
に分配されたフェイルデータを各ＤＲＡＭメモリバンク
部ＢＡＫ＃１〜ＢＡＫ＃Ｎとの書き込み制御信号ＷＴ＃
１〜ＷＴ＃Ｎの授受により、どのＤＲＡＭメモリバンク
部ＢＡＫ＃１〜ＢＡＫ＃Ｎに格納するかを制御する。
サイクルの同一アドレスを検出し、一致が検出された場
合、それらのフェイルデータをビット毎に論理和をとっ
て１つのデータに圧縮し、１回のフェイルストア動作で
処理が完了するデータに変換する。データ分配制御部１
４は各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎ
に分配されたフェイルデータを各ＤＲＡＭメモリバンク
部ＢＡＫ＃１〜ＢＡＫ＃Ｎとの書き込み制御信号ＷＴ＃
１〜ＷＴ＃Ｎの授受により、どのＤＲＡＭメモリバンク
部ＢＡＫ＃１〜ＢＡＫ＃Ｎに格納するかを制御する。
【００１６】各ＤＲＡＭメモリバンク部ＢＡＫ＃１〜Ｂ
ＡＫ＃Ｎは内部に複数のＤＲＡＭを持ち、データ分配制
御部１４の制御によりフェイルデータの格納を行う。
尚、図１において、ＲＡa ，ＲＡb ，ＲＡc はロウアド
レス信号を示し、添字のａ，ｂ，ｃにより、タイミング
を区別している。同様にＣＡa ，ＣＡb ，ＣＡc はカラ
ムアドレス信号、ＦＤa ，ＦＤb ，ＦＤc はフェイルデ
ータを示す。
ＡＫ＃Ｎは内部に複数のＤＲＡＭを持ち、データ分配制
御部１４の制御によりフェイルデータの格納を行う。
尚、図１において、ＲＡa ，ＲＡb ，ＲＡc はロウアド
レス信号を示し、添字のａ，ｂ，ｃにより、タイミング
を区別している。同様にＣＡa ，ＣＡb ，ＣＡc はカラ
ムアドレス信号、ＦＤa ，ＦＤb ，ＦＤc はフェイルデ
ータを示す。
【００１７】図２にフェイルデータ圧縮部１３の具体的
な実施例を示す。ＤＦA1〜ＤＦA5はフェイルデータの全
ビット幅のデータをＤＲＡＭクロック発生部１５から出
力される動作クロックＣＬＫ1 に同期して順次後段に向
ってシフトさせるパイプライン構造のＤ型フリップフロ
ップ群を示す。ＤＦB1〜ＤＦB4はフェイル情報の有無を
表わすフェイルストアフラグＦＳＦを伝送するパイプラ
イン構造のフリップフロップ群を示す。つまりオアゲー
トＯＲ１により、全ビット幅のフェイルデータの入力か
ら１ビットでも１論理のフェイル情報の存在を検出し、
その検出した１論理のデータをフェイルストアフラグＦ
ＳＦとしてクロックＣＬＫ1 に同期させて順次１段ずつ
後段に向かってシフトさせる。
な実施例を示す。ＤＦA1〜ＤＦA5はフェイルデータの全
ビット幅のデータをＤＲＡＭクロック発生部１５から出
力される動作クロックＣＬＫ1 に同期して順次後段に向
ってシフトさせるパイプライン構造のＤ型フリップフロ
ップ群を示す。ＤＦB1〜ＤＦB4はフェイル情報の有無を
表わすフェイルストアフラグＦＳＦを伝送するパイプラ
イン構造のフリップフロップ群を示す。つまりオアゲー
トＯＲ１により、全ビット幅のフェイルデータの入力か
ら１ビットでも１論理のフェイル情報の存在を検出し、
その検出した１論理のデータをフェイルストアフラグＦ
ＳＦとしてクロックＣＬＫ1 に同期させて順次１段ずつ
後段に向かってシフトさせる。
【００１８】ＤＦC1〜ＤＦC5はロウアドレスＲＡb 及び
カラムアドレスＣＡb を順次シフトさせるパイプライン
構造のフリップフロップ群を示す。このフリップフロッ
プ群ＤＦC1〜ＤＦC5によって１段ずつシフトされるロウ
アドレスＲＡb 及びカラムアドレスＣＡb をアドレス比
較器１３Ｄ1 ，１３Ｄ2 ，１３Ｄ3 においてフリップフ
ロップＤＦc4にストアされているロウアドレスＲＡb 及
びカラムアドレスＣＡ b と各段毎にストアされているア
ドレスとを比較し、アドレスの一致と、フリップフロッ
プＤＦB4にストアされているフェイルストアフラグＦＳ
Ｆが１論理であることが合致すると、ゲート１３Ｃ1 ，
１３Ｃ2 ，１３Ｃ3 が１論理を出力する。ゲート１３Ｃ
1 ，１３Ｃ2 ，１３Ｃ3 が１論理を出力すると、ゲート
１３Ａ1，１３Ａ2 ，１３Ａ3 は開の状態に制御され、
各フリップフロップＤＦA1，ＤＦ A2，ＤＦA3にストアさ
れているフェイルデータはオアゲートＯＲ２で全て論理
和されてフリップフロップＤＦA5にストアされ、４回分
のフェイルデータを１回の書き込みで済むフェイルデー
タに圧縮される。
カラムアドレスＣＡb を順次シフトさせるパイプライン
構造のフリップフロップ群を示す。このフリップフロッ
プ群ＤＦC1〜ＤＦC5によって１段ずつシフトされるロウ
アドレスＲＡb 及びカラムアドレスＣＡb をアドレス比
較器１３Ｄ1 ，１３Ｄ2 ，１３Ｄ3 においてフリップフ
ロップＤＦc4にストアされているロウアドレスＲＡb 及
びカラムアドレスＣＡ b と各段毎にストアされているア
ドレスとを比較し、アドレスの一致と、フリップフロッ
プＤＦB4にストアされているフェイルストアフラグＦＳ
Ｆが１論理であることが合致すると、ゲート１３Ｃ1 ，
１３Ｃ2 ，１３Ｃ3 が１論理を出力する。ゲート１３Ｃ
1 ，１３Ｃ2 ，１３Ｃ3 が１論理を出力すると、ゲート
１３Ａ1，１３Ａ2 ，１３Ａ3 は開の状態に制御され、
各フリップフロップＤＦA1，ＤＦ A2，ＤＦA3にストアさ
れているフェイルデータはオアゲートＯＲ２で全て論理
和されてフリップフロップＤＦA5にストアされ、４回分
のフェイルデータを１回の書き込みで済むフェイルデー
タに圧縮される。
【００１９】この圧縮動作が行なわれた場合、ゲート１
３Ｂ1 ，１３Ｂ2 ，１３Ｂ3 は閉の状態に制御されるか
ら、フェイルストアフラグＦＳＦは次段に伝達されな
い。つまり、レジスタＤＦB1，ＤＦB2，ＤＦB3には０論
理が書き込まれ、爾後３回のシフト動作にはフェイルス
トアフラグＦＳＦは０論理に保持され、ＤＲＡＭメモリ
バンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みが禁止さ
れる。
３Ｂ1 ，１３Ｂ2 ，１３Ｂ3 は閉の状態に制御されるか
ら、フェイルストアフラグＦＳＦは次段に伝達されな
い。つまり、レジスタＤＦB1，ＤＦB2，ＤＦB3には０論
理が書き込まれ、爾後３回のシフト動作にはフェイルス
トアフラグＦＳＦは０論理に保持され、ＤＲＡＭメモリ
バンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みが禁止さ
れる。
【００２０】他の圧縮動作の例として例えばレジスタＤ
ＦC1にストアされているアドレス信号とレジスタＤＦC4
にストアされているアドレス信号とが一致し、他は不一
致である場合にはゲート１３Ａ1 だけが開いてレジスタ
ＤＦA1にストアされているフェイルデータだけがオアゲ
ートＯＲ２を通じてレジスタＤＦA4にストアされている
フェイルデータ論理和がとられレジスタＤＦA5にストア
される。このとき、レジスタＤＦA1にストアされている
フェイルデータはレジスタＤＦA2に送られるが、レジス
タＤＦB2にはゲート１３Ｂ1 が閉じられるため０論理が
書き込まれる。従って、今レジスタＤＦA2に送り込まれ
たフェイルデータがレジスタＤＦA4に送り込まれた状態
ではレジスタＤＦB4に書き込まれるフェイルストアフラ
グＦＳＦは０論理であるため、ＤＲＡＭメモリバンク部
ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みは禁止される。つ
まり、この例では３サイクル前に圧縮されて、ＤＲＡＭ
メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き
込まれたことになる。
ＦC1にストアされているアドレス信号とレジスタＤＦC4
にストアされているアドレス信号とが一致し、他は不一
致である場合にはゲート１３Ａ1 だけが開いてレジスタ
ＤＦA1にストアされているフェイルデータだけがオアゲ
ートＯＲ２を通じてレジスタＤＦA4にストアされている
フェイルデータ論理和がとられレジスタＤＦA5にストア
される。このとき、レジスタＤＦA1にストアされている
フェイルデータはレジスタＤＦA2に送られるが、レジス
タＤＦB2にはゲート１３Ｂ1 が閉じられるため０論理が
書き込まれる。従って、今レジスタＤＦA2に送り込まれ
たフェイルデータがレジスタＤＦA4に送り込まれた状態
ではレジスタＤＦB4に書き込まれるフェイルストアフラ
グＦＳＦは０論理であるため、ＤＲＡＭメモリバンク部
ＢＡＫ＃１〜ＢＡＫ＃Ｎへの書き込みは禁止される。つ
まり、この例では３サイクル前に圧縮されて、ＤＲＡＭ
メモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの何れかに書き
込まれたことになる。
【００２１】尚、ここで不良解析メモリＦＭでは一般に
一度書き込まれたフェイルデータは書き換えを禁止する
ように構成される。このために、不良解析メモリＦＭで
は書き込み動作をする際にはその書き込みを行なうアド
レスのフェイルデータ（多ビットのデータ）を一度読み
出し、その読み出したフェイルデータと新たに書き込み
しようとするフェイルデータの論理和をとって書き込み
を行なっている。従って図２に示したオアゲートＯＲ２
には特に図示しないが不良解析メモリから読み出したフ
ェイル情報も与えられる構成とされる。
一度書き込まれたフェイルデータは書き換えを禁止する
ように構成される。このために、不良解析メモリＦＭで
は書き込み動作をする際にはその書き込みを行なうアド
レスのフェイルデータ（多ビットのデータ）を一度読み
出し、その読み出したフェイルデータと新たに書き込み
しようとするフェイルデータの論理和をとって書き込み
を行なっている。従って図２に示したオアゲートＯＲ２
には特に図示しないが不良解析メモリから読み出したフ
ェイル情報も与えられる構成とされる。
【００２２】メモリに対して書き込みの前に読み出しを
行なう動作を一般にリードモディファイライト動作と呼
んでいる。図３及び図４にリードモディファイライト動
作の様子を示す。図３は毎回ロウアドレス信号Ｒｏｗ及
びカラムアドレス信号Ｃｏｌｕｍｎが変化するランダム
アクセスモードの例である。図４はロウアドレス信号Ｒ
ｏｗは毎回入力せず、カラムアドレス信号Ｃｏｌｕｍｎ
だけを毎回入力するファーストページモードまたはハイ
パーページモードの動作例である。このファーストペー
ジモードでは高速のページリードモディファイライト動
作を可能とする。従ってこの発明ではアドレスの内、ロ
ウアドレスが同じフェルデータについてはファーストペ
ージモード動作を行って同一のＤＲＡＭメモリバンク部
に書き込を行い、ロウアドレスが異なるフェルデータに
ついてはメモリバンクを切替えてフェイルデータの書き
込みを行う。
行なう動作を一般にリードモディファイライト動作と呼
んでいる。図３及び図４にリードモディファイライト動
作の様子を示す。図３は毎回ロウアドレス信号Ｒｏｗ及
びカラムアドレス信号Ｃｏｌｕｍｎが変化するランダム
アクセスモードの例である。図４はロウアドレス信号Ｒ
ｏｗは毎回入力せず、カラムアドレス信号Ｃｏｌｕｍｎ
だけを毎回入力するファーストページモードまたはハイ
パーページモードの動作例である。このファーストペー
ジモードでは高速のページリードモディファイライト動
作を可能とする。従ってこの発明ではアドレスの内、ロ
ウアドレスが同じフェルデータについてはファーストペ
ージモード動作を行って同一のＤＲＡＭメモリバンク部
に書き込を行い、ロウアドレスが異なるフェルデータに
ついてはメモリバンクを切替えてフェイルデータの書き
込みを行う。
【００２３】１つのロウアドレスに対してフェルデータ
が１つの場合には結果的に図３に示したランダムアクセ
スの動作となる。図５はフェイルデータを書き込むＤＲ
ＡＭバンク部を決定するデータ分配制御部１４の具体的
な実施例を示す。このデータ分配制御部１４はフラグレ
ジスタ群ＦＲＢと、フラグレジスタ群ＦＲＡと、ゲート
群Ａ＃１〜Ａ＃Ｎ及びＢ＃１〜Ｂ＃Ｎと、ロウアドレス
レジスタ群ＲＡＲと、アドレス比較器群ＣＭＰと、書き
込み制御信号ＷＴ＃１〜ＷＴ＃Ｎを取り出すゲート群Ｃ
＃１〜Ｃ＃Ｎと、入力された最新のロウアドレスを記憶
するロウアドレス記憶器１４Ａと、書き込み制御信号Ｗ
Ｔ＃１〜ＷＴ＃Ｎが出力されている状態を検出し、ゲー
ト１４Ｂを閉の状態に制御するゲート１４Ｃと、後述す
る終了信号ＥＭＰＴＹとリセット信号を論理和して各フ
ラグレジスタ群ＦＲＢ及びＦＲＡの各リセット端子Ｒに
与えるオアゲート群Ｄ＃１〜Ｄ＃Ｎとによって構成され
る。
が１つの場合には結果的に図３に示したランダムアクセ
スの動作となる。図５はフェイルデータを書き込むＤＲ
ＡＭバンク部を決定するデータ分配制御部１４の具体的
な実施例を示す。このデータ分配制御部１４はフラグレ
ジスタ群ＦＲＢと、フラグレジスタ群ＦＲＡと、ゲート
群Ａ＃１〜Ａ＃Ｎ及びＢ＃１〜Ｂ＃Ｎと、ロウアドレス
レジスタ群ＲＡＲと、アドレス比較器群ＣＭＰと、書き
込み制御信号ＷＴ＃１〜ＷＴ＃Ｎを取り出すゲート群Ｃ
＃１〜Ｃ＃Ｎと、入力された最新のロウアドレスを記憶
するロウアドレス記憶器１４Ａと、書き込み制御信号Ｗ
Ｔ＃１〜ＷＴ＃Ｎが出力されている状態を検出し、ゲー
ト１４Ｂを閉の状態に制御するゲート１４Ｃと、後述す
る終了信号ＥＭＰＴＹとリセット信号を論理和して各フ
ラグレジスタ群ＦＲＢ及びＦＲＡの各リセット端子Ｒに
与えるオアゲート群Ｄ＃１〜Ｄ＃Ｎとによって構成され
る。
【００２４】このデータ分配制御部１４では＃ＮＯ．
（シャープナンバ）が若い程優先順位が高く、＃１側か
ら優先的に動作する。つまり、フラグレジスタ群ＦＲＡ
及びＦＲＢを構成している各フラグレジスタＦＲＡ＃１
〜ＦＲＡ＃Ｎ及びＦＲＢ＃１〜ＦＲＢ＃Ｎは初期状態に
おいて全て初期化動作によってリセットされている。こ
のため、ゲートＡ＃１だけが開に制御され、優先順位１
位が与えられる。
（シャープナンバ）が若い程優先順位が高く、＃１側か
ら優先的に動作する。つまり、フラグレジスタ群ＦＲＡ
及びＦＲＢを構成している各フラグレジスタＦＲＡ＃１
〜ＦＲＡ＃Ｎ及びＦＲＢ＃１〜ＦＲＢ＃Ｎは初期状態に
おいて全て初期化動作によってリセットされている。こ
のため、ゲートＡ＃１だけが開に制御され、優先順位１
位が与えられる。
【００２５】フェイルデータ圧縮部１３からフェイルス
トアフラグＦＳＦ（１論理）が出力されると、ゲート１
４Ｂが開き、クロックＣＬＫ1 がゲートＡ＃１を通じて
ロウアドレスレジスタＲＡＲ＃１のクロック入力端子と
フラグレジスタＦＲＡ＃１のセット端子に与えられる。
ロウアドレスレジスタＲＡＲ＃１にクロックＣＬＫ1が
与えられることによりフェイルデータ圧縮部１３から出
力されているフェイルアドレスの中のロウアドレスＲＡ
ｃがこのロウアドレスレジスタＲＡＲ＃１に取り込ま
れ、ロウアドレス記憶器１４Ａに取り込まれた同一のロ
ウアドレスがアドレス比較器ＣＭＰ＃１で比較され、一
致していればゲートＣ＃１に１論理を出力する。ゲート
Ｃ＃１には既に１論理のフェイルストアフラグＦＳＦが
与えられているから、ゲートＣ＃１は１論理の書き込み
制御信号ＷＴ＃１を出力する。この書き込み制御信号Ｗ
Ｔ＃１は図１に示したＤＲＡＭメモリバンク部ＢＡＫ＃
１にフェイルデータを書き込むための制御信号として与
えられる。
トアフラグＦＳＦ（１論理）が出力されると、ゲート１
４Ｂが開き、クロックＣＬＫ1 がゲートＡ＃１を通じて
ロウアドレスレジスタＲＡＲ＃１のクロック入力端子と
フラグレジスタＦＲＡ＃１のセット端子に与えられる。
ロウアドレスレジスタＲＡＲ＃１にクロックＣＬＫ1が
与えられることによりフェイルデータ圧縮部１３から出
力されているフェイルアドレスの中のロウアドレスＲＡ
ｃがこのロウアドレスレジスタＲＡＲ＃１に取り込ま
れ、ロウアドレス記憶器１４Ａに取り込まれた同一のロ
ウアドレスがアドレス比較器ＣＭＰ＃１で比較され、一
致していればゲートＣ＃１に１論理を出力する。ゲート
Ｃ＃１には既に１論理のフェイルストアフラグＦＳＦが
与えられているから、ゲートＣ＃１は１論理の書き込み
制御信号ＷＴ＃１を出力する。この書き込み制御信号Ｗ
Ｔ＃１は図１に示したＤＲＡＭメモリバンク部ＢＡＫ＃
１にフェイルデータを書き込むための制御信号として与
えられる。
【００２６】ＤＲＡＭメモリバンク部ＢＡＫ＃１でフェ
イルデータの書き込みが終了すると、このデータ分配制
御部１４に終了信号ＥＭＰＴＹ＃１が返送されて来る。
この終了信号ＥＭＰＴＹ＃１が返送されて来ることによ
り、フラグレジスタＦＲＡ＃１はリセットされ、これに
よりゲートＡ＃１が再度開の状態に復帰する（ゲートＡ
＃１が閉の状態にあるとき、ゲートＡ＃２が開の状態に
制御されている）。
イルデータの書き込みが終了すると、このデータ分配制
御部１４に終了信号ＥＭＰＴＹ＃１が返送されて来る。
この終了信号ＥＭＰＴＹ＃１が返送されて来ることによ
り、フラグレジスタＦＲＡ＃１はリセットされ、これに
よりゲートＡ＃１が再度開の状態に復帰する（ゲートＡ
＃１が閉の状態にあるとき、ゲートＡ＃２が開の状態に
制御されている）。
【００２７】従って次にフェイルストアフラグＦＳＦが
１論理に反転すると、ロウアドレスレジスタＲＡＲ＃１
に再びフェイルが発生したアドレスのロウアドレス信号
がストアされ、再び書き込み制御信号ＷＴ＃１が出力さ
れる。このようにしてフェイルの発生がＤＲＡＭメモリ
バンク部ＢＡＫ＃１における処理時間より後のタイミン
グで発生している状態ではフェイルデータはメモリバン
クＢＡＫ＃１に集中して書き込まれる。
１論理に反転すると、ロウアドレスレジスタＲＡＲ＃１
に再びフェイルが発生したアドレスのロウアドレス信号
がストアされ、再び書き込み制御信号ＷＴ＃１が出力さ
れる。このようにしてフェイルの発生がＤＲＡＭメモリ
バンク部ＢＡＫ＃１における処理時間より後のタイミン
グで発生している状態ではフェイルデータはメモリバン
クＢＡＫ＃１に集中して書き込まれる。
【００２８】これに対し、近接したテストサイクルにお
いて異なるアドレスでフェイルが発生し、メモリバンク
ＢＡＫ＃１で書き込みの処理が終了しない状態で次のフ
ェイルが発生したとすると、この場合にはゲートＡ＃２
が開いているから、このゲートＡ＃２を通じてロウアド
レスレジスタＲＡＲ＃２にクロックＣＬＫ1 が与えら
れ、そのフェイルが発生したアドレスのロウアドレス信
号がロウアドレスレジスタＲＡＲ＃２に取り込まれる。
このとき、ロウアドレス記憶器１４Ａにも同様のロウア
ドレス信号が取り込まれるから、アドレス比較器ＣＭＰ
＃２が１論理の一致信号を出力し、ゲートＣ＃２から書
き込み制御信号ＷＴ＃２を出力する。ここで更にメモリ
バンクＢＡＫ＃１及びメモリバンクＢＡＫ＃２が書き込
み処理中に異なるアドレスで次のフェイルが発生した場
合はゲートＣ＃３が書き込み制御信号ＷＴ＃３を出力
し、メモリバンクＢＡＫ＃３に書き込みが実行され、い
わゆるインターリーブ動作によって動作が遅いＤＲＡＭ
メモリバンク部ＢＡＫに書込を実行させる。
いて異なるアドレスでフェイルが発生し、メモリバンク
ＢＡＫ＃１で書き込みの処理が終了しない状態で次のフ
ェイルが発生したとすると、この場合にはゲートＡ＃２
が開いているから、このゲートＡ＃２を通じてロウアド
レスレジスタＲＡＲ＃２にクロックＣＬＫ1 が与えら
れ、そのフェイルが発生したアドレスのロウアドレス信
号がロウアドレスレジスタＲＡＲ＃２に取り込まれる。
このとき、ロウアドレス記憶器１４Ａにも同様のロウア
ドレス信号が取り込まれるから、アドレス比較器ＣＭＰ
＃２が１論理の一致信号を出力し、ゲートＣ＃２から書
き込み制御信号ＷＴ＃２を出力する。ここで更にメモリ
バンクＢＡＫ＃１及びメモリバンクＢＡＫ＃２が書き込
み処理中に異なるアドレスで次のフェイルが発生した場
合はゲートＣ＃３が書き込み制御信号ＷＴ＃３を出力
し、メモリバンクＢＡＫ＃３に書き込みが実行され、い
わゆるインターリーブ動作によって動作が遅いＤＲＡＭ
メモリバンク部ＢＡＫに書込を実行させる。
【００２９】現実には異なるアドレスで近接してフェイ
ルが発生する例は少なく、フェイルは全く生じないか或
はわずかしか発生しない。然し乍ら図１２乃至図１４に
示したようにセル間干渉テストパターンを実行した場合
に、注目セルが不良の場合には近接したテストサイクル
においてフェイルが発生する。同一アドレスにフェイル
が発生した場合は、図２に示したフェイルデータ圧縮部
１３で圧縮されるから、同一アドレスが連続してフェイ
ルアドレスとして与えられることはない。現実には同一
のロウアドレスでカラムアドレスだけが異なるアドレス
でフェイルが発生する率が高い。
ルが発生する例は少なく、フェイルは全く生じないか或
はわずかしか発生しない。然し乍ら図１２乃至図１４に
示したようにセル間干渉テストパターンを実行した場合
に、注目セルが不良の場合には近接したテストサイクル
においてフェイルが発生する。同一アドレスにフェイル
が発生した場合は、図２に示したフェイルデータ圧縮部
１３で圧縮されるから、同一アドレスが連続してフェイ
ルアドレスとして与えられることはない。現実には同一
のロウアドレスでカラムアドレスだけが異なるアドレス
でフェイルが発生する率が高い。
【００３０】同一のロウアドレスがフェイルアドレスと
してデータ分配制御部１４に与えられた場合、アドレス
比較器、例えばＣＭＰ＃１は１論理の一致信号を出力し
続ける。よって同一のロウアドレスが続けて入力されて
いる間は、ゲートＣ＃１は書き込み制御信号ＷＴ＃１を
出力し続ける。よって同一のロウアドレスでカラムアド
レスだけが異なるアドレスで発生したフェイルデータは
ページモードにより同一の例えばメモリバンクＢＡＫ＃
１に書き込まれる。
してデータ分配制御部１４に与えられた場合、アドレス
比較器、例えばＣＭＰ＃１は１論理の一致信号を出力し
続ける。よって同一のロウアドレスが続けて入力されて
いる間は、ゲートＣ＃１は書き込み制御信号ＷＴ＃１を
出力し続ける。よって同一のロウアドレスでカラムアド
レスだけが異なるアドレスで発生したフェイルデータは
ページモードにより同一の例えばメモリバンクＢＡＫ＃
１に書き込まれる。
【００３１】この書き込むべきフェイルデータの数が或
る数を越えるとメモリバンクＢＡＫ＃１に設けたバッフ
ァがオーバーフローするおそれがある。その場合にはオ
ーバーフローしたＤＲＡＭメモリバンク部ＢＡＫ＃１は
フル信号ＦＵＬＬ＃１を出力し、そのＤＲＡＭメモリバ
ンク部ＢＡＫ＃１への書き込みを中断させる。つまり、
この状態ではフラグレジスタＦＲＢ＃１はフル信号ＦＵ
ＬＬ＃１によってセットされるため、アドレス比較器Ｃ
ＭＰ＃１に与えているイネーブル信号が１から０論理に
反転する。このために出力も０論理に反転するからゲー
トＣ＃１は０論理を出力し、書き込み制御信号ＷＴ＃１
は０論理に立下る。
る数を越えるとメモリバンクＢＡＫ＃１に設けたバッフ
ァがオーバーフローするおそれがある。その場合にはオ
ーバーフローしたＤＲＡＭメモリバンク部ＢＡＫ＃１は
フル信号ＦＵＬＬ＃１を出力し、そのＤＲＡＭメモリバ
ンク部ＢＡＫ＃１への書き込みを中断させる。つまり、
この状態ではフラグレジスタＦＲＢ＃１はフル信号ＦＵ
ＬＬ＃１によってセットされるため、アドレス比較器Ｃ
ＭＰ＃１に与えているイネーブル信号が１から０論理に
反転する。このために出力も０論理に反転するからゲー
トＣ＃１は０論理を出力し、書き込み制御信号ＷＴ＃１
は０論理に立下る。
【００３２】一方アドレス比較器ＣＭＰ＃１の出力が０
論理に立下るのと同時にゲート１４Ｃは１論理を出力
し、ゲート１４Ｂを開に制御する。このとき、ゲートＡ
＃１は閉じられており、これに代わってゲートＡ＃２が
開の状態に制御されている。従ってロウアドレスレジス
タＲＡＲ＃２に、次に供給されるロウアドレスがストア
される。これと同時にロウアドレス記憶器１４Ａにもク
ロックＣＬＫ1 に同期して同じロウアドレス信号をスト
アする。よってアドレス比較器ＣＭＰ＃２に同一のロウ
アドレスが与えられるから、アドレス比較器ＣＭＰ＃２
は１論理を出力し、ゲートＣ＃２は書き込み制御信号Ｗ
Ｔ＃２を出力する。
論理に立下るのと同時にゲート１４Ｃは１論理を出力
し、ゲート１４Ｂを開に制御する。このとき、ゲートＡ
＃１は閉じられており、これに代わってゲートＡ＃２が
開の状態に制御されている。従ってロウアドレスレジス
タＲＡＲ＃２に、次に供給されるロウアドレスがストア
される。これと同時にロウアドレス記憶器１４Ａにもク
ロックＣＬＫ1 に同期して同じロウアドレス信号をスト
アする。よってアドレス比較器ＣＭＰ＃２に同一のロウ
アドレスが与えられるから、アドレス比較器ＣＭＰ＃２
は１論理を出力し、ゲートＣ＃２は書き込み制御信号Ｗ
Ｔ＃２を出力する。
【００３３】ゲートＣ＃２が書き込み制御信号ＷＴ＃２
を出力するまでの間又は出力し終った後にＤＲＡＭメモ
リバンク部＃１が書き込み処理を終了すると、ＤＲＡＭ
メモリバンク部＃１は終了信号ＥＭＰＴＹ＃１を出力す
る。この終了信号ＥＭＰＴＹ＃１によってフラグレジス
タＦＲＡ＃１とＦＲＢ＃１はリセットされ、フェイルデ
ータの入力待ちの状態に戻される。
を出力するまでの間又は出力し終った後にＤＲＡＭメモ
リバンク部＃１が書き込み処理を終了すると、ＤＲＡＭ
メモリバンク部＃１は終了信号ＥＭＰＴＹ＃１を出力す
る。この終了信号ＥＭＰＴＹ＃１によってフラグレジス
タＦＲＡ＃１とＦＲＢ＃１はリセットされ、フェイルデ
ータの入力待ちの状態に戻される。
【００３４】以上のデータ分配制御部の動作を要約する
と、 ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書
き込み処理時間より長い周期で、且つ異なるアドレスで
フェイルが発生した場合はそのフェイルデータは全てＤ
ＲＡＭメモリバンク部ＢＡＫ＃１に書き込まれる。 ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書
き込み処理時間より短い周期で、且つ異なるアドレスで
フェイルが発生した場合は、インターリーブ動作によ
り、ＤＲＡＭメモリバンク部ＢＡＫ＃１，ＢＡＫ＃２，
ＢＡＫ＃３，．．．の順にフェイルデータが書き込まれ
る。このとき最終バンクＢＡＫ＃Ｎに達する前に書き込
みの終了したメモリバンク部が存在すれば、そちらにフ
ェイルデータが書き込まれる。
と、 ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書
き込み処理時間より長い周期で、且つ異なるアドレスで
フェイルが発生した場合はそのフェイルデータは全てＤ
ＲＡＭメモリバンク部ＢＡＫ＃１に書き込まれる。 ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎの書
き込み処理時間より短い周期で、且つ異なるアドレスで
フェイルが発生した場合は、インターリーブ動作によ
り、ＤＲＡＭメモリバンク部ＢＡＫ＃１，ＢＡＫ＃２，
ＢＡＫ＃３，．．．の順にフェイルデータが書き込まれ
る。このとき最終バンクＢＡＫ＃Ｎに達する前に書き込
みの終了したメモリバンク部が存在すれば、そちらにフ
ェイルデータが書き込まれる。
【００３５】ロウアドレスが等しいアドレスでフェイ
ルが発生した場合は、同一のメモリバンク例えばＢＡＫ
＃１にフェイルデータが書き込まれる。 ロウアドレスが等しいアドレスで連続的にフェイルが
発生してＦＩＦＯメモリが満ぱいになった場合は、同一
のメモリバンクへの書き込みが中断され、メモリバンク
が切替られて他のメモリバンクに書き込み制御信号ＷＴ
＃Ｎが出力される。
ルが発生した場合は、同一のメモリバンク例えばＢＡＫ
＃１にフェイルデータが書き込まれる。 ロウアドレスが等しいアドレスで連続的にフェイルが
発生してＦＩＦＯメモリが満ぱいになった場合は、同一
のメモリバンクへの書き込みが中断され、メモリバンク
が切替られて他のメモリバンクに書き込み制御信号ＷＴ
＃Ｎが出力される。
【００３６】図６は各ＤＲＡＭメモリバンク部ＢＡＫ＃
１〜＃Ｎの構成を示す。ここでは＃Ｎを代表して示す。
メモリバンク部ＢＡＫ＃Ｎは、制御部１７Ａ、カウンタ
１７Ｂ、デコーダ１７Ｃ、ロウアドレスレジスタ１７
Ｄ、ＦＩＦＯメモリ（ファーストイン・ファーストアウ
トメモリ）１７Ｅ、ＤＲＡＭコントローラ１７Ｆ、ＤＲ
ＡＭメモリ部１７Ｇとによって構成される。
１〜＃Ｎの構成を示す。ここでは＃Ｎを代表して示す。
メモリバンク部ＢＡＫ＃Ｎは、制御部１７Ａ、カウンタ
１７Ｂ、デコーダ１７Ｃ、ロウアドレスレジスタ１７
Ｄ、ＦＩＦＯメモリ（ファーストイン・ファーストアウ
トメモリ）１７Ｅ、ＤＲＡＭコントローラ１７Ｆ、ＤＲ
ＡＭメモリ部１７Ｇとによって構成される。
【００３７】制御部１７Ａは図５に示したデータ分配制
御部１４から出力される書き込み制御信号ＷＴ＃Ｎを受
け取ることにより、ロウアドレスレジスタ１７ＤとＦＩ
ＦＯメモリ１７Ｅにデータの取り込み指令を与えると共
に、カウンタ１７Ｂの値を＋１する制御を行なう。ロウ
アドレスレジスタ１７Ｄは制御部１７Ａからデータの取
り込み指令を受けると、フェイルが発生したアドレスの
ロウアドレスＲＡｄを取り込む。これと共に、ＦＩＦＯ
メモリ１７Ｅは書き込みクロック端子ＷＣＫに書き込み
クロックが与えられ、フェイルが発生したアドレスのカ
ラムアドレスＣＡｄと図２に示したフェイルデータ圧縮
部１３から出力される圧縮処理されたフェイル情報ＦＤ
ｄを取り込む。
御部１４から出力される書き込み制御信号ＷＴ＃Ｎを受
け取ることにより、ロウアドレスレジスタ１７ＤとＦＩ
ＦＯメモリ１７Ｅにデータの取り込み指令を与えると共
に、カウンタ１７Ｂの値を＋１する制御を行なう。ロウ
アドレスレジスタ１７Ｄは制御部１７Ａからデータの取
り込み指令を受けると、フェイルが発生したアドレスの
ロウアドレスＲＡｄを取り込む。これと共に、ＦＩＦＯ
メモリ１７Ｅは書き込みクロック端子ＷＣＫに書き込み
クロックが与えられ、フェイルが発生したアドレスのカ
ラムアドレスＣＡｄと図２に示したフェイルデータ圧縮
部１３から出力される圧縮処理されたフェイル情報ＦＤ
ｄを取り込む。
【００３８】ＤＲＡＭコントローラ１７ＦはＤＲＡＭメ
モリ部１７Ｇへの書き込みが終了するとＮＥＸＴ信号を
出力し、このＮＥＸＴ信号を制御部１７Ａとゲート１７
Ｈに入力する。制御部１７ＡはＤＲＡＭコントローラ１
７ＦからＮＥＸＴ信号を受け取ると、ＦＩＦＯメモリ１
７Ｅに読み出し指令を与え、ＦＩＦＯメモリ１７Ｅから
１つのデータ（カラムアドレスとフェイルデータ）をＤ
ＲＡＭコントローラ１７Ｆに出力する。このときカウン
タ１７Ｂの値を−１に制御する。カウンタ１７Ｂの値が
０に戻るとデコーダ１７Ｃから出力されるＨＯＬＤ信号
が１論理となり、このＨＯＬＤ信号が１論理に反転する
毎に制御部１７Ａは終了信号ＥＭＰＴＹ＃Ｎを出力す
る。結局、カウンタ１７ＢはＦＩＦＯメモリ１７Ｅ内に
格納されているデータの数を管理する。
モリ部１７Ｇへの書き込みが終了するとＮＥＸＴ信号を
出力し、このＮＥＸＴ信号を制御部１７Ａとゲート１７
Ｈに入力する。制御部１７ＡはＤＲＡＭコントローラ１
７ＦからＮＥＸＴ信号を受け取ると、ＦＩＦＯメモリ１
７Ｅに読み出し指令を与え、ＦＩＦＯメモリ１７Ｅから
１つのデータ（カラムアドレスとフェイルデータ）をＤ
ＲＡＭコントローラ１７Ｆに出力する。このときカウン
タ１７Ｂの値を−１に制御する。カウンタ１７Ｂの値が
０に戻るとデコーダ１７Ｃから出力されるＨＯＬＤ信号
が１論理となり、このＨＯＬＤ信号が１論理に反転する
毎に制御部１７Ａは終了信号ＥＭＰＴＹ＃Ｎを出力す
る。結局、カウンタ１７ＢはＦＩＦＯメモリ１７Ｅ内に
格納されているデータの数を管理する。
【００３９】ＨＯＬＤ信号が１論理の状態ではＤＲＡＭ
コントローラ１７ＦはＤＲＡＭメモリ部１７Ｇへの書き
込みのタイミングは発生しない。リフレッシュリクエス
ト信号ＲＦＲＥＱ信号が１論理に反転すると、ＤＲＡＭ
メモリ部１７Ｇへリフレッシュ動作のタイミングを発生
する。ＨＯＬＤ信号が０論理になると、ＤＲＡＭコント
ローラ１７Ｆは図４に示したページモードによるリード
モディファイライト動作を開始する。１つのフェイルデ
ータをＤＲＡＭメモリ部に格納すると、ＤＲＡＭコント
ローラ１７Ｆは制御部１７ＡにＮＥＸＴ信号を返す。こ
のときリフレッシュリクエスト信号ＲＦＲＥＱが１論理
であればページモードを終了し、リフレッシュ動作のタ
イミングを発生する。リフレッシュ動作の終了後、ＨＯ
ＬＤ信号が０論理であれば再度ページモードの動作を開
始し、ページモードの動作を継続する。つまり、ＦＩＦ
Ｏメモリ１７Ｅにフェイルデータが存在する間はページ
モードの動作を継続する。
コントローラ１７ＦはＤＲＡＭメモリ部１７Ｇへの書き
込みのタイミングは発生しない。リフレッシュリクエス
ト信号ＲＦＲＥＱ信号が１論理に反転すると、ＤＲＡＭ
メモリ部１７Ｇへリフレッシュ動作のタイミングを発生
する。ＨＯＬＤ信号が０論理になると、ＤＲＡＭコント
ローラ１７Ｆは図４に示したページモードによるリード
モディファイライト動作を開始する。１つのフェイルデ
ータをＤＲＡＭメモリ部に格納すると、ＤＲＡＭコント
ローラ１７Ｆは制御部１７ＡにＮＥＸＴ信号を返す。こ
のときリフレッシュリクエスト信号ＲＦＲＥＱが１論理
であればページモードを終了し、リフレッシュ動作のタ
イミングを発生する。リフレッシュ動作の終了後、ＨＯ
ＬＤ信号が０論理であれば再度ページモードの動作を開
始し、ページモードの動作を継続する。つまり、ＦＩＦ
Ｏメモリ１７Ｅにフェイルデータが存在する間はページ
モードの動作を継続する。
【００４０】ＦＩＦＯメモリ１７Ｅから最後のフェイル
データを出力すると、ＮＥＸＴ信号に同期してＬＡＳＴ
信号が１論理に反転する。ＬＡＳＴ信号が１論理に反転
すると、ＤＲＡＭコントローラ１７Ｆはページモードの
動作を終了する。ＦＩＦＯメモリ１７Ｅにフェイルデー
タを１つしか格納しなかった場合にはＤＲＡＭコントロ
ーラ１７Ｆは直ちにＮＥＸＴ信号を出力する。従ってこ
の場合もＮＥＸＴ信号に同期してＬＡＳＴ信号が１論理
に反転するからＤＲＡＭコントローラ１７Ｆは１個のフ
ェイルデータをＤＲＡＭメモリ部１７Ｇに書き込んで動
作を終了する。つまり、この場合にはＤＲＡＭコントロ
ーラ１７Ｆは図３に示したランダムモードのタイミング
を発生して動作を終了する。
データを出力すると、ＮＥＸＴ信号に同期してＬＡＳＴ
信号が１論理に反転する。ＬＡＳＴ信号が１論理に反転
すると、ＤＲＡＭコントローラ１７Ｆはページモードの
動作を終了する。ＦＩＦＯメモリ１７Ｅにフェイルデー
タを１つしか格納しなかった場合にはＤＲＡＭコントロ
ーラ１７Ｆは直ちにＮＥＸＴ信号を出力する。従ってこ
の場合もＮＥＸＴ信号に同期してＬＡＳＴ信号が１論理
に反転するからＤＲＡＭコントローラ１７Ｆは１個のフ
ェイルデータをＤＲＡＭメモリ部１７Ｇに書き込んで動
作を終了する。つまり、この場合にはＤＲＡＭコントロ
ーラ１７Ｆは図３に示したランダムモードのタイミング
を発生して動作を終了する。
【００４１】ＤＲＡＭメモリ部１７Ｇは、複数のＤＲＡ
Ｍで構成され、被試験メモリＭＵＴと同等のメモリ、容
量を持ち、ＤＲＡＭコントローラ１７Ｆにより動作をコ
ントロールされる。
Ｍで構成され、被試験メモリＭＵＴと同等のメモリ、容
量を持ち、ＤＲＡＭコントローラ１７Ｆにより動作をコ
ントロールされる。
【００４２】
【発明の効果】以上説明したように、この発明によれば
図２に示したフェイルデータ圧縮部１３を設けたこと及
びページモードで書き込みを行なうことにより、不良解
析メモリを単純に高速ＳＲＡＭに代えてＤＲＡＭに置き
換えて構成した場合より、ＤＲＡＭメモリバンク部ＢＡ
Ｋの数を少なくすることができる効果が得られる。
図２に示したフェイルデータ圧縮部１３を設けたこと及
びページモードで書き込みを行なうことにより、不良解
析メモリを単純に高速ＳＲＡＭに代えてＤＲＡＭに置き
換えて構成した場合より、ＤＲＡＭメモリバンク部ＢＡ
Ｋの数を少なくすることができる効果が得られる。
【００４３】以下にその理由を具体的に説明する。高速
ＳＲＡＭの代わりにＤＲＡＭを使用してページモードも
採らずに単純にＳＲＡＭからＤＲＡＭへと置き換え設計
を行なった場合、例えば、使用する試験パターンはギャ
ロッピング、ピンポン、バタフライの別なく、自由に採
ることができるものとし、更にフェイルが発生する最小
周期を１０ｎｓ、リフレッシュ動作分を計算に入れたラ
ンダムアクセスでのフェイルストア動作の動作周期を１
６０ｎｓとすると、バンク数ＢＡはＢＡ＝１６０／１０
＝１６となる。即ち、メモリバンク部ＢＡＫは１６用意
する必要がある。
ＳＲＡＭの代わりにＤＲＡＭを使用してページモードも
採らずに単純にＳＲＡＭからＤＲＡＭへと置き換え設計
を行なった場合、例えば、使用する試験パターンはギャ
ロッピング、ピンポン、バタフライの別なく、自由に採
ることができるものとし、更にフェイルが発生する最小
周期を１０ｎｓ、リフレッシュ動作分を計算に入れたラ
ンダムアクセスでのフェイルストア動作の動作周期を１
６０ｎｓとすると、バンク数ＢＡはＢＡ＝１６０／１０
＝１６となる。即ち、メモリバンク部ＢＡＫは１６用意
する必要がある。
【００４４】これに対し、ページモードでフェイルデー
タを書き込む場合、ＤＲＡＭメモリバンク部の最少必要
数は、フェイルが発生する最小周期とリフレッシュ動作
を計算に入れたフェイルストア動作の１動作周期との関
係で決定される。例えば、フェイルが発生する最小周期
を１０ｎｓ、リフレッシュ動作を計算に入れたページモ
ードでのフェイルストア動作の１動作周期を１００ｎｓ
とすると、必要とするバンク数ＢＫはＢＫ＝１００／１
０＝１０となる。即ち、ＤＲＡＭメモリバンク部ＢＡＫ
を１０バンク用意すればよいことになる。
タを書き込む場合、ＤＲＡＭメモリバンク部の最少必要
数は、フェイルが発生する最小周期とリフレッシュ動作
を計算に入れたフェイルストア動作の１動作周期との関
係で決定される。例えば、フェイルが発生する最小周期
を１０ｎｓ、リフレッシュ動作を計算に入れたページモ
ードでのフェイルストア動作の１動作周期を１００ｎｓ
とすると、必要とするバンク数ＢＫはＢＫ＝１００／１
０＝１０となる。即ち、ＤＲＡＭメモリバンク部ＢＡＫ
を１０バンク用意すればよいことになる。
【００４５】ところで、上述のバンク数ＢＫ＝１０では
アドレスが単純に１ずつ増加するようなテストパターン
であれば、ページモードでのフェイルストア動作が可能
であるが、図１２乃至図１４に示したようなセル間干渉
テストパターンの場合、ロウアドレスも同時に変化する
場合が多いので、フェイルが連続して発生すると全ての
フェイルをストアすることはむずかしくなる。
アドレスが単純に１ずつ増加するようなテストパターン
であれば、ページモードでのフェイルストア動作が可能
であるが、図１２乃至図１４に示したようなセル間干渉
テストパターンの場合、ロウアドレスも同時に変化する
場合が多いので、フェイルが連続して発生すると全ての
フェイルをストアすることはむずかしくなる。
【００４６】例えば、図７に示すバタフライパターンで
連続的にフェイルが発生したとすると、メモリセルのア
クセス順序はＡ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ
−Ｅ．．．となり、図７からも解るように近接したテス
トサイクルの間にロウアドレスは複数の値を採ることに
なる。つまり、複数のページアドレスのフェイルデータ
をほぼ同時に格納する必要が発生する。
連続的にフェイルが発生したとすると、メモリセルのア
クセス順序はＡ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ
−Ｅ．．．となり、図７からも解るように近接したテス
トサイクルの間にロウアドレスは複数の値を採ることに
なる。つまり、複数のページアドレスのフェイルデータ
をほぼ同時に格納する必要が発生する。
【００４７】このバタフライパターンの場合、ロウアド
レスＲＡｔ±ｎ（ｎは整数）方向のフェイルデータの格
納にＤＲＡＭメモリ部が４バンク必要になる。ほぼ連続
してアクセスされるロウアドレスＲＡｔ上のフェイルデ
ータを格納するには８バンク必要になるので、対応する
には計１２バンク用意する必要が生じる。この発明で
は、この問題点を近接したテストサイクルの同一アドレ
スのフェイルデータを圧縮する機能を付加することで解
消し、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎ
の必要最小数（この例では１０）でも、セル間干渉テス
トパターンでのフェイルデータの格納を可能にするもの
である。
レスＲＡｔ±ｎ（ｎは整数）方向のフェイルデータの格
納にＤＲＡＭメモリ部が４バンク必要になる。ほぼ連続
してアクセスされるロウアドレスＲＡｔ上のフェイルデ
ータを格納するには８バンク必要になるので、対応する
には計１２バンク用意する必要が生じる。この発明で
は、この問題点を近接したテストサイクルの同一アドレ
スのフェイルデータを圧縮する機能を付加することで解
消し、ＤＲＡＭメモリバンク部ＢＡＫ＃１〜ＢＡＫ＃Ｎ
の必要最小数（この例では１０）でも、セル間干渉テス
トパターンでのフェイルデータの格納を可能にするもの
である。
【００４８】以下にフェイルデータ圧縮部１３を設けた
ことによる作用効果について詳細に説明する。先ずフェ
イルデータ圧縮部１３が存在しない場合について説明す
る。図７に示すバタフライパターンではメモリセルの読
み出しは、Ａ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ−
Ｅ−Ｔｃ−Ｆ−Ｔｃ−Ｇ−Ｔｃ−Ｈ．．．の順序で行わ
れる。ここでロウアドレスＲＡｔ上のセルはロウアドレ
スが同じなのでページ動作でフェイルストアが可能であ
るが、ＲＡｔ−１上のセルＡ、ＲＡｔ＋１上のセルＣ、
ＲＡｔ−２上のセルＥ、ＲＡｔ＋２上のセルＧ、ＲＡｔ
−３上のセルＩ．．．はＲＡｔとは異なるロウアドレス
であり、かつ、各ロウアドレスに１フェイルデータなの
でページ動作とならず、ランダムアクセスになるので１
フェイルデータのフェイルストア動作に１６０ｎｓかか
ることになる。
ことによる作用効果について詳細に説明する。先ずフェ
イルデータ圧縮部１３が存在しない場合について説明す
る。図７に示すバタフライパターンではメモリセルの読
み出しは、Ａ−Ｔｃ−Ｂ−Ｔｃ−Ｃ−Ｔｃ−Ｄ−Ｔｃ−
Ｅ−Ｔｃ−Ｆ−Ｔｃ−Ｇ−Ｔｃ−Ｈ．．．の順序で行わ
れる。ここでロウアドレスＲＡｔ上のセルはロウアドレ
スが同じなのでページ動作でフェイルストアが可能であ
るが、ＲＡｔ−１上のセルＡ、ＲＡｔ＋１上のセルＣ、
ＲＡｔ−２上のセルＥ、ＲＡｔ＋２上のセルＧ、ＲＡｔ
−３上のセルＩ．．．はＲＡｔとは異なるロウアドレス
であり、かつ、各ロウアドレスに１フェイルデータなの
でページ動作とならず、ランダムアクセスになるので１
フェイルデータのフェイルストア動作に１６０ｎｓかか
ることになる。
【００４９】ＲＡｔ−１上のセルＡのフェイルストア動
作を行ったメモリバンクが１６０ｎｓ後に処理を完了し
て次のフェイルデータを受け付け可能になるまでの間に
セルＣ，Ｅ，Ｇ用に各々メモリバンクを割り当てなけれ
ばならない。つまり、連続してフェイルが発生する最悪
条件を考慮するならば、ロウアドレスＲＡｔ±ｎ（ｎ＝
整数）方向のフェイルデータの格納にＤＲＡＭメモリバ
ンク部が最低４必要になる。
作を行ったメモリバンクが１６０ｎｓ後に処理を完了し
て次のフェイルデータを受け付け可能になるまでの間に
セルＣ，Ｅ，Ｇ用に各々メモリバンクを割り当てなけれ
ばならない。つまり、連続してフェイルが発生する最悪
条件を考慮するならば、ロウアドレスＲＡｔ±ｎ（ｎ＝
整数）方向のフェイルデータの格納にＤＲＡＭメモリバ
ンク部が最低４必要になる。
【００５０】ｎ＝１の時８回メモリセルの読み出しを行
い、この時ロウアドレスＲＡｔ上のセルは図８及び図９
に示すように６回読み出しが行われる。アクセスの割合
は変らないので、ｎ＝１００の時８００回メモリセルの
読み出しを行い、この時ロウアドレスＲＡｔ上のセルは
６００回読み出しが行われることになる。これを残りの
６バンクでフェイルストア動作を行わなければならな
い。
い、この時ロウアドレスＲＡｔ上のセルは図８及び図９
に示すように６回読み出しが行われる。アクセスの割合
は変らないので、ｎ＝１００の時８００回メモリセルの
読み出しを行い、この時ロウアドレスＲＡｔ上のセルは
６００回読み出しが行われることになる。これを残りの
６バンクでフェイルストア動作を行わなければならな
い。
【００５１】フェイルの発生時間は８００×１０ｎｓ＝
８０００ｎｓである。６００のフェイルデータを６バン
クに分散してフェイルストア動作を行うので１バンク当
たり１００のフェイルデータを格納することになる。ペ
ージ動作のフェイルストア動作は１フェイルデータ当た
り１００ｎｓなので１００×１００ｎｓ＝１００００ｎ
ｓの処理時間が必要になる。つまり、８０００ｎｓの時
間内で処理しなければならないフェイルデータを１００
００ｎｓかけて処理することになるので処理が間に合わ
ない。フェイルデータ圧縮部１３を設けずにこの処理を
可能にするには、ＤＲＡＭメモリバンク部を２つ追加し
て計８バンクにする必要がある。
８０００ｎｓである。６００のフェイルデータを６バン
クに分散してフェイルストア動作を行うので１バンク当
たり１００のフェイルデータを格納することになる。ペ
ージ動作のフェイルストア動作は１フェイルデータ当た
り１００ｎｓなので１００×１００ｎｓ＝１００００ｎ
ｓの処理時間が必要になる。つまり、８０００ｎｓの時
間内で処理しなければならないフェイルデータを１００
００ｎｓかけて処理することになるので処理が間に合わ
ない。フェイルデータ圧縮部１３を設けずにこの処理を
可能にするには、ＤＲＡＭメモリバンク部を２つ追加し
て計８バンクにする必要がある。
【００５２】これに対し、フェイルデータ圧縮部１３を
設けた場合には、図２に示した実施例によれば近接した
４テストサイクルでのフェイルデータ圧縮機能が働くの
で、ＤＲＡＭメモリバンク部を２つ追加する必要は無く
なる。つまり、メモリセルの読み出しは、Ａ−Ｔｃ−Ｂ
−Ｔｃ−Ｃ−Ｔｃ．．．と行われるので、メモリセルＴ
ｃの読み出しは近接した４テストサイクルに２回入る。
この２つのフェイルデータをフェイルデータ圧縮部１３
により１回のフェイルストアで済むフェイルデータに圧
縮することができる。従って、ｎ＝１の時８回メモリセ
ルの読み出しを行い、この時ロウアドレスＲＡｔ上のセ
ルは６回読み出しが行われるが、フェイルデータ圧縮部
１３の存在によりフェイルデータ数は図８及び図９に示
すように４に圧縮される。
設けた場合には、図２に示した実施例によれば近接した
４テストサイクルでのフェイルデータ圧縮機能が働くの
で、ＤＲＡＭメモリバンク部を２つ追加する必要は無く
なる。つまり、メモリセルの読み出しは、Ａ−Ｔｃ−Ｂ
−Ｔｃ−Ｃ−Ｔｃ．．．と行われるので、メモリセルＴ
ｃの読み出しは近接した４テストサイクルに２回入る。
この２つのフェイルデータをフェイルデータ圧縮部１３
により１回のフェイルストアで済むフェイルデータに圧
縮することができる。従って、ｎ＝１の時８回メモリセ
ルの読み出しを行い、この時ロウアドレスＲＡｔ上のセ
ルは６回読み出しが行われるが、フェイルデータ圧縮部
１３の存在によりフェイルデータ数は図８及び図９に示
すように４に圧縮される。
【００５３】同様に、ｎ＝１００の時８００回メモリセ
ルの読み出しを行い、この時ロウアドレスＲＡｔ上のセ
ルは６００回読み出しが行われるが、フェイルデータ数
は４００に圧縮される。フェイルの発生時間は８０００
ｎｓで変らないが、４００のフェイルデータを６バンク
に分散してフェイルストア動作を行うので、１バンク当
たり約６７のフェイルデータを格納することになる。ペ
ージ動作のフェイルストアは１フェイルデータ当たり１
００ｎｓなので６７×１００ｎｓ＝６７００ｎｓの処理
時間で処理が可能になる。つまり、フェイルデータ圧縮
部１３を設けたことにより８０００ｎｓの時間内で処理
しなければならないフェイルデータを６７００ｎｓで処
理可能になり、処理が十分に間に合うことになる。
ルの読み出しを行い、この時ロウアドレスＲＡｔ上のセ
ルは６００回読み出しが行われるが、フェイルデータ数
は４００に圧縮される。フェイルの発生時間は８０００
ｎｓで変らないが、４００のフェイルデータを６バンク
に分散してフェイルストア動作を行うので、１バンク当
たり約６７のフェイルデータを格納することになる。ペ
ージ動作のフェイルストアは１フェイルデータ当たり１
００ｎｓなので６７×１００ｎｓ＝６７００ｎｓの処理
時間で処理が可能になる。つまり、フェイルデータ圧縮
部１３を設けたことにより８０００ｎｓの時間内で処理
しなければならないフェイルデータを６７００ｎｓで処
理可能になり、処理が十分に間に合うことになる。
【００５４】上述の説明では、ＤＲＡＭメモリバンク部
内のＦＩＦＯメモリの深さ（格納できるデータの数の大
きさ）について言及していない。それは、発生するフェ
イル数が多いとＦＩＦＯメモリの深さを大きくしてもＤ
ＲＡＭに格納する速度によってバンク数が決まるからで
ある。また、バタフライ・パターン以外のセル間干渉系
試験パターンでは、例えば、図１２のギャロッピング・
パターンでは、近接した６テストサイクルの間に同一ア
ドレスでのアクセスが入り、図１３のピンポン・パター
ンでは、近接した４テストサイクルの間に同一アドレス
でのアクセスが入るので、フェイルデータ圧縮部で圧縮
する近接テストサイクル数を大きく設定する必要はな
い。
内のＦＩＦＯメモリの深さ（格納できるデータの数の大
きさ）について言及していない。それは、発生するフェ
イル数が多いとＦＩＦＯメモリの深さを大きくしてもＤ
ＲＡＭに格納する速度によってバンク数が決まるからで
ある。また、バタフライ・パターン以外のセル間干渉系
試験パターンでは、例えば、図１２のギャロッピング・
パターンでは、近接した６テストサイクルの間に同一ア
ドレスでのアクセスが入り、図１３のピンポン・パター
ンでは、近接した４テストサイクルの間に同一アドレス
でのアクセスが入るので、フェイルデータ圧縮部で圧縮
する近接テストサイクル数を大きく設定する必要はな
い。
【００５５】以上に説明したように、フェイルデータ圧
縮部１３を設けたことによりＤＲＡＭメモリバンク部を
２追加する必要は無くなるので、ＤＲＡＭメモリバンク
部の最少必要数でもセル間干渉試験パターンでのフェイ
ルデータの格納を可能にするので、不良解析メモリが約
２割大型化するのを防ぐことが可能になる。
縮部１３を設けたことによりＤＲＡＭメモリバンク部を
２追加する必要は無くなるので、ＤＲＡＭメモリバンク
部の最少必要数でもセル間干渉試験パターンでのフェイ
ルデータの格納を可能にするので、不良解析メモリが約
２割大型化するのを防ぐことが可能になる。
【図１】この発明によるメモリ試験装置の全体の構成を
説明するためのブロック図。
説明するためのブロック図。
【図２】図１に示したメモリ試験装置に用いるフェイル
データ圧縮部の構成を説明するためのブロック図。
データ圧縮部の構成を説明するためのブロック図。
【図３】フェイルメモリの書き込み方法の１つを説明す
るための波形図。
るための波形図。
【図４】フェイルメモリの書き込み方法の他の例を説明
するための波形図。
するための波形図。
【図５】図１に示したメモリ試験装置に用いるデータ分
配制御部の構成を説明するためのブロック図。
配制御部の構成を説明するためのブロック図。
【図６】図１に示したメモリ試験装置に用いるメモリバ
ンク部の構成を説明するためのブロック図。
ンク部の構成を説明するためのブロック図。
【図７】メモリ試験装置で用いられるセル間干渉テスト
パターンの１つを説明するための図。
パターンの１つを説明するための図。
【図８】図７に示したセル間干渉テストパターンによっ
て試験を行なった場合に発生し得るフェイル回数とフェ
イルデータ圧縮動作の関係を説明するための図。
て試験を行なった場合に発生し得るフェイル回数とフェ
イルデータ圧縮動作の関係を説明するための図。
【図９】図７に示したセル間干渉テストパターンによっ
て試験を行なった場合に発生し得るフェイル回数とフェ
イル発生時間、フェイル圧縮数との間の関係を説明する
ための図。
て試験を行なった場合に発生し得るフェイル回数とフェ
イル発生時間、フェイル圧縮数との間の関係を説明する
ための図。
【図１０】従来のメモリ試験装置の構成を説明するため
のブロック図。
のブロック図。
【図１１】図１０の動作を説明するための波形図。
【図１２】メモリ試験装置で用いられるセル間干渉テス
トパターンの１例を説明するための図。
トパターンの１例を説明するための図。
【図１３】メモリ試験装置で用いられるセル間干渉テス
トパターンの他の例を説明するための図。
トパターンの他の例を説明するための図。
【図１４】メモリ試験装置で用いられるセル間干渉テス
トパターンの更に他の例を説明するための図。
トパターンの更に他の例を説明するための図。
１１ アドレス選択部 １２ 同期化回路部 １３ フェイルデータ圧縮部 １４ データ分配制御部 １５ ＤＲＡＭクロック発生部 １６ タイマ ＢＡＫ＃１〜ＢＡＫ＃Ｎ メモリバンク部
Claims (4)
- 【請求項１】 被試験メモリのフェイルデータを格納す
る不良解析メモリに記憶保持動作を必要とするメモリ
（以下ＤＲＡＭと称する）を使用したＤＲＡＭ化不良解
析メモリを搭載したメモリ試験装置において、 Ａ．被試験メモリの試験を行なう基準クロックとは別に
ＤＲＡＭを動作させるためのクロックを発生させるＤＲ
ＡＭクロック発生部と、 Ｂ．上記ＤＲＡＭの記憶保持のために一定時間毎にリフ
レッシュリクエスト信号を発生するタイマと、 Ｃ．パターン発生器が出力するアドレス信号の中から使
用するＤＲＡＭのロウ及びカラムアドレスの構成に合せ
てロウ・カラムアドレスを取り出すアドレス選択部と、 Ｄ．このアドレス選択部により選択したロウ及びカラム
アドレスと論理比較器からのフェイルデータを上記ＤＲ
ＡＭクロック発生部から出力されるクロックのタイミン
グに同期化させる同期化回路部と、 Ｅ．この同期化回路部から出力されるロウ・カラムアド
レス信号とフェイルデータの中から、同一のアドレスで
近接して発生したフェイルデータを１つのフェイルデー
タに圧縮するフェイルデータ圧縮部と、 Ｆ．フェイルデータを格納するメモリバンク部を複数の
ＤＲＡＭのメモリブロックで構成し、これらを制御して
インタリーブ動作させるデータ分配制御部と、によって
構成したことを特徴とするメモリ試験装置。 - 【請求項２】 請求項１記載のメモリ試験装置において
フェイルデータ圧縮部は、 フェイルが発生したロウ及びカラムアドレス信号と、フ
ェイルデータと、フェイルの発生を表わすフェイルスト
アフラグとをクロックに同期して次段のレジスタに伝達
するパイプライン構造とされ、このパイプラインの終段
にストアされたアドレス信号と前段の各段にストアされ
たアドレス信号とを比較する複数のアドレス比較器と、 各アドレス比較器で終段にストアされたアドレスと同一
アドレスが検出される毎に、同一アドレスのフェイルデ
ータの論理和をとるオアゲートと、 同一アドレスが検出された段の上記フェイルストアフラ
グを次段に伝達することを阻止するゲートと、によって
構成したことを特徴とするメモリ試験装置。 - 【請求項３】 請求項１記載のメモリ試験装置において
データ分配制御部はフェイルデータと共に送られて来る
アドレス信号の中のロウアドレス信号を上記ＤＲＡＭク
ロック発生部がクロックを出力する毎に記憶するロウア
ドレス記憶器と、 フェイルデータを格納するメモリバンク部毎に対応して
設けられ、メモリバンク部が書き込み動作を終了する毎
に出力する終了信号によって待機状態に制御される複数
のフラグレジスタと、 この複数のフラグレジスタのそれぞれが待機状態である
ことと、優先順位に従って常に１個だけ開の状態に制御
される複数のゲートと、 この複数のゲートの中の開に制御されたゲートを通じて
クロックが与えられ、上記ロウアドレス信号を取り込む
ロウアドレスレジスタと、 このロウアドレスレジスタに取り込んだロウアドレスと
上記ロウアドレス記憶器に記憶したロウアドレスとを比
較する複数のアドレス比較器と、 これら複数のアドレス比較器の一致出力と上記フェイル
データ圧縮部が出力するフェイルストアフラグにより複
数のメモリバンク部の何れか一つに書き込み制御信号を
与えるゲートと、によって構成したことを特徴とするメ
モリ試験装置。 - 【請求項４】 請求項１記載のメモリ試験装置におい
て、ＤＲＡＭによって構成した複数のメモリバンク部
は、 フェイルが発生したアドレスのロウアドレスを取り込む
ロウアドレスレジスタと、 フェイルが発生したアドレスのカラムアドレスとフェイ
ルデータを取り込むファーストイン・ファーストアウト
メモリと、 上記データ分配制御部が出力する書き込み制御信号によ
って上記ロウアドレス及びファーストイン・ファースト
アウトメモリにデータの取り込み指令を与える制御及び
上記ファーストイン・ファーストアウトメモリ内のデー
タの数を記憶するカウンタの制御を行なう制御部と、 上記ロウアドレスレジスタに取り込んだロウアドレス
と、上記ファーストイン・ファーストアウトメモリに取
り込んだカラムアドレスとによってＤＲＡＭメモリ部を
アクセスし、ファーストイン・ファーストアウトメモリ
に取り込んだフェイルデータを書き込む制御を行なうＤ
ＲＡＭコントローラと、によって構成したことを特徴と
するメモリ試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21158596A JP3700797B2 (ja) | 1996-08-09 | 1996-08-09 | メモリ試験装置 |
| US09/051,406 US6173238B1 (en) | 1996-08-09 | 1997-08-11 | Memory testing apparatus |
| PCT/JP1997/002805 WO1998007162A1 (fr) | 1996-08-09 | 1997-08-11 | Appareil testeur de memoire |
| KR1019980701014A KR100273090B1 (ko) | 1996-08-09 | 1997-08-11 | 메모리시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21158596A JP3700797B2 (ja) | 1996-08-09 | 1996-08-09 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055694A true JPH1055694A (ja) | 1998-02-24 |
| JP3700797B2 JP3700797B2 (ja) | 2005-09-28 |
Family
ID=16608209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21158596A Expired - Fee Related JP3700797B2 (ja) | 1996-08-09 | 1996-08-09 | メモリ試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6173238B1 (ja) |
| JP (1) | JP3700797B2 (ja) |
| KR (1) | KR100273090B1 (ja) |
| WO (1) | WO1998007162A1 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1193716A1 (en) * | 2000-09-20 | 2002-04-03 | Agilent Technologies, Inc. | Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed |
| JP2002163897A (ja) * | 2000-09-28 | 2002-06-07 | Agilent Technol Inc | エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター |
| JP2002541611A (ja) * | 1999-04-02 | 2002-12-03 | テラダイン・インコーポレーテッド | 自動テスト機器の故障捕捉装置および方法 |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| WO2005088645A1 (ja) * | 2004-03-16 | 2005-09-22 | Advantest Corporation | 試験装置及び試験方法 |
| JP2006214839A (ja) * | 2005-02-03 | 2006-08-17 | Fujitsu Ltd | メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法 |
| JP2010198695A (ja) * | 2009-02-26 | 2010-09-09 | Yokogawa Electric Corp | 記憶装置及び半導体試験装置 |
| US7844872B2 (en) | 2008-01-29 | 2010-11-30 | Renesas Electronics Corporation | Semiconductor device |
| US8261139B2 (en) | 2007-10-09 | 2012-09-04 | Advantest Corporation | Clear instruction information to indicate whether memory test failure information is valid |
| JP2020165711A (ja) * | 2019-03-28 | 2020-10-08 | 株式会社アドバンテスト | 波形データ取得モジュールおよび試験装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3558252B2 (ja) * | 1997-11-10 | 2004-08-25 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| GB9805054D0 (en) * | 1998-03-11 | 1998-05-06 | Process Intelligence Limited | Memory test system with buffer memory |
| JP3710639B2 (ja) * | 1999-02-24 | 2005-10-26 | 株式会社東芝 | 半導体装置 |
| DE19922786B4 (de) * | 1999-05-18 | 2006-06-08 | Infineon Technologies Ag | Halbleiterspeicher mit Testeinrichtung |
| US6543015B1 (en) * | 1999-06-21 | 2003-04-01 | Etron Technology, Inc. | Efficient data compression circuit for memory testing |
| TW473728B (en) * | 1999-07-22 | 2002-01-21 | Koninkl Philips Electronics Nv | A method for testing a memory array and a memory-based device so testable with a fault response signalizing mode for when finding predetermined correspondence between fault patterns signalizing one such fault pattern only in the form of a compressed resp |
| US6405150B1 (en) * | 1999-08-31 | 2002-06-11 | Unisys Corporation | Program storage device containing instructions that are spaced apart by unused bits that end on word boundaries and which generate chip testing bit streams of any length |
| US6536005B1 (en) * | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| US6732223B1 (en) * | 2000-04-03 | 2004-05-04 | Micron Technology, Inc. | Method and apparatus for address FIFO for high-bandwidth command/address busses in digital storage system |
| WO2002037503A1 (fr) * | 2000-11-02 | 2002-05-10 | Hitachi, Ltd. | Memoire a semi-conducteur, procede pour tester une memoire a semi-conducteur et procede de fabrication de memoires a semi-conducteur |
| US6434033B1 (en) * | 2000-11-30 | 2002-08-13 | Pien Chien | DRAM module and method of using SRAM to replace damaged DRAM cell |
| US6574764B2 (en) * | 2001-04-25 | 2003-06-03 | Agilent Technologies, Inc. | Algorithmically programmable memory tester with history FIFO's that aid in error analysis and recovery |
| US7243273B2 (en) * | 2002-04-24 | 2007-07-10 | Macroni X International Co., Ltd. | Memory testing device and method |
| KR100479821B1 (ko) * | 2002-05-17 | 2005-03-30 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 제어회로 및 리프레쉬 제어방법 |
| DE10226584C1 (de) * | 2002-05-31 | 2003-11-13 | Infineon Technologies Ag | Testeinrichtung, Testsystem und Verfahren zum Testen einer Speicherschaltung |
| US7107501B2 (en) * | 2002-05-31 | 2006-09-12 | Infineon Technologies Ag | Test device, test system and method for testing a memory circuit |
| US6880117B2 (en) * | 2002-06-14 | 2005-04-12 | Macronix International Co., Ltd. | Memory device test system and method |
| WO2008099502A1 (ja) * | 2007-02-16 | 2008-08-21 | Advantest Corporation | 試験装置 |
| KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
| WO2010013306A1 (ja) * | 2008-07-28 | 2010-02-04 | 株式会社アドバンテスト | 試験装置および試験方法 |
| TWI425517B (zh) * | 2009-04-21 | 2014-02-01 | Etron Technology Inc | 一種測試系統及方法 |
| KR20210051364A (ko) * | 2019-10-30 | 2021-05-10 | 에스케이하이닉스 주식회사 | 반도체장치 |
| CN116486894B (zh) * | 2023-06-25 | 2023-11-07 | 长鑫存储技术有限公司 | 半导体存储装置的测试方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59211896A (ja) | 1983-05-17 | 1984-11-30 | 三菱重工業株式会社 | 検出器応答異常診断装置 |
| JP2766901B2 (ja) | 1988-09-02 | 1998-06-18 | 株式会社アドバンテスト | メモリ試験装置 |
| JP3346827B2 (ja) * | 1993-05-25 | 2002-11-18 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JPH1166841A (ja) * | 1997-08-22 | 1999-03-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1996
- 1996-08-09 JP JP21158596A patent/JP3700797B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-11 US US09/051,406 patent/US6173238B1/en not_active Expired - Lifetime
- 1997-08-11 WO PCT/JP1997/002805 patent/WO1998007162A1/ja active IP Right Grant
- 1997-08-11 KR KR1019980701014A patent/KR100273090B1/ko not_active IP Right Cessation
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4758005B2 (ja) * | 1999-04-02 | 2011-08-24 | テラダイン・インコーポレーテッド | 自動テスト機器の故障捕捉装置および方法 |
| JP2002541611A (ja) * | 1999-04-02 | 2002-12-03 | テラダイン・インコーポレーテッド | 自動テスト機器の故障捕捉装置および方法 |
| US6515921B2 (en) | 1999-12-24 | 2003-02-04 | Nec Corporation | Semiconductor storage device having redundancy circuit for replacement of defect cells under tests |
| KR100786418B1 (ko) | 2000-09-20 | 2007-12-17 | 애질런트 테크놀로지스, 인크. | Ｄｒａｍ에서의 메모리 동작 수행 방법 |
| EP1193716A1 (en) * | 2000-09-20 | 2002-04-03 | Agilent Technologies, Inc. | Error catch RAM for memory tester has SDRAM memory sets configurable for size and speed |
| JP2002163897A (ja) * | 2000-09-28 | 2002-06-07 | Agilent Technol Inc | エラー捕捉ＲＡＭ、ＴａｇＲＡＭ、バッファメモリ及び刺激ＬｏｇＲＡＭとして使用するために構成可能なメモリセットを備えるメモリテスター |
| WO2005088645A1 (ja) * | 2004-03-16 | 2005-09-22 | Advantest Corporation | 試験装置及び試験方法 |
| KR100838863B1 (ko) | 2004-03-16 | 2008-06-16 | 주식회사 아도반테스토 | 시험 장치 및 시험 방법 |
| JP2006214839A (ja) * | 2005-02-03 | 2006-08-17 | Fujitsu Ltd | メモリ内蔵デバイスへのテストパターン発生装置及びテストパターン発生方法 |
| US8261139B2 (en) | 2007-10-09 | 2012-09-04 | Advantest Corporation | Clear instruction information to indicate whether memory test failure information is valid |
| US7844872B2 (en) | 2008-01-29 | 2010-11-30 | Renesas Electronics Corporation | Semiconductor device |
| JP2010198695A (ja) * | 2009-02-26 | 2010-09-09 | Yokogawa Electric Corp | 記憶装置及び半導体試験装置 |
| JP2020165711A (ja) * | 2019-03-28 | 2020-10-08 | 株式会社アドバンテスト | 波形データ取得モジュールおよび試験装置 |
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